JP2005175790A - 半導体集積回路 - Google Patents

Abstract

【課題】LSI に搭載された逐次比較型A/D コンバータのテストを行なうためにピン数を増やすことなくテストの判定結果を外部へ出力し、A/D コンバータのテストを他の回路のテストと並行に実行でるようにし、LSI のテスト時間の短縮を実現する。
【解決手段】LSI チップ10a に搭載された逐次比較型A/D コンバータ回路18a にセルフテスト機能を持たせ、内蔵DAC 回路22から生成した電圧をアナログ入力電圧AIN として逐次比較型A/D コンバータ回路の変換テストを行なうことを可能とした。
【選択図】 図２

Description

本発明は、半導体集積回路(LSI)に係り、特に内蔵の逐次比較型A/D コンバータ回路の変換テストを行なうテスト回路に関するもので、例えばシステムLSIに使用されるものである。

図６は、従来の逐次比較型A/D コンバータを搭載したLSI チップを例えばウェハー状態でテストするための構成を示している。

図６において、１０は逐次比較型A/D コンバータを搭載したLSI チップ、３０は外部テスターを表している。

LSI チップ１０は、I/O セル１２、２個のRAM 回路１３、１４、ROM 回路１５、CPU 回路１６、DAC 回路１７、逐次比較型A/D コンバータ１８およびランダム回路領域（例えば論理セル配置領域）１９を有する。通常動作時の信号の授受を考慮し、A/D コンバータ１８と他の回路１３、１４、１５、１６、１７、１９とはチップ内でデータバス１１を共有している。チップ内外の信号の授受は、I/O セル１２を介して行われる。

図６中に示したA/D コンバータ１８のテスト実行時には、外部テスター３０からクロック信号CK、テストモード設定信号TM、アナログ入力電圧AIN 、"Low" 側基準電圧VREFL 、"High"側基準電圧VREFH 、A/D 変換開始信号STC をA/D コンバータ１８に入力し、A/D コンバータ１８からA/D 変換終了信号EOC およびA/D 変換出力コード信号Do〜Dnを外部テスター３０に出力する。

図７は、図６中の従来の逐次比較型A/D コンバータ１８のA/D 変換動作に関連する主要な信号のタイミングチャートを示す。

先ず、変換開始信号STC を立ち上げるとA/D 変換終了信号EOC が立ち下がり、A/D コンバータは変換モードになる。A/D 変換開始信号STC が立ち上がった後、クロック信号CKの立ち上がりから４クロック間に、アナログ入力電圧AIN を内蔵容量（図示せず）にサンプリングする。クロック信号CKの５回目の立ち上がりから最上位ビットの変換を行ない、以下、クロック信号CKの立ち上がり毎に順に最下位ビットまで変換を行なう。このようにして（ｍ＋５）回目（ｍは分解能）のクロック信号CKの立ち上がり後に、最下位ビットの変換が終了すると、A/D 変換終了信号EOC が立ち上がり、A/D 変換動作を終了する。

本テストを実施するために外部テスター３０に格納されているテストプログラムは、A/D コンバータ１８にアナログ入力電圧AIN の最小電圧0[V]を与えてA/D 変換を行なわせ、A/D 変換終了毎にあるアナログ入力電圧AIN を一定電圧（２〜３[mV]程度）間隔で順に増やしていき、アナログ入力電圧AIN が最大電圧VDD に達するまで２n （ｎは変換ビット数）回のテストを実施するように作成されている。

図８は、図６中の従来の逐次比較型A/D コンバータ１８に対するテストフローの一例を示す。

次に、図７および図８を参照しながら逐次比較型A/D コンバータ１８の動作例について説明する。

まず、テストモード設定信号TMを"1" にしてテストモードにする(Step1) 。次に、外部テスター３０からテストするアナログ入力電圧AIN を印加し(Step2) 、A/D 変換開始信号STC を"1" にすることにより、アナログ入力電圧AIN に対してA/D 変換を行なわせる。このA/D 変換の終了後に、出力コード信号Do〜Dnを外部テスター３０に取り込み、外部テスター３０内で出力コード信号Do〜Dnを期待値と比較し、正否を判定する(Step5) 。

テスト結果が否であれば、テストモード設定信号TMを"0" にしてテストモードを解除し(Step8) 、テストを終了させる。この場合、当該テストの対象品（サンプルLSI ）のA/Dコンバータ１８は不良品として処理される。これに対して、テスト結果が正しければ、プログラムで指定された次のアナログ入力電圧AIN およびA/D 変換開始信号STC をA/D コンバータ１８に入力し、上記したようにA/D 変換動作を行ない、規定のｎ回（ｎは変換ビット数）の変換を終了すると、テストモード設定信号TMを"0" にしてテストモードを解除し(Step7) 、テストを終了させる。この場合、当該サンプルLSI のA/D コンバータ１８は良品として処理される。

上記したようにLSI チップに搭載されているA/D コンバータ１８のテスト結果（出力コード信号Do〜Dn）は、他の回路と共有しているデータバス１１を経て外部のテスター３０に出力する。この場合、チップ内でA/D コンバータ１８と他の回路とでデータバス１１を共有しているので、A/D コンバータ１８のテストを他の回路のテストと並行して行なうと、出力データのコンフリクトを起こし、正しい評価が行なえない。したがって、A/D コンバータ１８のテスト実行中はデータバス１１を占有する必要があり、他の回路のテストを並行して行なうことができなかった。

現在、例えば10ビット逐次比較型A/D コンバータ１８は動作周波数が数百KHz 〜数MHz程度の低速であり、最上位ビットから最下位ビットまでを順に確定していく回路方式であるので、１回の変換動作に相当の時間を要する。変換ビット数ｎがさらに増えれば、テストすべきアナログ電圧のステップ数（２n ）はさらに増大し、A/D コンバータ１８のテストに膨大なテスト時間が費やされることになり、テストコストを引き上げることになる。

なお、特許文献１には、内蔵DAC 回路から生成した電圧をアナログ入力電圧として逐次比較型A/D コンバータ回路の変換を行った結果を外部のCPU で判定するA/D コンバータおよびその評価方法が提案されているが、内蔵DAC 自身の精度、CPU の演算結果に関して言及されていない。
特開平１１−７４７９０号公報

上記したように従来のLSI チップに搭載されているA/D コンバータは、変換ビット数ｎが増えれば、テストに膨大なテスト時間が費やされることになり、テストコストを引き上げるという問題があった。

本発明は上記の問題点を解決すべくなされたもので、搭載している逐次比較型A/D コンバータにセルフテスト機能を持たせることにより、ピン数を増やすことなくテストの判定結果を外部へ出力することができ、A/D コンバータのテストを他の回路のテストと並行に実行でき、チップのテスト時間の短縮を実現し得る半導体集積回路を提供することを目的とする。

本発明の半導体集積回路は、アナログ入力電圧を所定の基準電圧と比較するアナログコンパレータ回路と、前記アナログコンパレータ回路の比較出力に基づいて次に比較すべき基準電圧に対応する逐次比較結果コードを生成する逐次比較レジスタと、前記逐次比較結果コードに基づいて前記アナログ入力電圧を生成するDAC 回路と、前記逐次比較レジスタで生成された逐次比較結果コードの最終結果コードを保持する出力レジスタ回路と、A/D 変換開始信号を受けて前記アナログコンパレータ回路、逐次比較レジスタ、DAC 回路および出力レジスタ回路の動作タイミングを制御するための制御信号を生成し、前記アナログ入力電圧に対するA/D 変換動作の終了時にA/D 変換終了信号EOC を活性化する制御信号生成回路とを備えた逐次比較型A/D コンバータ回路と、前記逐次比較型A/D コンバータ回路に付加され、テストモード時には前記DAC 回路で前記アナログ入力電圧のテスト対象となる電圧範囲内で一定電圧間隔で変化するアナログ入力電圧を順次生成させて前記アナログコンパレータ回路に供給し、各アナログ入力電圧毎に前記逐次比較型A/D コンバータ回路でA/D 変換動作を行なわせ、２n （ｎは変換ビット数）回のA/D 変換動作終了後にA/D 変換出力の正否を判定して結果を出力するテスト制御回路と、前記逐次比較型A/D コンバータ回路と同一半導体チップに搭載される他の回路と、前記逐次比較型A/D コンバータ回路の出力レジスタ回路の出力側が接続され、前記他の回路と共有されるデータバスと、前記逐次比較型A/D コンバータ回路のテストモード時には前記逐次比較型A/D コンバータ回路を前記データバスから分離する分離回路とを具備することを特徴とする。

本発明の半導体集積回路によれば、搭載している逐次比較型A/D コンバータにセルフテスト機能を持たせることにより、ピン数を増やすことなくテストの判定結果を外部へ出力することができ、A/D コンバータのテストを他の回路のテストと並行に実行でき、チップのテスト時間の短縮を実現することができる。

図１は、本発明の第１の実施形態に係る逐次比較型A/D コンバータを搭載したLSI チップを例えばウェハー状態でテストするための構成を示している。

図１に示すLSI チップは、図６を参照して前述した従来の逐次比較型A/D コンバータと比べて、逐次比較型A/D コンバータ１８ａの構成、A/D コンバータ１８ａと外部のテスター３０ａとの信号の授受の仕方（経路）が異なり、その他は同じであるので図６中と同一符号を付している。

即ち、図１において、１０ａは逐次比較型A/D コンバータを搭載したLSI チップ、３０ａは外部テスターを表している。

LSI チップ１０ａは、I/O セル１２、２個のRAM 回路１３、１４、ROM 回路１５、CPU回路１６、DAC 回路１７、逐次比較型A/D コンバータ１８ａおよびランダム回路領域（例えば論理セル配置領域）１９を有する。通常動作時の信号の授受を考慮し、A/D コンバータ１８ａと他の回路１３、１４、１５、１６、１７、１９とはチップ内でデータバス１１を共有している。チップ内外の信号の授受は、I/O セル１２を介して行われる。

図２は、図１中の逐次比較型A/D コンバータ１８ａを取り出して一具体例を示すブロック図である。

図２に示す逐次比較型A/D コンバータは、既存のA/D コンバータの構成要素であるDAC回路２２、出力レジスタ回路２３、アナログコンパレータ回路２４、制御信号生成回路２５および逐次比較レジスタ回路２６に、テスト制御回路（テスト回路２７および一致／不一致判定回路２８）が追加されている。

上記テスト制御回路は、テストモード時にはアナログ入力電圧のテスト対象となる電圧範囲内で一定電圧間隔で変化するアナログ入力電圧をDAC 回路２２から順次生成させてアナログコンパレータ回路２４に供給し、各アナログ入力電圧毎に逐次比較型A/D コンバータ回路でA/D 変換動作を行なわせ、２n （ｎは変換ビット数）回のA/D 変換動作終了後にA/D 変換出力の正否を判定して結果を出力する機能を有する。

ここで、テスト回路２７と一致/ 不一致判定回路２８の機能を具体的に説明する。

テスト回路２７は、テスト時に外部テスター３０ａからテスト開始信号STT とクロック信号CKおよび変換開始信号STC が入力され、DAC 回路２２へ入力するテストコード、一致／不一致判定回路２８へ期待値として入力する比較用テストコード、テスト用変換開始信号STCTおよびテスト終了信号EOT を生成する機能を有する。

また、一致／不一致判定回路２８は、テストコードを期待値とし、逐次比較最終結果コードと比較することによってA/D 変換結果が正しいか否かを判定する機能を有するものであり、例えば排他的論理和回路が用いられる。この場合、判定結果を１ビットのデータ（テスト出力データTJ）として保持し、各テストコードに対する判定結果が得られる毎に１ビットのデータが更新される。

図１中に示したA/D コンバータ１８ａのテスト実行時には、外部テスター３０ａからテスト開始信号STT 、クロック信号CK、A/D 変換開始信号STC 、"Low" 側基準電圧VREFL 、"High"側基準電圧VREFH をA/D コンバータ１８ａに入力する。これにより、あるアナログ入力電圧に対するA/D 変換が終了する毎にA/D 変換終了信号EOC が活性化し、アナログ入力電圧の変化範囲に対するA/D 変換が終了すると、テスト終了信号EOT が活性化し、１ビットのテスト出力データTJを外部テスター３０ａに出力する。

なお、図２中の２９は、逐次比較型A/D コンバータ回路１８ａの出力レジスタ回路２３とLSI チップ１０ａ内のデータバス１１との間に挿入されたトライステートバッファ回路である。このトライステートバッファ回路２９は、テストモード時に例えばテスト開始信号STT によってハイインピーダンス状態に制御することによって、逐次比較型A/D コンバータ回路１８ａのテストモード時にそれをデータバス１１から分離する分離回路の一例として活用することが可能である。

図３は、図２に示した逐次比較型A/D コンバータの変換動作に関連する主要な信号のタイミングチャートを示す。

先ず、テスト開始信号STT を"1" に立ち上げる（活性化する）と、テスト回路２７のリセットが解除され、A/D 変換開始信号STC を"1" に立ち上げる（活性化する）と、制御信号生成回路２５から出力するA/D 変換終了信号EOC が"0" （非活性状態）に立ち下がり、A/D 変換モードになる。

前記テスト開始信号STT が"1" に立ち上がった後、クロック信号CKの立ち上がりを受けてテスト回路２７から出力するテストコードの初期値がセットされる。前記テスト開始信号STT の立ち上がりから１回目のクロック信号CKの立ち下がりでテスト用変換開始信号STCTが"1" に立ち上がった後、１回目のクロック信号CKの立ち上がりから４クロック間、DAC 回路２２はアナログ電圧生成モードとなり、テスト回路２７から入力したテストコードに応じたアナログ入力電圧を出力する（この間にアナログ電圧を内蔵容量にサンプリングする）。

前記アナログ電圧生成モードの後に逐次比較モードに切り替わり、６回目のクロック信号CKの立ち上がりから最上位ビットの変換を行ない、以下、クロック信号CKの立ち上がり毎に順に最下位ビットまで変換を行なった後、A/D 変換終了信号EOC が"1" （活性状態）に立ち上がり、A/D 変換動作を終了する。

本テストを実施するために外部テスター３０ａに内蔵されるテスト制御プログラムの基本的な流れは、逐次比較型A/D コンバータ１８ａのテストモード時にアナログ入力電圧を0[V]から開始してA/D 変換を行なわせ、A/D 変換終了毎にアナログ入力電圧をある一定電圧（２〜３[mV]程度）間隔で順に増やしていき、アナログ入力電圧がテスト範囲の上限（例えば電源電圧VDD ）に達するまで２n （ｎは変換ビット数）回のA/D 変換テストを繰り返し実施させるようなものである。

図４は、図２に示した逐次比較型A/D コンバータ１８ａに対するテストフローの一例を示す。ここでは、DAC 回路２２として例えば図５に示すような抵抗分割回路５１とマルチプレクサ５２を備えた抵抗分割方式のDAC 回路を用いた場合において、抵抗分割回路５１の両端に印加する"Low" 側基準電圧VREFL 、"High"側基準電圧VREFH のばらつきに起因する変換誤差の有無を確認するために、抵抗分割回路５１の両端に印加する電圧関係を逆転させて再テストを行なう例について説明する。

次に、図３および図４を参照しながら図１中の逐次比較型A/D コンバータ１８ａの動作例について説明する。

まず、テスト開始信号STT を"1" にしてテストモードにする(Step1) と、テスト終了信号EOT が"1" になる(Step2) 。そして、テスト回路２７でテストコードの初期値が生成され (Step3)、そのテストコードに見合ったアナログ電圧がDAC 回路２２から出力され(Step4) 、このアナログ電圧について逐次比較方式によるA/D 変換を行ない(Step5) 、逐次比較レジスタ２６から出力する逐次比較結果コードの最終結果コードとDAC 回路２２から出力する比較用テストコードを一致／不一致判定回路２８で判定する(Step6) 。

Step6 の判定結果が不一致の場合は、判定回路２８の出力データTJを"1" にし(Step7) 、テスト終了信号EOT を"0" にし(Step20)、テストを終了する。この場合、テスト対称の逐次比較型A/D コンバータ１８ａを搭載したサンプルは不良品として処理される。

Step6 の判定結果が一致の場合は、判定回路２８の出力データTJを"0" のまま保持し(Step8) 、A/D 変換終了信号EOC を"1" に立ち上げる。それを受けてA/D 変換開始信号STCが"1" となり、DAC 回路２２から出力する次のテストコードに対するA/D 変換テストを開始する。

このような動作を全テストコード数について変換を終了するまでテストコードを変えて変換および一致／不一致判定をｎ回繰り返し行なう。逐次比較型A/D コンバータ１８ａはｎ回の判定が終了したら、テスト終了信号EOT を"0" にしてセルフテストを終了する。

上記したようにテスト開始信号STT をA/D コンバータ１８ａに入力してから１回目の変換テストが終了するまでの時間より十分な時間が経過した後に、テスト終了信号EOT と一致／不一致判定出力データTJを読み込むようにテストプログラムを作成しておく。

そして、テスト終了信号EOT が"0" 、且つ、判定出力データTJが"1" ならば、当該サンプルのA/D コンバータ１８ａは不良品であると判定してチップのテストを終了する。また、テスト終了信号EOT が"0" 、且つ、判定出力データTJが"0" ならば、A/D コンバータ１８ａの２回目のテスト準備のために、VREFL 、VREFH に印加している電圧を逆にする(Step10)。次に、２回目の変換テストを開始するために、テスト開始信号STT をA/D コンバータ１８ａに入力し、１回目と同様のテストを行なう(Step11 〜Step18) 。

２回目のテストが終了するのに必要な時間より十分な時間が経過した後に、テスト終了信号EOT と判定出力データTJを読み込み、チップの良否を判定する。

このように一つのテストコードに対してVREFL 、VREFH に印加する電圧関係を入れ替えて２回テストを行なうことにより、DAC 出力電圧と期待電圧との間にA/D 変換結果に影響を与えるほどの差異が生じているか否かが判定できる。この際、Step14で逐次比較最終結果コードとテストコードを一致／不一致判定回路２８で判定するが、この時、VREFL 、VREFH に印加する電圧を逆にしているのでDAC 回路２２に入力したテストコードと期待値との差異を埋める補正を施した比較用テストコードを一致／不一致判定回路２８に入力する。

上記したようにテストフローの中でVREFL 、VREFH の印加電圧を逆にして再びテストする処理を行なうことによって、DAC 回路２２の精度も合わせてテストすることができ、A/Dコンバータ１８ａのテスト精度を向上させることが可能になる。

なお、図４に示した本発明の一例に係るテストフローは、図８に示した従来例のテストフローと対比すると、テスト時間が２倍になっている。しかし、本発明に係る逐次比較型A/D コンバータ１８ａは、一致／不一致判定回路２８の判定結果（判定出力データTJ）を保持する機能が有るので、A/D コンバータ１８ａのテスト実行中にデータバス１１を使用しなくて済む。これによって、A/D コンバータ１８ａのテストと他の回路のテストを並行して行なうことができるので、逐次比較型A/D コンバータを搭載した製品チップの全体の出荷テスト時間に占めるA/D コンバータのテスト時間を大幅に低減し、結果的にLSI チップ１０ａの出荷テスト時間を削減し、テストコストを引き下げることができる。

本発明の第１の実施形態に係る逐次比較型A/D コンバータを搭載したLSI チップをテストするための構成を示すブロック図。 図１中の逐次比較型A/D コンバータを取り出して一例を示すブロック図。 図２に示した逐次比較型A/D コンバータの変換動作に関連する主要な信号を示すタイミングチャート。 図２に示した逐次比較型A/D コンバータに対するテストフローの一例を示すフローチャート。 図２中のDAC 回路の一例として抵抗分割回路方式の回路を示す回路図。 従来の逐次比較型A/D コンバータを搭載したLSI チップをテストするための構成を示すブロック図。 図６中の従来の逐次比較型A/D コンバータのA/D 変換動作に関連する主要な信号を示すタイミングチャート。 図６中の従来の逐次比較型A/D コンバータに対するテストフローの一例を示すフローチャート。

符号の説明

１８ａ…逐次比較型A/D コンバータ、２２…DAC 回路、２３…出力レジスタ回路、２４…アナログコンパレータ回路、２５…制御信号生成回路，２６…逐次比較レジスタ回路、２７…テスト回路、２８…一致／不一致判定回路、２９…トライステートバッファ回路、３０ａ…外部テスター、AIN …アナログ入力電圧、VREFL …"Low" 側基準電圧、VREFH …"High"側基準電圧、CK…クロック信号、STT …テスト開始信号、STC …A/D 変換開始信号、EOC …A/D 変換終了信号、STCT…テスト用変換開始信号、EOT …テスト終了信号、TJ…一致／不一致判定出力信号、Do〜Dn…A/D 変換出力コード信号。

Claims (5)

1. アナログ入力電圧を所定の基準電圧と比較するアナログコンパレータ回路と、
   前記アナログコンパレータ回路の比較出力に基づいて次に比較すべき基準電圧に対応する逐次比較結果コードを生成する逐次比較レジスタと、
   前記逐次比較結果コードに基づいて前記アナログ入力電圧を生成するDAC回路と、
   前記逐次比較レジスタで生成された逐次比較結果コードの最終結果コードを保持する出力レジスタ回路と、
   A/D 変換開始信号を受けて前記アナログコンパレータ回路、逐次比較レジスタ、DAC 回路および出力レジスタ回路の動作タイミングを制御するための制御信号を生成し、前記アナログ入力電圧に対するA/D 変換動作の終了時にA/D 変換終了信号EOC を活性化する制御信号生成回路
   とを備えた逐次比較型A/D コンバータ回路と、
   前記逐次比較型A/D コンバータ回路に付加され、テストモード時には前記DAC 回路で前記アナログ入力電圧のテスト対象となる電圧範囲内で一定電圧間隔で変化するアナログ入力電圧を順次生成させて前記アナログコンパレータ回路に供給し、各アナログ入力電圧毎に前記逐次比較型A/D コンバータ回路でA/D 変換動作を行なわせ、２n （ｎは変換ビット数）回のA/D 変換動作終了後にA/D 変換出力の正否を判定して結果を出力するテスト制御回路と、
   前記逐次比較型A/D コンバータ回路と同一半導体チップに搭載される他の回路と、
   前記逐次比較型A/D コンバータ回路の出力レジスタ回路の出力側が接続され、前記他の回路と共有されるデータバスと、
   前記逐次比較型A/D コンバータ回路のテストモード時には前記逐次比較型A/D コンバータ回路を前記データバスから分離する分離回路
   とを具備することを特徴とする半導体集積回路。
2. 前記テスト制御回路は、
   前記テストモード時に外部からテスト開始信号STT を受けてリセットされ、外部からA/D 変換開始信号STC を受けてテストコードの初期値がセットされた後に、テスト用変換開始信号STCT、前記テストコードおよびそれに対応する比較用テストコードを生成し、前記テストコードを前記DAC 回路に入力させ、テスト終了時にテスト終了信号EOT を出力する機能を有し、前記アナログ入力電圧がテスト対象となる電圧範囲内で一定電圧間隔で変化するように前記テストコードおよびそれに対応する比較用テストコードを変化させるように制御されるテスト回路と、
   前記テストモード時に前記テスト開始信号STT を受けた後に前記制御信号生成回路から出力する前記A/D 変換終了信号EOC を受け、前記逐次比較レジスタで生成された逐次比較結果コードの最終結果コードを期待値である前記DAC 回路で生成された前記比較用テストコードと比較して一致／不一致の判定結果を出力する機能を有する一致／不一致判定回路
   とを具備することを特徴とする請求項１記載の半導体集積回路。
3. 前記一致／不一致判定回路は、判定結果を１ビットのデータとして保持し、前記各テストコードに対する判定結果が得られる毎に１ビットのデータが更新されることを特徴とする請求項２記載の半導体集積回路。
4. 前記DAC 回路は、通常動作時には前記逐次比較結果コードに基づいて前記アナログ入力電圧を生成し、前記テストモード時には前記テストコードに基づいて前記アナログ入力電圧を生成し、
   前記制御信号生成回路は、通常動作時には前記A/D 変換開始信号を受けて前記アナログコンパレータ回路、逐次比較レジスタ、DAC 回路および出力レジスタ回路の動作タイミングを制御するための制御信号を生成し、前記アナログ入力電圧に対するA/D 変換動作の終了時にA/D 変換終了信号EOC を活性化し、テストモード時には前記テスト用変換開始信号STCTを受けて前記A/D 変換終了信号EOC を非活性状態に制御した後の所定期間は前記DAC回路を前記テストコードに基づいてアナログ入力電圧を生成するモードに制御し、その後は前記DAC 回路を前記逐次比較結果コードに基づいてアナログ入力電圧を生成する動作モードに制御することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
5. 前記DAC 回路は、抵抗分割回路を用いてDA変換を行なう方式のDAC 回路であり、抵抗分割回路の両端に印加する"Low" 側基準電圧VREFL と"High"側基準電圧VREFH の関係が前記A/D コンバータ回路による１回のAD変換処理毎に逆転されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。

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