JP2001345699A - Ａ／ｄ変換器の試験回路及びその試験方法 - Google Patents
Ａ／ｄ変換器の試験回路及びその試験方法Info
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- JP2001345699A JP2001345699A JP2000166223A JP2000166223A JP2001345699A JP 2001345699 A JP2001345699 A JP 2001345699A JP 2000166223 A JP2000166223 A JP 2000166223A JP 2000166223 A JP2000166223 A JP 2000166223A JP 2001345699 A JP2001345699 A JP 2001345699A
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Abstract
(57)【要約】
【課題】Ａ／Ｄ変換器の試験にあたり、動作確認を簡素
化し、検査時の周囲条件に合わせて比較精度を外部から
可変できるようにし、良品判定を容易にする。 【解決手段】基準となるＡ／Ｄ変換器１に動作／非動作
をチェックするＡ／Ｄ変換器検査回路１４を接続する。
しかも、良否判定の対象となるＡ／Ｄ変換器２とＡ／Ｄ
変換器１の変換値を比較する比較回路１２を設け、許容
誤差入力９によりＡ／Ｄ変換器２の良否を判定する。
化し、検査時の周囲条件に合わせて比較精度を外部から
可変できるようにし、良品判定を容易にする。 【解決手段】基準となるＡ／Ｄ変換器１に動作／非動作
をチェックするＡ／Ｄ変換器検査回路１４を接続する。
しかも、良否判定の対象となるＡ／Ｄ変換器２とＡ／Ｄ
変換器１の変換値を比較する比較回路１２を設け、許容
誤差入力９によりＡ／Ｄ変換器２の良否を判定する。
Description
【０００１】
【発明の属する技術分野】本発明はＡ／Ｄ変換器の試験
回路およびその試験方法に関し、特に半導体集積回路に
搭載されるＡ／Ｄ変換器の良否判定を行う試験回路およ
びその試験方法に関する。
回路およびその試験方法に関し、特に半導体集積回路に
搭載されるＡ／Ｄ変換器の良否判定を行う試験回路およ
びその試験方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路の製造時には、そ
こに搭載される各回路の良否判定試験を行っているが、
特にＡ／Ｄ変換器の良否判定試験については、試験を簡
略化して行うために、複数のＡ／Ｄ変換器間での比較に
より行っている。しかも、近年ではＡ／Ｄ変換器を搭載
した半導体集積回路の増加に伴い、試験時間の短縮によ
るスループットの向上が要求されている。
こに搭載される各回路の良否判定試験を行っているが、
特にＡ／Ｄ変換器の良否判定試験については、試験を簡
略化して行うために、複数のＡ／Ｄ変換器間での比較に
より行っている。しかも、近年ではＡ／Ｄ変換器を搭載
した半導体集積回路の増加に伴い、試験時間の短縮によ
るスループットの向上が要求されている。
【０００３】このような要請に応えるために、例えば、
特許第２６５８９１２号公報に紹介されているように、
２つのＡ／Ｄ変換器間の精度を±１ＬＳＢまで許容した
比較回路を持つことにより、測定精度を高く保ち、短時
間で検査することが提案されている。
特許第２６５８９１２号公報に紹介されているように、
２つのＡ／Ｄ変換器間の精度を±１ＬＳＢまで許容した
比較回路を持つことにより、測定精度を高く保ち、短時
間で検査することが提案されている。
【０００４】図１１はかかる従来の一例を説明するため
のＡ／Ｄ変換器の試験回路のブロック図である。図１１
に示すように、従来のＡ／Ｄ変換器の試験回路を搭載し
た半導体集積回路３５は、第１，第２のＡ／Ｄ変換器
１，２と、セレクタ３と、これら第１，第２のＡ／Ｄ変
換器１，２の出力を制御端子４１からの制御信号により
比較する比較回路３８とを備えている。この回路３５
は、外部の制御端子３７により駆動されるテスト信号発
生回路３６からのテスト信号を第１の入力端子４を介し
て入力し、比較回路３８により比較した結果を比較出力
端子４０に出力する回路である。なお、セレクタ３は、
第１の入力端子４および第２の入力端子５からのアナロ
グ信号を制御端子６からの選択信号によって切換え、第
２のＡ／Ｄ変換器２に供給するものであり、また３９は
第１のＡ／Ｄ変換器１の出力端子である。
のＡ／Ｄ変換器の試験回路のブロック図である。図１１
に示すように、従来のＡ／Ｄ変換器の試験回路を搭載し
た半導体集積回路３５は、第１，第２のＡ／Ｄ変換器
１，２と、セレクタ３と、これら第１，第２のＡ／Ｄ変
換器１，２の出力を制御端子４１からの制御信号により
比較する比較回路３８とを備えている。この回路３５
は、外部の制御端子３７により駆動されるテスト信号発
生回路３６からのテスト信号を第１の入力端子４を介し
て入力し、比較回路３８により比較した結果を比較出力
端子４０に出力する回路である。なお、セレクタ３は、
第１の入力端子４および第２の入力端子５からのアナロ
グ信号を制御端子６からの選択信号によって切換え、第
２のＡ／Ｄ変換器２に供給するものであり、また３９は
第１のＡ／Ｄ変換器１の出力端子である。
【０００５】図１２は図１１に示す比較回路の具体的構
成図である。図１２に示すように、比較回路３８は、第
１のＡ／Ｄ変換器１の出力およびインバータ４２を介し
た第２のＡ／Ｄ変換器２の出力を制御入力４３に基づい
て加算する加算器４５と、この加算器４５の出力を制御
入力４４に基づいてラッチするラッチ回路４６と、ラッ
チ回路４６のラッチ出力をキャリ出力線４７およびイン
バータ４８を通したデータを入力するＡＮＤゲート４９
と、ラッチ出力の異なる組合わせのＡＮＤ論理をとるＡ
ＮＤゲート５０，５１と、制御入力４１とＡＮＤゲート
４９〜５１の出力の組合わせ論理をとるＡＮＤゲート５
２，５３およびＯＲゲート５４とを備えている。ここ
で、ＡＮＤゲート４９は、第１のＡ／Ｄ変換器１の出力
が第２のＡ／Ｄ変換器２の出力より１ビット大きいこと
を検出し、ＡＮＤゲート５０は逆に第２のＡ／Ｄ変換器
２の出力が第１のＡ／Ｄ変換器１の出力より１ビット大
きいことを検出し、さらにＡＮＤゲート５１は第１，第
２のＡ／Ｄ変換器１，２の出力が一致したことを検出し
ている。
成図である。図１２に示すように、比較回路３８は、第
１のＡ／Ｄ変換器１の出力およびインバータ４２を介し
た第２のＡ／Ｄ変換器２の出力を制御入力４３に基づい
て加算する加算器４５と、この加算器４５の出力を制御
入力４４に基づいてラッチするラッチ回路４６と、ラッ
チ回路４６のラッチ出力をキャリ出力線４７およびイン
バータ４８を通したデータを入力するＡＮＤゲート４９
と、ラッチ出力の異なる組合わせのＡＮＤ論理をとるＡ
ＮＤゲート５０，５１と、制御入力４１とＡＮＤゲート
４９〜５１の出力の組合わせ論理をとるＡＮＤゲート５
２，５３およびＯＲゲート５４とを備えている。ここ
で、ＡＮＤゲート４９は、第１のＡ／Ｄ変換器１の出力
が第２のＡ／Ｄ変換器２の出力より１ビット大きいこと
を検出し、ＡＮＤゲート５０は逆に第２のＡ／Ｄ変換器
２の出力が第１のＡ／Ｄ変換器１の出力より１ビット大
きいことを検出し、さらにＡＮＤゲート５１は第１，第
２のＡ／Ｄ変換器１，２の出力が一致したことを検出し
ている。
【０００６】
【発明が解決しようとする課題】上述した従来例におい
て、複数のＡ／Ｄ変換器の内、必ず１つのＡ／Ｄ変換器
は、入力信号に対する期待値データを備えたテスターや
メモリー回路などを用いて期待値通りか否かを検査する
必要が有る。また、比較回路における比較精度が固定で
あるため、半導体集積回路内部のＡ／Ｄ変換器搭載位置
や、試験条件などによって変換結果の差が大きくなった
場合には対応できなくなる。
て、複数のＡ／Ｄ変換器の内、必ず１つのＡ／Ｄ変換器
は、入力信号に対する期待値データを備えたテスターや
メモリー回路などを用いて期待値通りか否かを検査する
必要が有る。また、比較回路における比較精度が固定で
あるため、半導体集積回路内部のＡ／Ｄ変換器搭載位置
や、試験条件などによって変換結果の差が大きくなった
場合には対応できなくなる。
【０００７】その結果、半導体集積回路の外部に入力に
対する期待値パターンを持ったテスターや、半導体集積
回路内部に期待値パターンを持ったメモリーと比較回路
を持つことが必要になるとともに、比較精度を可変でき
ないため、半導体集積回路内部のＡ／Ｄ変換器搭載位置
や、試験条件などによっては、良品判定が難しくなると
言う欠点がある。
対する期待値パターンを持ったテスターや、半導体集積
回路内部に期待値パターンを持ったメモリーと比較回路
を持つことが必要になるとともに、比較精度を可変でき
ないため、半導体集積回路内部のＡ／Ｄ変換器搭載位置
や、試験条件などによっては、良品判定が難しくなると
言う欠点がある。
【０００８】本発明の目的は、入力に対する期待値を必
要とせずに簡素化したＡ／Ｄ変換器の動作確認を行い、
検査時の周囲条件に合わせて比較精度を外部から可変で
きるようにして良品判定を容易にするＡ／Ｄ変換器の試
験回路及びその試験方法を提供することにある。
要とせずに簡素化したＡ／Ｄ変換器の動作確認を行い、
検査時の周囲条件に合わせて比較精度を外部から可変で
きるようにして良品判定を容易にするＡ／Ｄ変換器の試
験回路及びその試験方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明のＡ／Ｄ変換器の
試験回路は、第１の入力端子に接続された第１のＡ／Ｄ
変換器の出力端に接続され、その動作／非動作をチェッ
クするＡ／Ｄ変換器検査回路と、第２の入力端子および
前記第１の入力端子を切換信号によって切換接続される
とともに、前記第１のＡ／Ｄ変換器の入出力特性と同様
の特性を備えた第２のＡ／Ｄ変換器と前記第１のＡ／Ｄ
変換器の変換値を比較し且つ前記第１，第２のＡ／Ｄ変
換器間の許容誤差を外部より設定する比較回路とを有
し、前記第１のＡ／Ｄ変換器を基準として前記第２のＡ
／Ｄ変換器が前記許容誤差範囲内にあることを判定検査
するように構成される。
試験回路は、第１の入力端子に接続された第１のＡ／Ｄ
変換器の出力端に接続され、その動作／非動作をチェッ
クするＡ／Ｄ変換器検査回路と、第２の入力端子および
前記第１の入力端子を切換信号によって切換接続される
とともに、前記第１のＡ／Ｄ変換器の入出力特性と同様
の特性を備えた第２のＡ／Ｄ変換器と前記第１のＡ／Ｄ
変換器の変換値を比較し且つ前記第１，第２のＡ／Ｄ変
換器間の許容誤差を外部より設定する比較回路とを有
し、前記第１のＡ／Ｄ変換器を基準として前記第２のＡ
／Ｄ変換器が前記許容誤差範囲内にあることを判定検査
するように構成される。
【００１０】また、本発明の試験回路における前記Ａ／
Ｄ変換器検査回路は、前記第１のＡ／Ｄ変換器の変換ビ
ットに対応して、０から１への変化を検出する０／１検
出部および１から０への変化を検出する１／０検出部を
備えた複数の検出回路と、前記複数の検出回路のそれぞ
れの前記０／１検出部間および前記１／０検出部間のＮ
ＡＮＤ論理をとる第１，第２のＮＡＮＤゲートと、前記
第，第２のＮＡＮＤゲート出力のＯＲ論理をとるＯＲゲ
ートとで形成している。
Ｄ変換器検査回路は、前記第１のＡ／Ｄ変換器の変換ビ
ットに対応して、０から１への変化を検出する０／１検
出部および１から０への変化を検出する１／０検出部を
備えた複数の検出回路と、前記複数の検出回路のそれぞ
れの前記０／１検出部間および前記１／０検出部間のＮ
ＡＮＤ論理をとる第１，第２のＮＡＮＤゲートと、前記
第，第２のＮＡＮＤゲート出力のＯＲ論理をとるＯＲゲ
ートとで形成している。
【００１１】また、本発明の試験回路における前記比較
回路は、前記第１のＡ／Ｄ変換器の出力および第２のＡ
／Ｄ変換器の反転出力を加算する第１の加算器と、前記
第１の加算器の出力および前記許容誤差の入力を加算す
る第２の加算器と、前記第１の加算器の出力および前記
許容誤差の反転入力を加算する第３の加算器とと、前記
第２および第３の加算器の出力の排他的論理和をとる排
他的論理和ゲートとで形成している。
回路は、前記第１のＡ／Ｄ変換器の出力および第２のＡ
／Ｄ変換器の反転出力を加算する第１の加算器と、前記
第１の加算器の出力および前記許容誤差の入力を加算す
る第２の加算器と、前記第１の加算器の出力および前記
許容誤差の反転入力を加算する第３の加算器とと、前記
第２および第３の加算器の出力の排他的論理和をとる排
他的論理和ゲートとで形成している。
【００１２】また、本発明における前記第２のＡ／Ｄ変
換器は、その出力端に前記第１のＡ／Ｄ変換器に接続し
た前記Ａ／Ｄ変換器検査回路とは異なるＡ／Ｄ変換器検
査回路を接続し、これらＡ／Ｄ変換器検査回路によって
前記第１，第２のＡ／Ｄ変換器の動作／非動作をチェッ
クするとともに、前記第１，第２のＡ／Ｄ変換器の変換
値については前記比較回路によってチェックすることも
できる。
換器は、その出力端に前記第１のＡ／Ｄ変換器に接続し
た前記Ａ／Ｄ変換器検査回路とは異なるＡ／Ｄ変換器検
査回路を接続し、これらＡ／Ｄ変換器検査回路によって
前記第１，第２のＡ／Ｄ変換器の動作／非動作をチェッ
クするとともに、前記第１，第２のＡ／Ｄ変換器の変換
値については前記比較回路によってチェックすることも
できる。
【００１３】また、本発明は、入力端子に接続される１
つのＡ／Ｄ変換器を試験するにあたり、前記１つのＡ／
Ｄ変換器の出力端に接続され且つ変換コードの０／１検
出部と１／０検出部をビット分備えたＡ／Ｄ変換器検査
回路を有し、前記１つのＡ／Ｄ変換器の動作／非動作だ
けをチェックするように構成される。
つのＡ／Ｄ変換器を試験するにあたり、前記１つのＡ／
Ｄ変換器の出力端に接続され且つ変換コードの０／１検
出部と１／０検出部をビット分備えたＡ／Ｄ変換器検査
回路を有し、前記１つのＡ／Ｄ変換器の動作／非動作だ
けをチェックするように構成される。
【００１４】さらに、本発明のＡ／Ｄ変換器の試験方法
は、テストモードに設定した後、第１のＡ／Ｄ変換器に
接続したＡ／Ｄ変換器検査回路をリセットするステップ
と、前記第１のＡ／Ｄ変換器に期待値がすべて“０”と
なる入力信号およびすべて“１”となる入力信号を順次
印加するステップと、ついで再度前記第１のＡ／Ｄ変換
器の期待値がすべて“０”となる入力信号を印加するス
テップと、前記Ａ／Ｄ変換器検査回路の動作確認出力に
よって良否の判定を行うステップと、しかる後第２のＡ
／Ｄ変換器および前記第１のＡ／Ｄ変換器を許容誤差値
を入力する比較回路を用いて比較判定する判定ステップ
とを含んで構成される。
は、テストモードに設定した後、第１のＡ／Ｄ変換器に
接続したＡ／Ｄ変換器検査回路をリセットするステップ
と、前記第１のＡ／Ｄ変換器に期待値がすべて“０”と
なる入力信号およびすべて“１”となる入力信号を順次
印加するステップと、ついで再度前記第１のＡ／Ｄ変換
器の期待値がすべて“０”となる入力信号を印加するス
テップと、前記Ａ／Ｄ変換器検査回路の動作確認出力に
よって良否の判定を行うステップと、しかる後第２のＡ
／Ｄ変換器および前記第１のＡ／Ｄ変換器を許容誤差値
を入力する比較回路を用いて比較判定する判定ステップ
とを含んで構成される。
【００１５】また、本発明のＡ／Ｄ変換器の試験方法に
おける前記判定ステップは、テストモードに設定した
後、判定許容誤差値を入力するステップと、前記第１，
第２のＡ／Ｄ変換器に同じアナログ入力を同時に入力す
る同時入力ステップと、比較回路出力が０か否かを判定
し、０でなければ前記第２のＡ／Ｄ変換器を不良品と判
定する比較回路出力判定ステップと、前記比較回路出力
判定ステップにおいて０であった際には、すべてのテス
トが完了か否か判断し、否のときは前記同時入力ステッ
プに戻って比較回路出力の判定を繰返えし、すべてのテ
ストが完了しているときは、前記第２のＡ／Ｄ変換器を
良品と判定するテスト終了可否判定ステップとを備えて
形成される。
おける前記判定ステップは、テストモードに設定した
後、判定許容誤差値を入力するステップと、前記第１，
第２のＡ／Ｄ変換器に同じアナログ入力を同時に入力す
る同時入力ステップと、比較回路出力が０か否かを判定
し、０でなければ前記第２のＡ／Ｄ変換器を不良品と判
定する比較回路出力判定ステップと、前記比較回路出力
判定ステップにおいて０であった際には、すべてのテス
トが完了か否か判断し、否のときは前記同時入力ステッ
プに戻って比較回路出力の判定を繰返えし、すべてのテ
ストが完了しているときは、前記第２のＡ／Ｄ変換器を
良品と判定するテスト終了可否判定ステップとを備えて
形成される。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明のＡ／Ｄ変換
器の試験回路の第１の実施の形態を説明するためのブロ
ック図である。図１に示すように、本実施の形態におけ
る試験回路は、Ａ／Ｄ変換器１，２を搭載した半導体集
積回路における製造時の良否判定試験にあたり、試験時
間の短縮／簡略化を目的としており、その構成は基準と
なるＡ／Ｄ変換器１の動作試験を行うためのＡ／Ｄ変換
器検査回路１４と、基準となるＡ／Ｄ変換器１と他のＡ
／Ｄ変換器２の出力を比較し、測定誤差が基準範囲内に
入っていることを確認するための比較回路１２とを設け
たことにある。
て図面を参照して説明する。図１は本発明のＡ／Ｄ変換
器の試験回路の第１の実施の形態を説明するためのブロ
ック図である。図１に示すように、本実施の形態におけ
る試験回路は、Ａ／Ｄ変換器１，２を搭載した半導体集
積回路における製造時の良否判定試験にあたり、試験時
間の短縮／簡略化を目的としており、その構成は基準と
なるＡ／Ｄ変換器１の動作試験を行うためのＡ／Ｄ変換
器検査回路１４と、基準となるＡ／Ｄ変換器１と他のＡ
／Ｄ変換器２の出力を比較し、測定誤差が基準範囲内に
入っていることを確認するための比較回路１２とを設け
たことにある。
【００１７】すなわち、本実施の形態は、第１の入力端
子４からのアナログ信号をＡ／Ｄ変換し基準となる第１
のＡ／Ｄ変換器１の出力信号（ｎビット）１０からその
動作を検出して判定するとともに、その結果を第１の出
力端子１５に出力するＡ／Ｄ変換器検査回路１４と、制
御端子６からの切換制御信号ＣＯＮＴに基づいてセレク
タ３で選択した第１の入力端子４，第２の入力端子５の
アナログ信号のいずれかをＡ／Ｄ変換する第２のＡ／Ｄ
変換器２の出力信号（ｎビット）１１および第１のＡ／
Ｄ変換器１の出力信号１０を比較し、（ｎ＋１）ビット
の許容誤差入力９により第２のＡ／Ｄ変換器２の出力信
号１１の誤差が基準範囲内に入っていることを確認する
とともに、その結果を第２の出力１３に出力する比較回
路１２とを設けている。なお、端子７はクロック（ＣＬ
Ｋ）入力であり、端子８は、Ａ／Ｄ変換器検査回路１４
のリセット入力である。
子４からのアナログ信号をＡ／Ｄ変換し基準となる第１
のＡ／Ｄ変換器１の出力信号（ｎビット）１０からその
動作を検出して判定するとともに、その結果を第１の出
力端子１５に出力するＡ／Ｄ変換器検査回路１４と、制
御端子６からの切換制御信号ＣＯＮＴに基づいてセレク
タ３で選択した第１の入力端子４，第２の入力端子５の
アナログ信号のいずれかをＡ／Ｄ変換する第２のＡ／Ｄ
変換器２の出力信号（ｎビット）１１および第１のＡ／
Ｄ変換器１の出力信号１０を比較し、（ｎ＋１）ビット
の許容誤差入力９により第２のＡ／Ｄ変換器２の出力信
号１１の誤差が基準範囲内に入っていることを確認する
とともに、その結果を第２の出力１３に出力する比較回
路１２とを設けている。なお、端子７はクロック（ＣＬ
Ｋ）入力であり、端子８は、Ａ／Ｄ変換器検査回路１４
のリセット入力である。
【００１８】このＡ／Ｄ変換器検査回路１４は、第１の
Ａ／Ｄ変換器１のｎビットすべての出力信号１０につい
て０→１の変化と１→０の変化を検出し、すべての信号
変化を検出できた場合に動作確認出力１５に良品と判断
できる信号を出力する機能を有している。また、比較回
路１２は、第１のＡ／Ｄ変換器１と第２のＡ／Ｄ変換器
２の出力の差を求め、この差が設定した基準範囲内に入
っていることを確認し、その結果を比較出力１３に出力
するという機能を有している。
Ａ／Ｄ変換器１のｎビットすべての出力信号１０につい
て０→１の変化と１→０の変化を検出し、すべての信号
変化を検出できた場合に動作確認出力１５に良品と判断
できる信号を出力する機能を有している。また、比較回
路１２は、第１のＡ／Ｄ変換器１と第２のＡ／Ｄ変換器
２の出力の差を求め、この差が設定した基準範囲内に入
っていることを確認し、その結果を比較出力１３に出力
するという機能を有している。
【００１９】従って、試験回路としては、Ａ／Ｄ変換器
検査回路１４と比較回路１２を設け、第１，第２のＡ／
Ｄ変換器１，２の出力に接続するだけで済む。これによ
り、Ａ／Ｄ変換器１及びＡ／Ｄ変換器２の出力を個別に
テスター等で測定すること無く、Ａ／Ｄ変換器の動作確
認を行うことができるので、試験を簡略化するととも
に、試験時間を短縮することができる。
検査回路１４と比較回路１２を設け、第１，第２のＡ／
Ｄ変換器１，２の出力に接続するだけで済む。これによ
り、Ａ／Ｄ変換器１及びＡ／Ｄ変換器２の出力を個別に
テスター等で測定すること無く、Ａ／Ｄ変換器の動作確
認を行うことができるので、試験を簡略化するととも
に、試験時間を短縮することができる。
【００２０】以下、上述した試験回路の動作をより具体
的に説明する。まず、第１のＡ／Ｄ変換器１及び第２の
Ａ／Ｄ変換器２は、セレクタ３を切り換えることによ
り、共通に接続される第１の入力端子４から同一の信号
を入力することができる。この入力端子４からのアナロ
グ信号は、第１のＡ／Ｄ変換器１及び第２のＡ／Ｄ変換
器２に供給され、同時にＡ／Ｄ変換が行われ、ｎビット
出力１０，１１として出力される。この第１のＡ／Ｄ変
換器１の出力信号１０は、Ａ／Ｄ変換器検査回路１４と
比較回路１２に供給され、また第２のＡ／Ｄ変換器２の
出力信号１１は比較回路１２のみに供給される。
的に説明する。まず、第１のＡ／Ｄ変換器１及び第２の
Ａ／Ｄ変換器２は、セレクタ３を切り換えることによ
り、共通に接続される第１の入力端子４から同一の信号
を入力することができる。この入力端子４からのアナロ
グ信号は、第１のＡ／Ｄ変換器１及び第２のＡ／Ｄ変換
器２に供給され、同時にＡ／Ｄ変換が行われ、ｎビット
出力１０，１１として出力される。この第１のＡ／Ｄ変
換器１の出力信号１０は、Ａ／Ｄ変換器検査回路１４と
比較回路１２に供給され、また第２のＡ／Ｄ変換器２の
出力信号１１は比較回路１２のみに供給される。
【００２１】かかる処理データに対し、Ａ／Ｄ変換器検
査回路１４は第１のＡ／Ｄ変換器１の動作を確認し、そ
の結果を第１出力である動作確認出力１５へ出力する。
一方、比較回路１２は、第１のＡ／Ｄ変換器１の出力信
号１０および第２のＡ／Ｄ変換器２の出力信号１１とを
比較し、求められた誤差と、許容誤差入力９より入力さ
れたデータとを再び比較し、その結果を第２出力である
比較出力１３より出力する。
査回路１４は第１のＡ／Ｄ変換器１の動作を確認し、そ
の結果を第１出力である動作確認出力１５へ出力する。
一方、比較回路１２は、第１のＡ／Ｄ変換器１の出力信
号１０および第２のＡ／Ｄ変換器２の出力信号１１とを
比較し、求められた誤差と、許容誤差入力９より入力さ
れたデータとを再び比較し、その結果を第２出力である
比較出力１３より出力する。
【００２２】図２は図１に示すＡ／Ｄ変換器検査回路の
具体的回路図である。図２に示すように、このＡ／Ｄ変
換器検査回路１４は、第１のＡ／Ｄ変換器１のｎビット
出力１０を入力し、変換ビットそれぞれについて０→１
変化と１→０変化とを検出するＮ個の検出回路１６Ａ〜
１６Ｎと、検出回路１６Ａ〜１６Ｎのそれぞれの０→１
変化の検出結果をＱ端子より入力するｎ入力ＮＡＮＤゲ
ート２０と、検出回路１６Ａ〜１６Ｎのそれぞれの１→
０変化の検出結果をＱ端子より入力するｎ入力ＮＡＮＤ
ゲート２１と、これらＮＡＮＤゲート２０，２１の出力
を２入力とし且つその出力を動作確認出力１５とするＯ
Ｒゲート２２とを備えている。また、これらＮ個の検出
回路１６Ａ〜１６Ｎは、すべて同一構成であるので、こ
こでは検出回路１６Ａを代表して説明する。この検出回
路１６Ａは、Ａ／Ｄ変換出力１０の各ビットを直接およ
びＩＮＶゲート１９を介してＣ端子に入力されるフリッ
プ・フロップ構成の０→１変化検出部１７および１→０
変化検出部１８を設けている。なお、Ｄ入力は電源電圧
（ハイレベル）が供給されており、Ｒ端子は検査開始前
にリセットするための共通のリセット入力８に接続され
ている。
具体的回路図である。図２に示すように、このＡ／Ｄ変
換器検査回路１４は、第１のＡ／Ｄ変換器１のｎビット
出力１０を入力し、変換ビットそれぞれについて０→１
変化と１→０変化とを検出するＮ個の検出回路１６Ａ〜
１６Ｎと、検出回路１６Ａ〜１６Ｎのそれぞれの０→１
変化の検出結果をＱ端子より入力するｎ入力ＮＡＮＤゲ
ート２０と、検出回路１６Ａ〜１６Ｎのそれぞれの１→
０変化の検出結果をＱ端子より入力するｎ入力ＮＡＮＤ
ゲート２１と、これらＮＡＮＤゲート２０，２１の出力
を２入力とし且つその出力を動作確認出力１５とするＯ
Ｒゲート２２とを備えている。また、これらＮ個の検出
回路１６Ａ〜１６Ｎは、すべて同一構成であるので、こ
こでは検出回路１６Ａを代表して説明する。この検出回
路１６Ａは、Ａ／Ｄ変換出力１０の各ビットを直接およ
びＩＮＶゲート１９を介してＣ端子に入力されるフリッ
プ・フロップ構成の０→１変化検出部１７および１→０
変化検出部１８を設けている。なお、Ｄ入力は電源電圧
（ハイレベル）が供給されており、Ｒ端子は検査開始前
にリセットするための共通のリセット入力８に接続され
ている。
【００２３】一方、図３は図１に示す比較回路の具体的
回路図である。図３に示すように、この比較回路１２
は、第１の加算器２４と、第２，第３の加算器２７，２
８と、ＥＸ−ＯＲゲート２９およびＩＮＶゲート２３，
３０とを備えて構成される。第１の加算器２４には、第
１のＡ／Ｄ変換器１の出力１０と、第２のＡ／Ｄ変換器
２の出力１１をＩＮＶゲート２３により０／１を反転し
た信号とが入力される。この加算器２４により処理され
た信号は、出力信号１０と出力信号１１の差分データ２
５となり、（ｎ＋１）ビットで次段の加算器２７及び加
算器２８へ入力される。また、許容誤差入力９より入力
された（ｎ＋１）ビットのデータは加算器２７と、ＩＮ
Ｖ３０を介して加算器２８へ入力される。これら加算器
２７と加算器２８のキャリー出力２６はＥＸ−ＯＲゲー
ト２９へ入力され、その出力が比較出力１３として出力
される。
回路図である。図３に示すように、この比較回路１２
は、第１の加算器２４と、第２，第３の加算器２７，２
８と、ＥＸ−ＯＲゲート２９およびＩＮＶゲート２３，
３０とを備えて構成される。第１の加算器２４には、第
１のＡ／Ｄ変換器１の出力１０と、第２のＡ／Ｄ変換器
２の出力１１をＩＮＶゲート２３により０／１を反転し
た信号とが入力される。この加算器２４により処理され
た信号は、出力信号１０と出力信号１１の差分データ２
５となり、（ｎ＋１）ビットで次段の加算器２７及び加
算器２８へ入力される。また、許容誤差入力９より入力
された（ｎ＋１）ビットのデータは加算器２７と、ＩＮ
Ｖ３０を介して加算器２８へ入力される。これら加算器
２７と加算器２８のキャリー出力２６はＥＸ−ＯＲゲー
ト２９へ入力され、その出力が比較出力１３として出力
される。
【００２４】さらに、図４は図３に示す第１の加算器の
構成図である。図４に示すように、この第１の加算器２
４は、キャリー出力を考慮し、（ｎ＋１）個の１ビット
全加算器３２で構成される。例えば、出力１０が８ビッ
ト出力であれば、９個の全加算器３２で形成される。
構成図である。図４に示すように、この第１の加算器２
４は、キャリー出力を考慮し、（ｎ＋１）個の１ビット
全加算器３２で構成される。例えば、出力１０が８ビッ
ト出力であれば、９個の全加算器３２で形成される。
【００２５】また、図５は図３に示す第２の加算器の構
成図である。図５に示すように、この第２の加算器２７
は差分データ２５と許容誤差入力９との比較を行った結
果、キャリー出力２６として出力される。なお、第３の
加算器２８も同様な構成である。
成図である。図５に示すように、この第２の加算器２７
は差分データ２５と許容誤差入力９との比較を行った結
果、キャリー出力２６として出力される。なお、第３の
加算器２８も同様な構成である。
【００２６】図６は図４（あるいは図５）における１ビ
ット全加算器の構成図である。図６に示すように、この
１ビット全加算器３２はＡＮＤゲート１，ＡＮＤゲート
２と、ＥＸ−ＯＲゲートと、ＯＲゲートとで構成され
る。
ット全加算器の構成図である。図６に示すように、この
１ビット全加算器３２はＡＮＤゲート１，ＡＮＤゲート
２と、ＥＸ−ＯＲゲートと、ＯＲゲートとで構成され
る。
【００２７】ここで、上述した図４〜図６における各回
路は周知の回路であり、また本発明とは直接関係しない
ので、その詳細な動作説明については省略する。
路は周知の回路であり、また本発明とは直接関係しない
ので、その詳細な動作説明については省略する。
【００２８】また、上述した許容誤差入力９は、図３に
おける加算器２７及び加算器２８に入力するためには、
第１のＡ／Ｄ変換器１及び第２のＡ／Ｄ変換器２のビッ
ト数（ｎ＋１）本の信号線が必要となるが、実際には許
容誤差の値が入力できる信号線のみ外部に出せば良い。
例えば、許容誤差が±３ＬＳＢ以下では下位２本、±７
ＬＳＢ以下の場合は下位３本となる。残りの信号線につ
いては、内部で“０”に固定しておけば良い。
おける加算器２７及び加算器２８に入力するためには、
第１のＡ／Ｄ変換器１及び第２のＡ／Ｄ変換器２のビッ
ト数（ｎ＋１）本の信号線が必要となるが、実際には許
容誤差の値が入力できる信号線のみ外部に出せば良い。
例えば、許容誤差が±３ＬＳＢ以下では下位２本、±７
ＬＳＢ以下の場合は下位３本となる。残りの信号線につ
いては、内部で“０”に固定しておけば良い。
【００２９】図７は本発明のＡ／Ｄ変換器の試験方法の
一実施の形態を説明するための検査回路の動作フロー図
である。図７に示すように、Ａ／Ｄ変換器検査回路１４
の動作ついては、まず図１における制御端子６によりテ
ストモードに設定する（ステップＳ１）。ついで、リセ
ット操作を行い、図２に示す０→１検出部１７と１→０
検出部１８をリセット信号８によりリセットする（ステ
ップＳ２）。これにより、それぞれの０→１検出部１７
と１→０検出部１８のＱ端子は“０”となり、ＮＡＮＤ
ゲート２０及びＮＡＮＤゲート２１の出力は“１”とな
り、動作確認出力１５は“１”となる。
一実施の形態を説明するための検査回路の動作フロー図
である。図７に示すように、Ａ／Ｄ変換器検査回路１４
の動作ついては、まず図１における制御端子６によりテ
ストモードに設定する（ステップＳ１）。ついで、リセ
ット操作を行い、図２に示す０→１検出部１７と１→０
検出部１８をリセット信号８によりリセットする（ステ
ップＳ２）。これにより、それぞれの０→１検出部１７
と１→０検出部１８のＱ端子は“０”となり、ＮＡＮＤ
ゲート２０及びＮＡＮＤゲート２１の出力は“１”とな
り、動作確認出力１５は“１”となる。
【００３０】次に、第１のＡ／Ｄ変換器１の期待出力デ
ータ１０がすべて“０”となる入力信号を入力端子４に
印加すると、検出回路１６Ａ〜１６Ｎに“０”が入力さ
れるようにする（ステップＳ３）。ついで、第１のＡ／
Ｄ変換器１の期待出力データ１０がすべて“１”になる
入力信号を入力端子４に印加すると、検出回路１６Ａ〜
１６Ｎに“１”が入力されるようにする（ステップＳ
４）。この時点で、第１のＡ／Ｄ変換器１の出力データ
が“０”→“１”に変化したビットの０→１検出部１７
のＱ端子が“１”となる。
ータ１０がすべて“０”となる入力信号を入力端子４に
印加すると、検出回路１６Ａ〜１６Ｎに“０”が入力さ
れるようにする（ステップＳ３）。ついで、第１のＡ／
Ｄ変換器１の期待出力データ１０がすべて“１”になる
入力信号を入力端子４に印加すると、検出回路１６Ａ〜
１６Ｎに“１”が入力されるようにする（ステップＳ
４）。この時点で、第１のＡ／Ｄ変換器１の出力データ
が“０”→“１”に変化したビットの０→１検出部１７
のＱ端子が“１”となる。
【００３１】次に、再び第１のＡ／Ｄ変換器１の期待出
力データ１０がすべて“０”となる入力信号を入力端子
４に印加する（ステップＳ５）。ここでは、第１のＡ／
Ｄ変換器１の出力データ１０が“１”→“０”に変化し
たビットの１→０検出部１８のＱ端子が“１”となる。
しかる後、検出回路１６Ａ〜１６Ｎの出力によって良否
の判定を行う（ステップＳ６）。すなわち、０→１検出
部１７のＱ端子がすべて“１”の場合、ＮＡＮＤゲート
２０の出力は“０”となる。同様に、１→０検出部１８
のＱ端子がすべて“１”の場合、ＮＡＮＤゲート２１の
出力は“０”となる。これらＮＡＮＤゲート２０及びＮ
ＡＮＤゲート２１の出力は共に“０”であるため、ＯＲ
ゲート２２の出力、つまり動作確認出力１５は“０”と
なる。
力データ１０がすべて“０”となる入力信号を入力端子
４に印加する（ステップＳ５）。ここでは、第１のＡ／
Ｄ変換器１の出力データ１０が“１”→“０”に変化し
たビットの１→０検出部１８のＱ端子が“１”となる。
しかる後、検出回路１６Ａ〜１６Ｎの出力によって良否
の判定を行う（ステップＳ６）。すなわち、０→１検出
部１７のＱ端子がすべて“１”の場合、ＮＡＮＤゲート
２０の出力は“０”となる。同様に、１→０検出部１８
のＱ端子がすべて“１”の場合、ＮＡＮＤゲート２１の
出力は“０”となる。これらＮＡＮＤゲート２０及びＮ
ＡＮＤゲート２１の出力は共に“０”であるため、ＯＲ
ゲート２２の出力、つまり動作確認出力１５は“０”と
なる。
【００３２】この結果、動作確認出力１５が“０”であ
れば、第１のＡ／Ｄ変換器１を良品と判定（ステップＳ
７）し、逆に“０”でなければ、第１のＡ／Ｄ変換器１
を不良品と判定（ステップＳ８）する。ここで、０→１
検出部１７もしくは１→０検出部１８のＱ端子の何れか
が“０”であった場合、ＮＡＮＤゲート２０もしくはＮ
ＡＮＤゲート２１の出力は“１”となり、その結果、動
作確認出力１５は“１”となる。
れば、第１のＡ／Ｄ変換器１を良品と判定（ステップＳ
７）し、逆に“０”でなければ、第１のＡ／Ｄ変換器１
を不良品と判定（ステップＳ８）する。ここで、０→１
検出部１７もしくは１→０検出部１８のＱ端子の何れか
が“０”であった場合、ＮＡＮＤゲート２０もしくはＮ
ＡＮＤゲート２１の出力は“１”となり、その結果、動
作確認出力１５は“１”となる。
【００３３】図８は本発明のＡ／Ｄ変換器の試験方法の
一実施の形態を説明するための比較回路の動作フロー図
である。図８に示すように、比較回路１２の動作ついて
は、まず制御端子６によりテストモードに設定（ステッ
プＳ１１）し、第２のＡ／Ｄ変換器２に第１のＡ／Ｄ変
換器１と同じ入力信号を印加できるようにセレクタ３を
切り換える。ついで、許容誤差入力９に検査する場合の
精度情報、すなわち許容誤差値を入力する（ステップＳ
１２）。例えば、±１ＬＳＢであれば“１”のデータ
を、±３ＬＳＢであれば“３”のデータを入力する。
一実施の形態を説明するための比較回路の動作フロー図
である。図８に示すように、比較回路１２の動作ついて
は、まず制御端子６によりテストモードに設定（ステッ
プＳ１１）し、第２のＡ／Ｄ変換器２に第１のＡ／Ｄ変
換器１と同じ入力信号を印加できるようにセレクタ３を
切り換える。ついで、許容誤差入力９に検査する場合の
精度情報、すなわち許容誤差値を入力する（ステップＳ
１２）。例えば、±１ＬＳＢであれば“１”のデータ
を、±３ＬＳＢであれば“３”のデータを入力する。
【００３４】次に、入力端子４に入力信号を印加し、第
１，第２のＡ／Ｄ変換器１，２で同時にＡ／Ｄ変換を行
う（ステップＳ１３）。しかる後、第１，第２のＡ／Ｄ
変換器１，２の変換データ１０，１１の比較を行う（ス
テップＳ１４）。すなわち、Ａ／Ｄ変換器１の出力信号
１０と、Ａ／Ｄ変換器２の出力信号１１をＩＮＶ２３に
よって０／１を反転した出力信号３１とを、加算器２４
により加算する。実際の処理は、第２のＡ／Ｄ変換器２
の出力信号１１を反転しているため、第１のＡ／Ｄ変換
器１の出力信号１０と第２のＡ／Ｄ変換器２の出力信号
１１の差分データ２５となり、第１の加算器２４より出
力される。この差分データ２５は、第１のＡ／Ｄ変換器
１の出力信号１０が大きい場合は“＋”となり、第２の
Ａ／Ｄ変換器２の出力信号１１が大きい場合は“−”と
なるので、第２の加算器２７及び第３の加算器２８で、
“＋”／“−”をそれぞれ確認する必要がある。
１，第２のＡ／Ｄ変換器１，２で同時にＡ／Ｄ変換を行
う（ステップＳ１３）。しかる後、第１，第２のＡ／Ｄ
変換器１，２の変換データ１０，１１の比較を行う（ス
テップＳ１４）。すなわち、Ａ／Ｄ変換器１の出力信号
１０と、Ａ／Ｄ変換器２の出力信号１１をＩＮＶ２３に
よって０／１を反転した出力信号３１とを、加算器２４
により加算する。実際の処理は、第２のＡ／Ｄ変換器２
の出力信号１１を反転しているため、第１のＡ／Ｄ変換
器１の出力信号１０と第２のＡ／Ｄ変換器２の出力信号
１１の差分データ２５となり、第１の加算器２４より出
力される。この差分データ２５は、第１のＡ／Ｄ変換器
１の出力信号１０が大きい場合は“＋”となり、第２の
Ａ／Ｄ変換器２の出力信号１１が大きい場合は“−”と
なるので、第２の加算器２７及び第３の加算器２８で、
“＋”／“−”をそれぞれ確認する必要がある。
【００３５】この確認方法は、許容誤差入力９より入力
されたデータを、第２の加算器２７とＩＮＶ３０によっ
て０／１を反転後に第３の加算器２８とへ入力し、誤差
データ２５との加算処理を行う。これら第２の加算器２
７及び第３の加算器２８の出力は、各加算器２７，２８
のキャリー出力２６となっており、ＥＸ−ＯＲ２９によ
り比較出力１３へ出力される。ここで、比較出力１３、
つまり出力期待値は、誤差データ２５が許容誤差入力９
の範囲内にある場合に“０”となり、範囲外の場合に
“１”となる。この比較出力１３が“１”となったとき
は、第２のＡ／Ｄ変換器２を不良品と判定し、試験を終
了する（ステップＳ１５）。
されたデータを、第２の加算器２７とＩＮＶ３０によっ
て０／１を反転後に第３の加算器２８とへ入力し、誤差
データ２５との加算処理を行う。これら第２の加算器２
７及び第３の加算器２８の出力は、各加算器２７，２８
のキャリー出力２６となっており、ＥＸ−ＯＲ２９によ
り比較出力１３へ出力される。ここで、比較出力１３、
つまり出力期待値は、誤差データ２５が許容誤差入力９
の範囲内にある場合に“０”となり、範囲外の場合に
“１”となる。この比較出力１３が“１”となったとき
は、第２のＡ／Ｄ変換器２を不良品と判定し、試験を終
了する（ステップＳ１５）。
【００３６】一方、比較出力１３が“０”であれば、入
力端子４に別の入力信号を印加し、同様のテストを行
う。このテストを入力信号を変えて、８〜１６回程度行
う（ステップＳ１６）。すべてのテストが終了すると、
第２のＡ／Ｄ変換器２を良品と判断し、試験を終了する
（ステップＳ１７）。なお、ステップＳ１６では、テス
トを行う入力信号すべての実行が終了したか否かを確認
し、終了していない場合は、ステップＳ１３から再び実
行する。
力端子４に別の入力信号を印加し、同様のテストを行
う。このテストを入力信号を変えて、８〜１６回程度行
う（ステップＳ１６）。すべてのテストが終了すると、
第２のＡ／Ｄ変換器２を良品と判断し、試験を終了する
（ステップＳ１７）。なお、ステップＳ１６では、テス
トを行う入力信号すべての実行が終了したか否かを確認
し、終了していない場合は、ステップＳ１３から再び実
行する。
【００３７】図９は本発明のＡ／Ｄ変換器の試験回路の
第２の実施の形態を説明するためのブロック図である。
図９に示すように、本実施の形態は、複数のＡ／Ｄ変換
器１，２すべてにＡ／Ｄ変換器検査回路１４Ａ，１４Ｂ
を設け、その出力端子１５Ａ，１５Ｂを別個に設けたも
のである。この場合は、すべてのＡ／Ｄ変換器について
動作の検査を行えるようになる。なお、回路動作につい
ては、図１の回路と同様である。
第２の実施の形態を説明するためのブロック図である。
図９に示すように、本実施の形態は、複数のＡ／Ｄ変換
器１，２すべてにＡ／Ｄ変換器検査回路１４Ａ，１４Ｂ
を設け、その出力端子１５Ａ，１５Ｂを別個に設けたも
のである。この場合は、すべてのＡ／Ｄ変換器について
動作の検査を行えるようになる。なお、回路動作につい
ては、図１の回路と同様である。
【００３８】図１０は本発明のＡ／Ｄ変換器の試験回路
の第３の実施の形態を説明するためのブロック図であ
る。図１０に示すように、本実施の形態は、Ａ／Ｄ変換
器を複数搭載する半導体集積回路において、実際には１
つしか搭載しない場合も有る。その場合には、Ａ／Ｄ変
換器１の出力１０にＡ／Ｄ変換器検査回路１４のみを追
加することにより、高精度なテスターを用いる事なく、
動作試験のみを行うことができるようになる。すなわ
ち、この場合には、入力端子に接続される１つのＡ／Ｄ
変換器１を試験するにあたり、その出力端に接続され且
つ変換コードの０／１検出部と１／０検出部をビット分
備えたＡ／Ｄ変換器検査回路１４を有し、その１つのＡ
／Ｄ変換器１の動作／非動作だけをチェックするもので
ある。
の第３の実施の形態を説明するためのブロック図であ
る。図１０に示すように、本実施の形態は、Ａ／Ｄ変換
器を複数搭載する半導体集積回路において、実際には１
つしか搭載しない場合も有る。その場合には、Ａ／Ｄ変
換器１の出力１０にＡ／Ｄ変換器検査回路１４のみを追
加することにより、高精度なテスターを用いる事なく、
動作試験のみを行うことができるようになる。すなわ
ち、この場合には、入力端子に接続される１つのＡ／Ｄ
変換器１を試験するにあたり、その出力端に接続され且
つ変換コードの０／１検出部と１／０検出部をビット分
備えたＡ／Ｄ変換器検査回路１４を有し、その１つのＡ
／Ｄ変換器１の動作／非動作だけをチェックするもので
ある。
【００３９】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換器の試験回路は、複数のＡ／Ｄ変換器の内の１つのＡ
／Ｄ変換器の動作を確認するためのＡ／Ｄ変換器検査回
路と、そのＡ／Ｄ変換器検査回路によって動作確認され
たＡ／Ｄ変換器と他のＡ／Ｄ変換器の出力を比較するた
めの比較回路とを設けることにより、Ａ／Ｄ変換器の動
作確認を簡略化し、検査時間を短縮出来るという効果が
ある。また、本発明のＡ／Ｄ変換器の試験回路は、半導
体集積回路内でＡ／Ｄ変換器の出力を比較することによ
り、高精度なテスターを用いることなく検査できるとい
う効果がある。
換器の試験回路は、複数のＡ／Ｄ変換器の内の１つのＡ
／Ｄ変換器の動作を確認するためのＡ／Ｄ変換器検査回
路と、そのＡ／Ｄ変換器検査回路によって動作確認され
たＡ／Ｄ変換器と他のＡ／Ｄ変換器の出力を比較するた
めの比較回路とを設けることにより、Ａ／Ｄ変換器の動
作確認を簡略化し、検査時間を短縮出来るという効果が
ある。また、本発明のＡ／Ｄ変換器の試験回路は、半導
体集積回路内でＡ／Ｄ変換器の出力を比較することによ
り、高精度なテスターを用いることなく検査できるとい
う効果がある。
【００４０】また、本発明のＡ／Ｄ変換器の試験方法
は、基準となる第１のＡ／Ｄ変換器を検査するステップ
と、比較回路へ判定許容誤差値を入力し２つのＡ／Ｄ変
換器の変換結果を比較判定するステップとを含むことに
より、Ａ／Ｄ変換器の動作確認を簡略化し、検査時間を
短縮出来るという効果がある。
は、基準となる第１のＡ／Ｄ変換器を検査するステップ
と、比較回路へ判定許容誤差値を入力し２つのＡ／Ｄ変
換器の変換結果を比較判定するステップとを含むことに
より、Ａ／Ｄ変換器の動作確認を簡略化し、検査時間を
短縮出来るという効果がある。
【図１】本発明のＡ／Ｄ変換器の試験回路の第１の実施
の形態を説明するためのブロック図である。
の形態を説明するためのブロック図である。
【図２】図１に示すＡ／Ｄ変換器検査回路の具体的回路
図である。
図である。
【図３】図１に示す比較回路の具体的回路図である。
【図４】図３に示す第１の加算器の構成図である。
【図５】図３に示す第２の加算器の構成図である。
【図６】図４における１ビット全加算器の構成図であ
る。
る。
【図７】本発明のＡ／Ｄ変換器の試験方法の一実施の形
態を説明するための検査回路の動作フロー図である。
態を説明するための検査回路の動作フロー図である。
【図８】本発明のＡ／Ｄ変換器の試験方法の一実施の形
態を説明するための比較回路の動作フロー図である。
態を説明するための比較回路の動作フロー図である。
【図９】本発明のＡ／Ｄ変換器の試験回路の第２の実施
の形態を説明するためのブロック図である。
の形態を説明するためのブロック図である。
【図１０】本発明のＡ／Ｄ変換器の試験回路の第３の実
施の形態を説明するためのブロック図である。
施の形態を説明するためのブロック図である。
【図１１】従来の一例を説明するためのＡ／Ｄ変換器の
試験回路のブロック図である。
試験回路のブロック図である。
【図１２】図１１に示す比較回路の具体的構成図であ
る。
る。
１，２ Ａ／Ｄ変換器 ３ セレクタ ４，５ 入力端子 ６ 制御端子（ＣＯＮＴ） ７ クロック入力（ＣＬＫ） ８ リセット入力 ９ 許容誤差入力 １０，１１ Ａ／Ｄ変換出力 １２ 比較回路 １３ 比較出力（第２出力） １４ Ａ／Ｄ変換器検査回路 １５ 動作確認出力（第１出力） １６Ａ〜１６Ｎ 検出回路 １７ ０／１検出部 １８ １／０検出部 １９，２３，３０ ＩＮＶゲート ２０，２１ Ｎ入力ＮＡＮＤゲート ２２ ２入力ＯＲゲート ２４，２７，２８ 加算器 ２９ ２入力ＥＸ−ＯＲゲート ３２ １ビット全加算器
Claims (7)
- 【請求項１】 第１の入力端子に接続された第１のＡ／
Ｄ変換器の出力端に接続され、その動作／非動作をチェ
ックするＡ／Ｄ変換器検査回路と、第２の入力端子およ
び前記第１の入力端子を切換信号によって切換接続され
るとともに、前記第１のＡ／Ｄ変換器の入出力特性と同
様の特性を備えた第２のＡ／Ｄ変換器と前記第１のＡ／
Ｄ変換器の変換値を比較し且つ前記第１，第２のＡ／Ｄ
変換器間の許容誤差を外部より設定する比較回路とを有
し、前記第１のＡ／Ｄ変換器を基準として前記第２のＡ
／Ｄ変換器が前記許容誤差範囲内にあることを判定検査
することを特徴とするＡ／Ｄ変換器の試験回路。 - 【請求項２】 前記Ａ／Ｄ変換器検査回路は、前記第１
のＡ／Ｄ変換器の変換ビットに対応して、０から１への
変化を検出する０／１検出部および１から０への変化を
検出する１／０検出部を備えた複数の検出回路と、前記
複数の検出回路のそれぞれの前記０／１検出部間および
前記１／０検出部間のＮＡＮＤ論理をとる第１，第２の
ＮＡＮＤゲートと、前記第，第２のＮＡＮＤゲート出力
のＯＲ論理をとるＯＲゲートとで形成した請求項１記載
のＡ／Ｄ変換器の試験回路。 - 【請求項３】 前記比較回路は、前記第１のＡ／Ｄ変換
器の出力および第２のＡ／Ｄ変換器の反転出力を加算す
る第１の加算器と、前記第１の加算器の出力および前記
許容誤差の入力を加算する第２の加算器と、前記第１の
加算器の出力および前記許容誤差の反転入力を加算する
第３の加算器とと、前記第２および第３の加算器の出力
の排他的論理和をとる排他的論理和ゲートとで形成した
請求項１記載のＡ／Ｄ変換器の試験回路。 - 【請求項４】 前記第２のＡ／Ｄ変換器は、その出力端
に前記第１のＡ／Ｄ変換器に接続した前記Ａ／Ｄ変換器
検査回路とは異なるＡ／Ｄ変換器検査回路を接続し、こ
れらＡ／Ｄ変換器検査回路によって前記第１，第２のＡ
／Ｄ変換器の動作／非動作をチェックするとともに、前
記第１，第２のＡ／Ｄ変換器の変換値については前記比
較回路によってチェックする請求項１記載のＡ／Ｄ変換
器の試験回路。 - 【請求項５】 入力端子に接続される１つのＡ／Ｄ変換
器を試験するにあたり、前記１つのＡ／Ｄ変換器の出力
端に接続され且つ変換コードの０／１検出部と１／０検
出部をビット分備えたＡ／Ｄ変換器検査回路を有し、前
記１つのＡ／Ｄ変換器の動作／非動作だけをチェックす
ることを特徴とするＡ／Ｄ変換器の試験回路。 - 【請求項６】 テストモードに設定した後、第１のＡ／
Ｄ変換器に接続したＡ／Ｄ変換器検査回路をリセットす
るステップと、前記第１のＡ／Ｄ変換器に期待値がすべ
て“０”となる入力信号およびすべて“１”となる入力
信号を順次印加するステップと、ついで再度前記第１の
Ａ／Ｄ変換器の期待値がすべて“０”となる入力信号を
印加するステップと、前記Ａ／Ｄ変換器検査回路の動作
確認出力によって良否の判定を行うステップと、しかる
後第２のＡ／Ｄ変換器および前記第１のＡ／Ｄ変換器を
許容誤差値を入力する比較回路を用いて比較判定する判
定ステップとを含むことを特徴とするＡ／Ｄ変換器の試
験方法。 - 【請求項７】 前記判定ステップは、テストモードに設
定した後、判定許容誤差値を入力するステップと、前記
第１，第２のＡ／Ｄ変換器に同じアナログ入力を同時に
入力する同時入力ステップと、比較回路出力が０か否か
を判定し、０でなければ前記第２のＡ／Ｄ変換器を不良
品と判定する比較回路出力判定ステップと、前記比較回
路出力判定ステップにおいて０であった際には、すべて
のテストが完了か否か判断し、否のときは前記同時入力
ステップに戻って比較回路出力の判定を繰返えし、すべ
てのテストが完了しているときは、前記第２のＡ／Ｄ変
換器を良品と判定するテスト終了可否判定ステップとを
備えた請求項６記載のＡ／Ｄ変換器の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166223A JP2001345699A (ja) | 2000-06-02 | 2000-06-02 | Ａ／ｄ変換器の試験回路及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166223A JP2001345699A (ja) | 2000-06-02 | 2000-06-02 | Ａ／ｄ変換器の試験回路及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001345699A true JP2001345699A (ja) | 2001-12-14 |
Family
ID=18669577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000166223A Pending JP2001345699A (ja) | 2000-06-02 | 2000-06-02 | Ａ／ｄ変換器の試験回路及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001345699A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009159503A (ja) * | 2007-12-27 | 2009-07-16 | Nec Corp | モニタ回路及び電力低減システム |
| JPWO2016067353A1 (ja) * | 2014-10-28 | 2017-04-27 | 三菱電機株式会社 | 車載用ｄｃｄｃコンバータ |
| JPWO2020195955A1 (ja) * | 2019-03-28 | 2020-10-01 | ||
| US11437837B2 (en) | 2018-11-27 | 2022-09-06 | Lg Energy Solution, Ltd. | Starting battery driving system and external system off-state recognition method using same |
| JP7341841B2 (ja) | 2019-10-15 | 2023-09-11 | ローム株式会社 | Ａｄコンバータ |
-
2000
- 2000-06-02 JP JP2000166223A patent/JP2001345699A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPWO2020195955A1 (ja) * | 2019-03-28 | 2020-10-01 | ||
| WO2020195955A1 (ja) * | 2019-03-28 | 2020-10-01 | パナソニックＩｐマネジメント株式会社 | アナログデジタルコンバータ、センサシステム、及びテストシステム |
| JP7336643B2 (ja) | 2019-03-28 | 2023-09-01 | パナソニックＩｐマネジメント株式会社 | アナログデジタルコンバータ、センサシステム、及びテストシステム |
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