JP2021064873A - Adコンバータ - Google Patents
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Abstract
Description
コンパレータと、
デジタルデータである第1DACデータを生成する第1DACデータ生成部と、
DAC(DAコンバータ)と、
を有して、
前記コンパレータは、アナログ信号である入力信号をサンプリングし、サンプリングされた前記入力信号と、前記DACにより前記第1DACデータから変換されたアナログデータとを比較し、
前記第1DACデータ生成部は、前記コンパレータによる比較結果に応じて前記第1DACデータを更新し、
前記コンパレータによる比較結果に応じて出力信号のビットデータを確定する、
AD変換部を備えたADコンバータであって、
所定のデジタルデータである第2DACデータを生成する第2DACデータ生成部と、
前記第2DACデータと前記出力信号とを比較し、比較結果としての第1検出信号を出力するデータ比較部と、
を有する第1異常検出部と、
前記第1DACデータと前記第2DACデータとのうちいずれかを選択するセレクタと、をさらに備え、
テスト動作時において、前記コンパレータは、前記セレクタにより選択された前記第2DACデータを前記DACにより変換したアナログデータをサンプリングし、サンプリングされた前記アナログデータと、前記セレクタにより選択された前記第1DACデータと、を比較する構成としている(第1の構成)。
前記AD変換部は、変換完了信号を生成する変換完了信号生成部をさらに有し、
前記第2異常検出部は、
前記AD変換部による変換動作が開始されるときにカウントを開始するカウンタと、
前記カウンタが所定期間をカウントするまで、前記変換完了信号が未完了を示すことを確認した場合、または前記カウンタが前記所定期間をカウントした場合に、前記変換完了信号が完了を示すことを確認した場合、正常を示す前記第2検出信号を出力し、それ以外の場合は、異常を示す前記第2検出信号を出力する監視部と、
を有することとしてもよい(第9の構成)。
第3異常検出部と、
第4異常検出部と、
を備え、
前記第3異常検出部は、前記入力信号を第2出力信号にAD変換する第2ADコンバータと、前記出力信号と前記第2出力信号を比較して比較結果としての第3検出信号を出力する第1比較回路と、を有し、
前記第4異常検出部は、前記出力信号と前記第2出力信号を比較して比較出力信号を出力する第2比較回路と、前記第3検出信号と前記比較出力信号との排他的論理和をとることで第4検出信号を出力するEX−OR回路と、を有する構成としている(第10の構成)。
前記コンパレータは、サンプリングに用いるコンデンサと、前記コンデンサの前段側に配置されるスイッチと、を有する請求項1から請求項9のいずれか1項に記載のADコンバータと、
第5異常検出部と、
を備え、
前記第5異常検出部は、
前記入力信号とDC参照電圧とのいずれかを選択して前記スイッチの前段側に印加させる選択部と、
前記出力信号を前記DC参照電圧に対応する期待値と比較して比較結果としての第5検出信号を出力する期待値比較部と、を有する構成としている(第11の構成)。
電源電圧が印加される外部端子と、
前記入力信号として前記外部端子の電圧が入力される請求項1から請求項9のいずれか1項に記載のADコンバータ、または、請求項10または請求項11に記載のADコンバータシステムと、を備える構成としている(第12の構成)。
上記電源監視ICと、
バッテリから供給されるDC電圧を前記電源電圧に変換するDC/DCコンバータと、
前記電源監視ICと通信を行うマイコンと、を備える構成としている(第13の構成)。
<<ADCの構成>>
図1は、本発明の第1実施形態に係るADC10の構成を示すブロック図である。ADC10は、AD変換部1と、異常検出部2と、を備えている。ADC10は、ロジックのみで構成できる異常検出部2を設けることで実現されるので、回路面積の増大を抑制できる。
ADC10において入力信号INを出力信号OUTへ変換する逐次比較型のAD変換動作について説明する。逐次比較型のAD変換動作は、サンプリング動作と比較動作からなる。なお、入力信号INを出力信号OUTへ変換する動作は、通常動作である。
次に、ADC10におけるテスト動作について説明する。テスト動作は、先述した通常動作と同じくサンプリング動作と比較動作からなる。
先述したようにテスト動作時にDA変換されてサンプリングされる所定の第2DACデータDACDT2は、少なくともAAAhおよび555hの両方を設定可能であることが望ましい。以下、この理由について述べる。
ここで、図7に示すように、SAR141に更新設定されるデジタル値が例えばAAAhと一致して比較判定が困難となるのは、データラッチ部13におけるデジタル値の下位ビット位置である2ビット目(図7の[1])である。2ビット目で正しく“1”が確定されると、SAR141におけるデジタル値は、AABhに更新設定されるので、LSB(図7の[0])は正しく“0”に確定される。この場合、出力信号OUTは正しくAAAhとなる。
次に、本発明の第2実施形態について説明する。本実施形態は、先述した第1実施形態の一変形例であり、第1実施形態との相違点は、テスト動作時においてコンパレータ11にサンプリングさせるデータである。
次に、本発明の第3実施形態について説明する。なお、以降の第3〜第5実施形態は、単独で実施してもよいし、先述した第1、第2実施形態と組み合わせて実施してもよい。
次に、本発明の第4実施形態について説明する。図9は、本発明の第4実施形態に係るADCシステム201の構成を示す。
次に、本発明の第5実施形態について説明する。図10は、本発明の第5実施形態に係るADCシステム202の構成を示す。図10に示すように、ADCシステム202は、ADC40と、異常検出部7と、を有している。
次に、以上説明した各種実施形態に係るADC(またはADCシステム)を適用するシステムの一例として、車載システムについて説明する。近年、自動運転技術の開発、ADAS(高度運転支援システム)の採用の加速により、車載分野では機能安全の要求が高まっており、車載システムにおいて電源電圧を監視する電源監視ICを設ける必要性が生じている。
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
Q1=(C0+C1+・・・+C11)・(Vth−IN)となる。
Q2=C0(Vinv−VH・b0)+C1(Vinv−VH・b1)+・・・+C11(Vinv−VH・b11)となる。
Vinv=(C0・VH・b0+C1・VH・b1+・・・+C11・VH・b11)/(C0+C1+・・・+C11)+Vth−IN
(C0・VH・b0+C1・VH・b1+・・・+C11・VH・b11)/(C0+C1+・・・+C11)=(b0+2・b1+8・b3+16・b4+32・b5+64・b6+128・b7+256・b8+512・b9+1024・b10+2048・b11)/4095となる。
1 AD変換部
11 コンパレータ
111A、111B スイッチ
112 コンデンサ
113 インバータ
114 スイッチ
12 比較ラッチ部
13 データラッチ部
14 DACデータ生成部
141 SAR(逐次比較レジスタ)
15 セレクタ
16 変換完了信号生成部
17 変換開始信号取込み部
18 タイミング制御部
19 DAC(DAコンバータ)
2 異常検出部
21 DACデータ生成部
211 レジスタ
22 タイミング制御部
23 データ比較部
3 異常検出部
31 カウンタ
32 監視部
201、202 ADCシステム
4、40 ADC
5 異常検出部
51 ADC
52 比較回路
6 異常検出部
61 比較回路
62 EX−OR回路
7 異常検出部
71 MUX(マルチプレクサ)
72 期待値比較部
A1 AND回路
50 DC/DCコンバータ
60 センサ
70 CAN
80 電源監視IC
90 MCU(マイコン)
500 車載システム
105 ADC
106 AD変換部
1060 容量型DAC
1065 コンパレータ
106A インバータ
106B スイッチ
106C 比較ラッチ部
106D データラッチ部
106E 第1DACデータ生成部
106F セレクタ
106G スイッチ制御部
107 異常検出部
107A 第2DACデータ生成部
107B データ比較部
C0〜C11 コンデンサ
SW0〜SW11 スイッチ
Claims (13)
- コンパレータと、
デジタルデータである第1DACデータを生成する第1DACデータ生成部と、
DAC(DAコンバータ)と、
を有して、
前記コンパレータは、アナログ信号である入力信号をサンプリングし、サンプリングされた前記入力信号と、前記DACにより前記第1DACデータから変換されたアナログデータとを比較し、
前記第1DACデータ生成部は、前記コンパレータによる比較結果に応じて前記第1DACデータを更新し、
前記コンパレータによる比較結果に応じて出力信号のビットデータを確定する、
AD変換部を備えたADコンバータであって、
所定のデジタルデータである第2DACデータを生成する第2DACデータ生成部と、
前記第2DACデータと前記出力信号とを比較し、比較結果としての第1検出信号を出力するデータ比較部と、
を有する第1異常検出部と、
前記第1DACデータと前記第2DACデータとのうちいずれかを選択するセレクタと、をさらに備え、
テスト動作時において、前記コンパレータは、前記セレクタにより選択された前記第2DACデータを前記DACにより変換したアナログデータをサンプリングし、サンプリングされた前記アナログデータと、前記セレクタにより選択された前記第1DACデータと、を比較する、
ADコンバータ。 - 前記所定のデジタルデータは、前記出力信号のビット数のデータであって、MSB(最上位ビット)からLSB(最下位ビット)まで順に0と1が交互に並ぶデータである、請求項1に記載のADコンバータ。
- 前記ビット数は、12ビットであり、前記所定のデジタルデータは、AAAhまたは555hである、請求項2に記載のADコンバータ。
- 前記所定のデジタルデータは、
前記出力信号のビット数のデータであって、1であるMSBからLSBまで順に0と1が交互に並ぶデータと、
前記出力信号のビット数のデータであって、0であるMSBからLSBまで順に0と1が交互に並ぶデータと、
の両方を設定可能である、請求項2または請求項3に記載のADコンバータ。 - 前記データ比較部における比較判定には、許容誤差が設けられる、請求項1から請求項4のいずれか1項に記載のADコンバータ。
- 前記データ比較部は、比較判定を複数回行い、前記許容誤差を超える回数が1以上の所定回数以下である場合、正常を示す前記第1検出信号を出力する、請求項5に記載のADコンバータ。
- 前記許容誤差は、外部信号により可変に設定される、請求項5または請求項6に記載のADコンバータ。
- 前記所定のデジタルデータは、前記AD変換部による1回の変換動作ごとに変更されることで、前記出力信号のビット数でのダイナミックレンジにおける全てのデジタル値に設定される、請求項1から請求項7のいずれか1項に記載のADコンバータ。
- 第2検出信号を出力する第2異常検出部をさらに備え、
前記AD変換部は、変換完了信号を生成する変換完了信号生成部をさらに有し、
前記第2異常検出部は、
前記AD変換部による変換動作が開始されるときにカウントを開始するカウンタと、
前記カウンタが所定期間をカウントするまで、前記変換完了信号が未完了を示すことを確認した場合、または前記カウンタが前記所定期間をカウントした場合に、前記変換完了信号が完了を示すことを確認した場合、正常を示す前記第2検出信号を出力し、それ以外の場合は、異常を示す前記第2検出信号を出力する監視部と、
を有する、請求項1から請求項8のいずれか1項に記載のADコンバータ。 - 請求項1から請求項9のいずれか1項に記載のADコンバータと、
第3異常検出部と、
第4異常検出部と、
を備え、
前記第3異常検出部は、前記入力信号を第2出力信号にAD変換する第2ADコンバータと、前記出力信号と前記第2出力信号を比較して比較結果としての第3検出信号を出力する第1比較回路と、を有し、
前記第4異常検出部は、前記出力信号と前記第2出力信号を比較して比較出力信号を出力する第2比較回路と、前記第3検出信号と前記比較出力信号との排他的論理和をとることで第4検出信号を出力するEX−OR回路と、を有する、ADコンバータシステム。 - 前記コンパレータは、サンプリングに用いるコンデンサと、前記コンデンサの前段側に配置されるスイッチと、を有する請求項1から請求項9のいずれか1項に記載のADコンバータと、
第5異常検出部と、
を備え、
前記第5異常検出部は、
前記入力信号とDC参照電圧とのいずれかを選択して前記スイッチの前段側に印加させる選択部と、
前記出力信号を前記DC参照電圧に対応する期待値と比較して比較結果としての第5検出信号を出力する期待値比較部と、
を有する、ADコンバータシステム。 - 電源電圧が印加される外部端子と、
前記入力信号として前記外部端子の電圧が入力される請求項1から請求項9のいずれか1項に記載のADコンバータ、または、請求項10または請求項11に記載のADコンバータシステムと、
を備える、電源監視IC。 - 請求項12に記載の電源監視ICと、
バッテリから供給されるDC電圧を前記電源電圧に変換するDC/DCコンバータと、
前記電源監視ICと通信を行うマイコンと、
を備える、車載システム。
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