JP6387690B2 - 逐次比較ａ／ｄ変換器 - Google Patents

Description

本発明は、逐次比較Ａ／Ｄ変換器に関する。

従来、逐次比較アナログデジタル変換器（Ａ／Ｄ変換器）が用いられている。逐次比較Ａ／Ｄ変換器は、比較的単純な回路構成で実現することができるので、ＣＭＯＳプロセスとの整合性が高く、比較的安価に製造できる。また、逐次比較Ａ／Ｄ変換器は，比較的高速な変換時間を達成できるため様々な用途で広く利用されている。

逐次比較Ａ／Ｄ変換器は，例えば、アナログ電圧をサンプリングするサンプリング回路と、内部アナログ電圧を生成するデジタルアナログコンバータ（ＤＡＣ）と、サンプリング電圧と内部アナログ電圧を比較する比較部と、比較部の比較結果を格納する逐次比較レジスタ等を含む制御部を有する。

Ａ／Ｄ変換の精度は、逐次比較Ａ／Ｄ変換器の重要な特性の一つであり、直線性が指標として用いられている。

例えば、逐次比較Ａ／Ｄ変換器の直線性を向上するために、直線性に影響を与えるデジタルアナログコンバータにおける容量アレイの容量素子のばらつきを、抵抗ラダーを用いて生成したアナログ電圧により補正することが提案されている。

また、バイナリコードよりも小さい最小電圧値（Ｒａｄｉｘ＜２）で参照電圧を変化させて、６ビット分の参照容量に対して７回の判定ステップを用いて、アナログ電圧をデジタル化することが提案されている。この方法では、中間ステップで誤判定が生じても、判定ステップに冗長性を設けることによって、誤判定を補償する。

特開平２−１０４０２４号公報 特開平６−１０４７５９号公報 特開平８−１０７３５４号公報

Ｈａｕ−Ｓｅｕｎｇ Ｌｅｅ， Ｄａｖｉｄ Ａ． Ｈｏｄｇｅｓ， Ｐａｕｌ Ｒ． Ｇｒａｙ； Ａ ｓｅｌｆ−ｃａｌｉｂｒａｔｉｎｇ １２ ｂｉｔ １２ｕｓ ＣＭＯＳ ＡＤＣ， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ｐｐ． ６４ − ６５， Ｆｅｂ． １９８４． Ｓ−Ｗ． Ｃｈｅｎ， Ｒ． Ｂｒｏｄｅｒｓｅｎ； Ａ ６ｂ ６００ＭＳ／ｓ ５．３ｍＷ ａｓｙｎｃｈｒｏｎｏｕｓ ＡＤＣ ｉｎ ０．１３ｕｍ ＣＭＯＳ， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ｐｐ． ５７４−５７５， Ｆｅｂ． ２００６

前者の直線性を改善する方法では、抵抗ラダーを用いて生成したアナログ電圧を生成するので、消費電力が増加する。

また、後者の直線性を改善する方法では、判定ステップに冗長性を設けるので、判定回数が増えるため、変換速度が遅くなる。

本明細書では、上述した問題を解消して、Ａ／Ｄ変換の直線性を向上する逐次比較Ａ／Ｄ変換器を提供することを課題とする。

本明細書に開示する逐次比較Ａ／Ｄ変換器の一形態によれば、参照電圧を発生し、アナログ電圧と参照電圧との電圧差が、最小電圧値以下になるまで、参照電圧をアナログ電圧に近づけるように変化させるデジタルアナログコンバータと、少なくとも３つの比較器を有する比較部であって、各上記比較器は、アナログ電圧と参照電圧との差分電圧を入力して所定のしきい値と比較するか、又は、アナログ電圧と参照電圧とを入力して比較する、比較部と、各上記比較器の比較結果を入力し、多数決判断に基づいて比較結果を選択する多数決部と、上記多数決部の選択した比較結果に基づいて、参照電圧をアナログ電圧に近づけるように上記デジタルアナログコンバータを制御する制御部と、上記多数決部が選択した比較結果を逐次記憶する記憶部と、上記比較器の比較結果に基づいて、記憶部が記憶するデジタル情報を訂正する訂正部と、を備える。

上述した本明細書に開示する逐次比較Ａ／Ｄ変換器の一形態によれば、速い変換速度を有し、消費電力を増加することなく、Ａ／Ｄ変換の直線性を向上できる。

本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。

前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。

本明細書に開示する逐次比較Ａ／Ｄ変換器の第１実施形態を示す図である。 逐次比較Ａ／Ｄ変換器のデジタルアナログコンバータを説明する図である。 デジタルアナログコンバータの動作を説明する図である。 従来の逐次比較Ａ／Ｄ変換器が正常に動作する例を説明する図である。 従来の逐次比較Ａ／Ｄ変換器が誤動作する例を説明する図である。 比較部及び多数決部の動作を説明する図である。 第１実施形態の逐次比較Ａ／Ｄ変換器の動作を説明する図である。 第２実施形態の逐次比較Ａ／Ｄ変換器の動作を説明する図である。 第３実施形態の逐次比較Ａ／Ｄ変換器の動作を説明する図である。

以下、本明細書で開示する逐次比較Ａ／Ｄ変換器の好ましい第１実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。

図１は、本明細書に開示する逐次比較Ａ／Ｄ変換器（以下、単にＡ／Ｄ変換器ともいう）の第１実施形態を示す図である。

本実施形態のＡ／Ｄ変換器１０は、デジタルアナログコンバータ１１（ＤＡＣ）と、少なくとも３つの比較器Ｃ１〜Ｃ１１を有する比較部１２と、多数決回路１３と、逐次制御部１４と、入力したアナログ電圧のＡ／Ｄ変換値を記憶する記憶部１５と、訂正部１６を備える。訂正部１６は、各比較器Ｃ１〜Ｃ１１の比較結果に基づいて、Ａ／Ｄ変換値を訂正する。

デジタルアナログコンバータ１１は、逐次制御部１４に制御され、参照電圧を発生し、入力したアナログ電圧Ｖｉｎと参照電圧との電圧差が、最小電圧値以下になるまで、参照電圧を、アナログ入力信号の電圧Ｖｉｎに近づけるように変化させる。

比較部１２は、少なくとも３つの比較器Ｃ１〜Ｃ１１を有する。各比較器Ｃ１〜Ｃ１１は、アナログ電圧Ｖｉｎと参照電圧との差分電圧を入力して所定のしきい値Ｖｃｍと比較して、比較結果を出力する。各比較器Ｃ１〜Ｃ１１は、差分電圧が所定のしきい値Ｖｃｍよりも高い場合には、アナログ電圧Ｖｉｎが参照電圧よりも低いので、比較結果として０を出力する。一方、各比較器Ｃ１〜Ｃ１１は、差分電圧が所定のしきい値Ｖｃｍよりも低い場合には、アナログ電圧Ｖｉｎが参照電圧よりも高いので、比較結果として１を出力する。各比較器Ｃ１〜Ｃ１１は、オフセットを有しており、少なくとも一の比較器は、他の比較器とは異なるオフセットを有する。従って、オフセットが異なる比較器は、同じ電圧を入力した他の比較器とは異なる比較結果を出力することがあり得る。図１に示す例では、比較部１２は、１１個の比較器を有する。なお、比較部１２は、アナログ電圧Ｖｉｎと参照電圧とを入力して比較するようにしてもよい。

多数決回路１３は、各比較器の比較結果Ｃ１〜Ｃ１１を入力し、多数決判断に基づいて比較結果を選択する。多数決回路１３は、選択した比較結果を、逐次制御部１４に出力する。また、多数決回路１３は、各比較器の比較結果Ｃ１〜Ｃ１１を、訂正部１６に出力する。

逐次制御部１４は、多数決回路１３の選択した比較結果に基づいて、参照電圧をアナログ電圧Ｖｉｎに近づけるようにデジタルアナログコンバータ１１を制御する。逐次制御部１４は、制御信号Ｓをデジタルアナログコンバータ１１に出力して、デジタルアナログコンバータ１１を制御する。また、逐次制御部１４は、多数決回路１３が選択した比較結果を、記憶部１５に出力する。

記憶部１５は、逐次制御部１４を介して入力した、多数決回路１３が選択した比較結果を、逐次記憶し、記憶したデジタル情報を、アナログ電圧ＶｉｎをＡ／Ｄ変換値（デジタル出力）として出力する。逐次制御部１４は、鎖線で示すように、記憶部１５と一体に形成されていてもよい。

訂正部１６は、各比較器Ｃ１〜Ｃ１１の比較結果に基づいて、記憶部１５が記憶するデジタル情報を訂正する。

図２は、逐次比較Ａ／Ｄ変換器のデジタルアナログコンバータを説明する図である。

デジタルアナログコンバータ１１は、アナログ電圧Ｖｉｎをサンプリングすると共に、逐次制御部１４から入力した制御信号Ｓに応じて、容量素子の接続を切り替えて共通線Ｌの電圧を制御する。

デジタルアナログコンバータ１１は、複数の容量素子ＣＸ、Ｃ０〜Ｃ３を有する容量アレイを備える。図２に示す例では、デジタルアナログコンバータ１１は、アナログ電圧を４ビットのデジタル情報に変換するので、容量アレイは、４つの容量素子を有する。各容量素子に示された括弧内の表記は容量素子の相対的な容量値１Ｃ〜８Ｃを示し、これらの容量素子の容量値は、２のべき乗の比率、即ちバイナリ比率、で重み付けされている。複数の容量素子ＣＸ、Ｃ０〜Ｃ３の上端電極は共通線Ｌに共通に接続され、下端電極はスイッチφＸ、φ０〜φ３に接続される。共通線Ｌは、比較部１２に接続される。スイッチφＸ、φ０〜φ３は、逐次制御部１４から入力した制御信号Ｓにより制御される。

スイッチφＸは、アナログ電圧Ｖｉｎ又はまたはグランドＧＮＤの内の何れかに接続可能であり、スイッチφ０〜φ３は、アナログ電圧Ｖｉｎ又はグランドＧＮＤ又は基準電圧ＶＲのいずれに接続可能である。基準電圧ＶＲは、電源電圧又は電源電圧から生成したより安定した内部基準電圧である。例えば、グランドＧＮＤが０Ｖで、基準電圧ＶＲは５Ｖである。そして、入力されるアナログ電圧Ｖｉｎは、基準電圧ＶＲとグランドＧＮＤとの間の電圧である。

比較部１２は、共通線Ｌに出力されるアナログ電圧Ｖｉｎと参照電圧との差分電圧と、所定のしきい値電圧Ｖｃｍとを比較する。

次に、デジタルアナログコンバータ１１の動作について、図２及び図３を参照しながら、以下に説明する。

最初に，アナログ電圧Ｖｉｎのサンプリング時に、しきい値電圧Ｖｃｍと共通線Ｌの接続を開閉するスイッチφＡをオンにして、共通線Ｌの電位を、しきい値電圧Ｖｃｍとする。しきい値電圧Ｖｃｍは、比較器Ｃ１〜Ｃ１１の動作電圧となるように設定されており、ここでは（ＶＲーＧＮＤ）／２とする。容量アレイの下端ノードには入力したアナログ電圧Ｖｉｎが印加される。そして、容量アレイの各容量素子には、アナログ電圧Ｖｉｎとしきい値電圧Ｖｃｍの電圧差に応じた電荷が充電される。

サンプリングに必要な時間が経過した後、スイッチφＡをオフにし、共通線Ｌをフローティング状態にする。すると、容量アレイにはアナログ電圧Ｖｉｎに応じた電荷が蓄えられたまま保持される。

次に，逐次制御部１４は逐次比較を開始する。最上位ビットＭＳＢを求めるために、スイッチφ３を基準電圧ＶＲ側に、スイッチφＸと、スイッチφ０〜φ２を接地ＧＮＤ側に接続する。すると，当初しきい値電圧Ｖｃｍ付近であった共通線Ｌの電位は，Ｖｉｎ＞Ｖｃｍの場合には下降し、Ｖｉｎ＜Ｖｃｍの場合には上昇する。この上昇したか下降したかを比較部１２及び多数決回路１３によって判定し、下降した場合には最上位ビットＭＳＢを１と、上昇した場合には最上位ビットＭＳＢを０と決定する。比較部１２の動作は、クロックφＣにより制御される。

即ち、最上位の容量Ｃ３の容量値が８Ｃであり、それ以外の容量ＣＸ、Ｃ０〜Ｃ３の合計容量値も８Ｃであるから、スイッチφ３を基準電圧ＶＲ側に、スイッチφＸと、スイッチφ０〜φ２を接地ＧＮＤ側に接続することは，容量アレイの下端ノードにしきい値電圧Ｖｃｍを印加した状態と等価である。従って、アナログ電圧Ｖｉｎがしきい値電圧Ｖｃｍより低ければ、共通線Ｌの電位は上昇し、入力電圧Ｖｉｎがしきい値電圧Ｖｃｍより高ければ、共通線Ｌの電位は下降する。その結果，比較部１２及び多数決回路１３の判定結果に応じて、共通線Ｌの電位が下降した場合（Ｖｉｎ＞Ｖｃｍ）には最上位ビットを１と，上昇した場合（Ｖｉｎ＜Ｖｃｍ）には最上位ビットを０と決定する。

そして、スイッチφ３は判定されたビットに応じて，判定ビットが１の場合には基準電圧ＶＲ側へ、判定ビットが０の場合には接地ＧＮＤ側へ接続し、以降の逐次比較動作中は固定しておく。

次に，上位から２番目のビットを求めるために，スイッチφＸと、スイッチφ０及びφ１を接地ＧＮＤ側に維持し、スイッチφ２を基準電圧ＶＲ側に接続し、共通線Ｌの電位がしきい値電圧Ｖｃｍよりも高いか低いかを比較部１２及び多数決回路１３で判定する。高ければ２番目のビットを０、低ければ１と決定する。

即ち、２番目に大きな容量Ｃ２の容量値が４Ｃであり、それより下位の容量ＣＸ、Ｃ０及びＣ１の合計容量値も４Ｃである。従って、スイッチφ２をＶＲ側に、スイッチφＸ、スイッチφ０及びφ１をＧＮＤ側に接続すると、スイッチφ３がＶＲ側の場合は，容量アレイの下端ノードに電圧３ＶＲ／４を印加した状態と等価になり、スイッチφ３がＧＮＤ側の場合は，容量アレイの下端ノードに電圧ＶＲ／４を印加した状態と等価になる。つまり、２番目のビットを求める比較動作は、アナログ電圧Ｖｉｎが電圧３ＶＲ／４より高いか低いかの判定、又は入力電圧Ｖｉｎが電圧ＶＲ／４より高いか低いかの判定を意味する。

そして、スイッチφ２は判定されたビットに応じて、判定ビットが１の場合には基準電圧ＶＲ側へ、判定ビットが０の場合には接地ＧＮＤ側へ接続し、以降の逐次比較動作中は固定しておく。

以後，スイッチφ１及びφ０まで、上記と同様の判定を行うと、アナログ電圧Ｖｉｎに応じた４ビットデジタル情報が得られる。記憶部１５は、この４ビットの判定結果に基づく各ビットの値を、Ａ／Ｄ変換値であるデジタル出力として出力する。

上述した比較部における比較動作において、外部からのノイズ、又は、容量素子のセトリング不足等に起因して、誤動作が生じる場合がある。本実施形態のＡ／Ｄ変換器１０は、比較部に誤動作が生じた場合に、デジタル出力を訂正できる。

まず、従来の逐次比較Ａ／Ｄ変換器が正常に動作する例及び誤動作する例を説明し、次に、本実施形態のＡ／Ｄ変換器１０がデジタル出力を訂正する動作を説明する。

図４は、従来の逐次比較Ａ／Ｄ変換器が正常に動作する例を説明する図である。

デジタルアナログコンバータ１１は、４ビットの分解能を有するので、最小電圧値である１ＬＳＢは、基準電圧ＶＲを１６（＝２^４）で割った値となる。デジタルアナログコンバータ１１が生成できる参照電圧は、１ＬＳＢ毎に増加するＶｒ０〜Ｖｒ１６までの値となる。ここで、外部から入力したアナログ電圧Ｖｉｎは、Ｖｒ４とＶｒ５との間に位置する。

まず、最上位ビットＭＳＢの判定では、参照電圧Ｖｒ８（＝ＶＲ／２）とＶｉｎとが比較されて、Ｖｉｎ＜Ｖｒ８なので、判定結果として０が得られる。

次に、上位から２番目のビットの判定では、参照電圧Ｖｒ４（＝ＶＲ／４）とＶｉｎとが比較されて、Ｖｉｎ＞Ｖｒ４なので、判定結果として１が得られる。

次に、上位から３番目のビットの判定では、参照電圧Ｖｒ６とＶｉｎとが比較されて、Ｖｉｎ＜Ｖｒ６なので、判定結果として０が得られる。

最後に、最下位ビットＬＳＢの判定では、参照電圧Ｖｒ５とＶｉｎとが比較されて、Ｖｉｎ＜Ｖｒ５なので、判定結果として０が得られる。

そして、アナログ電圧ＶｉｎがＡ／Ｄ変換されたデジタル出力０１００（＝４）が得られる。

図５は、従来の逐次比較Ａ／Ｄ変換器が正常に誤動作する例を説明する図である。

まず、最上位ビットＭＳＢの判定では、参照電圧Ｖｒ８（＝ＶＲ／２）とＶｉｎとが比較されて、Ｖｉｎ＜Ｖｒ８なので、判定結果として０が得られる。

次に、上位から２番目のビットの判定では、参照電圧Ｖｒ４（＝ＶＲ／４）とＶｉｎとが比較されるが、比較部の誤動作により、本来のＶｉｎ＞Ｖｒ４が、誤ってＶｉｎ＜Ｖｒ４と判定されて、判定結果として０が得られたとする。

次に、上位から３番目のビットの判定では、参照電圧Ｖｒ３とＶｉｎとが比較されて、Ｖｉｎ＞Ｖｒ３なので、判定結果として１が得られる。

最後に、最下位ビットＬＳＢの判定では、参照電圧Ｖｒ４とＶｉｎとが比較されて、Ｖｉｎ＞Ｖｒ４なので、判定結果として１が得られる。

そして、アナログ電圧ＶｉｎがＡ／Ｄ変換されたデジタル出力００１１（＝３）が得られる。このように、上位から２番目のビットの判定で生じた誤動作により、デジタル出力には誤差が生じて直線性が低下することになる。

本実施形態のＡ／Ｄ変換器１０は、比較部１２及び多数決回路１３及び訂正部１６が協働して動作することにより、誤動作が生じたデジタル出力を訂正する。

図６は、比較部及び多数決部の動作を説明する図である。

比較部１２は、少なくとも３つの比較器を有し、本実施形態では、１１個の比較器Ｃ１〜Ｃ１１を有する。各比較器Ｃ１〜Ｃ１１は、異なるオフセットを有しており、各比較器Ｃ１〜Ｃ１１のオフセットの位置を、図６に示す。

図６では、各比較器Ｃ１〜Ｃ１１を、オフセットの大きさの順番に下から並べて示している。比較器が有するオフセットは、比較器Ｃ１のオフセットは最小であり、比較器Ｃ１１のオフセットは最大である。

各比較器Ｃ１〜Ｃ１１のオフセットは、比較器の設計として組み込んでもよいし、比較器の製造上の変動幅内で生じるオフセットを利用してもよい。また、比較器のオフセットは、ノイズ又は電源電圧の変動等により比較部１２の動作中にも厳密には一定ではなく、変動し得るものである。

１１個の比較器Ｃ１〜Ｃ１１を有する比較部１２の比較結果は、多数決回路１３で多数決判断される。多数決回路１３では、６個以上の同じ比較結果が多数決判断で選択される。

図６に示す例では、参照電圧Ｖｒに対して、アナログ電圧Ｖｉｎが比較器Ｃ８のオフセットと、比較器Ｃ９のオフセットとの間に位置している。従って、８個の比較器Ｃ１〜Ｃ８の比較結果は１であり、３個の比較器Ｃ９〜Ｃ１１の比較結果は０となる。多数決回路１３は、８個の比較結果１を多数決判断により選択する。この場合、比較器Ｃ６のオフセットが、比較部１２及び多数決回路１３の判定のしきい値ＶＪとなる。アナログ電圧Ｖｉｎが、判定のしきい値ＶＪよりも大きければ、多数決回路１３は、比較結果１を選択する。

本実施形態のＡ／Ｄ変換器１０では、比較部１２が１１個の比較器を有しており、通常、各比較器Ｃ１〜Ｃ１１のオフセットは、判定のしきい値ＶＪから離れて分布している。

Ａ／Ｄ変換器１０では、例えば、判定のしきい値ＶＪよりも高いオフセットを有する比較器の情報も得られる。図６に示す例では、２個の比較器Ｃ７及び比較器Ｃ８は、判定のしきい値ＶＪよりも高いオフセットを有する。

本実施形態のＡ／Ｄ変換器１０は、既知の所定のオフセットを有する一の比較器の比較結果に基づいて、記憶部１５が記憶したデジタル情報を訂正するものである。

以下、図７を参照して、Ａ／Ｄ変換器１０が、記憶部１５が記憶するデジタル情報を訂正する動作を説明する。

図７は、第１実施形態の逐次比較Ａ／Ｄ変換器の動作を説明する図である。

訂正部１６は、判定のしきい値ＶＪに対して、１ＬＳＢ以上大きいオフセットを有する比較器Ｃ１０の比較結果に基づいて、記憶部１５が記憶するデジタル情報を訂正する。

図７は、図５に示すように、比較部１２が誤動作した時の最後のビットＬＳＢを判定した時の各比較器Ｃ１〜Ｃ１１の比較結果を示している。アナログ電圧Ｖｉｎは、Ｖｒ４とＶｒ５との間に位置する。比較器Ｃ１０のオフセットは、判定のしきい値ＶＪよりも１ＬＳＢ以上大きいことが既知である。

図７では、１０個の比較器Ｃ１〜Ｃ１０は、比較結果１を出力しており、多数決回路１３は、多数決判断に基づいて比較結果１を選択する。記憶部１５には、ＬＳＢとして１が記憶される。記憶部１５は、アナログ電圧ＶｉｎがＡ／Ｄ変換されたデジタル出力００１１（＝３）を記憶する。ここで、ＬＳＢよりも上位ビットの判定結果からＶｉｎ＞Ｖｒ３である。また、Ｖｉｎ＞ＶＪである。

また、判定のしきい値ＶＪよりも１ＬＳＢ以上大きいオフセットを有する比較器Ｃ１０の比較結果が１であるので、Ｖｉｎ＞Ｖｒ４であること分かる。そこで、訂正部１６は、記憶部１５が記憶するデジタル出力３に対して、１を加算して、記憶部１５が記憶するデジタル出力を４に訂正する。

この動作において、訂正部１６は、最後の比較ビットであるＬＳＢに対して訂正しており、ＬＳＢよりも上位ビットに対しては訂正しない理由を以下に説明する。

各比較器のオフセットは、比較の度にノイズ等により変化しており、また、ＭＳＢから中間のビットの比較動作では、参照電圧とＶｉｎとの差が１ＬＳＢ以上と大きく離れている。そのため、判定のしきい値ＶＪよりも１ＬＳＢ以上大きいオフセットを有する比較器Ｃ１０の比較結果を用いても、ＭＳＢから中間のビットの誤差を、有効に訂正をできないおそれがある。

また、参照電圧とＶｉｎとの差が１ＬＳＢ以上に大きい時には、容量素子のセトリング不足で参照電圧が安定していない場合がある。一方、ＬＳＢの判定時では、参照電圧とＶｉｎとの差が１ＬＳＢ以下となっており、参照電圧が比較的安定していると考えられる。

更に、比較部１２が、中間ステップで誤動作が生じていても、ＬＳＢを判定する最終ステップで誤動作が生じていても、最後の比較結果であるＬＳＢに対して訂正することにより、記憶部１５が記憶するデジタル出力を訂正することができる。

そこで、本実施形態のＡ／Ｄ変換器１０では、各比較器Ｃ１〜Ｃ１１の最後の比較結果であるＬＳＢに基づいて、記憶部１５が記憶するデジタル情報を訂正する。なお、ＬＳＢよりも上位ビットに対して、訂正を行ってもよい。

次に、上述した判定のしきい値ＶＪを決定する方法を以下に説明する。

既知のアナログ電圧Ｖｉｎを、デジタルアナログコンバータ１１に入力し、多数決回路１３の出力を調べて、多数決回路１３から１と０とが同じ確率で出力される電圧が、判定のしきい値ＶＪとなる。

次に、判定のしきい値ＶＪよりも１ＬＳＢ以上大きいオフセットを有する比較器を決定する方法を以下に説明する。

アナログ電圧Ｖｉｎとして、判定のしきい値ＶＪよりも１ＬＳＢ以上大きい電圧を、デジタルアナログコンバータ１１に入力して、１と０とが同じ確率で出力する比較器を調べることにより、所望の比較器を決定できる。例えば、上述した測定を１０００回行って、１を出力する回数が５０％を超えるか否かを調べることにより、所望の比較器を決定する。判定のしきい値ＶＪよりも１ＬＳＢ以上大きい電圧としては、判定のしきい値ＶＪに対してちょうど１ＬＳＢ大きい電圧としてもよい。

図５に示す例では、比較部１２が上位から２ビット目の判定時に、Ｖｉｎが参照電圧より低いという誤動作を行った。同様に、図５に示すような例において、比較部１２は、Ｖｉｎが参照電圧よりも高いと誤判定する場合もある。このような場合には、訂正部１６は、判定のしきい値ＶＪに対して、１ＬＳＢ以上小さいオフセットを有する比較器の比較結果に基づいて、記憶部１５が記憶するデジタル情報を訂正してもよい。

上述した本実施形態のＡ／Ｄ変換器１０によれば、Ａ／Ｄ変換値を訂正することにより、Ａ／Ｄ変換の直線性を向上できる。また、Ａ／Ｄ変換器１０によれば、抵抗ラダーのような電力を用いる補正回路を用いないので、消費電力が増加することはない。更に、Ａ／Ｄ変換器１０によれば、逐次比較の動作が冗長性を有さないので、逐次変換の速度が遅くなることがないため、逐次比較Ａ／Ｄ変換器の速い動作を維持することができる。

次に、上述した逐次比較Ａ／Ｄ変換器の第２及び第３実施形態を、図８及び図９を参照しながら以下に説明する。他の実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。

図８は、第２実施形態の逐次比較Ａ／Ｄ変換器の動作を説明する図である。

本実施形態のＡ／Ｄ変換器１０の訂正部１６は、各比較器Ｃ１〜Ｃ１０の比較結果の比率に基づいて、記憶部１５が記憶するデジタル情報を訂正する。

図８は、図７と同様に、比較部１２が誤動作した時の最後のビットＬＳＢを判定した時の各比較器Ｃ１〜Ｃ１１の比較結果を示している。

図８（Ａ）及び図８（Ｂ）に示すように、６個以上の比較器が、比較結果１を出力しており、多数決回路１３は、多数決判断に基づいて比較結果１を選択する。記憶部１５には、ＬＳＢとして１が記憶される。記憶部１５は、アナログ電圧ＶｉｎがＡ／Ｄ変換されたデジタル出力００１１（＝３）を記憶する。

ここで、訂正部１６は、１１個の比較器Ｃ１〜Ｃ１０の比較結果の０：１の比率が、５：６〜１：９の時には、即ち、６個から９個の比較器が比較結果１を出力する時、デジタル出力が３．０〜３．９の範囲であると判断する。訂正部１６は、記憶部１５が記憶するデジタル出力３に対する訂正は行わない。

一方、訂正部１６は、１１個の比較器Ｃ１〜Ｃ１０の比較結果の０：１の比率が、１：１０〜０：１１の時には、即ち、１０個又は１１個の比較器が比較結果１を出力する時、デジタル出力が４．０以上の範囲であると判断する。そこで、訂正部１６は、記憶部１５が記憶するデジタル出力３に対して、１を加算して、記憶部１５が記憶するデジタル出力を４に訂正する。

上述した訂正部１６が、デジタル出力を訂正する判断を行う比較器Ｃ１〜Ｃ１０の比較結果の比率は一例であり、他の比率に基づいて、訂正の判断を決定してもよい。

また、訂正部１６は、訂正を行う時には、更に、既知の所定のオフセットを有する一の比較器の最後の比較結果を参照した上で、訂正をしてもよい。

上述した本実施形態のＡ／Ｄ変換器１０によれば、第１実施形態のＡ／Ｄ変換器と同様の効果が得られる。

また、訂正部１６の訂正動作を、最上位ビットＭＳＢから最下位ビットＬＳＢまでの各ステップにおいて行って、ステップ毎に、訂正部１６は、各比較器の比較結果の比率に基づいて、記憶部１５が記憶するデジタル情報を訂正するようにしてもよい。この時、訂正の判断を行う各比較器の比較結果の比率を、ステップ毎に変えるようにしてもよい。

次に、第３実施形態のＡ／Ｄ変換器について、図９を参照して、以下に説明する。

図９は、第３実施形態の逐次比較Ａ／Ｄ変換器の動作を説明する図である。

本実施形態のＡ／Ｄ変換器１０では、訂正部１６が、既知のオフセットの絶対値が最小電圧値（１ＬＳＢ）未満である一の比較器の比較結果に基づいて、記憶部１５が記憶するデジタル情報を訂正する。

図９は、図４に示すように、比較部１２が正常に動作した時の最後のビットＬＳＢを判定した時の各比較器Ｃ１〜Ｃ１１の比較結果を示している。アナログ電圧Ｖｉｎは、Ｖｒ４とＶｒ５との間に位置する。ここで、比較器Ｃ３のオフセットは、判定のしきい値ＶＪよりも０．５ＬＳＢ以上小さいことが既知であるとする。

図９では、９個の比較器Ｃ３〜Ｃ１１は、比較結果０を出力しており、多数決回路１３は、多数決判断に基づいて比較結果０を選択する。記憶部１５には、ＬＳＢとして０が記憶される。記憶部１５は、アナログ電圧ＶｉｎがＡ／Ｄ変換されたデジタル出力０１００（＝４）を記憶する。ここで、Ｖｒ４＜Ｖｉｎ＜Ｖｒ５である。この段階で、比較器Ｃ５の出力０と比較器Ｃ１の出力＝１からデジタル値“４”が確定する。

また、判定のしきい値ＶＪよりも０．５ＬＳＢ以上小さいオフセットを有する比較器Ｃ３の比較結果が０であるので、Ｖｉｎ＜ＶＪ−０．５ＬＳＢであること分かる。

従って、訂正部１６は、アナログ電圧Ｖｉｎは、４．０〜４．５の間にあると判断して、記憶部１５が記憶するデジタル出力４に対して、少数第１位の値０．０〜０．５の間にアナログ電圧Ｖｉｎがあるという追加情報を加えて、記憶部１５が記憶するデジタル出力を４．０に追加補正する。これは１ビット分解能が追加されたことになり高分解能化が実現される。本明細書では、追加補正の処理は、訂正する処理に含まれる意味である。

比較器の既知のオフセットを用いて、デジタル出力の分解能を向上する例としては、他にも以下の場合が挙げられる。

比較器の既知のオフセットが、判定のしきい値ＶＪよりも０．５ＬＳＢ未満小さいオフセットを有する比較器を用いれば、ＶＪ−０．５ＬＳＢ＜Ｖｉｎ＜ＶＪであること分かる。この場合には、訂正部１６は、アナログ電圧Ｖｉｎは、４．５〜５．０の間にあると判断して、記憶部１５が記憶するデジタル出力４に対して、少数第１位の値０．５を加えて、記憶部１５が記憶するデジタル出力を４．５に追加補正する。

また、訂正部１６は、比較器の既知のオフセットが、判定のしきい値ＶＪよりも０．５ＬＳＢ未満大きいオフセットを有する比較器を用いて、デジタル出力の分解能を向上する訂正を行ってもよい。又は、訂正部１６は、比較器の既知のオフセットが、判定のしきい値ＶＪよりも０．５ＬＳＢ以上大きいオフセットを有する比較器を用いて、デジタル出力の分解能を向上する訂正を行ってもよい。

更に、分解能の向上に用いる比較器のオフセットの絶対値は、０．５ＬＳＢでなくても良く、例えば、１／４ＬＳＢ等の他の値でもよい。但し、この場合得られた値を０．５ＬＳＢとして扱うと実際のオフセットとの差分が誤差として現れるが、この情報を使わない場合は最小単位である１ＬＳＢ以下は判定できないため±１ＬＳＢ以内の誤差を含むが、例え正確に０．５ＬＳＢのオフセットでなくともその誤差を小さくできるので、精度は改善される。

次に、判定のしきい値ＶＪに対して、絶対値が１ＬＳＢ未満のオフセットを有する比較器を決定する方法を以下に説明する。

図２に示すようなデジタルアナログコンバータは、１ＬＳＢ未満の参照電圧を作れないので、外部で電圧を生成し、比較部に入力して、各比較器のオフセットを調べることができる。また、図２に示すデジタルアナログコンバータの容量素子に抵抗ラダーを接続して、１ＬＳＢ未満の参照電圧を作ることもできる。

そして、アナログ電圧Ｖｉｎとして、判定のしきい値ＶＪよりも１ＬＳＢ未満の電圧を、比較部に入力して、１と０とが同じ確率で出力する比較器を調べることにより、所望のオフセットを有する比較器を決定できる。例えば、上述した測定を１０００回行って、１を出力する回数が５０％を超えるか否かを調べることにより、所望のオフセットを有する比較器を決定する。

上述した本実施形態のＡ／Ｄ変換器１０によれば、デジタル出力の分解能を向上することができる。

（第３実施形態では、正常に動作した場合に分解能を向上するように訂正することを説明しております。このように分解能を向上する動作と、第１及び第２実施形態のように、誤動作を訂正する動作とは共存することができるのでしょうか、又は、共存できないものなのでしょうか。この点について、第３実施形態の説明に加筆して頂ければと思います。ご検討をお願いします。）

本発明では、上述した実施形態の逐次比較Ａ／Ｄ変換器は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。

例えば、上述した各実施形態では、デジタルアナログコンバータは、容量アレイを有するＣＤＡＣであったが、ＣＤＡＣ以外のＤＡＣでもよい。例えば、抵抗ラダーを用いたＲＤＡＣでもよいし、ＲＤＡＣとＣＤＡＣとを組み合わせたＤＡＣであってもよい。

ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。

１０ 逐次比較Ａ／Ｄ変換器
１１ デジタルアナログコンバータ（ＤＡＣ）
１２ 比較部
１３ 多数決回路（多数決部）
１４ 逐次制御部
１５ 記憶部
１６ 訂正部
Ｌ 共通線
Ｃ１〜Ｃ１１ 比較器

Claims (3)

1. 参照電圧を発生し、アナログ電圧と参照電圧との電圧差が、最小電圧値以下になるまで、参照電圧をアナログ電圧に近づけるように変化させるデジタルアナログコンバータと、
   少なくとも３つの比較器を有する比較部であって、各前記比較器は、アナログ電圧と参照電圧との差分電圧を入力して所定のしきい値と比較するか、又は、アナログ電圧と参照電圧とを入力して比較する、比較部と、
   各前記比較器の比較結果を入力し、多数決判断に基づいて比較結果を選択する多数決部と、
   前記多数決部の選択した比較結果に基づいて、参照電圧をアナログ電圧に近づけるように前記デジタルアナログコンバータを制御する制御部と、
   前記多数決部が選択した比較結果を逐次記憶する記憶部と、
   絶対値が最小電圧値以上となる所定のオフセットを有する一の前記比較器の比較結果に基づいて、前記記憶部が記憶するデジタル情報を訂正する訂正部と、
   を備える逐次比較Ａ／Ｄ変換器。
2. 各前記比較器は、比較結果を１又は０で出力し、
   前記訂正部は、各前記比較器の比較結果の比率に基づいて、記憶部が記憶するデジタル情報を訂正する請求項１に記載の逐次比較Ａ／Ｄ変換器。
3. 前記訂正部は、前記比較器の最後の比較結果に基づいて、記憶部が記憶するデジタル情報を訂正する請求項１又は２に記載の逐次比較Ａ／Ｄ変換器。

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