JPH02104024A - 逐次比較型アナログ・デジタル変換器 - Google Patents
逐次比較型アナログ・デジタル変換器Info
- Publication number
- JPH02104024A JPH02104024A JP25776488A JP25776488A JPH02104024A JP H02104024 A JPH02104024 A JP H02104024A JP 25776488 A JP25776488 A JP 25776488A JP 25776488 A JP25776488 A JP 25776488A JP H02104024 A JPH02104024 A JP H02104024A
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000012545 processing Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003121 nonmonotonic effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は１チップに集積された逐次比較型のアナログ
・デジタル変換器（以下、ＡＤ変換器と略す）に関する
ものである。
・デジタル変換器（以下、ＡＤ変換器と略す）に関する
ものである。
第２図は従来の逐次比較型ＡＤ変換器を示すブロック図
である０図中、ｆｌ）はコンパレータ、（２）はデジタ
ル・アナログ変換器（以下、ＤＡ変換器と略す）、＋３
＋は逐次比較レジスタ（略称５ＡＲ）である、これは、
１チヤンネルＡＤ変換器の最小構成要素である。
である０図中、ｆｌ）はコンパレータ、（２）はデジタ
ル・アナログ変換器（以下、ＤＡ変換器と略す）、＋３
＋は逐次比較レジスタ（略称５ＡＲ）である、これは、
１チヤンネルＡＤ変換器の最小構成要素である。
次に動作について説明する。２８の分解能を持つＡＤ変
換器の場合、逐次比較レジスタ（３）はＸビットで構成
されており、最上位ビットより順次比較・変換して行く
、ｎ回変換を繰り返すことにより変換は終了する。
換器の場合、逐次比較レジスタ（３）はＸビットで構成
されており、最上位ビットより順次比較・変換して行く
、ｎ回変換を繰り返すことにより変換は終了する。
従来の逐次比較型ＡＤ変換器は以上のように構成されて
いるので、１度の変換で答を出すため信顧性的に十分で
は無かった。特にコンパレータに加わるノイズにより下
位ビットの変換が不安定となり、単調性の無いものにな
りやすいという問題点があった。
いるので、１度の変換で答を出すため信顧性的に十分で
は無かった。特にコンパレータに加わるノイズにより下
位ビットの変換が不安定となり、単調性の無いものにな
りやすいという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ノイズによる誤変換を無くし信幀性の高い逐
次比較型ＡＤ変換器を得ることを目的とする。
たもので、ノイズによる誤変換を無くし信幀性の高い逐
次比較型ＡＤ変換器を得ることを目的とする。
この発明に係る逐次比較型ＡＤ変換器は、コンパレータ
を複数持ち、複数のコンパレータより得た変換結果の多
数決を取る。
を複数持ち、複数のコンパレータより得た変換結果の多
数決を取る。
この発明における変換結果は、複数のコンパレータより
得たものの多数決を取っているため、変換精度を向上さ
せることが可能である。
得たものの多数決を取っているため、変換精度を向上さ
せることが可能である。
以下、この発明の一実施例を図について説明する。第１
図は逐次比較型ＡＤ変換器のブロック図である０図にお
いて、（１１〜（３）は第２図の従来例に示したものと
同等であるので説明を省略する。（４）はコンパレータ
で、コンパレータｆｌ＋とは説明のために区別したが内
容は同じものである。また、（５）は多数決回路である
。
図は逐次比較型ＡＤ変換器のブロック図である０図にお
いて、（１１〜（３）は第２図の従来例に示したものと
同等であるので説明を省略する。（４）はコンパレータ
で、コンパレータｆｌ＋とは説明のために区別したが内
容は同じものである。また、（５）は多数決回路である
。
次に動作について説明する。一般にＸビットＡＤ変ＩＡ
器の場合、最上位ビットから最上位ビットまでＸ回の変
換を行うことでＪｌ終結果を得る。この発明では複数の
コンボレータｆｌｙ、 ＋４１より得られる結果の多数
決を取ることで変換ミスの確率を下げ変換精度を向上さ
せている。レイアウト的には、コンパレータｆ１１．
＋４１はできるだけ離した方が良い結果が得られる。ま
た、コンパレータ（１１，＋４１を制御するクロックの
位相をずらすことで、更に変換精度の向上が期待できる
。
器の場合、最上位ビットから最上位ビットまでＸ回の変
換を行うことでＪｌ終結果を得る。この発明では複数の
コンボレータｆｌｙ、 ＋４１より得られる結果の多数
決を取ることで変換ミスの確率を下げ変換精度を向上さ
せている。レイアウト的には、コンパレータｆ１１．
＋４１はできるだけ離した方が良い結果が得られる。ま
た、コンパレータ（１１，＋４１を制御するクロックの
位相をずらすことで、更に変換精度の向上が期待できる
。
上記実施例では、コンパレータが３つの場合について説
明したが、コンパレータは３つ以上あればいくらでも可
能である。また、ここでは多数決としたが、５仕様によ
っては一致するまで同一ビットの変換を繰り返すことで
も良い。
明したが、コンパレータは３つ以上あればいくらでも可
能である。また、ここでは多数決としたが、５仕様によ
っては一致するまで同一ビットの変換を繰り返すことで
も良い。
以上のように、この発明ではコンパレータを複数持ち、
多数決回路を加えることで、精度の高い逐次比較型ＡＤ
変換器を得ることができる。
多数決回路を加えることで、精度の高い逐次比較型ＡＤ
変換器を得ることができる。
第１図はこの発明の一実施例による逐次変換型ＡＤ変換
器のブロック図、第２図は従来の逐次比較型ＡＤ変換器
のブロック図である。 図においてｆｌｙ、 ＋４）はコンパレータ、（２）は
ＤＡ変換器、（３）は逐次比較レジスタ、（５）は多数
決回路である。 なお、図中、同一符号は同一 または相当部分を示す。
器のブロック図、第２図は従来の逐次比較型ＡＤ変換器
のブロック図である。 図においてｆｌｙ、 ＋４）はコンパレータ、（２）は
ＤＡ変換器、（３）は逐次比較レジスタ、（５）は多数
決回路である。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- １チップで構成される逐次比較型アナログ・デジタル変
換器において、変換精度を向上させるために複数のコン
パレータと多数決回路を内蔵したことを特徴とする逐次
比較型アナログ・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25776488A JPH02104024A (ja) | 1988-10-12 | 1988-10-12 | 逐次比較型アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25776488A JPH02104024A (ja) | 1988-10-12 | 1988-10-12 | 逐次比較型アナログ・デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02104024A true JPH02104024A (ja) | 1990-04-17 |
Family
ID=17310771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25776488A Pending JPH02104024A (ja) | 1988-10-12 | 1988-10-12 | 逐次比較型アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02104024A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270331A (ja) * | 2005-03-23 | 2006-10-05 | Nec Corp | インピーダンス調整回路及び集積回路装置 |
| WO2008032694A1 (fr) * | 2006-09-13 | 2008-03-20 | Advantest Corporation | Convertisseur analogique-numérique et procédé de conversion analogique-numérique |
| US7605738B2 (en) | 2006-09-13 | 2009-10-20 | Advantest Corporation | A-D converter and A-D convert method |
| JP2015233226A (ja) * | 2014-06-10 | 2015-12-24 | 富士通株式会社 | 逐次比較ａ／ｄ変換器 |
| JPWO2017168485A1 (ja) * | 2016-03-28 | 2019-01-31 | オリンパス株式会社 | 逐次比較型ａ／ｄ変換回路 |
-
1988
- 1988-10-12 JP JP25776488A patent/JPH02104024A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270331A (ja) * | 2005-03-23 | 2006-10-05 | Nec Corp | インピーダンス調整回路及び集積回路装置 |
| WO2008032694A1 (fr) * | 2006-09-13 | 2008-03-20 | Advantest Corporation | Convertisseur analogique-numérique et procédé de conversion analogique-numérique |
| WO2008032695A1 (fr) * | 2006-09-13 | 2008-03-20 | Advantest Corporation | Convertisseur analogique/numérique et procédé de conversion analogique/numérique |
| US7477177B2 (en) | 2006-09-13 | 2009-01-13 | Advantest Corporation | A-D converter, A-D convert method, and A-D convert program |
| US7479914B2 (en) | 2006-09-13 | 2009-01-20 | Advantest Corporation | A-D converter and A-D convert method |
| US7605738B2 (en) | 2006-09-13 | 2009-10-20 | Advantest Corporation | A-D converter and A-D convert method |
| JP2015233226A (ja) * | 2014-06-10 | 2015-12-24 | 富士通株式会社 | 逐次比較ａ／ｄ変換器 |
| JPWO2017168485A1 (ja) * | 2016-03-28 | 2019-01-31 | オリンパス株式会社 | 逐次比較型ａ／ｄ変換回路 |
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