JPS59107629A - アナログデジタル変換器 - Google Patents
アナログデジタル変換器Info
- Publication number
- JPS59107629A JPS59107629A JP21722182A JP21722182A JPS59107629A JP S59107629 A JPS59107629 A JP S59107629A JP 21722182 A JP21722182 A JP 21722182A JP 21722182 A JP21722182 A JP 21722182A JP S59107629 A JPS59107629 A JP S59107629A
- Authority
- JP
- Japan
- Prior art keywords
- encoder
- output
- input
- circuit
- comparators
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログデジタル変換器（以下Ａ／Ｄ並
変換器と略す）に関するもので、特に重列型Ａ／Ｄ変換
器におけるグリッジ発生を防ぎ高品位の変換を行うこと
の出来るＡ／Ｄ変換器に関する。
器におけるグリッジ発生を防ぎ高品位の変換を行うこと
の出来るＡ／Ｄ変換器に関する。
従来例の構成とその問題点
ビデオ信号を変換するＡ／Ｄ変換器の変換形式として多
数の比較器を用いた平列型Ａ／Ｄ変換器の開発が進めら
れているが、この形式は最も変換速度を高速にできる他
、サンプルホールド回路を用いずに直接ビデオ信号を入
力できるという優れた特徴を有するが、反面特有のエラ
ーを発生し易いことが判ってきた。
数の比較器を用いた平列型Ａ／Ｄ変換器の開発が進めら
れているが、この形式は最も変換速度を高速にできる他
、サンプルホールド回路を用いずに直接ビデオ信号を入
力できるという優れた特徴を有するが、反面特有のエラ
ーを発生し易いことが判ってきた。
第１図により平列型Ａ／Ｄ変換器の基本構成及び動作を
、次に第２図により問題点を示す。
、次に第２図により問題点を示す。
第１図において、１は入力信号、２は比較器、３は参照
電圧、４は分圧抵抗、５はサンプルパルス、６はエンコ
ーダー、７はデジタル出力である。
電圧、４は分圧抵抗、５はサンプルパルス、６はエンコ
ーダー、７はデジタル出力である。
入力信号１は比較器２の一方の入力端に平列に入力され
、比較器２の他方の入力端には参照電圧３及び分圧抵抗
４により形成された電圧が印加されており、比較増幅さ
れ、サンプリングパルス６によるタイミングによりラッ
チされた論理出力が比較器２の出力となる。この出力は
どれか一つの３、− 比較器の論理出力が論理「１」レベルで他は全て「○」
となるので、これを入力として、エンコータ″−６によ
り２進数に変換され、Ａ／Ｄ変換が完了する。
、比較器２の他方の入力端には参照電圧３及び分圧抵抗
４により形成された電圧が印加されており、比較増幅さ
れ、サンプリングパルス６によるタイミングによりラッ
チされた論理出力が比較器２の出力となる。この出力は
どれか一つの３、− 比較器の論理出力が論理「１」レベルで他は全て「○」
となるので、これを入力として、エンコータ″−６によ
り２進数に変換され、Ａ／Ｄ変換が完了する。
第１図に示した構成は基本構成であり、分解能が高くな
るに従い比較器２の数は指数的に増加し、分解能をＮと
すれば、必要な比較器の数は２“となる。つまり、分解
能８ビツトでは比較器２が２６６個程腐心要である。こ
のように大規模になると、エンコーダー６もいくつかに
分割する必要があり、比較器２もいくつかのグループに
まとめられる。
るに従い比較器２の数は指数的に増加し、分解能をＮと
すれば、必要な比較器の数は２“となる。つまり、分解
能８ビツトでは比較器２が２６６個程腐心要である。こ
のように大規模になると、エンコーダー６もいくつかに
分割する必要があり、比較器２もいくつかのグループに
まとめられる。
このような場合の実際の構成例を第２図に示す。
第２図において２八〜２Ｉは比較器であり、２Ａ〜２Ｅ
−ｉでは右側、２Ｆ〜２■は左側に配置されている。６
Ａ、６Ｂ、６Ｃは夫々エンコーダー、８Ａと８Ｂは論理
回路であり、通常、バッファー回路を形成している。
−ｉでは右側、２Ｆ〜２■は左側に配置されている。６
Ａ、６Ｂ、６Ｃは夫々エンコーダー、８Ａと８Ｂは論理
回路であり、通常、バッファー回路を形成している。
比較器２Ａ〜２Ｅの論理出力はエンコーダー６Ａに入力
され、比較器２Ｆ〜２Ｉの論理出力エンコーダ−６Ｂに
入力される。夫々の論理出力はエンコードされて論理回
路８Ａ、８Ｂに入る。第２図においては分解能８ビツト
を想定しており、エンコーダーｅＡ、ｅＢは下位６ビソ
トを受は持ち、上位２ビツトはエンコーダ６Ｃで受は持
つ」：うな構成になっており、エンコーダーｅＡ 、ｅ
Ｂから６０へのデーターの転送は下位６ビノトはそのま
丑転送し、上位２ビットについてはエンコーダー６Ａに
信号が存る場合は「ｏｏＪ、ａＢに存る場合は Ｉ′０
１」 になるようにエンコーダー６０に」ニリエンコ
ードされる。
され、比較器２Ｆ〜２Ｉの論理出力エンコーダ−６Ｂに
入力される。夫々の論理出力はエンコードされて論理回
路８Ａ、８Ｂに入る。第２図においては分解能８ビツト
を想定しており、エンコーダーｅＡ、ｅＢは下位６ビソ
トを受は持ち、上位２ビツトはエンコーダ６Ｃで受は持
つ」：うな構成になっており、エンコーダーｅＡ 、ｅ
Ｂから６０へのデーターの転送は下位６ビノトはそのま
丑転送し、上位２ビットについてはエンコーダー６Ａに
信号が存る場合は「ｏｏＪ、ａＢに存る場合は Ｉ′０
１」 になるようにエンコーダー６０に」ニリエンコ
ードされる。
ところが、並列型Ａ／Ｄ変換器におけるエンコードの方
法はどれかひとつの入力が「１」で他の入力は全て「○
」であることを前提としており、論理和の回路により構
成されるのが普通であり、この方法が最も集積度が高く
なる。
法はどれかひとつの入力が「１」で他の入力は全て「○
」であることを前提としており、論理和の回路により構
成されるのが普通であり、この方法が最も集積度が高く
なる。
しかしながらこの前提条件はいつも完全に満たされると
は限らず、例えば入力信号の周波数が高くなると比較器
の動作が不安定になったり、右列と左列の比較器に入力
されるサンプリングパルスのタイミングが狂い、誤動作
を生じることがある。
は限らず、例えば入力信号の周波数が高くなると比較器
の動作が不安定になったり、右列と左列の比較器に入力
されるサンプリングパルスのタイミングが狂い、誤動作
を生じることがある。
５ページ
このときは比較器からの論理出力が２個以上同一に１１
」となる。最も多いケースはある比較器を挿んだ上下の
比較器の論理出力が同時に「１」となる場合で、例えば
比較器２Ａと２０の論理出力が同時に１になるような状
態である。エラーが発生した場合の変換値は例えば比較
器２Ａ、２Ｃが「１」の場合は変装置は６３となり本来
の値６０±１とさしてかけ離れてはいない。このような
場合の誤差は数ＬＳＢ程度であるので、実際上許容し得
るものであるが、例えば、右列と左列の比較器２Ｄと２
Ｆが同時に１１」を発生した場合は変換値１２７となり
、誤差は６４±１ＬＳＢとなり非常に大きな誤差となり
、全く使用に耐えなくなり致命的な欠陥となる。このよ
うに大きな誤差を発生する理由はエンコーダーが論理和
で形成されており、バイナリ−コードの場合、６３から
６４へ値が１つ増加する場合でも「１１１１１１」から
「１０ｏ００ｏｏＪへ変わり、この論理和が「１１１１
１１１Ｊとなるように、近接した値の和をとると、大き
な不連続を生じるようになってしまうからである。
」となる。最も多いケースはある比較器を挿んだ上下の
比較器の論理出力が同時に「１」となる場合で、例えば
比較器２Ａと２０の論理出力が同時に１になるような状
態である。エラーが発生した場合の変換値は例えば比較
器２Ａ、２Ｃが「１」の場合は変装置は６３となり本来
の値６０±１とさしてかけ離れてはいない。このような
場合の誤差は数ＬＳＢ程度であるので、実際上許容し得
るものであるが、例えば、右列と左列の比較器２Ｄと２
Ｆが同時に１１」を発生した場合は変換値１２７となり
、誤差は６４±１ＬＳＢとなり非常に大きな誤差となり
、全く使用に耐えなくなり致命的な欠陥となる。このよ
うに大きな誤差を発生する理由はエンコーダーが論理和
で形成されており、バイナリ−コードの場合、６３から
６４へ値が１つ増加する場合でも「１１１１１１」から
「１０ｏ００ｏｏＪへ変わり、この論理和が「１１１１
１１１Ｊとなるように、近接した値の和をとると、大き
な不連続を生じるようになってしまうからである。
特に問題なのは、このような致命的なエラーが発生する
確率が非常に高いことである。Ａ／Ｄ変換器のエラーは
経験上、何らかの不連続の部分において発生し易いもの
である。第２図においてｄｌ、右列と左列の比較器は、
通常セルのレイアウトの方向が逆になり、とのため、マ
スクずれに対し、右列と左列では逆方向にずれ、比較器
２Ｅと２Ｆは互いに不連続が大きくなるように動く。さ
らに、サンプリングパルスも、右列と左列は別々に形成
されることが多く、このためタイミングエラーを発生し
易い。
確率が非常に高いことである。Ａ／Ｄ変換器のエラーは
経験上、何らかの不連続の部分において発生し易いもの
である。第２図においてｄｌ、右列と左列の比較器は、
通常セルのレイアウトの方向が逆になり、とのため、マ
スクずれに対し、右列と左列では逆方向にずれ、比較器
２Ｅと２Ｆは互いに不連続が大きくなるように動く。さ
らに、サンプリングパルスも、右列と左列は別々に形成
されることが多く、このためタイミングエラーを発生し
易い。
以上の理由により、右列と左列の境界部の比較器が両方
ともに「１」を発生し易くなっており、この場合は先に
述べたように致命的エラーを発生するのである。
ともに「１」を発生し易くなっており、この場合は先に
述べたように致命的エラーを発生するのである。
発明の目的
本発明は上記欠点にかんがみなされたもので、高品位の
変換を行うことの出来るＡ／Ｄ変換器を提供することを
目的とする。
変換を行うことの出来るＡ／Ｄ変換器を提供することを
目的とする。
ア −
発明の構成
本発明は分割した下位ビットのエンコーダーと次段のエ
ンコーダ間にゲート回路を設け、夫々の下位エンコーダ
ーの論理状態に応じて制御出力を形成しこの制御出力に
よりゲート回路を開閉することにより、いづれか一つの
下位エンコーダーのデーターのみを次段エンコーダーに
転送し、下位エンコーダーの出力が複数個同時にオンに
なることを防き、大きなエラーの発生を防止することの
出来るＡ／Ｄ変換器である。
ンコーダ間にゲート回路を設け、夫々の下位エンコーダ
ーの論理状態に応じて制御出力を形成しこの制御出力に
よりゲート回路を開閉することにより、いづれか一つの
下位エンコーダーのデーターのみを次段エンコーダーに
転送し、下位エンコーダーの出力が複数個同時にオンに
なることを防き、大きなエラーの発生を防止することの
出来るＡ／Ｄ変換器である。
実施例の説明
第３図は本発明の特徴部分を示すものであり、同図のｓ
Ａ’、ｓＢ’は第２図の論理回路ｓＡ、ｓＢの部分に対
応する。すなわち、入力１にはエンコーダー６Ａの出力
が接続され、入力２にはエンコーダー６Ｂの出力が接続
され、論理回路ｓＡ’、ｓＢ’のそれぞれの出力１，２
はエンコーダー６０に入力されている。父、同図におい
て、９はゲート回路、１０Ａはゲート回路９を制御する
制御信号を発生ずるＮ０ＲＮ路である。尚、下位ビット
を形成するエンコーダーが第２図の場合、６Ａ、６Ｂの
２つの場合を示している。しかし、この下位ビット形成
用のエンコーダーが２以上の場合、論理回路８Ｂ’から
の信号により制御されるＮ０Ｒ１路１０Ｂを接続し、こ
のＮＯＲ回路１ｏＢの出力信号により他のエンコーダー
（図示せず）のゲート回路９を制御する様にすれば良い
。
Ａ’、ｓＢ’は第２図の論理回路ｓＡ、ｓＢの部分に対
応する。すなわち、入力１にはエンコーダー６Ａの出力
が接続され、入力２にはエンコーダー６Ｂの出力が接続
され、論理回路ｓＡ’、ｓＢ’のそれぞれの出力１，２
はエンコーダー６０に入力されている。父、同図におい
て、９はゲート回路、１０Ａはゲート回路９を制御する
制御信号を発生ずるＮ０ＲＮ路である。尚、下位ビット
を形成するエンコーダーが第２図の場合、６Ａ、６Ｂの
２つの場合を示している。しかし、この下位ビット形成
用のエンコーダーが２以上の場合、論理回路８Ｂ’から
の信号により制御されるＮ０Ｒ１路１０Ｂを接続し、こ
のＮＯＲ回路１ｏＢの出力信号により他のエンコーダー
（図示せず）のゲート回路９を制御する様にすれば良い
。
今、仮りに入力１と入力２に同時にアクティブなデータ
が入力されたときはＮＯＲ回路１０Ａにより、その制御
出力「○」がゲート回路９に印加される。従って、ゲー
ト回路９は入力２のデーターを出力２に転送せずに入力
１のデータ〜のみが出力１に発生することになる。この
ようにすれば先例述べたようにエンコーダー〇Ａ 、ｅ
Ｂに寸／こがる様な大きなエラーは発生せずに、±１Ｌ
ｓＢ程度の誤差に納まることになり、実用上火きな効果
を有する。
が入力されたときはＮＯＲ回路１０Ａにより、その制御
出力「○」がゲート回路９に印加される。従って、ゲー
ト回路９は入力２のデーターを出力２に転送せずに入力
１のデータ〜のみが出力１に発生することになる。この
ようにすれば先例述べたようにエンコーダー〇Ａ 、ｅ
Ｂに寸／こがる様な大きなエラーは発生せずに、±１Ｌ
ｓＢ程度の誤差に納まることになり、実用上火きな効果
を有する。
発明の詳細
な説明したごとく、本発明はＡ／Ｄ変換器における致命
的な動作不良を防ぐことが出来、しかも簡単な論理回路
で構成されるので、工業上の実用価値は大きなものであ
る。
的な動作不良を防ぐことが出来、しかも簡単な論理回路
で構成されるので、工業上の実用価値は大きなものであ
る。
第１図は平列型Ａ／Ｄ変換器の基本構成図、第２図は実
際上の平列型Ａ ／ Ｄ変換器の構成図、第３図は本発
明の実施例に係るＡ／Ｄ変換器の部分構成図である。 ａＡ’、ｓＢ’・・・・・論理回路、９・・・・・・ゲ
ート回路、１０Ａ 、 １０Ｂ・・・・・・ＮＯＲ回路
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ６Ｂ 〆Ａ第３図
際上の平列型Ａ ／ Ｄ変換器の構成図、第３図は本発
明の実施例に係るＡ／Ｄ変換器の部分構成図である。 ａＡ’、ｓＢ’・・・・・論理回路、９・・・・・・ゲ
ート回路、１０Ａ 、 １０Ｂ・・・・・・ＮＯＲ回路
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ６Ｂ 〆Ａ第３図
Claims (1)
- 入力信号と参照電圧を比較する複数個の比較器と、前記
比較器からの論理出力により形成された論理出力を入力
として下位ビットを形成する第１゜第２のエンコーダー
回路と、前記第１．第２のエンコーダー回路のエンコー
ダー出力を入力とする第３のエンコーダー回路と、前記
第３のエンコーダー回路の出力に接続され、制御信号に
応じてデータの転送を制御するゲート回路と、前記第１
のエンコーダー回路の出力に応じて前記ゲート回路を制
御する制御回路とを有することを特徴とするアナログデ
ジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21722182A JPS59107629A (ja) | 1982-12-10 | 1982-12-10 | アナログデジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21722182A JPS59107629A (ja) | 1982-12-10 | 1982-12-10 | アナログデジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59107629A true JPS59107629A (ja) | 1984-06-21 |
| JPH0473329B2 JPH0473329B2 (ja) | 1992-11-20 |
Family
ID=16700745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21722182A Granted JPS59107629A (ja) | 1982-12-10 | 1982-12-10 | アナログデジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107629A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270919A (ja) * | 1985-05-27 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 並列型ａ／ｄ変換器 |
| JPS6243217A (ja) * | 1985-08-21 | 1987-02-25 | Hitachi Ltd | 並列形ａｄ変換器 |
| US4866444A (en) * | 1987-03-20 | 1989-09-12 | Hitachi, Ltd. | Analog-to-digital converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124963A (en) * | 1978-03-07 | 1979-09-28 | Hughes Aircraft Co | Ad converter |
| JPS55159626A (en) * | 1979-03-19 | 1980-12-11 | Trw Inc | Monolithic parallel analoggtoodigital converter |
-
1982
- 1982-12-10 JP JP21722182A patent/JPS59107629A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124963A (en) * | 1978-03-07 | 1979-09-28 | Hughes Aircraft Co | Ad converter |
| JPS55159626A (en) * | 1979-03-19 | 1980-12-11 | Trw Inc | Monolithic parallel analoggtoodigital converter |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270919A (ja) * | 1985-05-27 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 並列型ａ／ｄ変換器 |
| JPS6243217A (ja) * | 1985-08-21 | 1987-02-25 | Hitachi Ltd | 並列形ａｄ変換器 |
| US4866444A (en) * | 1987-03-20 | 1989-09-12 | Hitachi, Ltd. | Analog-to-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0473329B2 (ja) | 1992-11-20 |
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