JPH0653832A - 多段型ａ／ｄ変換器 - Google Patents
多段型ａ／ｄ変換器Info
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- JPH0653832A JPH0653832A JP20642792A JP20642792A JPH0653832A JP H0653832 A JPH0653832 A JP H0653832A JP 20642792 A JP20642792 A JP 20642792A JP 20642792 A JP20642792 A JP 20642792A JP H0653832 A JPH0653832 A JP H0653832A
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- Japan
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- circuit
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Abstract
(57)【要約】
【構成】複数の段から構成されるＡ／Ｄ変換器を制御す
るクロック発生回路を各段ごとに設置することで、マス
クパターン設計の時間を短縮できる多段型Ａ／Ｄ変換
器。 【効果】マスクパターン設計や回路設計に要する時間の
短縮が可能となる。
るクロック発生回路を各段ごとに設置することで、マス
クパターン設計の時間を短縮できる多段型Ａ／Ｄ変換
器。 【効果】マスクパターン設計や回路設計に要する時間の
短縮が可能となる。
Description
【０００１】
【産業上の利用分野】本発明はＡＤ変換器（ＡＤＣ）に
関する。
関する。
【０００２】
【従来の技術】多段型Ａ／Ｄ変換器の特徴は、並列型Ａ
／Ｄ変換器と比較してコンパレータの素子数を大幅に減
らせることである。この方式は、ｎビットのＡ／Ｄ変換
動作を数段(ブロック)に分けて使い、通常、２〜３段で
構成されるものが多い。ここでは、２段で構成されるパ
イプライン型(直並列型)Ａ／Ｄ変換器を従来例として、
図４を用いて説明する。アイエスエスシーシー ダイジ
ェスト オブ テクニカル ペーパーズ（ISSCC Dig.of
Tech.Papers, feb.１９８８, ＦＡＭ１５.３.)Ａ／Ｄ
コンバータへの入力信号は、まずＳ／Ｈ回路２を介して
上位のＡ／Ｄ変換器３によりＡ／Ｄ変換され、上位ビッ
トが得られる。このＡ／Ｄ変換出力はＤ／Ａ変換器８に
よりアナログレベルに変換され、入力信号との差分が取
られる。この差分は減算増幅器７によって下位Ａ／Ｄ変
換器６ａの入力レンジに合わせて増幅され、下位ビット
のデジタル値に変換される。
／Ｄ変換器と比較してコンパレータの素子数を大幅に減
らせることである。この方式は、ｎビットのＡ／Ｄ変換
動作を数段(ブロック)に分けて使い、通常、２〜３段で
構成されるものが多い。ここでは、２段で構成されるパ
イプライン型(直並列型)Ａ／Ｄ変換器を従来例として、
図４を用いて説明する。アイエスエスシーシー ダイジ
ェスト オブ テクニカル ペーパーズ（ISSCC Dig.of
Tech.Papers, feb.１９８８, ＦＡＭ１５.３.)Ａ／Ｄ
コンバータへの入力信号は、まずＳ／Ｈ回路２を介して
上位のＡ／Ｄ変換器３によりＡ／Ｄ変換され、上位ビッ
トが得られる。このＡ／Ｄ変換出力はＤ／Ａ変換器８に
よりアナログレベルに変換され、入力信号との差分が取
られる。この差分は減算増幅器７によって下位Ａ／Ｄ変
換器６ａの入力レンジに合わせて増幅され、下位ビット
のデジタル値に変換される。
【０００３】従来例の場合、入力信号は上位Ａ／Ｄ変換
器３で上位ビットのデジタル値に変換されると、差分増
幅器７において元の入力信号との差を取る。その差分の
増幅信号が出力され、次に下位Ａ／Ｄ変換器６ａで下位
ビットのデジタル値が出力される。これら上位・下位ビ
ット信号は、出力ラッチ４で信号処理された後、出力さ
れる。
器３で上位ビットのデジタル値に変換されると、差分増
幅器７において元の入力信号との差を取る。その差分の
増幅信号が出力され、次に下位Ａ／Ｄ変換器６ａで下位
ビットのデジタル値が出力される。これら上位・下位ビ
ット信号は、出力ラッチ４で信号処理された後、出力さ
れる。
【０００４】
【発明が解決しようとする課題】上記のＡ／Ｄ変換器は
分解能１０ビットで変換動作が２段に分かれている。そ
して、前後段でそれぞれ６ビットの回路規模で変換速度
２０ＭＨｚで動作し、この前後段を制御するクロック発
生回路１は一つである。
分解能１０ビットで変換動作が２段に分かれている。そ
して、前後段でそれぞれ６ビットの回路規模で変換速度
２０ＭＨｚで動作し、この前後段を制御するクロック発
生回路１は一つである。
【０００５】しかし、更に要求される分解能が高くなる
と比較器の数が増え、変換動作を３段以上に分けること
が必要となる。この時、新たに加えられる中位ビット信
号処理段を制御するため、クロック発生回路は従来の２
段のクロック発生回路と比較して回路規模が大きくな
る。従って、一つのクロック発生回路１で全ての段を制
御する従来のＡ／Ｄ変換器では、分解能を高くし変換動
作を３段以上に分けると、クロック発生回路１の回路規
模が大きくなるため、新たに回路やマスクパターンの設
計を行わなければならない。
と比較器の数が増え、変換動作を３段以上に分けること
が必要となる。この時、新たに加えられる中位ビット信
号処理段を制御するため、クロック発生回路は従来の２
段のクロック発生回路と比較して回路規模が大きくな
る。従って、一つのクロック発生回路１で全ての段を制
御する従来のＡ／Ｄ変換器では、分解能を高くし変換動
作を３段以上に分けると、クロック発生回路１の回路規
模が大きくなるため、新たに回路やマスクパターンの設
計を行わなければならない。
【０００６】また、回路規模が大きくなると、集積回路
化するときのマスクパターン設計が困難になったり、素
子間の配線に接続ミスの起こる危険性が高くなる。
化するときのマスクパターン設計が困難になったり、素
子間の配線に接続ミスの起こる危険性が高くなる。
【０００７】更に、一つのクロック発生回路１では、変
換速度が大きくなると、クロック発生回路１とクロック
発生回路１が制御する各段との距離が異なった場合、各
ブロック間の信号タイミングのずれが無視できなくな
る。そのため、クロック発生回路１と各段間との距離を
等しくするようにマスクパターン設計を考慮しなければ
ならない。
換速度が大きくなると、クロック発生回路１とクロック
発生回路１が制御する各段との距離が異なった場合、各
ブロック間の信号タイミングのずれが無視できなくな
る。そのため、クロック発生回路１と各段間との距離を
等しくするようにマスクパターン設計を考慮しなければ
ならない。
【０００８】本発明の目的は、変換動作を行う段を制御
するクロック発生回路１の回路規模を変えず、集積回路
化する場合のマスクパターン設計を容易にする一つの方
法を提供することにある。
するクロック発生回路１の回路規模を変えず、集積回路
化する場合のマスクパターン設計を容易にする一つの方
法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は上記目的のた
め、各段に対応したクロック発生回路１を設置し、設置
した各クロック発生回路１を同じ設計仕様に設定する。
め、各段に対応したクロック発生回路１を設置し、設置
した各クロック発生回路１を同じ設計仕様に設定する。
【００１０】
【作用】本発明によれば、多段型Ａ／Ｄ変換器製造のた
めのマスクパターン設計や回路設計の時間を短縮でき
る。
めのマスクパターン設計や回路設計の時間を短縮でき
る。
【００１１】
【実施例】図１に本発明の一実施例を示す。図１はＡ／
Ｄ変換動作が３段に分かれている多段型Ａ／Ｄ変換器
で、各段毎にクロック発生回路１を設置した発明の一例
である。
Ｄ変換動作が３段に分かれている多段型Ａ／Ｄ変換器
で、各段毎にクロック発生回路１を設置した発明の一例
である。
【００１２】図１のＡ／Ｄ変換器は図４のＡ／Ｄ変換器
と同様に、Ａ／Ｄ変換器への入力信号が、まずＳ／Ｈ回
路２を介して上位のＡ／Ｄ変換器３によりＡ／Ｄ変換さ
れ、上位ビット得られる。このＡ／Ｄ変換出力はＤ／Ａ
変換器８によりアナログレベルに変換され、入力信号と
の差分が取られる。この差分は減算増幅器７によって中
位のＡ／Ｄ変換器５の入力レンジに合わせて増幅され、
中位ビットのデジタル値に変換される。さらに、このＡ
／Ｄ変換出力はＤ／Ａ変換器８によりアナログレベルに
変換され、Ｓ／Ｈ回路２の出力信号との差分が取られ
る。この差分は減算増幅器７によって下位のＡ／Ｄ変換
器６の入力レンジに合わせて増幅され、下位ビットのデ
ジタル値に変換される。
と同様に、Ａ／Ｄ変換器への入力信号が、まずＳ／Ｈ回
路２を介して上位のＡ／Ｄ変換器３によりＡ／Ｄ変換さ
れ、上位ビット得られる。このＡ／Ｄ変換出力はＤ／Ａ
変換器８によりアナログレベルに変換され、入力信号と
の差分が取られる。この差分は減算増幅器７によって中
位のＡ／Ｄ変換器５の入力レンジに合わせて増幅され、
中位ビットのデジタル値に変換される。さらに、このＡ
／Ｄ変換出力はＤ／Ａ変換器８によりアナログレベルに
変換され、Ｓ／Ｈ回路２の出力信号との差分が取られ
る。この差分は減算増幅器７によって下位のＡ／Ｄ変換
器６の入力レンジに合わせて増幅され、下位ビットのデ
ジタル値に変換される。
【００１３】図１の場合、入力信号が上位ビットに変換
され、次に中位Ａ／Ｄ変換器５で中位ビットのデジタル
値、最後に下位Ａ／Ｄ変換器６で下位ビットのデジタル
値が出力されるので、上位ビット・中位ビット・下位ビ
ットの出力時刻は異なる。このずれた上位・中位・下位
ビット出力は出力ラッチ回路４における信号処理で同時
出力させる。
され、次に中位Ａ／Ｄ変換器５で中位ビットのデジタル
値、最後に下位Ａ／Ｄ変換器６で下位ビットのデジタル
値が出力されるので、上位ビット・中位ビット・下位ビ
ットの出力時刻は異なる。このずれた上位・中位・下位
ビット出力は出力ラッチ回路４における信号処理で同時
出力させる。
【００１４】そして、各段に対応したクロック発生回路
１は、対応する段に隣接する構成とする。この構成にす
ると、一つのクロック発生回路１で各段を制御する場合
と比較して、クロック発生回路１と各段内に入力される
制御信号との距離の違いによる段同士での信号タイミン
グのずれは小さくなる。
１は、対応する段に隣接する構成とする。この構成にす
ると、一つのクロック発生回路１で各段を制御する場合
と比較して、クロック発生回路１と各段内に入力される
制御信号との距離の違いによる段同士での信号タイミン
グのずれは小さくなる。
【００１５】また、一つのクロック発生回路１で各段を
制御する場合と比較して、各段に対応したクロック発生
回路１を１段に含めて設計し、このときの段の出力が次
段へ確実に伝達できれば、同じマスクパターンの段でＡ
ＤＣ全体回路を構成でき、マスクパターン設計を考慮す
る時間が短縮できる。
制御する場合と比較して、各段に対応したクロック発生
回路１を１段に含めて設計し、このときの段の出力が次
段へ確実に伝達できれば、同じマスクパターンの段でＡ
ＤＣ全体回路を構成でき、マスクパターン設計を考慮す
る時間が短縮できる。
【００１６】例えば、後段のＳ／Ｈ回路２がサンプル時
間になったタイミングで前段の減算増幅器７の出力を確
実にラッチできるように、減算増幅器７を制御するクロ
ック信号の出力タイミングが、Ｓ／Ｈ回路２のホールド
時間からサンプル時間に切り替わるタイミングよりも遅
くなるクロック発生回路１が設計されれば、マスクパタ
ーン設計時間の短縮は可能である。
間になったタイミングで前段の減算増幅器７の出力を確
実にラッチできるように、減算増幅器７を制御するクロ
ック信号の出力タイミングが、Ｓ／Ｈ回路２のホールド
時間からサンプル時間に切り替わるタイミングよりも遅
くなるクロック発生回路１が設計されれば、マスクパタ
ーン設計時間の短縮は可能である。
【００１７】図２は本発明の他の実施例である。図２
は、Ａ／Ｄ変換動作が３段に分かれている多段型Ａ／Ｄ
変換器で、各段毎にクロック発生器１を設置すると同時
に遅延回路９を各段毎に設置した発明の一例である。
は、Ａ／Ｄ変換動作が３段に分かれている多段型Ａ／Ｄ
変換器で、各段毎にクロック発生器１を設置すると同時
に遅延回路９を各段毎に設置した発明の一例である。
【００１８】図２のＡ／Ｄ変換器は従来例や図１のＡ／
Ｄ変換器と異なり、クロック発生回路１の入力端に遅延
回路９を各段毎に設置している。
Ｄ変換器と異なり、クロック発生回路１の入力端に遅延
回路９を各段毎に設置している。
【００１９】入力信号が上位ビットに変換され、次に中
位Ａ／Ｄ変換器５で中位ビットのデジタル値、最後に下
位Ａ／Ｄ変換器６で下位ビットのデジタル値が出力さ
れ、上位ビット・中位ビット・下位ビットの出力時刻は
異なる。このずれた上位・中位・下位ビット出力のタイ
ミングは、遅延回路９を用いて調整することができる。
位Ａ／Ｄ変換器５で中位ビットのデジタル値、最後に下
位Ａ／Ｄ変換器６で下位ビットのデジタル値が出力さ
れ、上位ビット・中位ビット・下位ビットの出力時刻は
異なる。このずれた上位・中位・下位ビット出力のタイ
ミングは、遅延回路９を用いて調整することができる。
【００２０】仮に、上位・中位・下位Ａ／Ｄ変換動作が
目標とする変換動作と比較して早ければ、上位・中位・
下位ビット出力間の信号処理タイミングがずれても無視
できる。この時、前段のクロック遅延を後段のクロック
遅延よりも大きくすれば、差動増幅器７の出力が次段に
入力される時、次段は既に入力信号を取り込める状態に
ある。クロック発生回路１において、減算増幅器７を制
御するクロック信号の出力タイミングを、Ｓ／Ｈ回路２
のホールド時間からサンプル時間に切り替わるタイミン
グよりも遅くなるように設計しなくても、遅延回路９で
クロック信号を遅らせるこの方式であれば、安定した信
号を取り込める。
目標とする変換動作と比較して早ければ、上位・中位・
下位ビット出力間の信号処理タイミングがずれても無視
できる。この時、前段のクロック遅延を後段のクロック
遅延よりも大きくすれば、差動増幅器７の出力が次段に
入力される時、次段は既に入力信号を取り込める状態に
ある。クロック発生回路１において、減算増幅器７を制
御するクロック信号の出力タイミングを、Ｓ／Ｈ回路２
のホールド時間からサンプル時間に切り替わるタイミン
グよりも遅くなるように設計しなくても、遅延回路９で
クロック信号を遅らせるこの方式であれば、安定した信
号を取り込める。
【００２１】図３は本発明の他の実施例である。図３
は、Ａ／Ｄ変換動作が３段に分かれている多段型Ａ／Ｄ
変換器で、遅延回路９を各段毎に設置している。
は、Ａ／Ｄ変換動作が３段に分かれている多段型Ａ／Ｄ
変換器で、遅延回路９を各段毎に設置している。
【００２２】しかし、図３のＡ／Ｄ変換器は図２の様に
遅延回路９を各段毎に設置しているが、図２のＡ／Ｄ変
換器と異なり、一つのクロック発生回路１の入力端には
逆極性のクロックが入力されている。
遅延回路９を各段毎に設置しているが、図２のＡ／Ｄ変
換器と異なり、一つのクロック発生回路１の入力端には
逆極性のクロックが入力されている。
【００２３】仮に、上位・中位・下位Ａ／Ｄ変換動作が
目標とする変換動作と比較して遅ければ、上位・中位・
下位ビット出力間の信号処理タイミングが大きくずれ
る。
目標とする変換動作と比較して遅ければ、上位・中位・
下位ビット出力間の信号処理タイミングが大きくずれ
る。
【００２４】そこで、一周期で信号処理をせず、次段の
信号処理タイミングを次の周期で取り込めるようにクロ
ックの極性を前段と逆にする。そして、遅延回路９を用
いて信号が安定して取り込めるようにクロック信号のタ
イミングを調整する。
信号処理タイミングを次の周期で取り込めるようにクロ
ックの極性を前段と逆にする。そして、遅延回路９を用
いて信号が安定して取り込めるようにクロック信号のタ
イミングを調整する。
【００２５】
【発明の効果】本発明による多段型Ａ／Ｄ変換器は、Ａ
／Ｄ変換器を構成する複数の段内にそれぞれクロック発
生回路１を設置するので、段数の変更があっても段を制
御するクロック発生回路１の回路規模を変える必要がな
く、同じマスクパターンの段を複数配置できる構成とな
るため、マスクパターン設計や回路設計に要する時間を
低減できる。
／Ｄ変換器を構成する複数の段内にそれぞれクロック発
生回路１を設置するので、段数の変更があっても段を制
御するクロック発生回路１の回路規模を変える必要がな
く、同じマスクパターンの段を複数配置できる構成とな
るため、マスクパターン設計や回路設計に要する時間を
低減できる。
【図１】本発明の一実施例の多段型Ａ／Ｄ変換器のブロ
ック図。
ック図。
【図２】本発明の二の実施例の多段型Ａ／Ｄ変換器のブ
ロック図。
ロック図。
【図３】本発明の三の実施例の多段型Ａ／Ｄ変換器のブ
ロック図。
ロック図。
【図４】従来例の多段型Ａ／Ｄ変換器のブロック図。
１…クロック発生回路、２…Ｓ／Ｈ回路、３…上位Ａ／
Ｄ変換器、４…出力ラッチ回路、５…中位Ａ／Ｄ変換
器、６…下位Ａ／Ｄ変換器、７…減算増幅器、８…Ｄ／
Ａ変換器、９…遅延回路、１０…段間ラッチ回路。
Ｄ変換器、４…出力ラッチ回路、５…中位Ａ／Ｄ変換
器、６…下位Ａ／Ｄ変換器、７…減算増幅器、８…Ｄ／
Ａ変換器、９…遅延回路、１０…段間ラッチ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾野 孝一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 ▲禰▼寝 義人 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 今泉 栄亀 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (4)
- 【請求項１】アナログ電圧と基準電圧を比較してデジタ
ル電圧に変換する比較器を複数用いて構成されているブ
ロックが複数個配置され、少なくとも一つのブロックは
入力される信号の処理用にＳ／Ｈアンプを含んでいる構
成で、アナログ信号をデジタル信号に変換する動作を行
うＡ／Ｄ変換器において、各ブロック内で入力信号を処
理するクロック信号を発生させる回路が各ブロックごと
に備えられ、全てのクロック発生回路の回路構成が同じ
であることを特徴とする多段型Ａ／Ｄ変換器。 - 【請求項２】アナログ電圧と基準電圧を比較してデジタ
ル電圧に変換する比較器を複数用いて構成されているブ
ロックが複数配置され、少なくとも一つのブロックは入
力される信号の処理用にＳ／Ｈアンプを含んでいる構成
で、アナログをデジタルに変換する動作を行うＡ／Ｄ変
換器において、少なくとも一つのブロック内でのクロッ
ク信号の極性に対して他のブロック内のクロック信号が
反極性になるとき、各ブロック内で入力信号を処理する
クロック信号を発生させる回路が各ブロックに備えられ
た多段型Ａ／Ｄ変換器。 - 【請求項３】請求項１または２に記載の複数のクロック
発生回路に入力されるクロック信号のタイミングが、各
ブロックごとに遅延回路によって調整される機能を備え
た多段型Ａ／Ｄ変換器。 - 【請求項４】請求項１または２において、各ブロックに
対応したクロック発生回路が、対応するブロックと隣合
う多段型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20642792A JPH0653832A (ja) | 1992-08-03 | 1992-08-03 | 多段型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20642792A JPH0653832A (ja) | 1992-08-03 | 1992-08-03 | 多段型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653832A true JPH0653832A (ja) | 1994-02-25 |
Family
ID=16523203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20642792A Withdrawn JPH0653832A (ja) | 1992-08-03 | 1992-08-03 | 多段型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653832A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184217B2 (en) | 1999-11-24 | 2007-02-27 | Bart Wilson | Optical stack of laminated removable lenses for face shield, windows, and displays |
| CN102684698A (zh) * | 2011-03-09 | 2012-09-19 | 索尼公司 | 模数转换器、模数转换方法以及程序 |
| JP2017135702A (ja) * | 2016-01-25 | 2017-08-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-08-03 JP JP20642792A patent/JPH0653832A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184217B2 (en) | 1999-11-24 | 2007-02-27 | Bart Wilson | Optical stack of laminated removable lenses for face shield, windows, and displays |
| CN102684698A (zh) * | 2011-03-09 | 2012-09-19 | 索尼公司 | 模数转换器、模数转换方法以及程序 |
| JP2012191359A (ja) * | 2011-03-09 | 2012-10-04 | Sony Corp | Ａ／ｄ変換装置、ａ／ｄ変換方法、並びにプログラム |
| JP2017135702A (ja) * | 2016-01-25 | 2017-08-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |