JPH09261056A - 半パイプライン式アナログ・デジタル変換器 - Google Patents

半パイプライン式アナログ・デジタル変換器

Info

Publication number
JPH09261056A
JPH09261056A JP8238144A JP23814496A JPH09261056A JP H09261056 A JPH09261056 A JP H09261056A JP 8238144 A JP8238144 A JP 8238144A JP 23814496 A JP23814496 A JP 23814496A JP H09261056 A JPH09261056 A JP H09261056A
Authority
JP
Japan
Prior art keywords
voltage
reference voltage
comparison
capacitor
converter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8238144A
Other languages
English (en)
Inventor
Po-Chin Hsu
博欽 許
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Industrial Technology Research Institute ITRI
Original Assignee
Industrial Technology Research Institute ITRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW85103572A external-priority patent/TW293204B/zh
Application filed by Industrial Technology Research Institute ITRI filed Critical Industrial Technology Research Institute ITRI
Publication of JPH09261056A publication Critical patent/JPH09261056A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
    • H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
    • H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string

Abstract

(57)【要約】 【課題】 連続アナログ入力信号を一連のディジタル出
力コードに変換する半パイプライン式アナログ・デジタ
ル変換器を提供する。 【解決手段】 半パイプライン式アナログ・デジタル変
換器は、アナログ入力信号を粗ディジタルコードに変換
する粗分解能アナログ・デジタル変換器と、アナログ入
力信号を精ディジタルコードに変換する精分解能アナロ
グ・デジタル変換器とを有している。半パイプライン式
アナログ・デジタル変換器のディジタル出力コードは、
出力エンコーダにおいて粗及び精ディジタルコードをエ
ンコーディングすることによって生成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的にはアナロ
グ・デジタル（Ａ／Ｄ）変換器及び変換方法に関し、よ
り詳しく述べれば変換の第１段階を使用して入力電圧の
粗範囲を決定し、爾後の段階がアナログ入力信号をより
精な増分に分解する多段階並列型変換器に関する。本発
明は、ビデオ及びディジタル信号処理に応用を有する。
【０００２】
【従来の技術】アナログ情報にディジタル処理及び伝送
方法を適用するには、信号をそれらのアナログ形状から
ディジタル表現に変換する必要がある。公知の型のＡ／
Ｄ変換器は、複数の参照電圧と入力電圧とを比較してエ
ンコーディング論理回路から入力電圧に最も近い参照電
圧を表すディジタルコードを１動作で出力する並列コン
パレータ型またはフラッシュ（ＦＬＡＳＨ）変換器、及
びディジタル・アナログ変換器を使用して入力に対して
連続試行錯誤近似を繰り返してディジタル出力を発生す
る連続近似型を含む。図１に、フラッシュ型のＡ／Ｄ変
換器を示す。典型的に出力は、エンコーダ論理回路３０
において構成される２進コードであり、入力信号のｎビ
ットの分解能が得られる。この構造は、典型的には２n
レベルの参照電圧１０と、２n 個のコンパレータ２０と
を必要とする。この型の変換器の分解能を改善しようと
すると（出力ビットの数を増加させようとするると）設
計が極めて複雑になる。
【０００３】図２に、連続近似Ａ／Ｄ変換器を示す。ア
ナログ入力信号Ｖinはサンプルホールド回路５０の入力
に印加される。サンプルされたアナログ入力信号５５
は、コード６０へ印加される。データエンコーダ７０
は、データ出力ワードの９０ａ、・・・、９０ｄの最上
位ビット９０ｄを論理「１」にセットし、他の全てのビ
ット９０ａ、９０ｂ、９０ｃを論理「０」にセットして
いる。この場合のＤ／Ａ変換器８０の出力８５は、Ｄ／
Ａ変換器８０の電圧範囲の中点の電圧である。もしＤ／
Ａ変換器８０の出力８５がサンプルされたアナログ信号
５５よりも大きければ、コンパレータ６０の出力は０と
なり、クロックはＡＮＤゲート６５を通ることができな
くなる。そこで、データエンコーダ７０は最上位ビット
９０ｄを論理「０」にセットし、次の最上位ビット９０
ｃを論理「１」にセットする。この場合は、Ｄ／Ａ変換
器８０の出力８５の電圧は、Ｄ／Ａ変換器８０の電圧範
囲の１／４の電圧になる。もしＤ／Ａ変換器８０の出力
８５がサンプルされたアナログ信号５５よりも小さけれ
ば、コンパレータ６０の出力は論理「１」になる。これ
によってＡＮＤゲート６５はクロックを通過させるよう
になり、次の最上位ビット９０ｃは論路「１」にセット
され続け、次の最下位ビットが論理「１」にセットされ
る。
【０００４】出力ビット９０ａ、・・・、９０ｄの試行
及び設定のこのプロセスは、全てのビットがサンプルさ
れた入力信号の大きさを表していることが決定されるま
で続行される。このプロセスは、プロセスが完了してし
まった後に限って、出力ビット９０ａ、・・・、９０ｄ
を調べる必要がある。連続近似Ａ／Ｄ変換器は、分離し
たサンプルホールド回路及び複雑なＡ／Ｄ変換器を必要
とするので、プロセス誤差を発生する恐れがある。フラ
ッシュＡ／Ｄ変換器の設計を簡略化するための２つの技
術が公知である。これらの技術は共に、多段階変換を使
用してＡ／Ｄ変換を達成する。第１の技術では、米国特
許第 5,302,869号( Hosotaniら）、米国特許第 5,389,9
29号( Nayebiら) 、米国特許第 5,353,027号( Vorenkam
p ら) 、米国特許第 5,369,309号(Bacraniaら) 、及び
米国特許第 5,387,914号( Mangelsdorf ) に開示されて
いるように、第１段階が粗分解能フラッシュＡ／Ｄ変換
であり、ディジタル・アナログ変換器を有する第２段階
が電圧コンパレータの参照電圧を調整して最終分解能変
換を達成している。２つの変換器の結果がエンコードさ
れ、アナログ入力電圧の大きさを表すディジタル出力ワ
ードに形成される。第２の技術では、米国特許第 5,29
1,198号( Dingwallら) 、米国特許第 5,223,836号( Kom
atsu ) 、米国特許第 5,400,029号( Kobayashi ) 、米
国特許第 4,733,217号( Dingwall )、米国特許第 5,34
9,354号( Hoら) 、本願と同一譲渡人に譲渡された特許
出願一連番号第 08/497,881 号、及び本願と同一譲渡人
に譲渡された ERSO 85-0009 に開示されているように、
複数の変換段階が設けられていて、決定論理回路が先行
比較段階の結果に基づいて各段への参照電圧を適切に切
り替える。
【０００５】多段階変換の第２の技術の例として図３に
示す米国特許第 4,903,028号( Fukashima ) の回路で
は、ＶRefBot（最低値）からＶRefTop（最高値）まで増
分的に増加する値を有する１組の電圧源１を設けること
によって、電圧入力（Ｖin）の変換の範囲を決める。電
圧入力は、１組の粗サブレンジコンパレータ２に印加さ
れ、また上記１組の参照電圧も離散的な間隔で粗サブレ
ンジコンパレータ２に印加されてＶinの粗サブレンジ１
ａ、１ｂを決めている。粗サブレンジコンパレータの出
力５は、舵取り論理及びスイッチ論理回路３への入力で
あり、論理回路３は１組の精サブレンジコンパレータ４
を上記１組の参照電圧１の適切なサブレンジに接続す
る。１組の参照電圧１ａは精の増分で分割され、Ｖinか
らディジタル出力（Ｄ0 、Ｄ1 、Ｄ2 、・・・、Ｄn ）
への変換の最小分解能を決める。Ｖinが変化すると、出
力コード、即ち粗サブレンジコンパレータ５の値が変化
し、舵取り及びスイッチ論理回路３が精サブレンジコン
パレータ４を次のサブレンジへ（１ａから１ｂへ）移動
させる。
【０００６】構成要素選択における許容差及びプロセス
の変動に起因して、粗サブレンジコンパレータ２の出力
コード５は誤差を発生し得る。この誤差を検出するため
に、Ｖinによって決定されたサブレンジ１ａまたは１ｂ
の上下に極精サブレンジコンパレータ４ａ及び４ｂが設
けられている。極精コンパレータ４ａ及び４ｂの出力
は、誤差コード７を形成する。精サブレンジコンパレー
タの出力コード６、１組の誤差コード７、及び１組の粗
サブレンジコード５は出力エンコーディング論理回路８
によって解釈され、電圧入力Ｖinの出力ディジタル表現
（Ｄ0 、Ｄ1 、Ｄ2 、・・・、Ｄn ）が決定される。Ａ
／Ｄ変換器の重要な構成要素は、電圧コンパレータであ
る。電圧コンパレータは公知であり、参照電圧源に接続
されている１つの入力と、関心アナログ電圧信号が印加
される他の入力とを有する演算増幅器からなっている。
もしアナログ電圧信号が参照電圧源より大きければ、出
力は第１の論理状態を取る。しかしながら、もしアナロ
グ電圧信号が参照電圧源より小さければ、出力は第２の
論理状態を取る。
【０００７】本願と同一譲渡人に譲渡された特許出願一
連番号第 08/405,721 号に開示されている別の型のコン
パレータは複数の増幅器を使用し、アナログ電圧信号と
参照電圧とを比較する２区分コンパレータを形成する。
【０００８】
【発明の概要】本発明の目的は、並列アナログ・デジタ
ル変換器の物理的構造の複雑さを減少させることであ
る。本発明の別の目的は、連続近似Ａ／Ｄ変換器のＤ／
Ａ変換器及びサンプルホールド回路のような不要な回路
を排除することによって電力消費を減少させることであ
る。本発明のさらなる目的は、並列Ａ／Ｄ変換器の参照
電圧発生器の整定時間を改善することである。これら
の、及び他の目的を達成するための半パイプライン式Ａ
／Ｄ変換器は、アナログ電圧信号を粗分解能ディジタル
コードに変換する粗Ａ／Ｄ変換器と、アナログ電圧信号
を精分解能ディジタルコードに変換する第１及び第２の
精Ａ／Ｄ変換器とを有している。粗参照電圧発生器は、
粗Ａ／Ｄ変換器に印加される第１の複数の参照電圧を発
生する。精参照電圧発生器は、第１及び第２の精Ａ／Ｄ
変換器に印加される第２の複数の参照電圧を発生する。
【０００９】粗参照電圧発生器には粗参照電圧スイッチ
ング手段が接続されていて、複数の粗参照電圧の１つを
第１及び第２の精Ａ／Ｄ変換器に選択的に印加する。ど
の粗参照電圧を印加するのかは、粗ディジタルコードの
値に依存する。出力エンコーディング手段は、粗ディジ
タルコード、及び第１及び第２の精ディジタルコード
を、アナログ入力電圧の大きさを表す出力ディジタルコ
ードに変換する。精ディジタルコードは、第１の変換時
間には第１の精Ａ／Ｄ変換器において生成され、第２の
変換時間には第２の精Ａ／Ｄ変換器において生成され
る。第１の変換時間及び第２の変換時間は反復して切り
替えられ、連続アナログ電圧信号から一連の出力ディジ
タルコードが形成される。
【００１０】
【発明の実施の形態】図４を参照する。アナログ入力電
圧（Ｖin）１５０は、粗Ａ／Ｄ変換器４００と、精Ａ／
Ｄ変換器４０１及び４０２とに印加される。Ｖin１５０
は、クロックの第１の期間に粗Ａ／Ｄ変換器４００と、
精Ａ／Ｄ変換器４０１及び４０２とによってサンプルさ
れ、保持される。クロックの第２の期間に粗Ａ／Ｄ変換
器４００は、粗参照電圧発生器１００を形成している抵
抗分圧回路網が生成する電圧とＶin１５０のサンプルと
を比較する。抵抗分圧回路網は、参照電圧源ＶRB１２０
とＶRT１３０との間に接続されている。Ｖin１５０と粗
参照電圧発生器１００との比較の結果、粗ディジタルコ
ード４７５である温度計コードが形成される。温度計コ
ードは２進コードであり、この２進コードは、例えば ００００ コードの最低値 ０００１ ００１１ ０１１１ １１１１ コードの最高値 のように、コードが増加するとコードの各連続ディジッ
トが「１」に変化するようになっている。
【００１１】粗ディジタルコード４７５は、参照電圧選
択論理回路網３００に供給されて粗参照電圧発生器１０
０の参照電圧が選択され、精Ａ／Ｄ変換器４０１及び４
０２へ印加される。即ち、スイッチ３０１、３０２、３
０３、及び３０４が動作して粗参照電圧発生器１００か
ら適切な参照電圧を精Ａ／Ｄ変換器４０１及び４０２へ
供給する。精参照電圧発生器２００は別の抵抗分圧回路
網であって、粗参照電圧発生器１００の抵抗の１つ、例
えば抵抗１０１と並列に接続される。精参照電圧発生器
２００の各参照電圧が精Ａ／Ｄ変換器４０１及び４０２
に印加される。クロックの第３及び第４の期間中に、ア
ナログ入力信号１５０は、選択された粗参照電圧３５０
と精参照電圧発生器２００の電圧との差と比較される。
この比較の結果、精ディジタルコード４２５及び４５
０、即ち温度計コードが形成される。
【００１２】粗ディジタルコード４７５及び精ディジタ
ルコード４２５、４５０は、出力エンコーダ５００内で
出力ディジタルコード５１０に変換される。出力ディジ
タルコード５１０は、粗ディジタルコード４７５からな
る１組の最上位ビットと、精ディジタルコード４２５ま
たは４５０からなる１組の最下位ビットを有する２進数
である。出力ディジタルコード５１０は、クロックの第
５期間中に出力され、第５及び第６期間中保持される。
クロックの第１乃至第６期間からなる変換サイクルは何
回も繰り返され、Ｖinの大きさを表す一連の出力ディジ
タルコードが形成される。１つの変換サイクルには、精
Ａ／Ｄ変換器４０１が精ディジタルコード４２５を出力
する。別の変換サイクルには、精Ａ／Ｄ変換器４０２が
精ディジタルコード４５０を出力する。このように精Ａ
／Ｄ変換器４０１及び４０２を交互に使用することによ
って、先行変換サイクルの処理が行われている間に次の
変換サイクルのサンプリングを開始することが可能にな
る。そして、それによってサンプリングレートを、１つ
の精Ａ／Ｄ変換器しか有していない場合の２倍にするこ
とができる。
【００１３】各精Ａ／Ｄ変換器４０１及び４０２は、複
数のコンパレータセル４１０によって形成されている。
図５及び６に、コンパレータセルの回路図を示す。アナ
ログ入力電圧Ｖinは金属酸化物半導体電界効果トランジ
スタ（ＭＯＳＦＥＴ）スイッチ６００の第１の端子に印
加される。選択された粗参照電圧（図４の３５０）であ
る電圧（ＶR1）６４５が、ＭＯＳＦＥＴスイッチ６４０
の第１の端子に印加されている。精参照電圧発生器（図
４の２００）が発生する電圧の１つである電圧（ＶR2）
６５５が、ＭＯＳＦＥＴスイッチ６５０の第１の端子に
印加され、しきい値参照電圧（Ｖth）６３５が、ＭＯＳ
ＦＥＴスイッチ６３０の第１の端子に印加されている。
キャパシタ６２０が、ＭＯＳＦＥＴスイッチ６００、６
４０の第２の端子とＭＯＳＦＥＴスイッチ６３０の第２
の端子との間に接続されている。ＭＯＳＦＥＴスイッチ
６７０が、ＭＯＳＦＥＴスイッチ６３０の第２の端子と
ＭＯＳＦＥＴスイッチ６５０の第２の端子との間に接続
されている。キャパシタ６６０の第１の端子がＭＯＳＦ
ＥＴスイッチ６５０、６７０の第２の端子に接続されて
いる。キャパシタ６６０の第２の端子は、増幅器７３０
の入力端子に接続されている。増幅器７３０の出力がコ
ンパレータ回路７１５の出力（ＶO4）であって、これは
精ディジタルコンパレータ（図４の４２５及び４５０）
を形成する単一のビットである。
【００１４】増幅器７３０は、応用に応じて構成するこ
とができる。図５では、増幅器７３０の入力は、ＭＯＳ
ＦＥＴスイッチ６８５の第１の端子及び増幅器６８０の
入力端子に接続されている。ＭＯＳＦＥＴスイッチ６８
５の第２の端子及び増幅器６８０の出力端子は、キャパ
シタ６９０の第１の端子に接続されている。キャパシタ
６９０の第２の端子は、ＭＯＳＦＥＴスイッチ６９５の
第１の端子及び増幅器７００の入力端子に接続されてい
る。ＭＯＳＦＥＴスイッチ６９５の第２の端子及び増幅
器７００の出力端子は、ラッチング増幅器７１０の入力
端子に接続されている。ラッチング増幅器７１０の出力
端子が、増幅器７３０の出力である。図５には、３つの
インバータ６８０、７００、及び７１０が示されてい
る。各インバータ段は増幅器として動作し、インバータ
段の数は応用に応じて変更することができる。
【００１５】図６に示す増幅器７３０の代替設計では、
増幅器７３０の入力はＭＯＳＦＥＴスイッチ７５０の第
１の端子及び演算増幅器７４０の負端子に接続されてい
る。演算増幅器７４０の正端子は参照電圧ＶREF に接続
されているので、演算増幅器７４０は電圧コンパレータ
として機能する。ＭＯＳＦＥＴスイッチ７５０の第２の
端子及び演算増幅器７４０の出力は増幅器７３０の出力
を形成している。ＭＯＳＦＥＴスイッチ６００、６３
０、６４０、６５０、６７０、６８５、６９５、及び７
５０は、制御タイミング信号７２０によって制御され
る。図５及び６に示したコンパレータの動作モードを図
７−１０に示す。図７は、Ｖin６０５のサンプリングが
行われるクロックの第１の期間中のコンパレータを示し
ている。ＭＯＳＦＥＴスイッチ６００、６３０、６５
０、６８５、及び６９５は導通し、ＭＯＳＦＥＴスイッ
チ６４０及び６７０は非導通である。キャパシタ６２０
にまたがって発生する電圧は、Ｖin−Ｖthである。キャ
パシタ６６０にまたがって発生する電圧は、ＶR2−Ｖ
th2 （Ｖth2 は、増幅器６８０の自己バイアス電圧であ
る）である。増幅器７００も、その自己バイアス電圧で
バイアスされている。
【００１６】図８は、クロックの第２の期間におけるコ
ンパレータの動作を示している。ＭＯＳＦＥＴスイッチ
６００が非導通であるので、キャパシタ６２０にまたが
る電圧は一定に保持され、従ってＶin６０５のサンプル
を維持する。この動作では、ＭＯＳＦＥＴスイッチ６３
０はキャパシタ６２０にまたがって保持されている電圧
に影響を与えないので、オンまたはオフの何れであるこ
ともできる。図９は、クロックの第３の期間におけるコ
ンパレータの動作を示している。ＭＯＳＦＥＴスイッチ
６４０が導通してＶR1６４５が点Ａ（キャパシタ６２０
の第１の端子）に印加される。これにより点Ｂ（キャパ
シタ６２０の第２の端子）の電圧は、Ｖth＋（ＶR1−Ｖ
in）になる。ＶR1の値は、選択された粗参照電圧（図４
の３５０）である。
【００１７】クロックの第４の期間中のコンパレータの
動作を図１０に示す。ＭＯＳＦＥＴスイッチ６４０は導
通したままであり、ＭＯＳＦＥＴスイッチ６００、６３
０、６５０、６８５、及び６９５は非導通にされる。Ｍ
ＯＳＦＥＴスイッチ６７０は導通し、キャパシタ６２０
の第２の端子をキャパシタ６６０の第１の端子に接続し
ている。この接続により、点Ｄ（増幅器６８０への入
力）に現れる電圧は、 〔Ｖth2 ＋｛Ｖth＋（ＶR1−Ｖin）−ＶR2〕 になる。ＶR2は、Ｖth＋ｋ* ＬＳＢ（ｋ* ＬＳＢは比較
される最も精な電圧）に等しく、したがって上式は、 Ｖth2 ＋（ＶR1−Ｖin−ｋ* ＬＳＢ） になる。また、増幅器６８０及び７００の入力端子は、
それらの自己バイアスレベルにセットされているから、
値 ＶR1−Ｖin−ｋ* ＬＳＢ だけが増幅される。ラッチング増幅器７１０の出力ＶO4
は、もし Ｖin＜ＶR1−ｋ* ＬＳＢ ならば、論理「１」になり、もし Ｖin＞ＶR1−ｋ* ＬＳＢ ならば、論理「０」になる。
【００１８】図１１のタイミング図は、半パイプライン
式Ａ／Ｄ変換の方法を示している。クロック２０００の
第１の期間に、アナログ入力信号が粗Ａ／Ｄ変換器２１
００によってサンプルされ（２１１０）、また第１の精
Ａ／Ｄ変換器２２００によってサンプルされる（２２１
０）。クロック２０００の第２の期間中に、粗Ａ／Ｄ変
換器２１００がサンプルされたアナログ入力信号と粗参
照電圧とを比較する（２１２０）。第１の精Ａ／Ｄ変換
器２２００がサンプルされたアナログ入力電圧を保持
（２２２０）している間に、適切な粗参照電圧が選択さ
れて第１の精Ａ／Ｄ変換器２２００に供給され、図９で
説明したように電圧をシフトさせる。クロック２０００
の第４の期間中に、サンプルされシフトされたアナログ
入力信号は第１の精Ａ／Ｄ変換器２２００によって比較
される（２２４０）。これらの粗及び精比較の結果２４
０５は、クロック２０００の第５の期間中に出力エンコ
ーダへ転送されて出力ディジタルコード２４１０に変換
され、データ出力２４００になる。出力ディジタルコー
ド２４１０は、クロック２０００の第６の期間中、有効
に保たれる。
【００１９】第２の比較サイクルは、クロック２０００
の第３の期間中の粗Ａ／Ｄ変換器２１００によるアナロ
グ入力信号のサンプリング２１３０と、第２の精Ａ／Ｄ
変換器２３００によるアナログ入力信号のサンプリング
２３１０から開始される。第２の粗比較２１４０及び第
２の精Ａ／Ｄ変換器２３００における第２の保持２３２
０はクロック２０００の第４の期間中に行われる。第２
の保持・シフトはクロック２０００の第５の期間中に行
われる。第２の変換の粗ディジタルデータ及び精ディジ
タルデータは出力ディジタルコード２（２４２０）に変
換されてクロック２０００の第７の期間中にデータ出力
２４００として出力され、クロック２０００の第８の期
間まで有効に保持される。最下位ビットのためのコード
を導出する方法を図１２に示す。粗参照電圧発生器（図
４の１００）は、ＶR1（ｎ）３０１０からＶR1（ｎ−
１）３０３０まで、それぞれが参照電圧の１つである増
分で、ＶRTとＶRB間にまたがっているものと見ることが
できる。精Ａ／Ｄ変換器（図４の４０１及び４０２）は
粗増分を精増分３０４０に分割する。
【００２０】もし、アナログ入力信号（Ｖin）３０２０
が、ＶR1（ｎ）３０１０とＶR1（ｎ−１）３０３０との
間の点にあれば、粗Ａ／Ｄ変換器（図４の４００）内の
ＶR1（ｎ）を参照電圧として受けているコンパレータは
論理「０」を発生し、ＶR1（ｎ−１）を参照電圧として
受けているコンパレータは論理「１」を発生する。スイ
ッチ選択論理回路（図４の３００）は、ＶR1（ｎ）を精
Ａ／Ｄ変換器（図４の４０１及び４０２）へ供給させ
る。精Ａ／Ｄ変換器（図４の４０１及び４０２）は、Ｖ
R1（ｎ）−Ｖin（３０５０）を導出し、この電圧を精コ
ンパレータ範囲３１５０へシフトさせる。電圧３１７０
の大きさはＶth３１６０に基づいている。参照電圧ＶR2
（ｋ）３１９０が精参照電圧発生器（図４の２００）か
ら導出される。使用可能なコード３１８０は出力エンコ
ーダ（図４の５００）内で導出される。
【００２１】以上に本発明を好ましい実施の形態に関し
て説明したが、当業者ならば本発明の思想及び範囲から
逸脱することなく形状及び細部に種々の変更を考案する
ことが可能であることを理解されたい。
【図面の簡単な説明】
【図１】従来の技術の並列またはフラッシュＡ／Ｄ変換
器の回路図である。
【図２】従来の技術の連続近似Ａ／Ｄ変換器の回路図で
ある。
【図３】従来の技術の２段階Ａ／Ｄ変換器の機能的ブロ
ック線図である。
【図４】本発明の好ましい実施形態の半パイプライン式
Ａ／Ｄ変換器の機能的ブロック線図である。
【図５】本発明の電圧コンパレータの回路図である。
【図６】本発明の別の電圧コンパレータの回路図であ
る。
【図７】Ａ／Ｄ変換のプロセスの第１段階における本発
明のコンパレータの動作を示す回路図である。
【図８】Ａ／Ｄ変換のプロセスの第２段階における本発
明のコンパレータの動作を示す回路図である。
【図９】Ａ／Ｄ変換のプロセスの第３段階における本発
明のコンパレータの動作を示す回路図である。
【図１０】Ａ／Ｄ変換のプロセスの第４段階における本
発明のコンパレータの動作を示す回路図である。
【図１１】本発明のＡ／Ｄ変換の方法の諸段階のタイミ
ング図である。
【図１２】本発明の精ディジタルコンパレータの分解能
を示す図である。
【符号の説明】
１００ 粗参照電圧発生器 １０１ 抵抗 １５０ アナログ入力電圧信号 ２００ 精参照電圧発生器 ３００ スイッチ選択論理回路 ３０１−３０４ スイッチ ４００ 粗Ａ／Ｄ変換器 ４０１，４０２ 精Ａ／Ｄ変換器 ４１０ 精コンパレータセル ４２５，４７５ 精ディジタルコード ４７５ 粗ディジタルコード ５００ 出力エンコーダ ５１０ 出力ディジタルコード ６００，６３０，６４０，６５０，６７０，６８５，６
９５，７５０ＭＯＳＦＥＴスイッチ ６２０，６６０，６９０ キャパシタ ６８０，７００，７１０，７４０ 増幅器 ７２０ 制御タイミング信号 ７３０ 増幅器
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１２月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項１４】 アナログ入力信号と、第１の参照電圧
及び第２の参照電圧とを比較して出力比較信号を生成す
る電圧比較手段において、 ａ）上記アナログ入力信号が印加される入力端子と、 ｂ）上記第１の参照電圧が印加される第１の参照端子
と、 ｃ）上記第２の参照電圧が印加される第２の参照端子
と、 ｄ）しきい値電圧源と、 ｅ）第１の電極板及び第２の電極板からなる第１のキャ
パシタと、 ｆ）上記入力端子を上記第１のキャパシタの第１の電極
板に選択的に結合する第１のスイッチと、 ｇ）上記第１の参照端子を上記第１のキャパシタの第１
の電極板に選択的に結合する第２のスイッチと、 ｈ）上記しきい値電圧源を上記第１のキャパシタの第２
の電極板に選択的に結合する第３のスイッチと、 ｉ）第１の電極板及び第２の電極板からなる第２のキャ
パシタと、 ｊ）上記第２の参照端子を上記第２のキャパシタの第１
の電極板に選択的に結合する第４のスイッチと、 ｋ）上記第１のキャパシタの第２の電極板を上記第２の
キャパシタの第１の電極板に選択的に結合する第５のス
イッチと、 ｌ）増幅器入力端子、増幅器出力端子、上記増幅器入力
端子に印加された信号を増幅し、上記増幅された信号を
上記増幅器出力端子に供給する増幅手段を含む増幅器手
段と、 ｍ）上記増幅器出力端子に接続されていて出力比較信号
を供給する比較出力端子と、を有することを特徴とする
電圧比較手段。
【請求項１５】 あるサンプル時間に、第１のスイッチ
が作動して上記アナログ入力信号を上記第１のキャパシ
タの第１の電極板に結合し、上記第３のスイッチが作動
して上記しきい値電圧源を上記第１のキャパシタの第２
の電極板に結合する請求項１４に記載の比較手段。
【請求項１６】 上記第１のキャパシタの上記第１の電
極板と第２の電極板との間の電圧は、上記アナログ入力
信号と上記しきい値電圧源との差である請求項１５に記
載の比較手段。
【請求項１７】 あるサンプル時間に、上記第４のスイ
ッチが作動して上記第２の参照電圧を上記第２のキャパ
シタの第１の電極板に結合する請求項１４に記載の比較
手段。
【請求項１８】 上記サンプル時間に、上記第２のキャ
パシタの第１の電極板と第２の電極板との間に発生する
電圧は、上記第２の参照電圧と上記第１の増幅器の自己
バイアス電圧との差である請求項１６に記載の比較手
段。
【請求項１９】 上記サンプル時間に、上記第２のスイ
ッチ及び第４のスイッチは不作動になって結合を行わな
い請求項１４に記載の比較手段。
【請求項２０】 上記サンプル時間に続くある保持時間
に、上記第１のスイッチは不作動になって上記アナログ
入力信号を上記第１のキャパシタの第１の電極板に結合
しない請求項１４に記載の比較手段。
【請求項２１】 上記保持時間に、上記第３のスイッチ
は不作動になって上記しきい値電圧源を上記第１のキャ
パシタの第２の電極板から切り離す請求項１４に記載の
比較手段。
【請求項２２】 上記保持時間に、上記第２のスイッチ
及び第４のスイッチは不作動になって結合を行わないま
まにされる請求項１４に記載の比較手段。
【請求項２３】 上記保持時間に、上記第５のスイッ
チ、第６のスイッチ、及び第７のスイッチは作動して結
合を行っているままにされる請求項１４に記載の比較手
段。
【請求項２４】 上記保持時間に続くある保持・シフト
時間に、上記第２のスイッチは上記第１の参照電圧を上
記第１のキャパシタの第１の電極板に結合する請求項１
４に記載の比較手段。
【請求項２５】 上記保持・シフト時間に、上記第１の
キャパシタの第２の電極板に発生する電圧は、第１の参
照電圧の大きさとアナログ入力信号の大きさ及び上記し
きい値電圧源の大きさとの差に、しきい値電圧の大きさ
を加算した大きさである請求項２４に記載の比較手段。
【請求項２６】 上記保持・シフト時間に、上記第１、
第３、及び第４のスイッチは不作動になって結合を行わ
ないままにされる請求項１４に記載の比較手段。
【請求項２７】 上記保持・シフト時間に続くある比較
時間に、上記第５のスイッチは不作動になって結合を行
わない請求項１４に記載の比較手段。
【請求項２８】 上記比較時間に、上記第４のスイッチ
が作動して上記第１のキャパシタの第２の電極板を上記
第２のキャパシタの第１の電極板に結合する請求項１４
に記載の比較手段。
【請求項２９】 上記増幅器入力端子に印加される電圧
は、上記増幅器手段の自己バイアス電圧の大きさと上記
しきい値電圧源の大きさの合計を上記第１の参照電圧の
大きさと上記アナログ入力信号との差に加算し、その結
果から上記第２の参照電圧の大きさを減算した大きさで
ある請求項１４に記載の比較手段。
【請求項３０】 上記第２の参照電圧の大きさは、上記
しきい値電圧源の大きさを、上記第１の電圧源からの電
圧の最小増分である比較電圧に加算した大きさに等しい
請求項２９に記載の比較手段。
【請求項３１】 ラッチング増幅器手段は、もしアナロ
グ入力信号の大きさが上記第１の参照電圧と上記比較電
圧の差より大きければ第１の状態となり、もしアナログ
入力信号の大きさが上記第１の参照電圧と上記比較電圧
の差より小さければ第２の状態となる請求項３０に記載
の比較手段。
【請求項３２】 連続アナログ入力信号を、その大きさ
を表す一連のディジタル出力コードに半パイプライン式
で変換する方法において、 ａ）第１の時間に、連続アナログ入力信号を第１のサン
プル及び第２のサンプルにサンプリングする段階と、 ｂ）第２の時間に、上記第１のサンプルを複数の粗参照
電圧と比較して粗温度計コードを形成する段階と、 ｃ）同時に、上記第２のサンプルを保持する段階と、 ｄ）第３の時間に、上記複数の粗参照電圧を選択してシ
フトさせる段階と、 ｅ）第４の時間に、上記複数の粗参照電圧の１つと複数
の精参照電圧との差と上記第２のサンプルを比較して精
温度計コードを形成する段階と、 ｆ）上記粗及び精温度計コードをエンコードしてディジ
タル出力コードの１つを形成する段階と、 ｇ）上記諸段階を連続的に繰り返して一連のディジタル
出力コードを形成する段階と、を有することを特徴とす
る方法。

Claims (46)

    【特許請求の範囲】
  1. 【請求項１】 連続アナログ入力信号を一連の第１及び
    第２のディジタル出力コードに変換する半パイプライン
    式アナログ・デジタル変換器において、 ａ）上記アナログ入力信号を粗ディジタルコードに変換
    する粗アナログ・デジタル変換器と、 ｂ）第１の複数の参照電圧を生成する粗参照電圧発生器
    と、 ｃ）第２の複数の参照電圧を生成する精参照電圧発生器
    と、 ｄ）第１の変換時間に、上記アナログ入力信号を第１の
    精ディジタルコードに変換する第１の精アナログ・デジ
    タル変換器と、 ｅ）第２の変換時間に、上記アナログ入力信号を第２の
    精ディジタルコードに変換する第２の精アナログ・デジ
    タル変換器と、 ｆ）上記第１の複数の参照電圧の１つを上記第１及び第
    ２の精アナログ・デジタル変換器に選択的に印加する粗
    範囲選択スイッチング手段と、 ｇ）上記第１の変換時間に、上記粗ディジタルコード及
    び上記第１の精ディジタルコードを第１のディジタル出
    力コードに、また上記第２の変換時間に、上記粗ディジ
    タルコード及び上記第２の精ディジタルコードを上記第
    ２のディジタル出力コードにエンコードする出力エンコ
    ーディング手段と、を備えていることを特徴とするアナ
    ログ・デジタル変換器。
  2. 【請求項２】 上記第１の変換時間及び第２の変換時間
    は、時間的に交互する請求項１に記載の変換器。
  3. 【請求項３】 上記一連のディジタル出力コードの各デ
    ィジタル出力コードは、複数の最上位ビット及び複数の
    最下位ビットからなる２進数である請求項１に記載の変
    換器。
  4. 【請求項４】 上記粗ディジタルコードは、上記最上位
    ビットを決定する請求項３に記載の変換器。
  5. 【請求項５】 上記第１及び第２の精ディジタルコード
    は、上記最下位ビットを決定する請求項３に記載の変換
    器。
  6. 【請求項６】 上記粗参照電圧発生器は、 ａ）第１の参照電圧源と、 ｂ）上記第１の参照電圧源に結合されている最初の抵抗
    と、 ｃ）第１の参照電圧源と、 ｄ）上記第２の参照電圧源に結合されている最後の抵抗
    と、 ｅ）上記最初の抵抗と最後の抵抗との間に直列に接続さ
    れている第１の複数の抵抗と、を有する請求項１に記載
    の変換器。
  7. 【請求項７】 上記最初の抵抗、上記第１の複数の直列
    接続された抵抗、及び上記最後の抵抗は、上記第１の複
    数の直列接続された抵抗の各接合点に電圧を発生させる
    請求項６に記載の変換器。
  8. 【請求項８】 上記第１の複数の直列接続された抵抗の
    各接合点に発生する各電圧は、上記第１の複数の参照電
    圧の１つである請求項７に記載の変換器。
  9. 【請求項９】 上記精参照電圧発生器は、上記最後の抵
    抗、上記複数の直列接続された抵抗、及び上記第２の参
    照電圧源の接続の間で、上記複数の直列接続された抵抗
    の１つに並列に接続される請求項１に記載の変換器。
  10. 【請求項１０】 上記精参照電圧発生器は、第２の複数
    の直列接続された抵抗からなる請求項１に記載の変換
    器。
  11. 【請求項１１】 上記第２の複数の直列接続された抵抗
    の各接合点に発生する電圧は、上記第２の複数の参照電
    圧の１つである請求項１０に記載の変換器。
  12. 【請求項１２】 上記第１及び第２の各精アナログ・デ
    ジタル変換器は、 ａ）上記アナログ入力信号が印加される比較入力端子、
    上記第１の複数の参照電圧の１つが印加される第１の参
    照端子、上記第２の複数の参照電圧の１つが印加される
    第２の参照端子、比較出力信号を出力する比較出力端
    子、及び比較出力信号を生成する電圧コンパレータ手段
    を各々が有している複数の電圧コンパレータと、 ｂ）上記複数の電圧コンパレータからの比較出力信号を
    上記精ディジタルコードに変換するエンコーディング手
    段と、を有する請求項１記載の変換器。
  13. 【請求項１３】 上記比較出力信号は、もし比較入力端
    子上の電圧が上記第１及び第２の参照端子上の電圧の差
    よりも大きければ第１の状態になり、もし比較入力端子
    上の電圧が上記第１及び第２の参照端子上の電圧の差よ
    りも小さければ第２の状態になる請求項１２に記載の変
    換器。
  14. 【請求項１４】 上記第１の変換時間及び第２の変換時
    間は交互に繰り返され、上記連続アナログ入力信号の上
    記一連のディジタル出力コードへの変換が遂行される請
    求項１に記載の変換器。
  15. 【請求項１５】 アナログ入力信号と、第１の参照電圧
    及び第２の参照電圧とを比較して出力比較信号を生成す
    る電圧比較手段において、 ａ）上記アナログ入力信号が印加される入力端子と、 ｂ）上記第１の参照電圧が印加される第１の参照端子
    と、 ｃ）上記第２の参照電圧が印加される第２の参照端子
    と、 ｄ）しきい値電圧源と、 ｅ）第１の電極板及び第２の電極板からなる第１のキャ
    パシタと、 ｆ）上記入力端子を上記第１のキャパシタの第１の電極
    板に選択的に結合する第１のスイッチと、 ｇ）上記第１の参照端子を上記第１のキャパシタの第１
    の電極板に選択的に結合する第２のスイッチと、 ｈ）上記しきい値電圧源を上記第１のキャパシタの第２
    の電極板に選択的に結合する第３のスイッチと、 ｉ）第１の電極板及び第２の電極板からなる第２のキャ
    パシタと、 ｊ）上記第２の参照端子を上記第２のキャパシタの第１
    の電極板に選択的に結合する第４のスイッチと、 ｋ）上記第１のキャパシタの第２の電極板を上記第２の
    キャパシタの第１の電極板に選択的に結合する第５のス
    イッチと、 ｌ）増幅器入力端子、増幅器出力端子、上記増幅器入力
    端子に印加された信号を増幅し、上記増幅された信号を
    上記増幅器出力端子に供給する増幅手段を含む増幅器手
    段と、 ｍ）上記増幅器出力端子に接続されていて出力比較信号
    を供給する比較出力端子と、を有することを特徴とする
    電圧比較手段。
  16. 【請求項１６】 あるサンプル時間に、第１のスイッチ
    が作動して上記アナログ入力信号を上記第１のキャパシ
    タの第１の電極板に結合し、上記第３のスイッチが作動
    して上記しきい値電圧源を上記第１のキャパシタの第２
    の電極板に結合する請求項１５に記載の比較手段。
  17. 【請求項１７】 上記第１のキャパシタの上記第１の電
    極板と第２の電極板との間の電圧は、上記アナログ入力
    信号と上記しきい値電圧源との差である請求項１６に記
    載の比較手段。
  18. 【請求項１８】 あるサンプル時間に、上記第４のスイ
    ッチが作動して上記第２の参照電圧を上記第２のキャパ
    シタの第１の電極板に結合する請求項１５に記載の比較
    手段。
  19. 【請求項１９】 上記サンプル時間に、上記第２のキャ
    パシタの第１の電極板と第２の電極板との間に発生する
    電圧は、上記第２の参照電圧と上記第１の増幅器の自己
    バイアス電圧との差である請求項１８に記載の比較手
    段。
  20. 【請求項２０】 上記サンプル時間に、上記第２のスイ
    ッチ及び第４のスイッチは不作動になって結合を行わな
    い請求項１５に記載の比較手段。
  21. 【請求項２１】 上記サンプル時間に続くある保持時間
    に、上記第１のスイッチは不作動になって上記アナログ
    入力信号を上記第１のキャパシタの第１の電極板に結合
    しない請求項１５に記載の比較手段。
  22. 【請求項２２】 上記保持時間に、上記第３のスイッチ
    は不作動になって上記しきい値電圧源を上記第１のキャ
    パシタの第２の電極板から切り離す請求項１５に記載の
    比較手段。
  23. 【請求項２３】 上記保持時間に、上記第２のスイッチ
    及び第４のスイッチは不作動になって結合を行わないま
    まにされる請求項１５に記載の比較手段。
  24. 【請求項２４】 上記保持時間に、上記第５のスイッ
    チ、第６のスイッチ、及び第７のスイッチは作動して結
    合を行っているままにされる請求項１５に記載の比較手
    段。
  25. 【請求項２５】 上記保持時間に続くある保持・シフト
    時間に、上記第２のスイッチは上記第１の参照電圧を上
    記第１のキャパシタの第１の電極板に結合する請求項１
    ５に記載の比較手段。
  26. 【請求項２６】 上記保持・シフト時間に、上記第１の
    キャパシタの第２の電極板に発生する電圧は、第１の参
    照電圧の大きさとアナログ入力信号の大きさ及び上記し
    きい値電圧源の大きさとの差に、しきい値電圧の大きさ
    を加算した大きさである請求項２５に記載の比較手段。
  27. 【請求項２７】 上記保持・シフト時間に、上記第１、
    第３、及び第４のスイッチは不作動になって結合を行わ
    ないままにされる請求項１５に記載の比較手段。
  28. 【請求項２８】 上記保持・シフト時間に続くある比較
    時間に、上記第５のスイッチは不作動になって結合を行
    わない請求項１５に記載の比較手段。
  29. 【請求項２９】 上記比較時間に、上記第４のスイッチ
    が作動して上記第１のキャパシタの第２の電極板を上記
    第２のキャパシタの第１の電極板に結合する請求項１５
    に記載の比較手段。
  30. 【請求項３０】 上記増幅器入力端子に印加される電圧
    は、上記増幅器手段の自己バイアス電圧の大きさと上記
    しきい値電圧源の大きさの合計を上記第１の参照電圧の
    大きさと上記アナログ入力信号との差に加算し、その結
    果から上記第２の参照電圧の大きさを減算した大きさで
    ある請求項１５に記載の比較手段。
  31. 【請求項３１】 上記第２の参照電圧の大きさは、上記
    しきい値電圧源の大きさを、上記第１の電圧源からの電
    圧の最小増分である比較電圧に加算した大きさに等しい
    請求項３０に記載の比較手段。
  32. 【請求項３２】 ラッチング増幅器手段は、もしアナロ
    グ入力信号の大きさが上記第１の参照電圧と上記比較電
    圧の差より大きければ第１の状態となり、もしアナログ
    入力信号の大きさが上記第１の参照電圧と上記比較電圧
    の差より小さければ第２の状態となる請求項３１に記載
    の比較手段。
  33. 【請求項３３】 連続アナログ入力信号を、その大きさ
    を表す一連のディジタル出力コードに半パイプライン式
    で変換する方法において、 ａ）第１の時間に、連続アナログ入力信号を第１のサン
    プル及び第２のサンプルにサンプリングする段階と、 ｂ）第２の時間に、上記第１のサンプルを複数の粗参照
    電圧と比較して粗温度計コードを形成する段階と、 ｃ）同時に、上記第２のサンプルを保持する段階と、 ｄ）第３の時間に、上記複数の粗参照電圧を選択してシ
    フトさせる段階と、 ｅ）第４の時間に、上記複数の粗参照電圧の１つと複数
    の精参照電圧との差と上記第２のサンプルを比較して精
    温度計コードを形成する段階と、 ｆ）上記粗及び精温度計コードをエンコードしてディジ
    タル出力コードの１つを形成する段階と、 ｇ）上記諸段階を連続的に繰り返して一連のディジタル
    出力コードを形成する段階と、を有することを特徴とす
    る方法。
  34. 【請求項３４】 上記一連のディジタル出力コードの各
    ディジタル出力コードは、複数の最上位ビット及び複数
    の最下位ビットからなる２進数である請求項３３に記載
    の方法。
  35. 【請求項３５】 上記粗温度計コードは、上記最上位ビ
    ットを決定する請求項３３に記載の方法。
  36. 【請求項３６】 上記精温度計コードは、上記最下位ビ
    ットを決定する請求項３３に記載の方法。
  37. 【請求項３７】 上記粗参照電圧は粗参照電圧発生器に
    よって生成され、上記粗参照電圧発生器は、 ａ）第１の参照電圧源と、 ｂ）上記第１の参照電圧源に結合されている最初の抵抗
    と、 ｃ）第２の参照電圧源と、 ｄ）上記第２の参照電圧源に結合されている最後の抵抗
    と、 ｅ）上記最初の抵抗と最後の抵抗との間に直列に接続さ
    れている第１の複数の抵抗と、を有する請求項３３に記
    載の方法。
  38. 【請求項３８】 上記最初の抵抗、上記第１の複数の直
    列接続された抵抗、及び上記最後の抵抗は、上記第１の
    複数の直列接続された抵抗の各接合点に電圧を発生させ
    る請求項３７に記載の方法。
  39. 【請求項３９】 上記第１の複数の直列接続された抵抗
    の各接合点に発生する各電圧は、上記粗参照電圧の１つ
    である請求項３８に記載の方法。
  40. 【請求項４０】 上記複数の精参照電圧は精参照電圧発
    生器によって生成され、上記精参照電圧発生器は、上記
    最後の抵抗、上記複数の直列接続された抵抗、及び上記
    第２の参照電圧源の接続の間で、上記複数の直列接続さ
    れた抵抗の１つに並列に接続される請求項３７に記載の
    方法。
  41. 【請求項４１】 上記精参照電圧発生器は、第２の複数
    の直列接続された抵抗からなる請求項３３に記載の方
    法。
  42. 【請求項４２】 上記第２の複数の直列接続された抵抗
    の各接合点に発生する電圧は、上記精参照電圧の１つで
    ある請求項４１に記載の方法。
  43. 【請求項４３】 上記第１のサンプルの比較は、上記第
    １のアナログ・デジタル変換器において遂行される請求
    項３３に記載の方法。
  44. 【請求項４４】 上記第２のサンプルの比較は第２のア
    ナログ・デジタル変換器において遂行され、上記第２の
    アナログ・デジタル変換器は、 ａ）上記アナログ入力信号が印加される比較入力端子、
    上記第１の複数の参照電圧の１つが印加される第１の参
    照端子、上記第２の複数の参照電圧の１つが印加される
    第２の参照端子、比較出力信号を出力する比較出力端
    子、及び比較出力信号を生成する電圧コンパレータ手段
    を各々が有している複数の電圧コンパレータと、 ｂ）上記複数の電圧コンパレータからの比較出力信号を
    上記精ディジタルコードに変換するエンコーディング手
    段と、を有する請求項３３記載の方法。
  45. 【請求項４５】 上記出力信号は、もし比較入力端子上
    の電圧が上記第１及び第２の参照端子上の電圧の差より
    も大きければ第１の状態になり、もし比較入力端子上の
    電圧が上記第１及び第２の参照端子上の電圧の差よりも
    小さければ第２の状態になる請求項４４に記載の方法。
  46. 【請求項４６】 上記方法の諸段階が完了するまでに、
    繰り返しを開始することができる請求項３３に記載の方
    法。
JP8238144A 1996-03-06 1996-09-09 半パイプライン式アナログ・デジタル変換器 Pending JPH09261056A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/611,589 US5682163A (en) 1996-03-06 1996-03-06 Semi-pipelined analog-to-digital converter
TW85103572A TW293204B (en) 1996-03-22 1996-03-22 A like-series analog digital converter
TW85103572 1996-03-22

Publications (1)

Publication Number Publication Date
JPH09261056A true JPH09261056A (ja) 1997-10-03

Family

ID=26666399

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8238144A Pending JPH09261056A (ja) 1996-03-06 1996-09-09 半パイプライン式アナログ・デジタル変換器

Country Status (2)

Country Link
US (1) US5682163A (ja)
JP (1) JPH09261056A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9696213B2 (en) 2013-09-11 2017-07-04 Kabushiki Kaisha Toshiba Temperature sensor with successive AD conversion with selective comparisons

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861829A (en) 1997-04-28 1999-01-19 Marvell Technology Group, Ltd. High-speed, low power, medium resolution analog-to-digital converter and method of stabilization
JP3920443B2 (ja) * 1998-02-27 2007-05-30 株式会社ルネサステクノロジ Ａ／ｄ変換回路
US5973632A (en) * 1998-03-03 1999-10-26 Powerchip Semiconductor Corp. Sub-range flash analog-to-digital converter
JP3887489B2 (ja) * 1998-06-16 2007-02-28 富士通株式会社 基準電圧発生回路
US6177899B1 (en) * 1998-07-29 2001-01-23 Etrend Electronics, Inc. Analog-to-digital converter having multiple reference voltage comparators and boundary voltage error correction
US6617993B1 (en) * 1999-10-08 2003-09-09 Agere Systems Inc. Analog to digital converter using asynchronously swept thermometer codes
US7190298B2 (en) * 2002-05-24 2007-03-13 Broadcom Corporation Resistor ladder interpolation for subranging ADC
US7271755B2 (en) * 2002-05-24 2007-09-18 Broadcom Corporation Resistor ladder interpolation for PGA and DAC
DE602004005570D1 (de) * 2003-01-17 2007-05-10 Koninkl Philips Electronics Nv Analog/digital-umsetzungsanordnung, verfahren zur analog/digital-umsetzung und signalverarbeitungssystem, worin die umsetzungsanordnung angewandt wird
US7061422B1 (en) * 2005-08-24 2006-06-13 Faraday Technology Corp. Analog-to-digital converting device
US7541962B2 (en) * 2006-01-18 2009-06-02 Marvell World Trade Ltd. Pipelined analog-to-digital converters
US8547257B2 (en) * 2011-10-26 2013-10-01 Texas Instruments Incorporated Digital error correction in an analog-to-digital converter

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4733217A (en) * 1986-05-08 1988-03-22 Rca Corporation Subranging analog to digital converter
JPH01191520A (ja) * 1988-01-27 1989-08-01 Sony Corp Ａｄ変換回路
US5043732A (en) * 1989-09-26 1991-08-27 Analog Devices, Inc. Analog-to-digital converter employing a pipeline multi-stage architecture
JP3107231B2 (ja) * 1991-02-22 2000-11-06 ソニー株式会社 アナログデイジタル変換回路
JPH0595285A (ja) * 1991-10-03 1993-04-16 Mitsubishi Electric Corp 電圧比較器
US5369309A (en) * 1991-10-30 1994-11-29 Harris Corporation Analog-to-digital converter and method of fabrication
US5353027A (en) * 1991-11-01 1994-10-04 U.S. Philips Corporation Multistep analog-to-digital converter with error correction
SE500357C2 (sv) * 1992-01-31 1994-06-06 Silicon Construction Sweden Ab Arrangemang för analog/digital-omvandling
JPH05347561A (ja) * 1992-03-11 1993-12-27 Mitsubishi Electric Corp Ａ／ｄ変換器
GB9205727D0 (en) * 1992-03-16 1992-04-29 Sarnoff David Res Center Averaging,flash analog to digital converter
JP2995599B2 (ja) * 1992-09-09 1999-12-27 セイコーインスツルメンツ株式会社 アナログデジタル変換方法
US5387914A (en) * 1993-02-22 1995-02-07 Analog Devices, Incorporated Correction range technique for multi-range A/D converter
US5389929A (en) * 1994-02-03 1995-02-14 Raytheon Company Two-step subranging analog-to-digital converter

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9696213B2 (en) 2013-09-11 2017-07-04 Kabushiki Kaisha Toshiba Temperature sensor with successive AD conversion with selective comparisons

Also Published As

Publication number Publication date
US5682163A (en) 1997-10-28

Similar Documents

Publication Publication Date Title
US5675340A (en) Charge-redistribution analog-to-digital converter with reduced comparator-hysteresis effects
JPH05218868A (ja) 多段型ａｄ変換器
JP4897047B2 (ja) 非同期電流モード循環比較を使用するアナログ／ディジタル変換
US10868557B2 (en) Analog to digital converter with current steering stage
JPH09261056A (ja) 半パイプライン式アナログ・デジタル変換器
US6229472B1 (en) A/D converter
US9467161B1 (en) Low-power, high-speed successive approximation register analog-to-digital converter and conversion method using the same
US5581255A (en) Embedded subranging analog to digital converter
US4849759A (en) Analogue to digital converter
CN113114257B (zh) 次高位超前逐次逼近模数转换器及控制方法
CN112688688B (zh) 基于分区式与逐次逼近寄存器辅助的流水线模数转换器
US5726653A (en) Tri-step analog-to-digital converter
US7161521B2 (en) Multi-stage analog to digital converter architecture
JP2762969B2 (ja) 抵抗ストリング型ｄ／ａ変換器、および直並列型ａ／ｄ変換器
US6504500B1 (en) A/D converter and A/D converting method
US6288662B1 (en) A/D converter circuit having ladder resistor network with alternating first and second resistors of different resistance values
US5455583A (en) Combined conventional/neural network analog to digital converter
US6700523B2 (en) Analog to digital converter selecting reference voltages in accordance with feedback from prior stages
EP1079528A1 (en) Current mode asynchronous decision A/D converter
JP2705585B2 (ja) 直並列型アナログ／ディジタル変換器
US6259393B1 (en) Semiconductor integrated circuit and driving method using comparator feedback loop to switch subtraction bypass circuit
US20230188152A1 (en) Analog-to-digital conversion circuit and method having quick tracking mechanism
US10326467B1 (en) Analog-to-digital converter
CN111327322A (zh) 连续逼近式模数转化器及其操作方法
Zhang et al. A 10-Bit Fully-Predictive ADC with Code-Recombination Algorithm in Transducing Sensor Node Signals