JPH0795089A - エンコーダー及びａ／ｄコンバーター - Google Patents
エンコーダー及びａ／ｄコンバーターInfo
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- JPH0795089A JPH0795089A JP6147936A JP14793694A JPH0795089A JP H0795089 A JPH0795089 A JP H0795089A JP 6147936 A JP6147936 A JP 6147936A JP 14793694 A JP14793694 A JP 14793694A JP H0795089 A JPH0795089 A JP H0795089A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/16—Conversion to or from unit-distance codes, e.g. Gray code, reflected binary code
- H03M7/165—Conversion to or from thermometric code
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 温度計型又は循環型の信号を変換する際、単
純判定エラーを自動的に補正できるエンコーダーを提供
する。 【構成】 ｎ個のエクスクルーシブオアゲートの組(10)
と、ｎ行と複数の列の対とのコード化マトリクスを含
む。列の対には二進信号の１つのビットの差分出力が得
られる。マトリクスの行／列結合はトランジスタ(T) が
行う。本発明においては、０次の擬似列の対(13-14) が
行の桁に関する循環シフトを用いることを除いて１次の
列の対(15-16) の結合と同様に行に結合される（０次の
擬似列のｉ桁の行が１次の列の(i modulo n)+1桁の行に
結合される）。付加的エクスクルーシブオアゲート(35)
の入力に、０次の擬似列の対の出力の論理信号〔Bo* 〕
と、１次の列の対の出力の論理信号〔B1〕とが入力さ
れ、出力に０次のビット〔Bo〕が得られる。
純判定エラーを自動的に補正できるエンコーダーを提供
する。 【構成】 ｎ個のエクスクルーシブオアゲートの組(10)
と、ｎ行と複数の列の対とのコード化マトリクスを含
む。列の対には二進信号の１つのビットの差分出力が得
られる。マトリクスの行／列結合はトランジスタ(T) が
行う。本発明においては、０次の擬似列の対(13-14) が
行の桁に関する循環シフトを用いることを除いて１次の
列の対(15-16) の結合と同様に行に結合される（０次の
擬似列のｉ桁の行が１次の列の(i modulo n)+1桁の行に
結合される）。付加的エクスクルーシブオアゲート(35)
の入力に、０次の擬似列の対の出力の論理信号〔Bo* 〕
と、１次の列の対の出力の論理信号〔B1〕とが入力さ
れ、出力に０次のビット〔Bo〕が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、温度計型又は循環型の
コードとして定められたディジタル入力信号の各ビット
が入力に印加されこれにより二進コード化出力信号が得
られるように変換するためのエンコーダーであって、２
入力と１出力を有しそれぞれの入力が隣の桁のゲートの
入力及びエンコーダーの入力に接続されたｎ個のエクス
クルーシブオアゲートの組を含み、入力にｎ行のコード
化マトリクスを含み、出力に複数の列の対を含み、ｎ個
の連続する行のそれぞれが連続するエクスクルーシブオ
アゲートの１つの出力に接続され、列のそれぞれが電流
源を介して基準電圧端子に接続され、一対の列は二進出
力信号の１つのビットに対する差分出力を出力し、該コ
ード化マトリクスにおいては必要なときにベースは特定
の行に接続されエミッタは特定の列に接続されコレクタ
は電圧供給端子に接続されるトランジスタによって特定
の行と特定の列との間のアクティブ結合が行われるエン
コーダーに関するものである。
コードとして定められたディジタル入力信号の各ビット
が入力に印加されこれにより二進コード化出力信号が得
られるように変換するためのエンコーダーであって、２
入力と１出力を有しそれぞれの入力が隣の桁のゲートの
入力及びエンコーダーの入力に接続されたｎ個のエクス
クルーシブオアゲートの組を含み、入力にｎ行のコード
化マトリクスを含み、出力に複数の列の対を含み、ｎ個
の連続する行のそれぞれが連続するエクスクルーシブオ
アゲートの１つの出力に接続され、列のそれぞれが電流
源を介して基準電圧端子に接続され、一対の列は二進出
力信号の１つのビットに対する差分出力を出力し、該コ
ード化マトリクスにおいては必要なときにベースは特定
の行に接続されエミッタは特定の列に接続されコレクタ
は電圧供給端子に接続されるトランジスタによって特定
の行と特定の列との間のアクティブ結合が行われるエン
コーダーに関するものである。
【０００２】
【従来の技術】このようなエンコーダーは文献「８ビッ
ト１００ＭＨｚ全ナイキストＡ／Ｄコンバーター」（"8
bit 100MHz full-Nyquist A/D Converter", IEEE Jour
nal, Solid-State Circuit, Vol.23, No.6,1988 年12
月,1334-1344頁）により既知である。バイポーラー技術
によって製作されたこのエンコーダーについての記述
は、この文献の特に図７と図１３に記載されている。
ト１００ＭＨｚ全ナイキストＡ／Ｄコンバーター」（"8
bit 100MHz full-Nyquist A/D Converter", IEEE Jour
nal, Solid-State Circuit, Vol.23, No.6,1988 年12
月,1334-1344頁）により既知である。バイポーラー技術
によって製作されたこのエンコーダーについての記述
は、この文献の特に図７と図１３に記載されている。
【０００３】前記の型の二進エンコーダーの主な用途
は、アナログ／ディジタルコンバーターである。この用
途については、良く知られた技術的課題がエクスクルー
シブオアゲートの組の出力における論理判定エラーの存
在によって提起されている。
は、アナログ／ディジタルコンバーターである。この用
途については、良く知られた技術的課題がエクスクルー
シブオアゲートの組の出力における論理判定エラーの存
在によって提起されている。
【０００４】アナログ信号の値の測定において、通常は
抵抗の大きさとして記録される電圧の比較によって、連
続ビットが連続して並んでいるビット１の１つの群と連
続して並んでいるビット０の残りの群との間の１つの遷
移を含む温度計型ディジタル信号を供給する。エクスク
ルーシブオアゲートの組の出力においては、従って１の
１つの出力が正規のものとして記録される。
抵抗の大きさとして記録される電圧の比較によって、連
続ビットが連続して並んでいるビット１の１つの群と連
続して並んでいるビット０の残りの群との間の１つの遷
移を含む温度計型ディジタル信号を供給する。エクスク
ルーシブオアゲートの組の出力においては、従って１の
１つの出力が正規のものとして記録される。
【０００５】若干の不完全性のために、コンバーターの
製作においては、特に測定されるアナログ信号の周波数
が高くなったとき判定エラーが観測される。判定エラー
はここでは以後単純エラーと呼ぶが、これは、或る瞬間
に観測され、(1....1),0,1,0(0....0)遷移を含む温度計
型信号のビットからなっている。
製作においては、特に測定されるアナログ信号の周波数
が高くなったとき判定エラーが観測される。判定エラー
はここでは以後単純エラーと呼ぶが、これは、或る瞬間
に観測され、(1....1),0,1,0(0....0)遷移を含む温度計
型信号のビットからなっている。
【０００６】従って、エクスクルーシブオアの組はこの
場合、１つではなく３つの連続桁の出力が１の信号にな
る。ゲートの組から３を超える連続した１の出力が行わ
れるというもっと深刻なエラーも起こり得るが、それら
はいわゆる単純エラーに比べて極めて稀にしか起きず、
コンバーターの注意深い製作によって防ぎ得るものであ
る。
場合、１つではなく３つの連続桁の出力が１の信号にな
る。ゲートの組から３を超える連続した１の出力が行わ
れるというもっと深刻なエラーも起こり得るが、それら
はいわゆる単純エラーに比べて極めて稀にしか起きず、
コンバーターの注意深い製作によって防ぎ得るものであ
る。
【０００７】
【発明が解決しようとする課題】本発明の目的は、特別
に設計され、単純判定エラーを確実に迅速に自動的に補
正することができるエンコーダーを提供することにあ
る。
に設計され、単純判定エラーを確実に迅速に自動的に補
正することができるエンコーダーを提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明のエンコーダー
は、前記のような型のエンコーダーにおいて、前記のコ
ード化マトリクスがそれぞれいわゆる０次の擬似列と０
次の相補的擬似列との対を含み、該マトリクスの行／列
の結合はそれぞれ１次の列の対の行／列の結合から循環
的なシフトによって導出され、即ち０次の擬似列のｉ桁
の行に対して１次の列の（ｉ modulo ｎ）＋１桁の行の
それと同一の結合が適用され、同様に０次の相補的擬似
列のｉ桁の行に対して１次の相補的列の（ｉ modulo
ｎ）＋１桁の行のそれと同一の結合が適用され、更に、
エンコーダーが付加的なエクスクルーシブオアゲートを
含み、このエクスクルーシブオアゲートの一方の入力は
０次の擬似列の対からの出力に対応する論理信号を受信
し、他方の入力は１次の列の対の出力に対応する論理信
号を受信し、この付加的エクスクルーシブオアゲートが
二進出力信号の０次のビットを出力するエンコーダーで
ある。
は、前記のような型のエンコーダーにおいて、前記のコ
ード化マトリクスがそれぞれいわゆる０次の擬似列と０
次の相補的擬似列との対を含み、該マトリクスの行／列
の結合はそれぞれ１次の列の対の行／列の結合から循環
的なシフトによって導出され、即ち０次の擬似列のｉ桁
の行に対して１次の列の（ｉ modulo ｎ）＋１桁の行の
それと同一の結合が適用され、同様に０次の相補的擬似
列のｉ桁の行に対して１次の相補的列の（ｉ modulo
ｎ）＋１桁の行のそれと同一の結合が適用され、更に、
エンコーダーが付加的なエクスクルーシブオアゲートを
含み、このエクスクルーシブオアゲートの一方の入力は
０次の擬似列の対からの出力に対応する論理信号を受信
し、他方の入力は１次の列の対の出力に対応する論理信
号を受信し、この付加的エクスクルーシブオアゲートが
二進出力信号の０次のビットを出力するエンコーダーで
ある。
【０００９】詳細な解析を通して、単純判定エラーが、
二進出力信号のゼロより大きい次数のビットに関して、
コード化マトリクスの列の対に差分信号を出力すること
が明かである。この差分信号は、振幅は減少するが論理
的には正しい。
二進出力信号のゼロより大きい次数のビットに関して、
コード化マトリクスの列の対に差分信号を出力すること
が明かである。この差分信号は、振幅は減少するが論理
的には正しい。
【００１０】本発明は、二進出力信号の０次のビットの
コード化の特別な構造を実現する。この構造は単純判定
エラーが存在する場合、振幅が減少したとしても、０次
の擬似列の対によって出力される信号が論理的に意味を
持つ。しかしながら、０次の擬似列の対は直接０次の二
進出力信号を出力するのではなく、付加的なエクスクル
ーシブオアゲートを通して１次の列の対からの信号と結
合されたディジタル信号として出力する。
コード化の特別な構造を実現する。この構造は単純判定
エラーが存在する場合、振幅が減少したとしても、０次
の擬似列の対によって出力される信号が論理的に意味を
持つ。しかしながら、０次の擬似列の対は直接０次の二
進出力信号を出力するのではなく、付加的なエクスクル
ーシブオアゲートを通して１次の列の対からの信号と結
合されたディジタル信号として出力する。
【００１１】従って、本発明は単純判定エラーの自動補
正を可能にする。本発明の好ましい実施例によれば、エ
クスクルーシブオアゲートの組の出力に単純判定エラー
が存在するとき、コード化マトリクスの列の対の各々
に、それらの出力における信号レベルを予め定められた
２つの論理レベルにするに充分な利得を有する差分増幅
器が接続されている。
正を可能にする。本発明の好ましい実施例によれば、エ
クスクルーシブオアゲートの組の出力に単純判定エラー
が存在するとき、コード化マトリクスの列の対の各々
に、それらの出力における信号レベルを予め定められた
２つの論理レベルにするに充分な利得を有する差分増幅
器が接続されている。
【００１２】判定エラーが存在するとき信号レベルが標
準値に上がり、これが増幅器の出力に現れる。エラーの
場合、増幅器の入力に印加される差分信号は小さく１８
ｍＶのオーダーである。本発明の実施例の１つのモード
に基づいてマトリクス自身をコード化する中でこれを上
げるためには、コード化マトリクスにおいて、行／列ア
クティブ結合を生成する各トランジスタにエミッタ抵抗
器が設けられ、該エミッタ抵抗器の抵抗値は、エクスク
ルーシブオアゲートの出力に単純判定エラーが存在する
ときに列の１つの対から出力される差分電圧レベルが、
エラーのないときに生成される差分電圧レベルと同等に
なるように選択される。
準値に上がり、これが増幅器の出力に現れる。エラーの
場合、増幅器の入力に印加される差分信号は小さく１８
ｍＶのオーダーである。本発明の実施例の１つのモード
に基づいてマトリクス自身をコード化する中でこれを上
げるためには、コード化マトリクスにおいて、行／列ア
クティブ結合を生成する各トランジスタにエミッタ抵抗
器が設けられ、該エミッタ抵抗器の抵抗値は、エクスク
ルーシブオアゲートの出力に単純判定エラーが存在する
ときに列の１つの対から出力される差分電圧レベルが、
エラーのないときに生成される差分電圧レベルと同等に
なるように選択される。
【００１３】この装置を用いた場合、エラーなしの差分
電圧レベルは、トランジスタがエミッタ抵抗を具えてい
ないコード化マトリクスと比較するとまだ小さい。従っ
てエミッタ抵抗の値の選択による調整が望ましい。列の
対の出力における差分電圧レベルが判定エラーの存在に
下で、エラーのない状態で得られるそれと同等になるな
らば、コード化マトリクスの列の出力増幅器は単純化で
き、エンコーダーの動作が改善される。
電圧レベルは、トランジスタがエミッタ抵抗を具えてい
ないコード化マトリクスと比較するとまだ小さい。従っ
てエミッタ抵抗の値の選択による調整が望ましい。列の
対の出力における差分電圧レベルが判定エラーの存在に
下で、エラーのない状態で得られるそれと同等になるな
らば、コード化マトリクスの列の出力増幅器は単純化で
き、エンコーダーの動作が改善される。
【００１４】本発明は更に前記のようなエンコーダーを
含むアナログ／ディジタルコンバーターに関する。次
に、図面を用いて実施例を説明する。本発明はこの実施
例に限定されるものではなく、実施例は本発明の趣旨を
明確にするものである。
含むアナログ／ディジタルコンバーターに関する。次
に、図面を用いて実施例を説明する。本発明はこの実施
例に限定されるものではなく、実施例は本発明の趣旨を
明確にするものである。
【００１５】図１は、本発明のエンコーダーを示す。ｎ
個のエクスクルーシブオアゲート10の組、即ち連続桁の
各ゲートX1, X2,...Xi,...Xnは２つの入力と１つの出力
を有する。各ゲートXiの入力はゲートXi-1の入力及びエ
ンコーダーの入力Ji-1に接続されている。ゲートXiの他
の入力はゲートXi+1の入力及びエンコーダーの入力Jiに
接続されている。エンコーダーは更に連続桁ｎ行のコー
ド化マトリクス12を含む。コード化マトリクス12のｎ行
は、各エクスクルーシブオアゲートXiの出力に接続さ
れ、更に出力13-14,15-16,... において列の対に接続さ
れている。この列の対の数は、エンコーダーの出力点で
二進数にコード化される信号のビットの数に等しい。
個のエクスクルーシブオアゲート10の組、即ち連続桁の
各ゲートX1, X2,...Xi,...Xnは２つの入力と１つの出力
を有する。各ゲートXiの入力はゲートXi-1の入力及びエ
ンコーダーの入力Ji-1に接続されている。ゲートXiの他
の入力はゲートXi+1の入力及びエンコーダーの入力Jiに
接続されている。エンコーダーは更に連続桁ｎ行のコー
ド化マトリクス12を含む。コード化マトリクス12のｎ行
は、各エクスクルーシブオアゲートXiの出力に接続さ
れ、更に出力13-14,15-16,... において列の対に接続さ
れている。この列の対の数は、エンコーダーの出力点で
二進数にコード化される信号のビットの数に等しい。
【００１６】各列13, 14, 15, 16,...は電流源Ｓを介し
て基準電圧端子ＶEEに接続されている。列の対13-14,15
-16,... は二進出力信号〔Bo〕, 〔B1〕,...の１つのビ
ットに対して差分出力23-24,25-26,... を出力する。こ
の例では、エンコーダーは０から（ｎ−１）までの値の
範囲の二進出力を出力するように意図されている。
て基準電圧端子ＶEEに接続されている。列の対13-14,15
-16,... は二進出力信号〔Bo〕, 〔B1〕,...の１つのビ
ットに対して差分出力23-24,25-26,... を出力する。こ
の例では、エンコーダーは０から（ｎ−１）までの値の
範囲の二進出力を出力するように意図されている。
【００１７】この目的のため、出力において、第１桁の
行は値０に対して高い状態にあり、第ｎ桁の行は値（ｎ
−１）に対して高い状態にある。この状態を生成するた
めに、常に、入力Ｊo が高いレベルに固定され、入力Ｊ
n が低いレベルに固定される。行がアクティブになる
と、エンコーダーの出力に特定の二進値が出力される。
その値の十進値が図１の右側の括弧の中に示されてい
る。
行は値０に対して高い状態にあり、第ｎ桁の行は値（ｎ
−１）に対して高い状態にある。この状態を生成するた
めに、常に、入力Ｊo が高いレベルに固定され、入力Ｊ
n が低いレベルに固定される。行がアクティブになる
と、エンコーダーの出力に特定の二進値が出力される。
その値の十進値が図１の右側の括弧の中に示されてい
る。
【００１８】コード化マトリクス12において、行と列の
アクティブな結合は必要に応じてトランジスタＴによっ
て実行される。このトランジスタＴのベースは行に接続
され、エミッタは列に接続され、コレクタは電源端子Ｖ
CCに接続される。列15はその出力25に信号Ｂ1-を出力す
る。この列はこの目的のために行の１，２，５，
６，... 桁に接続される。同様にして列16はその出力26
に信号Ｂ1 を出力する。この列はこの目的のために行の
３，４，７，８，... 桁に接続される。
アクティブな結合は必要に応じてトランジスタＴによっ
て実行される。このトランジスタＴのベースは行に接続
され、エミッタは列に接続され、コレクタは電源端子Ｖ
CCに接続される。列15はその出力25に信号Ｂ1-を出力す
る。この列はこの目的のために行の１，２，５，
６，... 桁に接続される。同様にして列16はその出力26
に信号Ｂ1 を出力する。この列はこの目的のために行の
３，４，７，８，... 桁に接続される。
【００１９】信号Ｂ1 及び信号Ｂ1-は差分増幅器31の入
力に印加され、その出力にエンコーダーからの二進出力
の１次のビットに対応する信号〔B1〕を出力する。列1
3，14の対は、サイクリックシフトによって、１次の列1
5, 16の対の行／列結合からエクスクルーシブオアゲー
ト10の組の出力行に接続されるので、列13，14の対は０
次の擬似列対と呼ばれる。
力に印加され、その出力にエンコーダーからの二進出力
の１次のビットに対応する信号〔B1〕を出力する。列1
3，14の対は、サイクリックシフトによって、１次の列1
5, 16の対の行／列結合からエクスクルーシブオアゲー
ト10の組の出力行に接続されるので、列13，14の対は０
次の擬似列対と呼ばれる。
【００２０】このように、列13の結合は列15の結合から
導出されるが、この結合はすぐ下の桁の行に対して行わ
れる。列14は列16の結合と同様にしてエクスクルーシブ
オアゲート10の組の出力行に結合されるが、この結合は
すぐ下の桁の行に対して行われる。０次の擬似列と高位
桁の行との結合を明確にするために、この結合は、０次
の擬似列のｉ桁の行に対して、１次の列の（ｉ modulo
ｎ）＋１桁の行のそれと同一の結合が適用されると表
現することができる。
導出されるが、この結合はすぐ下の桁の行に対して行わ
れる。列14は列16の結合と同様にしてエクスクルーシブ
オアゲート10の組の出力行に結合されるが、この結合は
すぐ下の桁の行に対して行われる。０次の擬似列と高位
桁の行との結合を明確にするために、この結合は、０次
の擬似列のｉ桁の行に対して、１次の列の（ｉ modulo
ｎ）＋１桁の行のそれと同一の結合が適用されると表
現することができる。
【００２１】擬似列13, 14の対は出力23, 24でそれぞれ
信号BO*-及びBO* を出力する。これらの信号は差分増幅
器30の入力に印加される。差分増幅器30の出力は信号[B
O*]が現れる。この信号は二進信号の０次の出力ビット
には対応せず、それらから導出することができるもので
ある。付加的エクスクルーシブオアゲート35の入力には
信号〔BO* 〕及び〔B1〕が印加され、実際に求めるべき
信号〔Bo〕を出力する。
信号BO*-及びBO* を出力する。これらの信号は差分増幅
器30の入力に印加される。差分増幅器30の出力は信号[B
O*]が現れる。この信号は二進信号の０次の出力ビット
には対応せず、それらから導出することができるもので
ある。付加的エクスクルーシブオアゲート35の入力には
信号〔BO* 〕及び〔B1〕が印加され、実際に求めるべき
信号〔Bo〕を出力する。
【００２２】詳細は後に述べるが、このエンコーダーは
エクスクルーシブオアゲート10の組の出力点の判定エラ
ーを自動的に且つ迅速に補正できるようにする。エクス
クルーシブオアゲート10の組の出力点での単純判定エラ
ーが意味するものは図２を見れば明かになる。この図の
左側には連続的な入力信号がエクスクルーシブオア（Ｘ
ＯＲ）ゲートによって結合され、論理信号が出力されて
いる。論理信号は、通常、１の状態と次の入力の０の状
態との間の遷移に対応して１つの１が得られる。
エクスクルーシブオアゲート10の組の出力点の判定エラ
ーを自動的に且つ迅速に補正できるようにする。エクス
クルーシブオアゲート10の組の出力点での単純判定エラ
ーが意味するものは図２を見れば明かになる。この図の
左側には連続的な入力信号がエクスクルーシブオア（Ｘ
ＯＲ）ゲートによって結合され、論理信号が出力されて
いる。論理信号は、通常、１の状態と次の入力の０の状
態との間の遷移に対応して１つの１が得られる。
【００２３】図２の右側には、エクスクルーシブオアゲ
ート10の入力における状態の列が示されている。ここで
は、１の状態と０の状態との間の遷移が１状態から０状
態へ、次に０状態から１状態へ、最後に１状態から０状
態へと３回の連続的な変化が含まれている。これらの入
力での３回の遷移はエクスクルーシブオアゲートの出力
に１回ではなくて３回の連続的な１状態を出力する。こ
れは、中央の１状態の行のみエラーはないとして認めら
れ、両側の１状態の出力はエラーとされる。
ート10の入力における状態の列が示されている。ここで
は、１の状態と０の状態との間の遷移が１状態から０状
態へ、次に０状態から１状態へ、最後に１状態から０状
態へと３回の連続的な変化が含まれている。これらの入
力での３回の遷移はエクスクルーシブオアゲートの出力
に１回ではなくて３回の連続的な１状態を出力する。こ
れは、中央の１状態の行のみエラーはないとして認めら
れ、両側の１状態の出力はエラーとされる。
【００２４】この型のエラーは“単純判定エラー”と呼
ばれる。このように呼ばれるのは、連続桁の３行にのみ
関するものであり、連続桁の３行以外にも他の重要なエ
ラーが含まれるかも知れないという理由による。しかし
ながら、いわゆる単純判定エラーはまた特に測定される
信号の周波数が高くなると頻繁に起きる。
ばれる。このように呼ばれるのは、連続桁の３行にのみ
関するものであり、連続桁の３行以外にも他の重要なエ
ラーが含まれるかも知れないという理由による。しかし
ながら、いわゆる単純判定エラーはまた特に測定される
信号の周波数が高くなると頻繁に起きる。
【００２５】図３の表は本発明のエンコーダーが、０次
の擬似列の対による値〔Bo* 〕の出力から、及び１次の
二進出力の〔B1〕ビットから、二進出力の〔Bo〕次のビ
ットを得る方法を示している。（Ｘ）の欄には連続した
行に連続的な十進数が高い状態だけ示されている。これ
らの十進数は図１にも括弧で示されている。
の擬似列の対による値〔Bo* 〕の出力から、及び１次の
二進出力の〔B1〕ビットから、二進出力の〔Bo〕次のビ
ットを得る方法を示している。（Ｘ）の欄には連続した
行に連続的な十進数が高い状態だけ示されている。これ
らの十進数は図１にも括弧で示されている。
【００２６】〔Bo* 〕の欄は０次の擬似列の対による差
分信号出力の対応する状態を示している。〔B1〕の欄は
１次の二進出力の連続状態を示している。〔Bo〕の欄は
分信号出力の対応する状態を示している。〔B1〕の欄は
１次の二進出力の連続状態を示している。〔Bo〕の欄は
【数１】 の関係を通して得られた状態を示している。この表にお
いては、付加的なエクスクルーシブオアゲート35を経る
ことによって二進出力の〔Bo〕ビットの出力が実際に得
られることを示している。
いては、付加的なエクスクルーシブオアゲート35を経る
ことによって二進出力の〔Bo〕ビットの出力が実際に得
られることを示している。
【００２７】図４及び５は列によって生じる差分電圧の
相違を見積もることを可能にしている。一方で正規の測
定の間及び他方で単純判定エラーの存在によって生じる
差分電圧の相違を見積もることを可能にしている。これ
らの図は、列Ｂi の対からの出力Ｂi 及びＢi-を図示し
ている。ｉ次の列の対は、ｉ次の列とｉ次の相補列に半
分ずつ分かれたｎ個の結合トランジスタを含む。
相違を見積もることを可能にしている。一方で正規の測
定の間及び他方で単純判定エラーの存在によって生じる
差分電圧の相違を見積もることを可能にしている。これ
らの図は、列Ｂi の対からの出力Ｂi 及びＢi-を図示し
ている。ｉ次の列の対は、ｉ次の列とｉ次の相補列に半
分ずつ分かれたｎ個の結合トランジスタを含む。
【００２８】図４に示すように、エラーが存在しない状
態では、結合トランジスタの１つのベースが高い状態に
なり、他の全ての結合トランジスタのベースは低い状態
になる。この状態は図では１と０で示されている。差分
信号Ｂi −Ｂi-は Ｂi −Ｂi-＝Ｖ1 −ＶBE(Io)−Ｖo ＋ＶBE(2Io/n) となる。ここで、Ｉo は電流源Ｓの各々からの電流、Ｖ
1 及びＶo はそれぞれｎ行の高い論理状態と低い論理状
態に対する電圧レベルである。
態では、結合トランジスタの１つのベースが高い状態に
なり、他の全ての結合トランジスタのベースは低い状態
になる。この状態は図では１と０で示されている。差分
信号Ｂi −Ｂi-は Ｂi −Ｂi-＝Ｖ1 −ＶBE(Io)−Ｖo ＋ＶBE(2Io/n) となる。ここで、Ｉo は電流源Ｓの各々からの電流、Ｖ
1 及びＶo はそれぞれｎ行の高い論理状態と低い論理状
態に対する電圧レベルである。
【００２９】いま、 Ｖ1 −Ｖo −ＶSW Ｂi −Ｂi-＝ＶSW−ＶT Ｌn(n/2) （１） と書くと、 ＶT ＝ｋＴ／ｑ≒２６ｍＶ（３００°Ｋにおいて）にな
る。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは
電子に電荷量である。
る。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは
電子に電荷量である。
【００３０】式（１）の関係によれば、ベースが低い状
態にあるトランジスタによる電流寄与はベースが高い状
態にある１つのトランジスタによる電流寄与に比べて無
視できる。
態にあるトランジスタによる電流寄与はベースが高い状
態にある１つのトランジスタによる電流寄与に比べて無
視できる。
【００３１】単純判定エラーの場合は、３つのトランジ
スタが高い状態にある。１より大きいｉ次の列の対を含
む場合、ベースが高い状態にある３つのトランジスタが
Ｂi側或いはＢi-側の同じ側にあることが起こり得る。
この場合、この信号は式（１）によって示されるレベル
と僅かに異なった（僅かに高い）レベルにあるので、信
号Ｂi −Ｂi-の信号に対する困難性はない。
スタが高い状態にある。１より大きいｉ次の列の対を含
む場合、ベースが高い状態にある３つのトランジスタが
Ｂi側或いはＢi-側の同じ側にあることが起こり得る。
この場合、この信号は式（１）によって示されるレベル
と僅かに異なった（僅かに高い）レベルにあるので、信
号Ｂi −Ｂi-の信号に対する困難性はない。
【００３２】図５は、単純判定エラーに従って、２つの
トランジスタが列Ｂi-で、１つのトランジスタが列Ｂi
でそざぞれアクティブになる場合を示している。図１及
び２で見たように、判定エラーなしにアクティブになっ
ているトランジスタは２つのトランジスタが同時にアク
ティブである側に位置している筈である。電圧差Ｂi−
Ｂi-は従ってこの例では負でなければならない。以下の
計算はこれを実際に示しているが、得られる信号は極め
て小さい振幅である。
トランジスタが列Ｂi-で、１つのトランジスタが列Ｂi
でそざぞれアクティブになる場合を示している。図１及
び２で見たように、判定エラーなしにアクティブになっ
ているトランジスタは２つのトランジスタが同時にアク
ティブである側に位置している筈である。電圧差Ｂi−
Ｂi-は従ってこの例では負でなければならない。以下の
計算はこれを実際に示しているが、得られる信号は極め
て小さい振幅である。
【００３３】前記と同じようにして、 Ｂi −Ｂi-＝Ｖ1 −ＶBE(Io)−Ｖ1 ＋ＶBE(Io/2) と書くことができる。これから、 Ｂi −Ｂi-＝ＶT Ｌn(1/2)＝−ＶT Ｌn(2) （２） が得られる。即ち約−１８ｍＶである。
【００３４】この信号は符号に関する限りは正しい。図
１に図示されているように、この信号が一度30, 31,...
のような増幅器によって増幅されると、標準論理レベル
を持つ信号に変換され得る。図１を参照すると、０次の
擬似列の対について行と列との間の結合が１次の列の対
におけると類似の方法、即ち、各列における結合してい
ない２つの連続する行の結合で遂行されることが分か
る。０次の擬似列は図５の例と同様に振る舞う。
１に図示されているように、この信号が一度30, 31,...
のような増幅器によって増幅されると、標準論理レベル
を持つ信号に変換され得る。図１を参照すると、０次の
擬似列の対について行と列との間の結合が１次の列の対
におけると類似の方法、即ち、各列における結合してい
ない２つの連続する行の結合で遂行されることが分か
る。０次の擬似列は図５の例と同様に振る舞う。
【００３５】図３で見たように、判定エラーかないとき
は、０次の擬似列は二進出力の０次の適宜のビットの出
力を得ることが可能になる。要するに、単純判定エラー
があっても、本発明のエンコーダーは０次の正しいビッ
トを出力する。
は、０次の擬似列は二進出力の０次の適宜のビットの出
力を得ることが可能になる。要するに、単純判定エラー
があっても、本発明のエンコーダーは０次の正しいビッ
トを出力する。
【００３６】図６は本発明の実施例を示す。この実施例
では、トランジスタのエミッタと列との間に抵抗器Ｒe
が挿入されている。この配置によれば、判定エラーが存
在するとき、列の上に生成する差分電圧レベルを高くす
ることができる。しかしながら、この実施例のこのモー
ドでは、列に生成される差分電圧レベルは、エラーがな
いときはこれに対応して低くなる。
では、トランジスタのエミッタと列との間に抵抗器Ｒe
が挿入されている。この配置によれば、判定エラーが存
在するとき、列の上に生成する差分電圧レベルを高くす
ることができる。しかしながら、この実施例のこのモー
ドでは、列に生成される差分電圧レベルは、エラーがな
いときはこれに対応して低くなる。
【００３７】判定エラーがないとき、 Ｂi −Ｂi-＝Ｖ1 −ＶBE(Io)−ＲＩo −［Ｖo-ＶBE(2Io/n)-Ｒ・２Ｉo/n ］ と書くことができる。ここでＲは抵抗器Ｒe の抵抗値で
ある。そして更に、 Ｂi −Ｂi-＝ＶSW−ＶT Ｌn(n/2)−ＲＩo(1-2/n) （３） となる。即ち、電圧の差Ｂi −Ｂi-は、エミッタ抵抗を
除いた場合に比べて ＲＩo(1-2/n) だけ減少する。
ある。そして更に、 Ｂi −Ｂi-＝ＶSW−ＶT Ｌn(n/2)−ＲＩo(1-2/n) （３） となる。即ち、電圧の差Ｂi −Ｂi-は、エミッタ抵抗を
除いた場合に比べて ＲＩo(1-2/n) だけ減少する。
【００３８】判定エラーがある場合、 Ｂi −Ｂi-＝Ｖ1 −ＶBE(Io/2)−ＲＩo ／２−［Ｖ1-ＶBE(Io)- ＲＩo ］ 又は Ｂi −Ｂi-＝−［ＶT Ｌn(2)−ＲＩo ／２］ （４） である。絶対値においては、電圧差は（２）の場合に比
べて ＲＩo ／２ だけ増加する。
べて ＲＩo ／２ だけ増加する。
【００３９】図７は、通常の場合は曲線Ｎで、単純判定
エラーがある場合は曲線Ｅで、エミッタ抵抗Ｒe を変化
させたときの電圧差Ｂi −Ｂi-の絶対値を表すグラフを
示す。この例では次の値を用いた。 電流源Ｓからの電流Ｉo ＝４００μＡ エクスクルーシブオアゲートによる論理レベル出力の差
ＶSW＝２００ｍＶｎ＝３２
エラーがある場合は曲線Ｅで、エミッタ抵抗Ｒe を変化
させたときの電圧差Ｂi −Ｂi-の絶対値を表すグラフを
示す。この例では次の値を用いた。 電流源Ｓからの電流Ｉo ＝４００μＡ エクスクルーシブオアゲートによる論理レベル出力の差
ＶSW＝２００ｍＶｎ＝３２
【００４０】この図から、単純判定エラーの場合は、エ
ミッタ抵抗Ｒe の値を増すと差分電圧レベルをかなり増
加させることができ、この電圧レベルをエラーがないと
きに生成される電圧と同等にできることが分かる。
ミッタ抵抗Ｒe の値を増すと差分電圧レベルをかなり増
加させることができ、この電圧レベルをエラーがないと
きに生成される電圧と同等にできることが分かる。
【００４１】これらの電圧レベルの同一性は、抵抗Ｒ＝
約１９０Ωの値で得られる。図１に30, 31,... で簡単
に示したような差分増幅器の使用が可能な５６ｍＶのオ
ーダーの電圧差は全ての場合に得られる。
約１９０Ωの値で得られる。図１に30, 31,... で簡単
に示したような差分増幅器の使用が可能な５６ｍＶのオ
ーダーの電圧差は全ての場合に得られる。
【図面の簡単な説明】
【図１】図１は、本発明のエンコーダーの部分図であ
る。
る。
【図２】図２は、エクスクルーシブオアゲートの出力に
おける状態が正規の場合と単純判定エラーを含む場合と
の比較を示す図である。
おける状態が正規の場合と単純判定エラーを含む場合と
の比較を示す図である。
【図３】図３は、本発明のエンコーダーからの二進コー
ド化出力において、０次の擬似列の出力から０次のビッ
トを作り出す方法を説明する表を示す図である。
ド化出力において、０次の擬似列の出力から０次のビッ
トを作り出す方法を説明する表を示す図である。
【図４】図４は、正規のコード化の状態を説明する図で
ある。
ある。
【図５】図５は、判定エラーが存在するときのコード化
の状態を説明する図である。
の状態を説明する図である。
【図６】図６は、本発明の特別な実施例を示す図であ
る。
る。
【図７】図７は、図６の実施例において、エラーかある
場合とない場合との差分電圧レベルの変化をエミッタ抵
抗器の値の関数として示す図である。
場合とない場合との差分電圧レベルの変化をエミッタ抵
抗器の値の関数として示す図である。
Ｊ 入力 Ｘ エクスクルーシブオアゲート Ｂ 出力信号 Ｓ 電流源 Ｒ 抵抗器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルディ ヨハン ファン デ プラッスヘ オランダ国 5581 テーイェー ワールレ ステファン ツェットムルデルドレーフ 103
Claims (4)
- 【請求項１】 温度計型又は循環型のコードとして定め
られたディジタル入力信号の各ビットが入力に印加され
これにより二進コード化出力信号が得られるように変換
するためのエンコーダーであって、２入力と１出力を有
しそれぞれの入力が隣の桁のゲートの入力及びエンコー
ダーの入力に接続されたｎ個のエクスクルーシブオアゲ
ートの組を含み、入力にｎ行のコード化マトリクスを含
み、出力に複数の列の対を含み、ｎ個の連続する行のそ
れぞれが連続するエクスクルーシブオアゲートの１つの
出力に接続され、列のそれぞれが電流源を介して基準電
圧端子に接続され、一対の列は二進出力信号の１つのビ
ットに対する差分出力を出力し、該コード化マトリクス
においては必要なときにベースは特定の行に接続されエ
ミッタは特定の列に接続されコレクタは電圧供給端子に
接続されるトランジスタによって特定の行と特定の列と
の間のアクティブ結合が行われるエンコーダーにおい
て、 該コード化マトリクスがそれぞれいわゆる０次の擬似列
と０次の相補的擬似列との対を含み、その行／列の結合
はそれぞれ１次の列の対の行／列の結合から循環的なシ
フトによって導出され、即ち０次の擬似列のｉ桁の行に
対して１次の列の（ｉ modulo ｎ）＋１桁の行のそれと
同一の結合が適用され、同様に０次の相補的擬似列のｉ
桁の行に対して１次の相補的列の（ｉ modulo ｎ）＋１
桁の行のそれと同一の結合が適用され、 更に、エンコーダーが付加的なエクスクルーシブオアゲ
ートを含み、該エクスクルーシブオアゲートの一方の入
力は０次の擬似列の対からの出力に対応する論理信号を
受信し、他方の入力は１次の列の対の出力に対応する論
理信号を受信し、この付加的エクスクルーシブオアゲー
トは二進出力信号の０次のビットを出力することを特徴
とするエンコーダー。 - 【請求項２】 エクスクルーシブオアゲートの組の出力
に単純判定エラーが存在するとき、コード化マトリクス
の列の対の各々に、それらの出力における信号レベルを
予め定められた２つの論理レベルを得るに充分な利得を
有する差分増幅器が接続されたことを特徴とする請求項
１に記載のエンコーダー。 - 【請求項３】 コード化マトリクスにおいて、行／列ア
クティブ結合を生成する各トランジスタにエミッタ抵抗
器が設けられ、該エミッタ抵抗器の抵抗値は、エクスク
ルーシブオアゲートの出力に単純判定エラーが存在する
ときに列の１つの対から出力される差分電圧レベルが、
エラーのないときに生成される差分電圧レベルと同等に
なるように選択されることを特徴とする請求項１又は２
に記載のエンコーダー。 - 【請求項４】 請求項１乃至３のいずれかに記載のエン
コーダーを含むことを特徴とするアナログ／ディジタル
コンバーター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9308005A FR2708400A1 (fr) | 1993-06-30 | 1993-06-30 | Encodeur binaire, tolérant aux erreurs. |
| FR9308005 | 1993-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0795089A true JPH0795089A (ja) | 1995-04-07 |
| JP3238573B2 JP3238573B2 (ja) | 2001-12-17 |
Family
ID=9448751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14793694A Expired - Lifetime JP3238573B2 (ja) | 1993-06-30 | 1994-06-29 | エンコーダー |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5557275A (ja) |
| EP (1) | EP0632598B1 (ja) |
| JP (1) | JP3238573B2 (ja) |
| DE (1) | DE69415419T2 (ja) |
| FR (1) | FR2708400A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0996230A2 (en) * | 1998-10-21 | 2000-04-26 | Nec Corporation | Thermometric-binary code conversion method and circuit |
| US7271757B2 (en) | 2003-03-25 | 2007-09-18 | Fujitsu Limited | Encoder circuit and A/D conversion circuit |
| JP2007306302A (ja) * | 2006-05-11 | 2007-11-22 | Sony Corp | エンコード回路およびアナログ−ディジタル変換器 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635862A (en) * | 1995-12-29 | 1997-06-03 | Intel Corporation | High-speed block id encoder circuit using dynamic logic |
| WO2002061949A1 (en) * | 2001-02-01 | 2002-08-08 | Netstrap Ltd. | Method of encoding binary data |
| US6661365B1 (en) * | 2001-04-30 | 2003-12-09 | Engim, Incorporated | Circuit architectures and methods for A/D conversion |
| US7283068B2 (en) * | 2002-07-08 | 2007-10-16 | Stmicroelectronics Pvt. Ltd. | Binary decoders in electronic integrated circuits |
| DE10304872B3 (de) * | 2003-02-06 | 2004-09-16 | Infineon Technologies Ag | Konvertieranordnung, Verfahren zum Konvertieren eines Thermometercodes und Analog-Digital-Wandler |
| US6864810B2 (en) * | 2003-07-24 | 2005-03-08 | Micron Technology, Inc. | Converting digital signals |
| US7412054B2 (en) | 2004-05-04 | 2008-08-12 | International Business Machines Corporation | Matrix encryption method and system |
| CN101385361A (zh) | 2005-11-07 | 2009-03-11 | 新加坡科技研究局 | 用于分配频率范围的方法和装置 |
| KR101298745B1 (ko) | 2005-11-07 | 2013-08-21 | 에이전시 포 사이언스, 테크놀로지 앤드 리서치 | 데이터를 복호화 및 부호화하는 방법 및 장치 |
| US10055626B2 (en) | 2016-12-06 | 2018-08-21 | Datalogic Usa, Inc. | Data reading system and method with user feedback for improved exception handling and item modeling |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4270118A (en) * | 1978-01-05 | 1981-05-26 | Analog Devices, Incorporated | Parallel analog-to-digital converter |
| US4774498A (en) * | 1987-03-09 | 1988-09-27 | Tektronix, Inc. | Analog-to-digital converter with error checking and correction circuits |
| US4870417A (en) * | 1988-02-12 | 1989-09-26 | North American Philips Corporation, Signetics Division | Error correction circuit suitable for thermometer or circular code |
| JP2775774B2 (ja) * | 1988-11-04 | 1998-07-16 | ソニー株式会社 | Ａｄ変換回路 |
| US5119098A (en) * | 1989-06-20 | 1992-06-02 | Sony Corporation | Full flash analog-to-digital converter |
-
1993
- 1993-06-30 FR FR9308005A patent/FR2708400A1/fr active Pending
-
1994
- 1994-06-28 DE DE69415419T patent/DE69415419T2/de not_active Expired - Lifetime
- 1994-06-28 EP EP94201861A patent/EP0632598B1/fr not_active Expired - Lifetime
- 1994-06-29 JP JP14793694A patent/JP3238573B2/ja not_active Expired - Lifetime
- 1994-06-30 US US08/269,812 patent/US5557275A/en not_active Expired - Lifetime
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| EP0996230A2 (en) * | 1998-10-21 | 2000-04-26 | Nec Corporation | Thermometric-binary code conversion method and circuit |
| EP0996230A3 (en) * | 1998-10-21 | 2001-07-04 | Nec Corporation | Thermometric-binary code conversion method and circuit |
| US6346906B1 (en) | 1998-10-21 | 2002-02-12 | Nec Corporation | Thermometric-binary code conversion method, conversion circuit therefor and encoder element circuits used therefor |
| US7271757B2 (en) | 2003-03-25 | 2007-09-18 | Fujitsu Limited | Encoder circuit and A/D conversion circuit |
| US7456774B2 (en) | 2003-03-25 | 2008-11-25 | Fujitsu Limited | Encoder circuit and A/D conversion circuit |
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| KR101394640B1 (ko) * | 2006-05-11 | 2014-05-12 | 소니 주식회사 | 인코드 회로 및 아날로그-디지털 변환기 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69415419D1 (de) | 1999-02-04 |
| EP0632598B1 (fr) | 1998-12-23 |
| US5557275A (en) | 1996-09-17 |
| FR2708400A1 (fr) | 1995-02-03 |
| JP3238573B2 (ja) | 2001-12-17 |
| DE69415419T2 (de) | 1999-06-17 |
| EP0632598A1 (fr) | 1995-01-04 |
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