JP2816354B2 - ディジタルコードにおけるビットの遷移を同期させる電子回路 - Google Patents
ディジタルコードにおけるビットの遷移を同期させる電子回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力パラメータの関数として一対の値の間
を遷移する複数の２進ビットから成るディジタルコード
を生成する主要段を備えた電子回路に関し、その遷移は
理想的には、該入力パラメータが入力範囲を横断する時
に所定のアルゴリズムに従って生じ、そのビットは、少
なくとも一つのビットから成る第１の組と、少なくとも
一つのビットから成る第２の組とに分割される。
を遷移する複数の２進ビットから成るディジタルコード
を生成する主要段を備えた電子回路に関し、その遷移は
理想的には、該入力パラメータが入力範囲を横断する時
に所定のアルゴリズムに従って生じ、そのビットは、少
なくとも一つのビットから成る第１の組と、少なくとも
一つのビットから成る第２の組とに分割される。
（従来技術とその問題点） 折りたたみ型のアナログ−ディジタル変換器（ADC）
では、ディジタル出力コードを形成するビットは、普通
は二つの大きく離れた経路に沿って生成される。粗変換
回路は、アナログ入力電圧に直接応答して一組の粗（高
位）ビットを生成する。精密変換回路は、入力電圧を折
りたたむ回路から供給される一つ以上の信号に応答して
一組の精密（低位）ビットを生成する。
では、ディジタル出力コードを形成するビットは、普通
は二つの大きく離れた経路に沿って生成される。粗変換
回路は、アナログ入力電圧に直接応答して一組の粗（高
位）ビットを生成する。精密変換回路は、入力電圧を折
りたたむ回路から供給される一つ以上の信号に応答して
一組の精密（低位）ビットを生成する。
ヴァン・デ・グリフト（Van de Grift）等の著作
「モノリシック８ビト・ビデオ/D変換器」（“A Monoli
thic ８−Bit Video A/D Converter",IEEE JSSC,J
une 1984,pp.374−378）を参照されたい。
「モノリシック８ビト・ビデオ/D変換器」（“A Monoli
thic ８−Bit Video A/D Converter",IEEE JSSC,J
une 1984,pp.374−378）を参照されたい。
折りたたみADCに伴う一つの困難は、精密組のビット
が２進「０」と２進「１」との間の対応する遷移をする
入力電圧の値から僅かに異なる入力電圧の値で、粗組の
ビットが２進「０」と２進「１」との間で遷移すること
があることである。例えば、粗変換器から供給される２
ビットと、精密変換器から供給される２ビットとから成
る単純な４ビット「２進」コードを考察する。入力電圧
は、コードが（0011）となる入力電圧範囲の部分にある
と仮定する。一番左のビットは最上位のビット（MSB）
である。一番右のビットは最下位のビット（LSB）であ
る。
が２進「０」と２進「１」との間の対応する遷移をする
入力電圧の値から僅かに異なる入力電圧の値で、粗組の
ビットが２進「０」と２進「１」との間で遷移すること
があることである。例えば、粗変換器から供給される２
ビットと、精密変換器から供給される２ビットとから成
る単純な４ビット「２進」コードを考察する。入力電圧
は、コードが（0011）となる入力電圧範囲の部分にある
と仮定する。一番左のビットは最上位のビット（MSB）
である。一番右のビットは最下位のビット（LSB）であ
る。
入力電圧が1LSBに相当する量だけ増大すると、コード
は（0100）に変化するであろう。しかし、常にそうとは
限らない。粗ビットは精密ビットとは別の経路に沿って
生成されるので、例えば入力オフセットエラー、遅延
差、及び／又はノイズ等の現象に起因して、下位２ビッ
トが「１」から「０」へ転換する前又はその後に第２位
のビットが「０」から「１」へ転換することがある。該
コードは（0111）又は（0000）に変化する。該コードに
よって生成される実際の値は、目的とする（0100）の付
近にはない。同様の問題がMSBにもある。
は（0100）に変化するであろう。しかし、常にそうとは
限らない。粗ビットは精密ビットとは別の経路に沿って
生成されるので、例えば入力オフセットエラー、遅延
差、及び／又はノイズ等の現象に起因して、下位２ビッ
トが「１」から「０」へ転換する前又はその後に第２位
のビットが「０」から「１」へ転換することがある。該
コードは（0111）又は（0000）に変化する。該コードに
よって生成される実際の値は、目的とする（0100）の付
近にはない。同様の問題がMSBにもある。
（発明の概要） 本発明は、ビット同期方式を利用して前記の種類のビ
ット遷移問題を克服する電子回路である。本発明の出発
点は、入力パラメータの関数として一対の２進値の間を
遷移する複数のビットから成るディジタルコードを生成
する主要段である。該遷移は、理想的には、入力パラメ
ータが適当な入力範囲を横断する時に所定のアルゴリズ
ムに従って生じる。該ビットは第１及び第２の組に分け
られ、その各々が一つ以上のビットから成る。該第２の
組のビットは、普通は、該主要段中の、該第１の組のそ
れとは異なる電子経路に沿って生成される。
ット遷移問題を克服する電子回路である。本発明の出発
点は、入力パラメータの関数として一対の２進値の間を
遷移する複数のビットから成るディジタルコードを生成
する主要段である。該遷移は、理想的には、入力パラメ
ータが適当な入力範囲を横断する時に所定のアルゴリズ
ムに従って生じる。該ビットは第１及び第２の組に分け
られ、その各々が一つ以上のビットから成る。該第２の
組のビットは、普通は、該主要段中の、該第１の組のそ
れとは異なる電子経路に沿って生成される。
同期段が、該第１の組のビットの遷移を、該第２の組
のビットの遷移と同期させる。基本的方法は、該第１の
組のビットの遷移領域を画定することである。遷移領域
とは、根本的には、該入力範囲の、上記種類の現象が原
因と成って該第１の組のビットが間違った値に遷移する
可能性のある部分のことである。該遷移領域に合致する
信号を使って、該第１の組のビットの値を、該第２の組
のビットに基づく情報と適宜置換する。遷移領域での置
換をする毎に、該第２の組の単一のビットを使うのが好
都合である。遷移領域の外では、置換は行なわれない。
のビットの遷移と同期させる。基本的方法は、該第１の
組のビットの遷移領域を画定することである。遷移領域
とは、根本的には、該入力範囲の、上記種類の現象が原
因と成って該第１の組のビットが間違った値に遷移する
可能性のある部分のことである。該遷移領域に合致する
信号を使って、該第１の組のビットの値を、該第２の組
のビットに基づく情報と適宜置換する。遷移領域での置
換をする毎に、該第２の組の単一のビットを使うのが好
都合である。遷移領域の外では、置換は行なわれない。
特に、該同期段は、制御回路と置換回路とで、この方
式を実施する。該制御回路は、少なくとも一つの同期信
号を生成する。入力パラメータが、同期信号と関連する
第１の組のビットが単一の遷移をなし且つそれに対応す
る第２の組のビットが単一の遷移をなす入力範囲の副範
囲にある場合に、各同期信号は特定の信号レベルに到達
する。各同期信号が、その特定の信号レベルに到達する
と、前記置換回路が、所定のアルゴリズムを満足するよ
うに、前記同期信号と関連する第１の組の各ビットを、
対応する第２の組のビット又は対応する第２の組のビッ
トの補数値と置換する。
式を実施する。該制御回路は、少なくとも一つの同期信
号を生成する。入力パラメータが、同期信号と関連する
第１の組のビットが単一の遷移をなし且つそれに対応す
る第２の組のビットが単一の遷移をなす入力範囲の副範
囲にある場合に、各同期信号は特定の信号レベルに到達
する。各同期信号が、その特定の信号レベルに到達する
と、前記置換回路が、所定のアルゴリズムを満足するよ
うに、前記同期信号と関連する第１の組の各ビットを、
対応する第２の組のビット又は対応する第２の組のビッ
トの補数値と置換する。
英国特許出願GB−Ａ−2090707号は、第１の組の粗ビ
ットを与えるフラッシュ変換器と第２の組の精密ビット
を与える二重折りたたみ型変換器とを有するアナログ−
ディジタル変換器を開示する。置換手段において粗ビッ
トの遷移が精密ビットからの遷移と置換される。しかし
ながら、置換手段は、同期信号に応答してその同期信号
と関連する第１の組の粗ビットが単一の遷移をなし且つ
それに対応する第２の組のビットも単一の遷移をなす入
力範囲の副範囲に入力パラメータがあることを表示する
ことはない。
ットを与えるフラッシュ変換器と第２の組の精密ビット
を与える二重折りたたみ型変換器とを有するアナログ−
ディジタル変換器を開示する。置換手段において粗ビッ
トの遷移が精密ビットからの遷移と置換される。しかし
ながら、置換手段は、同期信号に応答してその同期信号
と関連する第１の組の粗ビットが単一の遷移をなし且つ
それに対応する第２の組のビットも単一の遷移をなす入
力範囲の副範囲に入力パラメータがあることを表示する
ことはない。
前記アルゴリズムは、代表的には、第１の組の各ビッ
トが粗ビットで且つ第２の組の各ビットが精密ビットで
ある２進コードである。この場合、最上位の精密ビット
のみが、置換を実行するのに使われる。該置換回路は、
特に、粗ビットの値を、若しその粗ビットが適当な副範
囲内で遷移する最上位ビットであれば該最上位精密ビッ
トの補数の値と置換し、若しその粗ビットが該副範囲内
で遷移する最上位ビットでなければ該最上位精密ビット
の値と置換する。
トが粗ビットで且つ第２の組の各ビットが精密ビットで
ある２進コードである。この場合、最上位の精密ビット
のみが、置換を実行するのに使われる。該置換回路は、
特に、粗ビットの値を、若しその粗ビットが適当な副範
囲内で遷移する最上位ビットであれば該最上位精密ビッ
トの補数の値と置換し、若しその粗ビットが該副範囲内
で遷移する最上位ビットでなければ該最上位精密ビット
の値と置換する。
本発明は、同期エラーを簡単で、且つ、信頼出来る方
法で解消する。折りたたみADCでは、少数の回路で同期
を達成することが出来る。
法で解消する。折りたたみADCでは、少数の回路で同期
を達成することが出来る。
次に、添付図面に示した実施例を参照して、本発明を
説明する。
説明する。
（実施例） 図面及び好適な実施例に関する説明において、同じ参
照符号は同一又は非常によく似たものを表わす。「Ｎ」
は、先に定義された信号を補足する信号を示す下添え字
として使われる。
照符号は同一又は非常によく似たものを表わす。「Ｎ」
は、先に定義された信号を補足する信号を示す下添え字
として使われる。
図面を参照すると、第１図は、アナログ入力電圧V
Iを、Ｍビットディジタルコードに変換する主要段を含
むアナログ−ディジタル変換器を示す。該ディジタルコ
ードは、Ｋ個の２進ビットB0、B1……BK-1の第１の組
と、Ｍ−Ｋ個の２進ビットBK、BK+1……BM-1の第２の組
とに分割される。Ｋは代表的には２以上であるが、１で
あっても良い。Ｍ−Ｋも同様である。
Iを、Ｍビットディジタルコードに変換する主要段を含
むアナログ−ディジタル変換器を示す。該ディジタルコ
ードは、Ｋ個の２進ビットB0、B1……BK-1の第１の組
と、Ｍ−Ｋ個の２進ビットBK、BK+1……BM-1の第２の組
とに分割される。Ｋは代表的には２以上であるが、１で
あっても良い。Ｍ−Ｋも同様である。
ビットB0−BM-1は、入力電圧VIが、低電圧レベルV0か
ら高電圧レベルVFまでに互る入力範囲を横断する時、
「０」と「１」との間を遷移する。コードは、入力VIが
V0以下である時、一つの値（普通は「全部０」）に固定
される。入力VIがVF以上である時、コードは他の値（普
通は「全部１」）に固定される。２進遷移は理想的には
所定のアルゴリズムに従って生じる。
ら高電圧レベルVFまでに互る入力範囲を横断する時、
「０」と「１」との間を遷移する。コードは、入力VIが
V0以下である時、一つの値（普通は「全部０」）に固定
される。入力VIがVF以上である時、コードは他の値（普
通は「全部１」）に固定される。２進遷移は理想的には
所定のアルゴリズムに従って生じる。
この主要なADC段は、第１変換回路10及び第２変換回
路12から成る。変換回路10は一つの電子経路に沿ってビ
ットB0−BK-1を生成する。変換回路12は同様に他の電子
経路に沿ってビットBK−BM-1を生成する。
路12から成る。変換回路10は一つの電子経路に沿ってビ
ットB0−BK-1を生成する。変換回路12は同様に他の電子
経路に沿ってビットBK−BM-1を生成する。
これら二つの経路間には、普通、僅かではあるが重要
な信号伝達遅延差がある。これら遅延差を適切に考慮し
なければ、この差に起因してビットB0−BM-1のうちの或
るものが間違った点で遷移する可能性がある。ノイズに
ついても同様である。回路10及び12の入力回路の小さな
オフセットエラーは、入力VIの、ビットB0−BM-1が遷移
する値に影響を与える。前述の現象に起因するコードエ
ラーを防止するために、本発明の教示に従って作動する
ビット同期段は、第１の組のビットB0−BK-1の遷移を第
２の組のビットBK−BM-1の対応する遷移と同期させる。
な信号伝達遅延差がある。これら遅延差を適切に考慮し
なければ、この差に起因してビットB0−BM-1のうちの或
るものが間違った点で遷移する可能性がある。ノイズに
ついても同様である。回路10及び12の入力回路の小さな
オフセットエラーは、入力VIの、ビットB0−BM-1が遷移
する値に影響を与える。前述の現象に起因するコードエ
ラーを防止するために、本発明の教示に従って作動する
ビット同期段は、第１の組のビットB0−BK-1の遷移を第
２の組のビットBK−BM-1の対応する遷移と同期させる。
該同期段は、同期制御回路14及びビット置換回路16か
ら成る。制御回路14は、第１の組のビットB0−Bk-1が、
その値において理想的には第２の組のビットBK−BM-1の
遷移と同時であるべき遷移を為す入力VIの値に近い値で
ある時を示す一つ以上の同期電圧信号VAを生成する。該
VA信号のうちの一つが該第１の組の一つのビットについ
て、そのことを指示した時、置換回路16は、そのビット
の現在の値を、該第２の組のビットから導出される情報
と置換する。従って、回路16は、該第２の組のＭ−Ｋビ
ットと同期したＫ個のビットB0′、B1′……BK-1′の組
を提供する。置換が行なわれた場合を除いて、この同期
させられた組の各ビットは、元の組の中の同じ番号のビ
ットと同一である。
ら成る。制御回路14は、第１の組のビットB0−Bk-1が、
その値において理想的には第２の組のビットBK−BM-1の
遷移と同時であるべき遷移を為す入力VIの値に近い値で
ある時を示す一つ以上の同期電圧信号VAを生成する。該
VA信号のうちの一つが該第１の組の一つのビットについ
て、そのことを指示した時、置換回路16は、そのビット
の現在の値を、該第２の組のビットから導出される情報
と置換する。従って、回路16は、該第２の組のＭ−Ｋビ
ットと同期したＫ個のビットB0′、B1′……BK-1′の組
を提供する。置換が行なわれた場合を除いて、この同期
させられた組の各ビットは、元の組の中の同じ番号のビ
ットと同一である。
該同期段の動作の理解は、第２図のグラフを参照すれ
ば容易である。コードが従うアルゴリズムに応じて、第
１の組のビットが遷移する入力V1の各値について、
（１）第２の組の少なくとも一つのビットが理想的に同
時遷移をなす場合、（２）第２の組のいずれのビットも
理想的に同時遷移をなさない場合、の２つの場合のうち
の１つが存在する。後者の場合は、第２図におけるビッ
トB1の遷移Ｔで代表される。ビットBK−BM-1のいずれも
遷移Ｔと同期して理想的に遷移しない。その経過、ビッ
ト同期の問題は、この場合は存在しない。
ば容易である。コードが従うアルゴリズムに応じて、第
１の組のビットが遷移する入力V1の各値について、
（１）第２の組の少なくとも一つのビットが理想的に同
時遷移をなす場合、（２）第２の組のいずれのビットも
理想的に同時遷移をなさない場合、の２つの場合のうち
の１つが存在する。後者の場合は、第２図におけるビッ
トB1の遷移Ｔで代表される。ビットBK−BM-1のいずれも
遷移Ｔと同期して理想的に遷移しない。その経過、ビッ
ト同期の問題は、この場合は存在しない。
前者の場合には、第１の組のビットが、第２の組の対
応するビットの遷移と理想的には同時であるように遷移
する入力VIの各値の周囲に、電圧遷移領域が画定され
る。該遷移領域は、遷移領域内の各ビットが「０」と
「１」との間を１回だけ遷移することと成る様に、十分
に狭い。しかし、その領域は十分に広いので、所期の領
域の外側で遷移が起きる可能性は通常非常に小さい。
応するビットの遷移と理想的には同時であるように遷移
する入力VIの各値の周囲に、電圧遷移領域が画定され
る。該遷移領域は、遷移領域内の各ビットが「０」と
「１」との間を１回だけ遷移することと成る様に、十分
に狭い。しかし、その領域は十分に広いので、所期の領
域の外側で遷移が起きる可能性は通常非常に小さい。
第２図は、ビットB0、B1、BK-1における遷移をほぼ中
心とする三つの遷移領域Ｘ、Ｙ、Ｚを示す。領域Ｙで遷
移を為すものとしてビットBK-1も示されている。第２の
組における対応ビットの遷移も見て取ることが出来る。
領域ＺにおけるBK-1の遷移については、第２の組におけ
る二つのビットが対応し得ることに注意するべきであ
る。
心とする三つの遷移領域Ｘ、Ｙ、Ｚを示す。領域Ｙで遷
移を為すものとしてビットBK-1も示されている。第２の
組における対応ビットの遷移も見て取ることが出来る。
領域ＺにおけるBK-1の遷移については、第２の組におけ
る二つのビットが対応し得ることに注意するべきであ
る。
制御回路14は、各遷移領域に対して一つのVA同期信号
を供給する。各同期信号は、第１の組の一つ以上の特定
のビットと関連する。入力V1が遷移領域にあるとき、各
VA信号は第１の組の関連するビットについて特定の条件
に到達する。
を供給する。各同期信号は、第１の組の一つ以上の特定
のビットと関連する。入力V1が遷移領域にあるとき、各
VA信号は第１の組の関連するビットについて特定の条件
に到達する。
第２図は、それぞれ遷移領域Ｘ、Ｙ、Ｚと関連する三
つの同期信号VAX、VAY、VAZを示す。信号VAX−VAZの各
々は、通常は低電圧VLであり、そして入力VIが関連の遷
移領域に入ると、高電圧VHとなる。領域Ｘ−Ｚの境界
は、VA信号が（VL＋VH）/2にほぼ等しく成る点に設定さ
れている。即ち、先の段落において述べた特定のVA状態
は、各VA信号が（VL＋VH）/2にほぼ等しい臨界電圧より
高く成った時に生じる。
つの同期信号VAX、VAY、VAZを示す。信号VAX−VAZの各
々は、通常は低電圧VLであり、そして入力VIが関連の遷
移領域に入ると、高電圧VHとなる。領域Ｘ−Ｚの境界
は、VA信号が（VL＋VH）/2にほぼ等しく成る点に設定さ
れている。即ち、先の段落において述べた特定のVA状態
は、各VA信号が（VL＋VH）/2にほぼ等しい臨界電圧より
高く成った時に生じる。
VA信号がその特定の状態にある時、置換回路16は、第
１の組の各関連ビットの値を、（ａ）第２の組の対応す
るビットの値又は（ｂ）第２の組の対応するビットの２
進補数の値と、所定アルゴリズムを満足する様に、置換
する。例えば、回路16は、該二つのビットの遷移が同一
方向である時には、第２の組の対応するビットの真の値
を使う。その遷移が反対方向である時には、逆となる。
第２図の破線は、置換されたビット値を示す。この様に
して、本発明は、ビットB0−BK-1の遷移をビットBK−B
M-1の遷移と同期させる。
１の組の各関連ビットの値を、（ａ）第２の組の対応す
るビットの値又は（ｂ）第２の組の対応するビットの２
進補数の値と、所定アルゴリズムを満足する様に、置換
する。例えば、回路16は、該二つのビットの遷移が同一
方向である時には、第２の組の対応するビットの真の値
を使う。その遷移が反対方向である時には、逆となる。
第２図の破線は、置換されたビット値を示す。この様に
して、本発明は、ビットB0−BK-1の遷移をビットBK−B
M-1の遷移と同期させる。
重要性の低い同期エラーが第２の組のビットの遷移間
に存在することがある。このエラーの効果は、第２の組
の単一のビットを利用して遷移領域内の全ての置換を実
行することにより、最小にすることが出来る。即ち、回
路16は、該領域内の各置換を、このビットの真の値又は
その補数値を使って実行する。ビットB0−BM-1について
予定されたアルゴリズムに依存して、第２の組の一つの
ビットを使って全ての遷移領域での全ての置換を実行す
ることが出来る。
に存在することがある。このエラーの効果は、第２の組
の単一のビットを利用して遷移領域内の全ての置換を実
行することにより、最小にすることが出来る。即ち、回
路16は、該領域内の各置換を、このビットの真の値又は
その補数値を使って実行する。ビットB0−BM-1について
予定されたアルゴリズムに依存して、第２の組の一つの
ビットを使って全ての遷移領域での全ての置換を実行す
ることが出来る。
その予定されたアルゴリズムは、ビット番号が増大す
るに従って次第に位が下がるビットB0−BM-1から成る２
進コードであるのが好都合である。ビットB0−BK-1は、
その場合、粗（上位）ビットである。ビットBK−BM-1は
精密（下位）ビットである。第３図は、Ｋ及びＭ−Ｋが
共に２に等しい場合について、入力VIの関数としての２
進コードの変化を示す。
るに従って次第に位が下がるビットB0−BM-1から成る２
進コードであるのが好都合である。ビットB0−BK-1は、
その場合、粗（上位）ビットである。ビットBK−BM-1は
精密（下位）ビットである。第３図は、Ｋ及びＭ−Ｋが
共に２に等しい場合について、入力VIの関数としての２
進コードの変化を示す。
２進コード状態において最大限の同期精度を得るため
に、置換回路16は、置換の目的に最上位精密ビットBKの
みを使う。それは、第３図ではビットB2である。より詳
しく述べると、回路16は、各遷移領域において以下の置
換手続きを採用する。該最上位精密ビットの補数の値
は、その領域内で遷移する最上位ビットである粗ビット
の各々に代入される。該最上位精密ビットの真の値は、
その領域内で遷移する他の粗ビットの各々の値に代入さ
れる。この置換アルゴリズムは、下記の式 で表わすことが出来る。ここで下添え字ｊは０ないしＫ
−１の整数であり、ｐは、該遷移領域内で遷移する最上
位粗ビットBPの下添え字の値に等しい値の整数であり、
BNKはBKの補数である。
に、置換回路16は、置換の目的に最上位精密ビットBKの
みを使う。それは、第３図ではビットB2である。より詳
しく述べると、回路16は、各遷移領域において以下の置
換手続きを採用する。該最上位精密ビットの補数の値
は、その領域内で遷移する最上位ビットである粗ビット
の各々に代入される。該最上位精密ビットの真の値は、
その領域内で遷移する他の粗ビットの各々の値に代入さ
れる。この置換アルゴリズムは、下記の式 で表わすことが出来る。ここで下添え字ｊは０ないしＫ
−１の整数であり、ｐは、該遷移領域内で遷移する最上
位粗ビットBPの下添え字の値に等しい値の整数であり、
BNKはBKの補数である。
遷移領域は、ほぼ同じ広さを持っている。第３図に占
めされている様に、その幅は、最下位粗ビットBK-1の連
続する遷移間の平均間隔の二分の一に等しいのが好都合
である。また、遷移領域の数は、ビットBK-1が為す遷移
の数に等しい。
めされている様に、その幅は、最下位粗ビットBK-1の連
続する遷移間の平均間隔の二分の一に等しいのが好都合
である。また、遷移領域の数は、ビットBK-1が為す遷移
の数に等しい。
本発明は、折りたたみ型のADCに特に有益である。次
に、第４図は、一つのアナログ経路に沿って供給される
二つの粗ビットと、他のアナログ経路に沿って供給され
る６個の精密ビットとから成る８ビット２進コードを生
成する多重折りたたみADCへの本発明の適用を示す。第
１図の粗変換回路10は、入力増幅器アレイ18と、加算ア
レイ20と、一群の粗比較器22とから成る。第１図の回路
12は、アレイ18及び20、補間回路24、一群の精密比較器
26、及びエンコーダ28から成っている。
に、第４図は、一つのアナログ経路に沿って供給される
二つの粗ビットと、他のアナログ経路に沿って供給され
る６個の精密ビットとから成る８ビット２進コードを生
成する多重折りたたみADCへの本発明の適用を示す。第
１図の粗変換回路10は、入力増幅器アレイ18と、加算ア
レイ20と、一群の粗比較器22とから成る。第１図の回路
12は、アレイ18及び20、補間回路24、一群の精密比較器
26、及びエンコーダ28から成っている。
VA同期信号は、増幅器アレイ18から通常供給される増
幅器信号の一部から成っている。第１図の回路14を形成
するためには、アレイ18内に既に存在する回路とは別の
付加的回路は不要である。これにより、特別に能率的な
構成となっている。
幅器信号の一部から成っている。第１図の回路14を形成
するためには、アレイ18内に既に存在する回路とは別の
付加的回路は不要である。これにより、特別に能率的な
構成となっている。
第５図はアレイ18及び20の詳細を示す。増幅器アレイ
18は、８行８列に配列された64個の入力増幅器A0−A64
を包含する。ｉを変化する整数であるとして、各Aiは、
入力電圧VIと、対応する基準電圧VRiとの差を増幅し
て、中間の電圧VAiを作り出す。基準電圧VR0、VR1……V
R63は、VR0からVR63までの入力範囲に互って等間隔に離
間した抵抗分圧器から供給される。
18は、８行８列に配列された64個の入力増幅器A0−A64
を包含する。ｉを変化する整数であるとして、各Aiは、
入力電圧VIと、対応する基準電圧VRiとの差を増幅し
て、中間の電圧VAiを作り出す。基準電圧VR0、VR1……V
R63は、VR0からVR63までの入力範囲に互って等間隔に離
間した抵抗分圧器から供給される。
第６図は、VIの関数としての代表的電圧VAiの一般的
形状を示す。VAiは、理想的には、破線で示されている
三角形の形状を有する。実際の増幅器特性に起因して、
VAiは実際には実線で示されている丸みを持った形状と
なる。各電圧VAiは、VIがVRi-8とVRiとの間にある時に
はしきい値電圧（VL＋VH）/2を上回る。
形状を示す。VAiは、理想的には、破線で示されている
三角形の形状を有する。実際の増幅器特性に起因して、
VAiは実際には実線で示されている丸みを持った形状と
なる。各電圧VAiは、VIがVRi-8とVRiとの間にある時に
はしきい値電圧（VL＋VH）/2を上回る。
代表的増幅器Aiの内部構造が第７図に示されている。
エミッタ接続NPNトランジスタQLi及びQRiはそれぞれ増
幅器Ai-8及びAi+8のトランジスタQRi-8及びQLi+8のコレ
クタに接続されている。増幅器Aiは、増幅器Ai-8と共同
して差動的に動作する。VIがVRiと等しく成る時、作動
対QLi及びQRiは平衡するので、VAiはゼロとなる。増幅
器Ai-8の作動対QLi-8及びQRi-8も同様に、VIがVRi-8と
等しく成る時に平衡する。コレクタクロスカップリング
の故に、VAiは、その点でもう一度零となる。その結
果、VAiは、VIがVRi-4に等しく成る時にVHに到達し、VI
がVRi-12より低いか又はRRi+4より大きい時には一定値V
Lである。
エミッタ接続NPNトランジスタQLi及びQRiはそれぞれ増
幅器Ai-8及びAi+8のトランジスタQRi-8及びQLi+8のコレ
クタに接続されている。増幅器Aiは、増幅器Ai-8と共同
して差動的に動作する。VIがVRiと等しく成る時、作動
対QLi及びQRiは平衡するので、VAiはゼロとなる。増幅
器Ai-8の作動対QLi-8及びQRi-8も同様に、VIがVRi-8と
等しく成る時に平衡する。コレクタクロスカップリング
の故に、VAiは、その点でもう一度零となる。その結
果、VAiは、VIがVRi-4に等しく成る時にVHに到達し、VI
がVRi-12より低いか又はRRi+4より大きい時には一定値V
Lである。
第５図に示されている様に、加算アレイ20は、折りた
たみアレイ30と、粗加算部32とに細分される。折りたた
みアレイ30は、16個目毎の中間信号VAiを電気的に組み
合わせて、８対の補足用の折りたたみ電圧VBを作り出
す。加算部32は、VAi信号のうちの或るものを電気的に
組み合わせて、２対の補電圧VCを生成する。第５図中の
円は、Ai増幅器への特別の接続を表わす。
たみアレイ30と、粗加算部32とに細分される。折りたた
みアレイ30は、16個目毎の中間信号VAiを電気的に組み
合わせて、８対の補足用の折りたたみ電圧VBを作り出
す。加算部32は、VAi信号のうちの或るものを電気的に
組み合わせて、２対の補電圧VCを生成する。第５図中の
円は、Ai増幅器への特別の接続を表わす。
第４図に戻ると、粗比較器群22は、二つの真VC電圧を
その補数電圧とそれぞれ比較することにより粗ビットB0
及びB1を生成する二つのマスタースレーブフリップフロ
ップから成っている。
その補数電圧とそれぞれ比較することにより粗ビットB0
及びB1を生成する二つのマスタースレーブフリップフロ
ップから成っている。
補間回路24はVB電圧を補間して32対の補足用の折りた
たみ電圧VDを生成する。回路24は、1987年12月２日に出
願された米国特許出願第127,867号に開示された方法で
構成するのが好都合である。第８図は、VIの関数として
の電圧VDの代表的な一つを示す。
たみ電圧VDを生成する。回路24は、1987年12月２日に出
願された米国特許出願第127,867号に開示された方法で
構成するのが好都合である。第８図は、VIの関数として
の電圧VDの代表的な一つを示す。
精密比較器群26は、32個の真のVD電圧をその補数電圧
とそれぞれ比較するフリップフロップ・ラダーから成っ
ている。32ビットのストリングＢが円形コードで生成さ
れる。該ラダーから供給されるビット信号は、第４図に
示されている最上位精密ビットB2及びその補数BN2とを
包含する。該ラダーは、「温度計又は円形コードに適す
るエラー補正回路」（“Error Correction Circuit
Suitable for Thermometer or Circular Code"）
を名称として共に出願された米国特許出願PHA1168号に
記載されている方法で構成するのが好都合である。
とそれぞれ比較するフリップフロップ・ラダーから成っ
ている。32ビットのストリングＢが円形コードで生成さ
れる。該ラダーから供給されるビット信号は、第４図に
示されている最上位精密ビットB2及びその補数BN2とを
包含する。該ラダーは、「温度計又は円形コードに適す
るエラー補正回路」（“Error Correction Circuit
Suitable for Thermometer or Circular Code"）
を名称として共に出願された米国特許出願PHA1168号に
記載されている方法で構成するのが好都合である。
エンコーダ28は、ビットストリングＢを精密ビットB3
−B7に変換する。エンコーダ28は、適当な入力論理回路
と、適切にプログラムされた読み出し専用メモリーとか
ら成る。B2に対するディジタル処理とは別にビットB3−
B7を生成するために為される追加のディジタル処理は、
普通は、それ自体としては精密ビットに著しい同期問題
を持ち込むものではない。
−B7に変換する。エンコーダ28は、適当な入力論理回路
と、適切にプログラムされた読み出し専用メモリーとか
ら成る。B2に対するディジタル処理とは別にビットB3−
B7を生成するために為される追加のディジタル処理は、
普通は、それ自体としては精密ビットに著しい同期問題
を持ち込むものではない。
第９図は、置換回路16の内部回路の好適な実施例の機
能的等価物を示す。この機能的等価物は、図示の様に接
続された補数出力バッファー34、OR/NORゲート36、AND
ゲート38、40、42、44、46、及びORゲート48及び50から
成る。ゲート34−50は、普通の組み合わせ原理に従って
作動する。ゲート38−50は、一つのCMLゲートをゲート3
8、40、48に使用し、他のCMLゲートをゲート42−46及び
50に使って電流モードロジック（CMJ）として実施する
のが好都合である。
能的等価物を示す。この機能的等価物は、図示の様に接
続された補数出力バッファー34、OR/NORゲート36、AND
ゲート38、40、42、44、46、及びORゲート48及び50から
成る。ゲート34−50は、普通の組み合わせ原理に従って
作動する。ゲート38−50は、一つのCMLゲートをゲート3
8、40、48に使用し、他のCMLゲートをゲート42−46及び
50に使って電流モードロジック（CMJ）として実施する
のが好都合である。
第９図の置換回路16に供給される同期信号VAは、第４
図の入力増幅器アレイ18から供給される増幅器電圧
VA19、VA35、VA51から成る。第４図のADCは８ビット２
進コードを生成するが、粗ビットB0及びB1及び精密ビッ
トB2のみが同期方式に関連する。第３図に表わされてい
る４ビット２進コードについても同様である。その結
果、VIが第３図に示されている低遷移領域、中遷移領
域、及び高遷移領域にある時をそれぞれ特定する三つの
同期信号は、信号VA19、VA35、VA51にほぼ等しい。
図の入力増幅器アレイ18から供給される増幅器電圧
VA19、VA35、VA51から成る。第４図のADCは８ビット２
進コードを生成するが、粗ビットB0及びB1及び精密ビッ
トB2のみが同期方式に関連する。第３図に表わされてい
る４ビット２進コードについても同様である。その結
果、VIが第３図に示されている低遷移領域、中遷移領
域、及び高遷移領域にある時をそれぞれ特定する三つの
同期信号は、信号VA19、VA35、VA51にほぼ等しい。
第４図の回路16の働きは、（ａ）VA35が（VL＋VH）/2
より大きければビットB0及びB1の値をBN2及びB2の値と
それぞれ置換し、（ｂ）VA19又はAA51が（VL＋VH）/2よ
り大きければビットB1の値をビットBN2の値と置換する
ことである。この置換の、注目に値する特徴は、VIが第
３図に示されている低遷移領域又は高遷移領域のいずれ
かにある時にビットB1の値がBN2の値と置換されること
である。その結果、第９図にOR/NORゲート36で示されて
いる様に、電圧VA19及びVA35に対して論理OR組み合わせ
演算が為され得ることとなる。より一般的には、回路16
は、論理OR信号、又は、同じ置換が試される同期信号の
各群を生成するゲートを使用することが出来る。
より大きければビットB0及びB1の値をBN2及びB2の値と
それぞれ置換し、（ｂ）VA19又はAA51が（VL＋VH）/2よ
り大きければビットB1の値をビットBN2の値と置換する
ことである。この置換の、注目に値する特徴は、VIが第
３図に示されている低遷移領域又は高遷移領域のいずれ
かにある時にビットB1の値がBN2の値と置換されること
である。その結果、第９図にOR/NORゲート36で示されて
いる様に、電圧VA19及びVA35に対して論理OR組み合わせ
演算が為され得ることとなる。より一般的には、回路16
は、論理OR信号、又は、同じ置換が試される同期信号の
各群を生成するゲートを使用することが出来る。
特定の実施例を参照して本発明を説明したが、その説
明は専ら例示を目的とするものであって、特定特許の範
囲の欄に記載された発明の範囲を限定するものと看做さ
れるべきではない。例えば、２進「０」及び「１」の定
義は随意であって、前記とは逆に定義することも出来
る。一群の遷移領域に同じ置換が為される場合には、論
理OR演算により組み合わされる同期信号の群に代わり
に、初めに単一の同期信号を定義することが出来る。
明は専ら例示を目的とするものであって、特定特許の範
囲の欄に記載された発明の範囲を限定するものと看做さ
れるべきではない。例えば、２進「０」及び「１」の定
義は随意であって、前記とは逆に定義することも出来
る。一群の遷移領域に同じ置換が為される場合には、論
理OR演算により組み合わされる同期信号の群に代わり
に、初めに単一の同期信号を定義することが出来る。
ビットに対するアルゴリズムは、第１の組のビットに
対する２進コード及び第２の組のビットに対するグレイ
コード等の、二つ以上のサブアルゴリズムから構成する
ことが出来る。三つ以上の全体として異なるビットの組
がある場合には、本発明を重複して適用することが出来
る。従って、この技術分野の専門家は、特許請求の範囲
に記載された発明の真の範囲から逸脱することなく、色
々な変形や応用を為すことが出来る。
対する２進コード及び第２の組のビットに対するグレイ
コード等の、二つ以上のサブアルゴリズムから構成する
ことが出来る。三つ以上の全体として異なるビットの組
がある場合には、本発明を重複して適用することが出来
る。従って、この技術分野の専門家は、特許請求の範囲
に記載された発明の真の範囲から逸脱することなく、色
々な変形や応用を為すことが出来る。
第１図は、本発明のビット同期方式を使うADCのブロッ
ク図である。 第２図及び第３図は、第１図のADCについて同期信号及
びビットが入力電圧の関数として変化する様子を示す図
である。 第４図は、第１図のADCの折りたたみ型実施例のブロッ
ク図である。 第５図は、第４図のADCの入力増幅器及び加算アレイの
回路図である。 第６図は、第５図の増幅器アレイの代表的入力増幅器か
らの出力電圧が入力電圧と共にどのように変化するかを
示す図である。 第７図は、この増幅器の回路図である。 第８図は、第４図のADCの補間回路から供給される代表
的折りたたみ電圧が入力電圧と共にどのように変化する
かを示す図である。 第９図は、第４図のADCのビット置換回路の論理回路図
である。 30……折りたたみアレイ、 32……粗加算部。
ク図である。 第２図及び第３図は、第１図のADCについて同期信号及
びビットが入力電圧の関数として変化する様子を示す図
である。 第４図は、第１図のADCの折りたたみ型実施例のブロッ
ク図である。 第５図は、第４図のADCの入力増幅器及び加算アレイの
回路図である。 第６図は、第５図の増幅器アレイの代表的入力増幅器か
らの出力電圧が入力電圧と共にどのように変化するかを
示す図である。 第７図は、この増幅器の回路図である。 第８図は、第４図のADCの補間回路から供給される代表
的折りたたみ電圧が入力電圧と共にどのように変化する
かを示す図である。 第９図は、第４図のADCのビット置換回路の論理回路図
である。 30……折りたたみアレイ、 32……粗加算部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−73232（ＪＰ，Ａ) 特開 昭62−53025（ＪＰ，Ａ) 英国公開2090707（ＧＢ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/88
Claims (6)
- 【請求項１】入力パラメータの関数として一対の２進値
間を遷移する複数の２進ビットから成るディジタルコー
ドを生成する主要段から成っており、前記遷移は、理想
的には、前記入力パラメータが入力範囲を横断する時所
定のアルゴリズムに従って生じ、前記ビットは少なくと
も一つのビットの第１の組と、少なくとも一つのビット
の第２の組とに分割されるように成っている電子回路で
あって、 前記入力パラメータに応答して少なくとも一つの同期信
号を生成する制御手段であって、各同期信号が、同期信
号と関連する第１の組のビットが単一の遷移をなし且つ
それに対応する第２の組のビットが単一の遷移をなす入
力範囲の副範囲にあることを示す特定の信号レベルを有
するように成っている制御手段と、 各同期信号が特定の状態にある時に前記同期信号に応答
して、所定のアルゴリズムを満足するように、前記同期
信号と関連する第１の組の各ビットを、対応する第２の
組のビット又は対応する第２の組のビットの補数値と置
換する置換手段と、 から成る同期段を有することを特徴とする電子回路。 - 【請求項２】前記置換手段は、前記第２の組のビットの
うちの単一のビットの値又はそのビットの２進補数の値
を使って副範囲で全置換を実行することを特徴とする請
求項１に記載の回路。 - 【請求項３】前記主要段に第１及び第２のビット生成経
路があり、前記第１の組の各ビットが前記第１の経路に
沿って生成され、前記第２の組の各ビットが前記第２の
経路に沿って生成されるように成っていて、各同期信号
についての特定の状態は、しきい電圧よりも大きいか又
は小さいことを特徴とする請求項１に記載の回路。 - 【請求項４】各同期信号について単一の副範囲しかない
ことを特徴とする請求項３に記載の回路。 - 【請求項５】少なくとも二つのビットが各組にあり、前
記置換手段は、第２の組のビットのうちの単一のビット
の値又はそのビットの２進補数の値を使って副範囲の全
置換を実行することを特徴とする請求項３に記載の回
路。 - 【請求項６】前記主要段は、前記入力パラメータに応答
して、前記入力パラメータが前記入力範囲を横断する時
第１及び第２のレベルの間を変化する複数の中間信号を
生成する手段であって、その各中間信号は、前記入力パ
ラメータが前記入力範囲を横断する間の殆どで第１レベ
ルにあり、他の各中間信号と異なる入力パラメータの値
で第２のレベルに達するように成っている手段と、前記
中間信号に応答して前記第２の組の各ビットを生成する
手段と、から成っており、 前記同期段は、前記主要段の一部から成っており、各同
期信号は前記中間信号の一つである、 ことを特徴とする請求項１に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/155,403 US4939517A (en) | 1988-02-12 | 1988-02-12 | Circuit for synchronizing transitions of bits in a digital code |
| US155403 | 1988-02-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245717A JPH01245717A (ja) | 1989-09-29 |
| JP2816354B2 true JP2816354B2 (ja) | 1998-10-27 |
Family
ID=22555287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1032505A Expired - Lifetime JP2816354B2 (ja) | 1988-02-12 | 1989-02-10 | ディジタルコードにおけるビットの遷移を同期させる電子回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4939517A (ja) |
| EP (1) | EP0328213B1 (ja) |
| JP (1) | JP2816354B2 (ja) |
| KR (1) | KR970007352B1 (ja) |
| DE (1) | DE68924609T2 (ja) |
| HK (1) | HK144596A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053771A (en) * | 1990-07-16 | 1991-10-01 | Eastman Kodak Company | Adaptive dual range analog to digital converter |
| JP3107231B2 (ja) * | 1991-02-22 | 2000-11-06 | ソニー株式会社 | アナログデイジタル変換回路 |
| US5392045A (en) * | 1992-11-06 | 1995-02-21 | National Semiconductor Corporation | Folder circuit for analog to digital converter |
| US5319372A (en) * | 1992-11-06 | 1994-06-07 | National Semiconductor Corporation | Analog to digital converter that decodes MSBS from internal voltages of two folder circuits |
| US5309157A (en) * | 1992-11-06 | 1994-05-03 | National Semiconductor Corporation | Analog to digital converter using folder reference circuits |
| WO1995022856A1 (fr) * | 1994-02-21 | 1995-08-24 | Teratec Corporation | Convertisseur a/n |
| FR2771565A1 (fr) * | 1997-11-21 | 1999-05-28 | Philips Electronics Nv | Dispositif de conversion analogique/numerique a signaux de sortie synchrones |
| JPH11214993A (ja) * | 1998-01-26 | 1999-08-06 | Toshiba Corp | Ａ／ｄ変換器、ボリュームシステム、及びａ／ｄ変換方式 |
| US7006022B1 (en) * | 2004-10-12 | 2006-02-28 | Cheertek, Inc. | System and method for enhancing data correction capability using error information obtained from demodulation procedures |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2090707A (en) | 1980-12-23 | 1982-07-14 | Philips Nv | Analogue-to-digital converter circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4430642A (en) * | 1981-10-02 | 1984-02-07 | Westinghouse Electric Corp. | Digital-to-analog converter |
| JPS5873232A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | Ａｄ変換回路 |
| JPS61120530A (ja) * | 1984-11-15 | 1986-06-07 | Toshiba Corp | アナログ・デジタル変換器 |
| US4612531A (en) * | 1985-02-12 | 1986-09-16 | Rca Corporation | Intermeshed resistor network for analog to digital conversion |
-
1988
- 1988-02-12 US US07/155,403 patent/US4939517A/en not_active Expired - Fee Related
-
1989
- 1989-02-06 EP EP89200268A patent/EP0328213B1/en not_active Expired - Lifetime
- 1989-02-06 DE DE68924609T patent/DE68924609T2/de not_active Expired - Fee Related
- 1989-02-09 KR KR1019890001442A patent/KR970007352B1/ko not_active IP Right Cessation
- 1989-02-10 JP JP1032505A patent/JP2816354B2/ja not_active Expired - Lifetime
-
1996
- 1996-08-01 HK HK144596A patent/HK144596A/xx not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2090707A (en) | 1980-12-23 | 1982-07-14 | Philips Nv | Analogue-to-digital converter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68924609D1 (de) | 1995-11-30 |
| EP0328213B1 (en) | 1995-10-25 |
| EP0328213A3 (en) | 1992-10-14 |
| JPH01245717A (ja) | 1989-09-29 |
| HK144596A (en) | 1996-08-09 |
| KR890013898A (ko) | 1989-09-26 |
| US4939517A (en) | 1990-07-03 |
| KR970007352B1 (ko) | 1997-05-07 |
| DE68924609T2 (de) | 1996-05-30 |
| EP0328213A2 (en) | 1989-08-16 |
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