JP2007189519A - アナログ／デジタル変換回路 - Google Patents

Abstract

【課題】小面積化と低消費電力化を図ったアナログ／デジタル変換回路を提供する。
【解決手段】本実施形態に係るアナログ／デジタル変換回路によれば、複数段の増幅部の各段において出力端子同士を平均化用抵抗素子により接続するとともに、２値信号に変換された段階で多数決論理演算による平均化処理を行うことによりオフセットばらつきを低減し、回路の小面積化と低消費電力化を実現できる。すなわち、第１増幅部２、第２増幅部４、比較部６の出力部分に合計３段の平均化用の回路が設けられており、各出力部分で発生するオフセットを効果的に低減することができる。これにより各要素回路は比較的小サイズのトランジスタによって構成することが可能になるため、小面積化と低消費電力化を図ることができる。
【選択図】図１

Description

本発明は、入力されるアナログ信号をデジタル信号に変換するアナログ／デジタル変換回路に係り、特に、小面積化と低消費電力化を図った並列型のアナログ／デジタル変換回路に関するものである。

図１３は、一般的な並列型アナログ／デジタル変換回路の構成例を示す図である。
図１３に示すアナログ／デジタル変換回路は、複数の基準電圧を発生する抵抗ラダー（Ｒ１〜Ｒ８）と、２段の増幅回路Ａ１及びＡ２と、比較判定を行うマスターコンパレータラッチ（Master Comparator Latch）Ｕ３１〜Ｕ３７と、エンコード回路Ａ３を有する。

２段の増幅回路は、抵抗ラダー（Ｒ１〜Ｒ８）によって生成される複数の基準電圧とアナログ入力電圧との差を増幅する。マスターコンパレータラッチＵ３１〜Ｕ３７は、クロック信号ＣＫＡに従って一斉に比較動作を行う。アナログ入力電圧よりも高い基準電圧を入力するマスターコンパレータラッチは全て「０」レベル、アナログ入力電圧よりも低い基準電圧を入力するマスターコンパレータラッチは全て「１」レベルの出力を発生する。エンコード回路Ａ３は、隣接する比較出力の排他的論理和の論理処理を行い、この処理結果をデジタル信号に変換して出力する。通常、１段の増幅回路では十分な利得を得られないため、２段程度の増幅段を設ける場合が多い。

下記の特許文献１は、並列型アナログ／デジタル変換回路に関するものである。
特開２０００−１８３７４２号公報

上述した並列型アナログ／デジタル変換方式は高速処理が可能であるが、分解能に応じた増幅回路とマスターコンパレータラッチが必要になるため、分解能を高めようとすると回路規模が指数関数的に増大し、これに伴い消費電力とチップサイズが増大する欠点を持つ。更に、高分解能を実現しようとすると各回路間のオフセットが深刻になるため、その応用範囲が制限される傾向にある。

本発明はかかる事情に鑑みてなされたものであり、その目的は、小面積化と低消費電力化を図ったアナログ／デジタル変換回路を提供することにある。

本発明に係るアナログ／デジタル変換回路は、アナログ信号を入力し、当該アナログ信号と複数の基準信号とのレベル差をそれぞれ増幅し、当該増幅結果に応じた複数の差動信号を出力する第１増幅部と、前記第１増幅部から出力される複数の差動信号をそれぞれ増幅し、当該増幅結果に応じた複数の差動信号を出力する第２増幅部と、前記第２増幅部から出力される複数の差動信号の対をなす信号同士をそれぞれ比較し、当該比較結果に応じた複数の２値信号を出力する比較部と、前記第１増幅部の出力端子間を接続する複数の平均化用抵抗素子を含んだ第１平均化部と、前記第２増幅部の出力端子間を接続する複数の平均化用抵抗素子を含んだ第２平均化部と、前記比較部から出力される複数の２値信号のそれぞれに対して、他の所定数の２値信号との多数決論理演算による平均化処理を行う第３平均化部とを具備する。

好適には、前記第１増幅部及び前記第２増幅部の少なくとも一方は、入力される差動信号を増幅する差動増幅回路と、前記差動増幅回路から出力される差動信号を入力し、当該入力の差動信号の電圧差に応じた差動電圧を前記出力端子へ出力する電圧フォロワ回路とを有する。
また、好適には、前記電圧フォロワ回路の出力インピーダンスと、前記出力端子を介して当該電圧フォロワ回路に接続される前記抵抗素子の抵抗値とのインピーダンス比が所定の値を有する。

本発明によれば、第１増幅部と第２増幅部の各段において出力端子同士を平均化用抵抗素子により接続するとともに、２値信号の段階で更に多数決論理演算による平均化処理を行うことによって、回路素子のサイズが比較的小さくてもオフセットばらつきを低減できるため、小面積化と低消費電力化を実現できる。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る３ビットのアナログ／デジタル変換回路の構成の一例を示す図である。
図１に示すアナログ／デジタル変換回路は、基準電圧発生用の抵抗素子１０Ａ〜１７Ａと、第１増幅部２と、第１平均化部３と、第２増幅部４と、第２平均化部５と、比較部６と、第３平均化部７と、エンコード部８とを有する。
第１増幅部２は、本発明の第１増幅部の一実施形態である。
第２増幅部４は、本発明の第２増幅部の一実施形態である。
第１平均化部３は、本発明の第１平均化部の一実施形態である。
第２平均化部５は、本発明の第２平均化部の一実施形態である。
比較部６は、本発明の比較部の一実施形態である。
第３平均化部７は、本発明の第３平均化部の一実施形態である。

抵抗素子１０Ａ〜１７Ａは、符号の番号順に直列接続されており、この直列接続回路における抵抗素子１０Ａ側の端部には基準電圧ＶＲＢが印加され、抵抗素子１７Ａ側の端部には基準電圧ＶＲＢより高い基準電圧ＶＲＴが印加される。
抵抗素子１０Ａ〜１７Ａの各接続点には、低電圧側から順に、基準電圧Ｖｒ１，Ｖｒ２，…，Ｖｒ７が発生する。

第１増幅部２は、入力電圧ＶＩＮと基準電圧Ｖｒ１〜Ｖｒ７との電圧差をそれぞれ増幅し、この増幅結果に応じた差動信号をそれぞれ出力する。

第１増幅部２は、例えば図１に示すように、差動信号の増幅を行う増幅回路２１〜２７を有する。
増幅回路２ｉ（ｉは１から７までの整数を示す。以下同じ。）は、基準電圧Ｖｒｉと入力電圧ＶＩＮとの差を増幅し、その増幅結果を差動電圧として出力する。

第１平均化部３は、第１増幅部２から出力される各差動信号の電圧をアナログ的に平均化することにより第１増幅部２のオフセットを低減させる回路であり、第１増幅部２の出力端子間を接続する平均化用抵抗素子３１１〜３１６及び３２１〜３２６を有する。

平均化用抵抗素子３１ｊ（ｊは１から６までの整数を示す。以下同じ。）は、増幅回路２ｊと増幅回路２（ｊ＋１）の正出力端子間に接続される。平均化用抵抗素子３２ｊは、増幅回路２ｊと増幅回路２（ｊ＋１）の負出力端子間に接続される。
上記の接続関係は、次のように言い換えることができる。
７つの増幅回路２１〜２７をその出力の差動信号に極性反転を生じさせる入力電圧ＶＩＮのレベルに応じて順序付けた場合、その順序は符号の番号順に増幅回路２１，２２，２３，…，２７となる。平均化用抵抗素子３１ｊは、この順序において隣接する増幅回路２ｊと増幅回路２（ｊ＋１）の正出力端子間に接続される。平均化用抵抗素子３２ｊも同様に、隣接する増幅回路２ｊと増幅回路２（ｊ＋１）の負出力端子間に接続される。

図２は、第１平均化部３のアベレージング作用によって第１増幅部２のオフセットが低減することを説明するための図である。
回路の要求精度を緩和し、回路素子の面積を削減する技術として、アベレージングと呼ばれる手法が存在する（例えば非特許文献１「Hui Pan，“Spatial Filtering in Flash A/D Converters”， IEEE Transactions on Circuits and Systems-II， vol.50， pp424--436， Aug., 2003」を参照）。
図２（Ａ）に示すように、素子特性のマッチングに起因するバラツキによって第１増幅部２がオフセット電圧ΔＶｏｓ１を生じているものとする。この第１増幅部２の構成をそのままにして、図２（Ｂ）に示すように平均化用の抵抗素子を隣接する出力間に挿入すると、第１増幅部２のオフセット電圧ΔＶｏｓ２が平均化されて、その値が元のオフセット電圧ΔＶｏｓ１より小さくなる。オフセット電圧が小さくなると、より小さい面積で高精度の信号処理が可能となるため、素子面積を全体的に小さくすることが可能となり、消費電力と面積の低減を図ることができる。

図３は、第１増幅部２において差動信号の増幅を行う増幅回路２２の構成の一例を示す図である。第１増幅部２の他の増幅回路（２１，２３〜２７）もこれと同様な構成を有する。
図３に示す増幅回路２２は、ｎ型のＭＯＳトランジスタ１０１〜１０６と、抵抗素子１０７，１０８と、定電流回路１０９〜１１１とを有する。
ＭＯＳトランジスタ１０１〜１０４と抵抗素子１０７，１０８を含む回路は、本発明の差動増幅回路の一実施形態である。
ＭＯＳトランジスタ１０５，１０６及び定電流回路１１０，１１１を含む回路は、本発明の電圧フォロワ回路の一実施形態である。

ＭＯＳトランジスタ１０１及び１０２は、互いのソースが共通に接続されており、そのソースが定電流回路１０９を介して基準電位ＶＳＳに接続される。
ＭＯＳトランジスタ１０１のドレインはＭＯＳトランジスタ１０３のソースに接続され、そのゲートには入力電圧ＶＩＮが印加される。ＭＯＳトランジスタ１０２のドレインはＭＯＳトランジスタ１０４のソースに接続され、そのゲートには基準電圧Ｖｒ２が印加される。
ＭＯＳトランジスタ１０３のドレインは、抵抗素子１０７を介して電源電圧ＶＤＤに接続されるとともにＭＯＳトランジスタ１０５のゲートに接続される。ＭＯＳトランジスタ１０４のドレインは、抵抗素子１０８を介して電源電圧ＶＤＤに接続されるとともにＭＯＳトランジスタ１０６のゲートに接続される。ＭＯＳトランジスタ１０３及び１０４のゲートには、所定のバイアス電圧ＶＧが印加される。

ＭＯＳトランジスタ１０５のドレインは電源電圧ＶＤＤに接続され、そのソースは定電流回路１１１を介して基準電位ＶＳＳに接続される。ＭＯＳトランジスタ１０６のドレインは電源電圧ＶＤＤに接続され、そのソースは定電流回路１１０を介して基準電位ＶＳＳに接続される。
ＭＯＳトランジスタ１０６と定電流回路１１０の接続点に発生する電圧は、増幅回路２２の正出力端子ＰＡＯＰに出力される。ＭＯＳトランジスタ１０５と定電流回路１１１の接続点に発生する電圧は、増幅回路２２の負出力端子ＰＡＯＮに出力される。

ＭＯＳトランジスタ１０１〜１０４と抵抗素子１０７，１０８は、差動増幅回路を構成する。この差動増幅回路は、入力電圧ＶＩＮと基準電圧Ｖｒ２との差を増幅し、その増幅結果をＭＯＳトランジスタ１０３及び１０４のドレイン間に差動電圧として発生する。

ＭＯＳトランジスタ１０５及び定電流回路１１１はソースフォロワ回路を構成しており、ＭＯＳトランジスタ１０５のソース（すなわち増幅回路２２の負出力端子ＰＡＯＮ）の電圧をＭＯＳトランジスタ１０５のゲート電圧に追従させる。また、ＭＯＳトランジスタ１０６及び定電流回路１１０も上記と同様にソースフォロワ回路を構成しており、ＭＯＳトランジスタ１０６のソース（すなわち増幅回路２２の正出力端子ＰＡＯＰ）の電圧をＭＯＳトランジスタ１０６のゲート電圧に追従させる。
したがって、増幅回路２２の出力端子（ＰＡＯＰ，ＰＡＯＮ）には、入力電圧ＶＩＮと基準電圧Ｖｒ２との差を増幅した差動電圧が出力される。

図３に示すように、増幅回路２２はその出力段にソースフォロワ回路（１０５及び１１１、１０６及び１１０）を有している。
本実施形態において、このソースフォロワ回路の出力インピーダンスＲｏと平均化用抵抗素子（３１１，３１２…）の抵抗値Ｒａとの比（Ｒａ／Ｒｏ）を所定の値（例えば「０．１」）に設定する。
非特許文献１において示されているように、一般に増幅回路の出力インピーダンスと平均化用抵抗素子の抵抗値との比を概ね「０．１」程度に設定することにより、良好な平均化効果を得ることが知られている。

図４は、図３に示す増幅回路から出力段のソースフォロワ回路を省略した場合を示す図である。
図４に示す場合において、増幅回路の出力インピーダンスは抵抗素子１０７，１０８の抵抗値Ｒｌとなる。したがって、上述したインピーダンス比（Ｒａ／Ｒｌ＝０．１）を満たそうとすると、抵抗値Ｒｌは抵抗値Ｒａによって制約を受ける。抵抗値Ｒｌは差動増幅回路（１０１〜１０４，１０７〜１０９）の利得に関連しており、この値を大きくするほど利得を高めることができるが、抵抗値Ｒａの範囲が限られている場合にはあまり大きくすることができず、所望の利得を得られない可能性がある。
これに対し、図３に示す増幅回路２２では、出力段にソースフォロワ回路を設けているため、平均化用抵抗素子の抵抗値Ｒａとは独立に抵抗素子１０７，１０８の抵抗値Ｒｌを設定できる。そのため、上述した好適なインピーダンス比（Ｒａ／Ｒｏ＝０．１）を保ちつつ、初段の差動増幅回路（１０１〜１０４，１０７〜１０９）の利得低下を防止することができる。
すなわち、好適なインピーダンス比（Ｒａ／Ｒｏ＝０．１）に設定することでオフセットの低減と変換精度の向上を図るとともに、初段の差増増幅回路（１０１〜１０４，１０７〜１０９）の高利得化と動作速度の高速化を図ることができる。

図１の説明に戻る。
第２増幅部４は、第１増幅部２から出力される各差動信号を更に増幅し、この増幅結果に応じた差動信号をそれぞれ出力する。
第２増幅部４は、第１増幅部２と同様に、差動信号の増幅を行う７つの増幅回路４１〜４７を有する。
増幅回路４ｉ（ｉ＝１〜７）は、第１増幅部２の増幅回路２ｉから出力される差動信号を増幅し、その増幅結果を差動信号として出力する。増幅回路４ｉは、図３に示す増幅回路２２と同様の構成を有する。

第２平均化部５は、第２増幅部４から出力される各差動信号の電圧をアナログ的に平均化することにより第２増幅部５のオフセットを低減させる回路であり、第２増幅部４の出力端子間を接続する平均化用抵抗素子５１１〜５１６及び５２１〜５２６を有する。

平均化用抵抗素子５１ｊ（ｊ＝１〜６）は、増幅回路４ｊと増幅回路４（ｊ＋１）の正出力端子間に接続される。平均化用抵抗素子５２ｊは、増幅回路４ｊと増幅回路４（ｊ＋１）の負出力端子間に接続される。
上記の接続関係は、次のように言い換えることができる。
７つの増幅回路４１〜４７をその出力の差動信号に極性反転を生じさせる入力電圧ＶＩＮのレベルに応じて順序付けた場合、その順序は符号の番号順に増幅回路４１，４２，４３，…，４７となる。平均化用抵抗素子５１ｊは、この順序において隣接する増幅回路４ｊと増幅回路４（ｊ＋１）の正出力端子間に接続される。平均化用抵抗素子５２ｊも同様に、隣接する増幅回路４ｊと増幅回路４（ｊ＋１）の負出力端子間に接続される。
隣接する増幅回路４１〜４７のそれぞれの出力端子を平均化用抵抗素子（５１１〜５１６及び５２１〜５２６）で接続することによって、第１平均化部２と同様に、素子ミスマッチに起因する増幅回路４１〜４７のオフセット電圧をアナログ的に平均化し減少させることができる。

比較部６は、第２増幅部４から出力される差動信号の対をなす信号同士をそれぞれ比較し、当該比較結果に応じた７ビットの２値信号を出力する。
比較部６は、図１の例において、マスターコンパレータラッチ（ＭＣＬ）６１〜６７を有する。ＭＣＬ６ｉ（ｉ＝１〜７）は、クロック信号ＣＫＡに同期して、増幅回路４ｉから出力される差動信号の対をなす信号同士を比較し、その比較結果に応じた２値信号を保持（ラッチ）する。

第３平均化部７は、比較部６のＭＣＬ６１〜６７から出力される２値信号のそれぞれに対して、ＭＣＬ６１〜６７から出力される他の２つの２値信号との多数決論理演算による平均化処理を行う。
第３平均化部７は、図１の例において、７つの多数決論理回路７１〜７７を有する。多数決論理回路７ｋ（ｋは２から６までの整数を示す。以下同じ。）は、ＭＣＬ６（ｋ−１），６ｋ及び６（ｋ＋１）から出力される３つの２値信号についての多数決論理演算を行う。多数決論理回路７１は、ＭＣＬ６１及び６２から出力される２つの２値信号（ＭＣＬ６１から出力される２値信号を２つの信号とみなす）についての多数決論理演算を行う。多数決論理回路７７は、ＭＣＬ６６及び６７から出力される２つの２値信号（ＭＣＬ６７から出力される２値信号を２つの信号とみなす）についての多数決論理演算を行う。
第３平均化部７における上述の動作は、次のように言い換えることができる。
比較部６のＭＣＬ６１〜６７をその出力に論理反転を生じさせる入力電圧ＶＩＮのレベルに応じて順序付けた場合、その順序は符号の番号順にＭＣＬ６１，…，６７となる。第３平均化部７は、この順序において隣接する３つの２値信号の組ごとに多数決論理を演算する。

図５は、第３平均化部７の多数決論理回路７３の構成例を示す図である。他の多数決論理回路（７１，７２，７４〜７７）も同様な構成を有する。
図５に示す多数決論理回路７３は、ＮＡＮＤ回路２０１と、ＮＯＲ回路２０２，２０５と、ＯＲ回路２０６と、ＮＯＴ回路２０３，２０４と、入力端子Ｉ１〜Ｉ３とを有する。
入力端子Ｉ１，Ｉ２，Ｉ３には、それぞれ、ＭＣＬ６４，６３，６２の出力信号が入力される。ＮＡＮＤ回路２０１は入力端子Ｉ１及びＩ２に入力される信号のＮＡＮＤ演算を行う。ＮＯＲ回路２０２は、入力端子Ｉ１及びＩ２に入力される信号のＮＯＲ演算を行う。ＮＯＴ回路２０３は、入力端子Ｉ３に入力される信号を論理反転する。ＮＯＴ回路２０４は、ＮＡＮＤ回路２０１の出力を論理反転する。ＮＯＲ回路２０５は、ＮＯＲ回路２０２及びＮＯＴ回路２０３の出力についてＮＯＲ演算を行う。ＯＲ回路２０６は、ＮＯＴ回路２０４及びＮＯＲ回路２０５の出力についてＯＲ演算を行い、多数決論理の演算結果の信号Ｄとして出力する。
入力端子Ｉ１，Ｉ２，Ｉ３に入力される信号の論理値をそれぞれ「Ｉ１」，「Ｉ２」，「Ｉ３」とすると、図５の真理値表に示す値を有する。信号Ｄを論理式で表すと次のようになる。

［数１］
Ｄ ＝ Ｉ１＊Ｉ２ ＋ Ｉ２＊Ｉ３ ＋ Ｉ３＊Ｉ１ ・・・（１）

図５の真理表に示すように、信号Ｄの値は基本的に「Ｉ２」と等しくなるが、例外として「Ｉ１＝１」「Ｉ２＝０」「Ｉ３＝１」の場合は「Ｄ＝１」となり、「Ｉ１＝０」「Ｉ２＝１」「Ｉ３＝０」の場合は「Ｄ＝０」となる。
このように、ＭＣＬの各出力信号を、隣接する信号との多数決論理によって平均化すると、バブルエラーと呼ばれる誤りを含んだＭＣＬの出力結果を補正することが可能となる(例えば非特許文献２「Sanroku Tsukamoto， “A CMOS 6-b, 400-MSample/s ADC with Error Correction”， vol.33， pp1939-1947， Dec., 1998」を参照）。

エンコード部８は、第３平均化部７において多数決論理による平均化処理がなされた７ビットの２値信号を、３ビットのデジタル信号に変換して出力する。

ここで、上述した構成を有する図１に示すアナログ／デジタル変換回路の動作を説明する。
まず、第１増幅部２において７つの基準電圧（Ｖｒ１〜Ｖｒ７）と入力電圧ＶＩＮとの差がそれぞれ増幅され、その差動信号が更に第２増幅部４においてそれぞれ増幅されて、比較部６に入力される。比較部６では、第２増幅部４において増幅された各差動信号の対をなす信号同士が比較され、その比較結果に応じた７ビットの２値信号が出力される。この７ビットの２値信号は、第３平均化部７において隣接する２値信号との多数決論理により平均化処理された後、エンコード部８において３ビットのデジタル信号に変換される。

以上説明したように、本実施形態に係るアナログ／デジタル変換回路によれば、第１増幅部２及び第２増幅部４の各段において出力端子同士を平均化用抵抗素子により接続するとともに、比較部６から出力される２値信号に対して更に多数決論理演算による平均化処理を行うことによって、回路素子のサイズが比較的小さくてもオフセットばらつきを低減できるため、小面積化と低消費電力化を実現できる。

すなわち本実施形態によれば、第１増幅部２、第２増幅部４、比較部６の出力部分に合計３段の平均化用の回路が設けられており、各出力部分で発生するオフセットを効果的に低減することができる。これにより、各要素回路は比較的小サイズの回路素子（トランジスタ等）によって構成することが可能になるため、小面積化と低消費電力化を図ることができる。

更に、第１増幅部２や第２増幅部４の出力段にソースフォロワ回路（電圧フォロワ回路）を設け、その出力インピーダンスＲｏと平均化用抵抗素子の抵抗値Ｒａとの比を所定値（例えばＲａ／Ｒｏ＝０．１）に設定することによって、第１平均化部３や第２平均化部５における平均化効果を高めて精度を向上できる。
またこの場合、第１増幅部２や第２増幅部４の出力段に電圧フォロワ回路を設けることによって、その初段（差動増幅回路）の利得を低下させることなく上記のインピーダンス比の設定を行うことができるとともに、動作速度の高速化を図ることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
第２の実施形態に係るアナログ／デジタル変換回路では、フォールダ回路と補間回路が設けられる。

図６は、本発明の第２の実施形態に係る３ビットのアナログ／デジタル変換回路の構成の一例を示す図である。
図６に示すアナログ／デジタル変換回路は、基準電圧発生用の抵抗素子１０Ａ〜１５Ａと、第１増幅部２Ａと、第１平均化部３Ａと、フォールダ回路９と、コース（coarse）アンプ１０と、補間回路１１と、第２平均化部５Ａと、比較部６Ａと、第３平均化部７Ａと、エンコード部８とを有する。
第１増幅部２Ａは、本発明の第１増幅部の一実施形態である。
フォールダ回路９は、本発明のフォールダ回路の一実施形態である。
コースアンプ１０は、本発明の第１差動増幅回路の一実施形態である。
補間回路１１は、本発明の補間回路の一実施形態である。
第１平均化部３Ａは、本発明の第１平均化部の一実施形態である。
第２平均化部５Ａは、本発明の第２平均化部の一実施形態である。
比較部６Ａは、本発明の比較部の一実施形態である。
第３平均化部７Ａは、本発明の第３平均化部の一実施形態である。

抵抗素子１０Ａ〜１５Ａは、符号の番号順に直列接続されており、この直列接続回路における抵抗素子１０Ａ側の端部には基準電圧ＶＲＤＢが印加され、抵抗素子１５Ａ側の端部には基準電圧ＶＲＤＢより高い基準電圧ＶＲＤＴが印加される。
抵抗素子１０Ａ〜１５Ａの各接続点には、低電圧側から順に、基準電圧Ｖｒ１，Ｖｒ２，…，Ｖｒ５が発生する。

第１増幅部２Ａは、入力電圧ＶＩＮと基準電圧Ｖｒ１，Ｖｒ２，…，Ｖｒ５との電圧差をそれぞれ増幅し、この増幅結果に応じた差動信号をそれぞれ出力する。

第１増幅部２Ａは、例えば図６に示すように、差動信号の増幅を行う増幅回路２１〜２５を有する。
増幅回路２ｎ（ｎは１から５までの整数を示す。以下同じ。）は、基準電圧Ｖｒｎと入力電圧ＶＩＮとの差を増幅し、その増幅結果を差動電圧として出力する。増幅回路２ｎは、図３に示す増幅回路２２と同様の構成を有する。

また第１増幅部２Ａは、第１平均化部３Ａの平均化処理に用いるダミービットの信号を発生する増幅回路２０，２６を有する。
増幅回路２０は、入力電圧ＶＩＮと基準電圧ＶＲＤＢとの差を増幅し、その増幅結果を差動電圧として出力する。増幅回路２６は、入力電圧ＶＩＮと基準電圧ＶＲＤＴとの差を増幅し、その増幅結果を差動電圧として出力する。この増幅回路２０，２６も、図３に示す増幅回路２２と同様の構成を有する。

第１平均化部３Ａは、先述した第１平均化部３と同様に、第１増幅部２Ａから出力される各差動信号の電圧をアナログ的に平均化することによって第１増幅部２Ａのオフセットを低減させる。第１平均化部３Ａは、第１増幅部２Ａの出力端子間を接続する平均化用抵抗素子３１０〜３１５及び３２０〜３２５を有する。

平均化用抵抗素子３１ｍ（ｍは０から５までの整数を示す。以下同じ。）は、増幅回路２ｍと増幅回路２（ｍ＋１）の正出力端子間に接続される。平均化用抵抗素子３２ｍは、増幅回路２ｍと増幅回路２（ｍ＋１）の負出力端子間に接続される。

平均化用抵抗素子を増幅回路の出力端子間に接続することによって平均化を行う場合、フルスケール両端付近で判定電圧にズレを生じることがある。このズレを防止するため、図６に示すアナログ／デジタル変換回路ではフルスケールを拡張して、低電圧側と高電圧側にそれぞれダミービット用の増幅回路２０，２６を設けている。ダミービット用の増幅回路２０，２６が出力する差動電圧を、平均化抵抗素子によって増幅回路２１，２５の出力端子に供給することで、フルスケール両端付近での精度の低下を抑えることができる。図６の例では、ダミービット用の増幅回路の数は２つだが、必要とする精度に応じて初段増幅回路の数、基準電圧ＶＲＤＴ及びＶＲＤＢの電圧差及び基準電圧発生用抵抗素子の数を増やすことも可能である。

コースアンプ１０は、エンコード部８から出力される３ビットのデジタル信号の最上位ビットＤ２に係わる第１増幅部２Ａからの出力信号を増幅する。最上位ビットＤ２は、入力電圧ＶＩＮがフルスケールの半分に達したとき「０」から「１」へ反転する。これと同じ条件で反転する信号は、フルスケールの中点に対応する基準電圧Ｖｒ３と入力電圧ＶＩＮとの差を増幅する増幅回路２３の出力信号である。したがって、コースアンプ１０は、差動増幅回路２３の出力信号を増幅する。

フォールダ回路９は、第１増幅部２Ａの増幅回路２１〜２６の出力をそれぞれ増幅する増幅回路（第２差動増幅回路）９１〜９６を有しており、この増幅回路９１〜９６から出力される差動信号を所定の組み合わせで合成することにより、差動信号の極性反転を生じるときの入力電圧ＶＩＮのレベルがそれぞれ異なるフォールディング信号ＦＬ１，ＦＬ２を生成する。

図６の例に示すフォールダ回路９では、増幅回路９１，９３及び９５の出力を合成することによってフォールディング信号ＦＬ１を生成している。すなわち、増幅回路９１及び９５の負出力端子と増幅回路９３の正出力端子とを接続することによりフォールディング信号ＦＬ１の一方の信号ＦＬ１Ｐが生成され、増幅回路９１及び９５の正出力端子と増幅回路９３の負出力端子とを接続することによりフォールディング信号ＦＬ１の他方の信号ＦＬ１Ｎが生成される。
図８（Ａ）は、フォールディング信号ＦＬ１の波形の一例を示す。この図に示すように、入力電圧ＶＩＮが基準電圧ＶＲ１，ＶＲ３，Ｖｒ５と一致するとき、フォールディング信号ＦＬ１の波形にはそれぞれ差動信号の極性反転が生じる。

また図６の例に示すフォールダ回路９では、増幅回路９２、９４及び９６の出力を合成することによってフォールディング信号ＦＬ２を生成している。すなわち、増幅回路９２及び９６の負出力端子と増幅回路９４の正出力端子とを接続することによりフォールディング信号ＦＬ２の一方の信号ＦＬ２Ｐが生成され、増幅回路９２及び９６の正出力端子と増幅回路９４の負出力端子とを接続することによりフォールディング信号ＦＬ２の他方の信号ＦＬ２Ｎが生成される。
フォールダ回路は通常、フォールディング信号の動作点を調整するために奇数個の増幅回路で構成される。そのため図６の例ではフォールダ回路９においてダミービットの増幅回路９６の出力を利用している。
図８（Ｂ）は、フォールディング信号ＦＬ１の波形の一例を示す。この図に示すように、入力電圧ＶＩＮが基準電圧ＶＲ２，ＶＲ４と一致するとき、フォールディング信号ＦＬ１の波形にはそれぞれ差動信号の極性反転が生じる。

図６に示すアナログ／デジタル変換回路では、上記のようなフォールディング信号ＦＬ１、ＦＬ２を生成するフォールダ回路９の後段に、補間回路１１が設けられている。

補間回路１１は、フォールダ回路９が生成したフォールディング信号ＦＬ１、ＦＬ２に基づいて、差動信号の極性反転を生じるときの入力電圧ＶＩＮのレベルがフォールディング信号ＦＬ１、ＦＬ２の何れとも異なる補間フォールディング信号ＩＮＴ２、ＩＮＴ４を生成する。
また補間回路１１は、差動信号の極性反転を生じるときの入力電圧ＶＩＮのレベルがフォールディング信号ＦＬ１，ＦＬ２とそれぞれ等しい合成フォールディング信号ＩＮＴ１、ＩＮＴ３を生成する。

例えば補間回路１１は、フォールダ回路９において差動電流として生成されたフォールディング信号ＦＬ１、ＦＬ２にそれぞれ所定の重みを与えて合成することにより、上記の補間フォールディング信号や合成フォールディング信号を差動電流として生成する。

図７は、補間回路１１の構成の一例を示す図である。
図７に示す補間回路１１は、ｐ型のＭＯＳトランジスタ４０１〜４１６を有する。

以下の説明では、差動信号の符号名の後に「Ｐ」又は「Ｎ」の符号を付すことにより、その差動信号の対をなす２つの信号の一方を表す。例えば、フォールディング信号ＦＬ１の対をなす信号をそれぞれ「ＦＬ１Ｐ」と「ＦＬ１Ｎ」により表す。

ｐ型のＭＯＳトランジスタ４０１〜４１６のソース側には、以下のように、フォールダ回路９において生成されたフォールディング信号（ＦＬ１Ｐ，ＦＬ１Ｎ，ＦＬ２Ｐ，ＦＬ２Ｎ）が入力される。
ＭＯＳトランジスタ４０８，４１１，４１２，４１５のソースが共通に接続され、その接続点に信号ＦＬ１Ｐの電流が入力される。
ＭＯＳトランジスタ４０６，４０９，４１０，４１３のソースが共通に接続され、その接続点に信号ＦＬ１Ｎの電流が入力される。
ＭＯＳトランジスタ４０３，４０４，４０７，４１４のソースが共通に接続され、その接続点に信号ＦＬ２Ｐの電流が入力される。
ＭＯＳトランジスタ４０１，４０２，４０５，４１６のソースが共通に接続され、その接続点に信号ＦＬ２Ｎの電流が入力される。

ｐ型のＭＯＳトランジスタ４０１〜４１６のドレイン側からは、以下のように、補間フォールディング信号ＩＮＴ２、ＩＮＴ４及び合成フォールディング信号ＩＮＴ１、ＩＮＴ３が出力される。
ＭＯＳトランジスタ４０１，４０２のドレインが共通に接続され、その接続点から信号ＩＮＴ３Ｎの電流が出力される。
ＭＯＳトランジスタ４０３，４０４のドレインが共通に接続され、その接続点から信号ＩＮＴ３Ｐの電流が出力される。
ＭＯＳトランジスタ４０５，４０６のドレインが共通に接続され、その接続点から信号ＩＮＴ２Ｎの電流が出力される。
ＭＯＳトランジスタ４０７，４０８のドレインが共通に接続され、その接続点から信号ＩＮＴ２Ｐの電流が出力される。
ＭＯＳトランジスタ４０９，４１０のドレインが共通に接続され、その接続点から信号ＩＮＴ１Ｎの電流が出力される。
ＭＯＳトランジスタ４１１，４１２のドレインが共通に接続され、その接続点から信号ＩＮＴ１Ｐの電流が出力される。
ＭＯＳトランジスタ４１３，４１４のドレインが共通に接続され、その接続点から信号ＩＮＴ４Ｐの電流が出力される。
ＭＯＳトランジスタ４１５，４１６のドレインが共通に接続され、その接続点から信号ＩＮＴ４Ｎの電流が出力される。

図８は、図７に示す補間回路１１の入出力信号とコースアンプ１０の出力信号ＣＡＳ１の波形の一例を示す図である。
図８（Ａ），（Ｂ）は、それぞれフォールダ回路９において生成されたフォールディング信号ＦＬ１，ＦＬ２の波形の一例を示す。
図８（Ｃ），（Ｄ），（Ｅ），（Ｆ）は、それぞれ補間回路１１において生成されたフォールディング信号ＩＮＴ１，ＩＮＴ２，ＩＮＴ３，ＩＮＴ４の波形の一例を示す。
図８（Ｇ）は、コースアンプ１０において増幅された信号ＣＡＳ１の波形の一例を示す。

図７に示す補間回路１１では、フォールディング信号ＦＬ１を他の信号と合成せずフォールディング信号ＩＮＴ１として出力しているため、図８（Ａ）と（Ｃ）を比較して分かるように、フォールディング信号ＦＬ１とＩＮＴ１は互いに等しい入力電圧ＶＩＮにおいて差動信号の極性反転を生じている。
フォールディング信号ＦＬ２とＩＮＴ３についても同様であり、互いに等しい入力電圧ＶＩＮにおいて差動信号の極性反転を生じている（図８（Ｂ），（Ｅ））。
他方、フォールディング信号ＩＮＴ２，ＩＮＴ４は、フォールディング信号ＦＬ１とＦＬ２を合成することにより生成されており、フォールディング信号ＦＬ１及びＦＬ２の何れとも異なる入力電圧ＶＩＮにおいて差動信号の極性反転を生じている。すなわちフォールディング信号ＩＮＴ２は、基準電圧Ｖｒ１とＶｒ２の中点並びに基準電圧Ｖｒ３とＶｒ４の中点で差動信号の極性反転を生じており、フォールディング信号ＩＮＴ４は、基準電圧Ｖｒ２とＶｒ３の中点並びに基準電圧Ｖｒ４とＶｒ５の中点で差動信号の極性反転を生じている。

図６の説明に戻る。
第２平均化部５Ａは、補間回路１１において生成されるフォールディング信号ＩＮＴ１〜ＩＮＴ４の電圧をアナログ的に平均化することにより、補間回路１１の出力に生じるオフセットを低減させる回路であり、補間回路１１の出力端子間を接続する平均化用抵抗素子５１０〜５１３及び５２０〜５２３を有する。

平均化用抵抗素子５１１及び５２１は、フォールディング信号ＩＮＴ１及びＩＮＴ２の同一極性の出力端子同士を接続する。すなわち、信号ＩＮＴ１Ｐ及びＩＮＴ２Ｐの出力端子同士を接続するとともに、信号ＩＮＴ１Ｎ及びＩＮＴ２Ｎの出力端子同士を接続する。
平均化用抵抗素子５１２及び５２２は、フォールディング信号ＩＮＴ２及びＩＮＴ３の同一極性の出力端子同士を接続する。すなわち、信号ＩＮＴ２Ｐ及びＩＮＴ３Ｐの出力端子同士を接続するとともに、信号ＩＮＴ２Ｎ及びＩＮＴ３Ｎの出力端子同士を接続する。
平均化用抵抗素子５１３及び５２３は、フォールディング信号ＩＮＴ３及びＩＮＴ４の同一極性の出力端子同士を接続する。すなわち、信号ＩＮＴ３Ｐ及びＩＮＴ４Ｐの出力端子同士を接続するとともに、信号ＩＮＴ３Ｎ及びＩＮＴ４Ｎの出力端子同士を接続する。
平均化用抵抗素子５１０及び５２０は、フォールディング信号ＩＮＴ１及びＩＮＴ４の逆極性の出力端子同士を接続する。すなわち、信号ＩＮＴ１Ｐ及びＩＮＴ４Ｎの出力端子同士を接続するとともに、信号ＩＮＴ１Ｎ及びＩＮＴ４Ｐの出力端子同士を接続する。

前述の場合と同様に、フォールディング信号ＩＮＴ１〜ＩＮＴ４の隣接する出力端子同士を平均化用抵抗素子（５１１〜５１３及び５２１〜５２３）で接続することによって、素子ミスマッチ等に起因する補間回路１１の出力のオフセット電圧をアナログ的に平均化し減少させることができる。また、平均化用抵抗素子部の両端を互い違いに繋ぐ抵抗素子５１０及び５２０によって、変換精度の低下をより効果的に抑えることができる。

比較部６Ａは、コースアンプ１０の出力信号ＣＡＳ１と補間回路１１のフォールディング信号ＩＮＴ１〜ＩＮＴ４の対をなす信号同士をそれぞれ比較し、当該比較結果に応じた５ビットの２値信号を出力する。
比較部６Ａは、例えばマスターコンパレータラッチ（ＭＣＬ）６１〜６５を有する。ＭＣＬ６１〜６５は、クロック信号ＣＫＡに同期して出力信号ＣＡＳ１及びフォールディング信号ＩＮＴ１〜ＩＮＴ４の対をなす信号同士をそれぞれ比較し、その比較結果に応じた２値信号を保持（ラッチ）する。

図９は、フォールダ回路９から比較部６Ａへの信号経路の回路を説明するための図である。
フォールダ回路９において生成されるフォールディング信号（ＦＬ１，ＦＬ２）は、例えば図９に示すように電源電圧ＶＤＤに接続される定電流回路５０３、５０４の電流と合成され、ＭＯＳトランジスタ５０１、５０２のカスコード回路を介して補間回路１１に入力される。
補間回路１１の出力と基準電位ＶＳＳとの間には例えば電流電圧変換用の抵抗素子１２が接続されており、この抵抗素子１２において発生する電圧が第２平均化部５Ａを介して比較部６Ａに入力される。
抵抗素子１２の抵抗値を「Ｒｌ」、第２平均化部５Ａの平均化用抵抗素子の抵抗値を「Ｒａ」とすると、この抵抗値の比（Ｒａ／Ｒｌ）を概ね「０．１」に設定した場合に良好なオフセット低減効果が得られる。

図１０は、ＭＣＬ６１〜６５の構成の一例を示す図であり、差動電圧を入力するタイプのコンパレータ６００を有する場合の構成例を示す。図１０に示すＭＣＬは、コンパレータ６００とラッチ回路６１０を有する。

図１０の例では、コンパレータ６００の前段において、補間回路１１から出力されるフォールディング信号（ＩＮＴ１〜ＩＮＴ４）の差動電流が電流電圧変換用の抵抗素子１２１及び１２２によって差動電圧に変換される。コンパレータ６００は、この差動電圧の対をなす電圧同士をクロック信号ＣＫのハイレベルの期間に比較し、その比較結果の２値信号をラッチ回路６１０に出力する。ラッチ回路６１０は、コンパレータ６００から出力される比較結果の２値信号をクロック信号ＣＫに同期してラッチする。

図１０に示すコンパレータ６００は、ｎ型のＭＯＳトランジスタ６０１〜６０５とｐ型のＭＯＳトランジスタ６０６〜６０９を有する。
ＭＯＳトランジスタ６０１及び６０２は互いのソースが共通接続されており、その接続点がＭＯＳトランジスタ６０３を介して基準電位ＶＳＳに接続される。
ＭＯＳトランジスタ６０６〜６０９は、そのソースが電源電圧ＶＤＤに共通接続されている。ＭＯＳトランジスタ６０６及び６０８のドレインはＭＯＳトランジスタ６０４のドレインに接続される。ＭＯＳトランジスタ６０７及び６０９のドレインはＭＯＳトランジスタ６０５のドレインに接続される。
ＭＯＳトランジスタ６０１及び６０２のゲート間には、補間回路１１からの差動電圧が入力される。ＭＯＳトランジスタ６０３、６０６、６０７のゲートにはクロック信号ＣＫが入力される。
ＭＯＳトランジスタ６０８及び６０４のゲートはＭＯＳトランジスタ６０５のドレインに共通接続される。
ＭＯＳトランジスタ６０９及び６０５のゲートはＭＯＳトランジスタ６０４のドレインに共通接続される。
ラッチ回路６１０は、ＭＯＳトランジスタ６０４及び６０５のドレイン間に発生する差動電圧をクロック信号ＣＫに同期してラッチする。

図１０に示すコンパレータ６００によれば、クロック信号ＣＫがローレベルのとき、ＭＯＳトランジスタ６０３がオフするとともにＭＯＳトランジスタ６０６，６０７がオンし、ＭＯＳトランジスタ６０４及び６０５のドレインが共に電源電圧ＶＤＤへ接続される。そのため、差動入力電圧の比較動作は行われない。
クロック信号ＣＫがローレベルからハイレベルに変化すると、ＭＯＳトランジスタ６０６，６０７がオフし、ＭＯＳトランジスタ６０３がオンすることにより、ＭＯＳトランジスタ６０１及び６０２のゲート間の電圧差が非常に高いゲインで増幅され、ＭＯＳトランジスタ６０４及び６０５のドレイン間に差動電圧を発生させる。

図１１は、ＭＣＬ６１〜６５の他の構成例を示す図であり、補間回路１１から直接差動電流を入力するタイプのコンパレータ７００を有する場合の構成例を示す。図１１に示すＭＣＬは、コンパレータ７００とラッチ回路７１０を有する。

図１１の例では、補間回路１１から出力されるフォールディング信号（ＩＮＴ１〜ＩＮＴ４）の差動電流がコンパレータ７００へ直接入力される。コンパレータ７００は、この差動電流において対をなす電流同士をクロック信号ＣＫ１のハイレベルの期間（クロック信号ＣＫ２のローレベル期間）に比較し、その比較結果の２値信号をラッチ回路７１０に出力する。ラッチ回路７１０は、コンパレータ７００から出力される比較結果の２値信号をクロック信号ＣＫ１に同期してラッチする。

図１１に示すコンパレータ７００は、ｎ型のＭＯＳトランジスタ７０１〜７０５とｐ型のＭＯＳトランジスタ７０６〜７０９を有する。
ＭＯＳトランジスタ７０１及び７０２は互いのソースが基準電位ＶＳＳに接続される。ＭＯＳトランジスタ７０１のドレインはＭＯＳトランジスタ７０４のソースに接続される。ＭＯＳトランジスタ７０１のゲートはＭＯＳトランジスタ７０２のドレインに接続される。ＭＯＳトランジスタ７０２のドレインはＭＯＳトランジスタ７０５のソースに接続される。ＭＯＳトランジスタ７０２のゲートはＭＯＳトランジスタ７０１のドレインに接続される。ＭＯＳトランジスタ７０３は、ＭＯＳトランジスタ７０１及び７０２のドレイン間に接続される。
ＭＯＳトランジスタ７０６〜７０９は、そのソースが電源電圧ＶＤＤに共通接続されている。ＭＯＳトランジスタ７０６及び７０８のドレインはＭＯＳトランジスタ７０４のドレインに接続される。ＭＯＳトランジスタ７０７及び７０９のドレインはＭＯＳトランジスタ７０５のドレインに接続される。
ＭＯＳトランジスタ７０１及び７０２のドレイン間には、補間回路１１からの差動電流が入力される。ＭＯＳトランジスタ７０４〜７０７のゲートにはクロック信号ＣＫ１が入力される。ＭＯＳトランジスタ７０３のゲートにはクロック信号ＣＫ２が入力される。
ＭＯＳトランジスタ７０８のゲートはＭＯＳトランジスタ７０５のドレインに接続される。ＭＯＳトランジスタ７０９のゲートはＭＯＳトランジスタ７０４のドレインに接続される。
ラッチ回路７１０は、ＭＯＳトランジスタ７０４及び７０５のドレイン間に発生する差動電圧をクロック信号ＣＫ１に同期してラッチする。

コンパレータ７００は、ハイの期間が互いに重ならないように制御された２系統のクロック信号ＣＫ１、ＣＫ２を受けて動作する。まず、クロック信号ＣＫ２がハイの期間ではリセット状態となる。すなわち、補間回路１１からの差動電流の入力ＩＩＰ及びＩＩＮがＭＯＳトランジスタ７０３により短絡され、この入力部から電源側の経路はＭＯＳトランジスタ７０４及び７０５により切り離される。このとき、ラッチ回路７１０と接続されるコンパレータ７００の出力端子（Ｐ１，Ｐ２）はＭＯＳトランジスタ７０６及び７０７によって電源電圧ＶＤＤに接続される。次に、ＣＫ１がハイの期間において、ＭＯＳトランジスタ７０４及び７０５がオン、ＭＯＳトランジスタ７０３，７０６，７０７がオフの状態となり、入力ＩＩＰ及びＩＩＮから入力される差動電流が増幅される。すなわち、入力ＩＩＰ及びＩＩＮに入力される電流の差を増幅するように正帰還がかかり、比較結果が差動電圧として出力端子（Ｐ１，Ｐ２）より出力される。

クロック信号ＣＫ２がハイレベルになるリセット期間において、入力ＩＩＰおよびＩＩＮから見たコンパレータ７００の入力インピーダンスは「１／（２・ｇｍ）」と表せる。ここで、「ｇｍ」はＭＯＳトランジスタ７０１、７０２の電圧電流増幅率を示す。この入力インピーダンスと、第２平均化部５Ａの平均化用抵抗素子の抵抗値Ｒａとの比が概ね「０．１」となるようにすれば、先に説明した良好なオフセット低減効果を得ることができる。
なお、平均化抵抗素子は受動素子ではなくともよく、トランジスタ等の能動素子で置き換えても、同様の効果を奏することが可能である。

再び、図６の説明に戻る。
第３平均化部７Ａは、比較部６ＡのＭＣＬ６１〜６４から出力される２値信号のそれぞれに対して、他の２つの２値信号との多数決論理演算による平均化処理を行う。

第３平均化部７Ａは、図６の例において、４つの多数決論理回路７１〜７４を有する。多数決論理回路７１は、ＭＣＬ６１及び６２から出力される２つの２値信号（ＭＣＬ６１から出力される２値信号を２つの信号とみなす）についての多数決論理演算を行う。多数決論理回路７２は、ＭＣＬ６１〜６３から出力される３つの２値信号についての多数決論理演算を行う。多数決論理回路７３は、ＭＣＬ６２〜６４から出力される３つの２値信号についての多数決論理演算を行う。多数決論理回路７４は、ＭＣＬ６３及び６４から出力される２つの２値信号（ＭＣＬ６４から出力される２値信号を２つの信号とみなす）についての多数決論理演算を行う。

エンコード部８は、第３平均化部７Ａにおいて多数決論理による平均化処理がなされた４ビットの２値信号と、比較部６ＡのＭＣＬ６５から出力される２値信号を３ビットのデジタル信号に変換する。

上述した構成を有する本実施形態に係るアナログ／デジタル変換回路においても、第１の実施形態と同様に、第１平均化部３Ａ、第２平均化部５Ａ及び第３平均化部７Ａによる３段の平均化用の回路によってオフセットを効果的に低減できるため、小面積化と低消費電力化を図ることができる。
また、フォールダ回路９と補間回路１１によってコンパレータ等の回路素子数を大幅に削減できるため、より効果的に回路面積と消費電力を削減することができる。

以上、本発明の実施形態の幾つかの例を説明したが、本発明は上記の形態のみに限定されるものではなく、種々の改変が可能である。

図３に示す増幅回路の例では、トランジスタの素子定数や定電流回路の電流値を製造時に調節することによって平均化に好適なインピーダンス比（Ｒａ／Ｒｏ＝０．１）を実現可能であるが、このインピーダンス比の調節用回路を別途設けてもよい。
図１２はその例を示す図であり、インピーダンス比（Ｒａ／Ｒｏ）に応じた検出信号を出力する検出回路１１２と、その検出信号に応じて定電流回路１１０，１１１に流れる電流を制御する制御回路１１３が増幅回路内に設けられている。

上述の実施形態では３ビットの変換器の例を説明したが、この構成に限定されるものではなく４ビット以上の変換器にも本発明は適用可能である。

上述の実施形態では、補間回路１１において電流の合成により信号の補間を行う例を挙げているが、これに限らず、抵抗による分圧などによって電圧により信号の補間を行ってもよい。

本発明の第１の実施形態に係る３ビットのアナログ／デジタル変換回路の構成の一例を示す図である。 第１平均化部のアベレージング作用によって第１増幅部のオフセットが低減することを説明するための図である。 第１増幅部において差動信号の増幅を行う増幅回路の構成の一例を示す図である。 図３に示す増幅回路から出力段のソースフォロワ回路を省略した場合を示す図である。 第３平均化部の多数決論理回路の構成例を示す図である。 本発明の第２の実施形態に係る３ビットのアナログ／デジタル変換回路の構成の一例を示す図である。 補間回路の構成の一例を示す図である。 図７に示す補間回路の入出力信号とコースアンプの出力信号の波形の一例を示す図である。 フォールダ回路から比較部への信号経路の回路を説明するための図である。 マスタコンパレータラッチ（ＭＣＬ）の構成の一例を示す図である。 マスタコンパレータラッチ（ＭＣＬ）の他の構成例を示す図である。 増幅回路内にインピーダンス比の制御回路を設ける例を示す図である。 一般的な並列型アナログ／デジタル変換回路の構成例を示す図である。

符号の説明

２，２Ａ…第１増幅部、３，３Ａ…第１平均化部、４，４Ａ…第２増幅部、５，５Ａ…第２平均化部、６，６Ａ…比較部、７，７Ａ…第３平均化部、８…エンコード部、９…フォールダ回路、１０…コースアンプ、１１…補間回路

Claims (12)

1. 入力されるアナログ信号をデジタル信号に変換するアナログ／デジタル変換回路であって、
   前記アナログ信号と複数の基準信号とのレベル差をそれぞれ増幅し、当該増幅結果に応じた複数の差動信号を出力する第１増幅部と、
   前記第１増幅部から出力される複数の差動信号をそれぞれ増幅し、当該増幅結果に応じた複数の差動信号を出力する第２増幅部と、
   前記第２増幅部から出力される複数の差動信号の対をなす信号同士をそれぞれ比較し、当該比較結果に応じた複数の２値信号を出力する比較部と、
   前記第１増幅部の出力端子間を接続する複数の平均化用抵抗素子を含んだ第１平均化部と、
   前記第２増幅部の出力端子間を接続する複数の平均化用抵抗素子を含んだ第２平均化部と、
   前記比較部から出力される複数の２値信号のそれぞれに対して、他の所定数の２値信号との多数決論理演算による平均化処理を行う第３平均化部と
   を具備するアナログ／デジタル変換回路。
2. 前記第１増幅部及び前記第２増幅部の少なくとも一方は、
   入力される差動信号を増幅する差動増幅回路と、
   前記差動増幅回路から出力される差動信号を入力し、当該入力の差動信号の電圧差に応じた差動電圧を前記出力端子へ出力する電圧フォロワ回路と
   を有する、
   請求項１に記載のアナログ／デジタル変換回路。
3. 前記電圧フォロワ回路の出力インピーダンスと、前記出力端子を介して当該電圧フォロワ回路に接続される前記抵抗素子の抵抗値とのインピーダンス比が所定の値を有する
   請求項２に記載のアナログ／デジタル変換回路。
4. 前記電圧フォロワ回路は、
   前記差動増幅回路から出力される差動信号の対をなす信号の一方を制御信号として入力する第１トランジスタと、
   前記差動増幅回路から出力される差動信号の対をなす信号の他方を制御信号として入力する第２トランジスタと、
   前記第１トランジスタに接続される第１定電流回路と、
   前記第２トランジスタに接続される第２定電流回路と
   を有しており、前記第１トランジスタ及び前記第１定電流回路の接続点に発生する電圧と前記第２トランジスタ及び前記第２定電流回路の接続点に発生する電圧との差を差動電圧として前記出力端子へ出力し、
   前記第１定電流回路及び前記第２定電流回路は、前記インピーダンス比が前記所定の値を有するように調整された一定の電流を発生する
   請求項３に記載のアナログ／デジタル変換回路。
5. 前記インピーダンス比に応じた検出信号を出力する検出回路と、
   前記検出信号に応じて前記第１定電流回路及び前記第２定電流回路に流れる電流を制御する制御回路と
   を有する請求項４に記載のアナログ／デジタル変換回路。
6. 前記第２増幅回路は、
   前記デジタル信号の所定の上位ビットに係わる前記第１増幅部の少なくとも１つの差動信号を増幅する第１差動増幅回路と、
   前記第１増幅部から出力される複数の差動信号の少なくとも一部を増幅する複数の第２差動増幅回路を含み、当該複数の第２差動増幅回路から出力される差動信号を所定の組み合わせで合成することにより、差動信号の極性反転を生じるときの前記アナログ信号のレベルがそれぞれ異なる複数のフォールディング信号を生成するフォールダ回路と、
   前記フォールダ回路が生成した複数のフォールディング信号に基づいて、差動信号の極性反転を生じるときの前記アナログ信号のレベルが当該複数のフォールディング信号の何れとも異なる少なくとも１つの補間フォールディング信号を生成する補間回路と
   を有し、
   前記比較部は、前記第１差動増幅回路から出力される差動信号、前記複数のフォールディング信号、及び前記補間フォールディング信号の対をなす信号同士をそれぞれ比較し、当該比較結果に応じた複数の２値信号を出力する、
   請求項１に記載のアナログ／デジタル変換回路。
7. 前記フォールダ回路は、前記複数のフォールディング信号をそれぞれ差動電流として生成し、
   前記補間回路は、前記フォールダ回路において差動電流として生成された複数のフォールディング信号にそれぞれ所定の重みを与えて合成することにより、前記補間フォールディング信号を差動電流として生成する、
   請求項６に記載のアナログ／デジタル変換回路。
8. 前記比較部は、差動電流として生成された前記補間フォールディング信号の対をなす電流の差を比較し、当該比較結果に応じた２値信号を出力する、
   請求項７に記載のアナログ／デジタル変換回路。
9. 差動電流として生成された前記補間フォールディング信号を差動電圧に変換する電流電圧変換回路を有し、
   前記比較部は、前記電流電圧変換回路において変換された差動電圧の対をなす電圧の差を比較し、当該比較結果に応じた２値信号を出力する、
   請求項７に記載のアナログ／デジタル変換回路。
10. 前記補間回路は、差動信号の極性反転を生じるときの前記アナログ信号のレベルが前記複数のフォールディング信号とそれぞれ等しい複数の合成フォールディング信号を生成し、
    前記比較部は、前記複数のフォールディング信号として前記複数の合成フォールディング信号を入力し、これに応じた２値信号を出力する、
    請求項６に記載のアナログ／デジタル変換回路。
11. 前記第１平均化部の平均化用抵抗素子は、前記第１増幅部の複数の出力端子をその出力の差動信号に極性反転を生じさせる前記アナログ信号のレベルに応じて順序付けた場合の当該順序において、隣接する出力端子同士を接続し、
    前記第２平均化部の平均化用抵抗素子は、前記第２増幅部の複数の出力端子をその出力の差動信号に極性反転を生じさせる前記アナログ信号のレベルに応じて順序付けた場合の当該順序において、隣接する出力端子同士を接続する、
    請求項１に記載のアナログ／デジタル変換回路。
12. 前記第３平均化部は、前記比較部の複数の２値信号をその論理反転を生じさせる前記アナログ信号のレベルに応じて順序付けた場合の当該順序において、隣接する所定数の２値信号の組ごとに多数決論理を演算する、
    請求項１に記載のアナログ／デジタル変換回路。

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