JP5257219B2

JP5257219B2 - Ａｄ変換器

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Publication number: JP5257219B2
Application number: JP2009105287A
Authority: JP
Inventors: 茂満村山; 泰秀清水; 宏智矢津田; 孝平工藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2009-04-23
Filing date: 2009-04-23
Publication date: 2013-08-07
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Description

本発明は、並列型および直並列型に適用可能なＡＤ変換器に関するものである。

高速にアナログ・デジタル（ＡＤ）変換する方式として最も適した変換方式に並列型および直並列型のＡＤ変換方式が知られている。

並列型ＡＤ変換器は、アナログ入力電圧をＮビットのデジタル信号に変換する際に、基準となるＮビット分の電圧を供給するリファレンス回路、リファレンス回路からの基準電圧とアナログ入力電圧との比較を行うコンパレータ群を有する。
並列型ＡＤ変換器は、さらに、アナログ信号をデジタル信号に変換するエンコード部、全体のタイミングを制御するタイミングジェネレータを有する。

図１は、並列型ＡＤ変換器のリファンレス回路とコンパレータ群の一部を示す回路図である。
図１は、シングル入力時の状態を示している。

図１の並列型ＡＤ変換器１０は、リファレンス回路１１、およびコンパレータ群としての正相側トラッキングおよびホールド（ＴＨ）回路１２−１、逆相側ＴＨ回路１２−２、および差動アンプ１３を有する。

リファレンス回路１１は、高電位側の電源ＶＲＴと低電位側の電源ＶＲＢとの間に直列に接続された複数の抵抗Ｒからなる抵抗ラダーにより構成される。

並列型ＡＤ変換器１０は、差動入力時は、正相側ＴＨ回路１２−１はスイッチｓｗ１、ｓｗ２、ｓｗ４のみがオンすることによってアナログ入力信号ｖｉｎをサンプリングする。
次に、スイッチｓｗ３（後述する図２では、さらにｓｗ５）のみがオンすることによってリファレンス回路１１からの参照電圧との比較電圧を後段の差動アンプ１３に伝える。
逆相側ＴＨ回路１２−２においても、正相側と同様にアナログ入力信号xｖｉｎをサンプリングし、リファレンス回路１１からの参照電圧との比較電圧を後段の差動アンプ１３に伝える。

並列型ＡＤ変換器１０は、ある固定のグランドＧＮＤをサンプリングし、参照電圧（ＧＮＤ）と比較電圧を後段の差動アンプ１３に伝える。

図２は、直並列型ＡＤ変換器のリファンレス回路とコンパレータ群の一部を示す回路図である。
図２も、シングル入力時の状態を示している。

直並列型ＡＤ変換器１０Ａは、基本的に、並列型ＡＤ変換器１０にスイッチ群からなるマルチプレクサ１８をさらに有している。

上述したように、上記並列型および直並列型ＡＤ変換器は、シングル入力時は、正相側ＴＨ回路１２−１は入力信号をサンプリングし、リファレンス回路１１からの参照電圧と比較動作を行う。
これに対して、逆相側ＴＨ回路１２−２はグランドＧＮＤをサンプリングし、リファレンス回路１１を介さずに別のスイッチｓｗ３ｘｇを用いてグランドＧＮＤレベルとの比較を行う。

この場合、正相側ＴＨ回路１２−１と逆相側ＴＨ回路１２−２で、比較時の帯域が異なってくる。
電源やリファレンス回路１１からのノイズがＴＨ回路に入ってきた場合には、後段の差動アンプ１３への伝播の仕方が異なってくるために、ノイズが収束しない高速動作時は差動アンプがノイズを除去しきれずに、ＡＤ変換器の特性が劣化してしまう。
すなわち、一般的なＡＤ変換器１０，１０Ａでは、シングル入力時において、比較時のリファレンス接続先が正相と逆相で異なる。
したがって、インピーダンス（帯域）が異なることから、正相と逆相のノイズ伝播の仕方に差が発生し、これにより、高速動作時の精度劣化を招く。

本発明は、比較時に正相側と逆相側のノイズの伝播の仕方を同じにでき、差動アンプでコモンモードキャンセルを実現でき、高速動作時であっても精度を劣化させることのないＡＤ変換器を提供することにある。

本発明の観点のＡＤ変換器は、参照電圧を生成するリファンレス回路と、差動アンプと、差動入力時およびシングル入力時に、正相のアナログ入力信号をサンプリングし、上記リファレンス回路による参照電圧との比較電圧を上記差動アンプの第１の入力端子に供給する正相側回路と、差動入力時に、逆相のアナログ入力信号をサンプリングし、上記リファレンス回路による参照電圧との比較電圧を上記差動アンプの第２の入力端子に供給し、シングル入力時には、上記リファンレス回路の参照電圧としてのグランドレベルをサンプリングし、当該参照電圧と比較電圧を上記差動アンプの第２の入力端子に供給する逆相側回路と、を有し、上記リファレンス回路は、複数の抵抗により形成される正相側抵抗ラダーと、複数の抵抗により形成される逆相側抵抗ラダーと、を含み、差動入力時には、上記正相側抵抗ラダーおよび上記逆相側抵抗ラダーは、高電位側の電源と低電位側の電源との間に直列に接続され、シングル入力時は、上記正相側抵抗ラダーは、高電位側の電源と低電位側の電源との間に直列に接続され、上記逆相側抵抗ラダーは、端部がグランドに接続される。

本発明によれば、比較時に正相側と逆相側のノイズの伝播の仕方を同じにでき、差動アンプでコモンモードキャンセルを実現でき、高速動作時であっても精度を劣化させることがないＡＤ変換器を実現できる。

並列型ＡＤ変換器のリファンレス回路とコンパレータ群の一部を示す回路図である。直並列型ＡＤ変換器のリファンレス回路とコンパレータ群の一部を示す回路図である。本発明の第１の実施形態に係る並列型ＡＤ変換器の全体構成例を示す図である。本第１の実施形態に係る並列型ＡＤ変換器の差動入力時の動作を説明するための図である。本第１の実施形態に係る並列型ＡＤ変換器のシングル入力時の動作を説明するための図である。本発明の第２の実施形態に係る直並列型ＡＤ変換器の全体構成を示す図である。本第２の実施形態に係る直並列型ＡＤ変換器のリファレンス回路、マルチプレクサ、ＦＡＤＣの正相側ＴＨ回路、逆相側ＴＨ回路を模式的に示す図である。本第２の実施形態に係る直並列型ＡＤ変換器のリファレンス回路、マルチプレクサ、ＦＡＤＣの正相側ＴＨ回路、逆相側ＴＨ回路を具体的に示す図である。図８の回路のタイミングチャートである。本実施形態に係るＡＤ変換器のシングル入力時の動作の評価結果を示す図である。比較例としての通常のＡＤ変換器のシングル入力時の動作の評価結果を示す図である。

以下、本発明の実施形態を添付図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（並列型ＡＤ変換器の構成例）
２．第２の実施形態（直並列型ＡＤ変換器の構成例）

＜１．第１の実施形態＞
［並列型ＡＤ変換器の構成例］
図３は、本発明の第１の実施形態に係る並列型ＡＤ変換器の全体構成例を示す図である。

並列型ＡＤ変換器１００は、リファレンス回路１１０、正相側および逆相側回路群であるＴＨ回路群（トラッキングおよびホールド回路群）１２０、差動アンプ群１３０、コンパレータ群１４０、およびエンコーダ１５０を有する。

リファレンス回路１１０は、参照電圧ＶＲ１〜ＶＲｎを生成する複数の抵抗Ｒにより形成される正相側抵抗ラダー１１１と、参照電圧ＸＶＲ１〜ＸＶＲｎを生成する複数の抵抗ＸＲにより形成される逆相側抵抗ラダー１１２と、を有する。
リファンレス回路１１０は、差動入力時には、正相側抵抗ラダー１１１および逆相側抵抗ラダー１１２は、高電位側の電源ＶＲＴと低電位側の電源ＶＲＢとの間に直列に接続される。
リファレンス回路１１０は、シングル入力時は、正相側抵抗ラダー１１１は、高電位側の電源ＶＲＴと低電位側の電源ＶＲＢとの間に直列に接続され、逆相側抵抗ラダー１１２は、両端部がグランドＧＮＤに接続される。

リファンレス回路１１０は、差動入力時とシングル入力時とで逆相側抵抗ラダー１１２の接続電位を切り替えるための第１〜第４のスイッチＳＷ１１１〜ＳＷ１１４を有する。
第１のスイッチＳＷ１１１は、端子ａが高電位側の電源ＶＲＴに接続され、端子ｂが逆相側抵抗ラダー１１２の一端側に接続されている。
第２のスイッチＳＷ１１２は、端子ａが低電位側の電源ＶＲＢに接続され、端子ｂが逆相側抵抗ラダー１１２の他端側に接続されている。
第３のスイッチＳＷ１１３は、端子ａがグランドＧＮＤに接続され、端子ｂが逆相側抵抗ラダー１１２の一端側に接続されている。
第４のスイッチＳＷ１１４は、端子ａがグランドＧＮＤに接続され、端子ｂが逆相側抵抗ラダー１１２の他端側に接続されている。

差動入力時は、図示しない制御系により、第１および第２のスイッチＳＷ１１１，ＳＷ１１２がオン状態、第３および第４のスイッチＳＷ１１３，ＳＷ１１４がオフ状態に保持される。
シングル入力時は、図示しない制御系により、第１および第２のスイッチＳＷ１１１，ＳＷ１１２がオフ状態、第３および第４のスイッチＳＷ１１３，ＳＷ１１４がオン状態に保持される。

ＴＨ回路群１２０は、電源電位を含む参照電圧に対応して対をなす正相側ＴＨ回路１２１および逆相側ＴＨ回路１２２を、複数組（ｍ組）有する。

正相側ＴＨ回路１２１は、差動入力時およびシングル入力時に、正相のアナログ入力信号ＶＩＮをサンプリングし、リファレンス回路１１０による参照電圧との比較電圧を次段の差動アンプ１３１の第１の入力端子である非反転入力端子（＋）に供給する。

逆相側ＴＨ回路１２２は、差動入力時に、逆相のアナログ入力信号ＸＶＩＮをサンプリングし、リファレンス回路１１０による参照電圧との比較電圧を差動アンプ１３１の第２の入力端子である反転入力端子（−）に供給する。
逆相側ＴＨ回路１２２は、シングル入力時には、リファンレス回路１１０の参照電圧としてのグランドＧＮＤレベルをサンプリングし、参照電圧と比較電圧を差動アンプ１３１の第２の入力端子である反転入力端子（−）に供給する。

正相側ＴＨ回路１２１は、スイッチｓｗ１２１〜ｓｗ１２５およびキャパシタＣ１２１を有する。
スイッチｓｗ１２１は、端子ａが電圧ＶＣの供給ラインに接続され、端子ｂがスイッチｓｗ１２５の端子ａおよびキャパシタＣ１２１の一端（第１電極）に接続されている。
スイッチｓｗ１２２は、端子ａがアナログ入力信号ＶＩＮの供給ラインに接続され、端子ｂがキャパシタＣ１２１の他端（第２電極）およびスイッチｓｗ１２３の端子ｂに接続されている。
スイッチｓｗ１２３は、端子ａが正相側抵抗ラダー１１１の対応する電源または参照電圧の発生点に接続されている。
スイッチｓｗ１２４は、端子ａが電圧ＶＣの供給ラインに接続され、端子ｂがスイッチｓｗ１２５の端子ｂおよび次段の差動アンプ１３１の非反転入力端子（＋）に接続されている。

逆相側ＴＨ回路１２２は、スイッチｘｓｗ１２１〜ｘｓｗ１２５およびキャパシタｘＣ１２１を有する。
スイッチｘｓｗ１２１は、端子ａが電圧ＶＣの供給ラインに接続され、端子ｂがスイッチｘｓｗ１２５の端子ａおよびキャパシタｘＣ１２１の一端（第１電極）に接続されている。
スイッチｘｓｗ１２２は、端子ａが逆相のアナログ入力信号ＸＶＩＮの供給ラインに接続され、端子ｂがキャパシタｘＣ１２１の他端（第２電極）およびスイッチｘｓｗ１２３の端子ｂに接続されている。
スイッチｘｓｗ１２３は、端子ａが逆相側抵抗ラダー１１２の対応する電源、グランド、または参照電圧の発生点に接続されている。
スイッチｓｘｗ１２４は、端子ａが電圧ＶＣの供給ラインに接続され、端子ｂがスイッチｘｓｗ１２５の端子ｂおよび次段の差動アンプ１３１の反転入力端子（−）に接続されている。

差動アンプ群１３０は、複数（ｍ）個の差動アンプ１３１を有する。
差動アンプ１３１は、対応する正相側ＴＨ回路１２１と逆相側ＴＨ回路１２２の出力を差動増幅する。

コンパレータ群１４０は、対応する差動アンプ１３１の出力を比較して１，０の判定を行うコンパレータ１４１を複数有する。

エンコーダ１５０は、複数のコンパレータ１４１の出力をエンコードして所定ビットのデジタルデータを出力する。

次に、上記構成による差動入力時およびシングル入力時に動作を、リファレンス回路１１０、正相側ＴＨ回路１２１、および逆相側ＴＨ回路１２２の動作を中心に説明する。

図４は、本第１の実施形態に係る並列型ＡＤ変換器の差動入力時の動作を説明するための図である。
図５は、本第１の実施形態に係る並列型ＡＤ変換器のシングル入力時の動作を説明するための図である。

並列型ＡＤ変換器１００において、差動入力時は、図４に示すように、図示しない制御系により、第１および第２のスイッチＳＷ１１１，ＳＷ１１２がオン状態、第３および第４のスイッチＳＷ１１３，ＳＷ１１４がオフ状態に保持される。
そして、差動入力時は、正相側ＴＨ回路１２１はスイッチｓｗ１２１、ｓｗ１２２、ｓｗ１２４のみがオンすることによってアナログ入力信号ＶＩＮをサンプリングする。
次に、正相側ＴＨ回路１２１は、スイッチｓｗ１２３およびｓｗ１２５のみがオンすることによってリファレンス回路１１０からの参照電圧との比較電圧を後段の差動アンプ１３１に伝える。

逆相側ＴＨ回路１２２も正相側ＴＨ回路１２１と同様に、逆相のアナログ入力信号ＸＶＩＮをサンプリングし、リファレンス回路１１０からの参照電圧との比較電圧を後段の差動アンプ１３１に伝える。
このとき、逆相側の参照電圧を作る逆相側抵抗ラダー１１２の両端は正相側と同様にそれぞれ電源ＶＲＴ、ＶＲＢに接続される。

並列型ＡＤ変換器１００において、シングル入力時は、図５に示すように、図示しない制御系により、第３および第４のスイッチＳＷ１１３，ＳＷ１１４がオン状態、第１および第２のスイッチＳＷ１１１，ＳＷ１１２がオフ状態に保持される。
そして、シングル入力時の場合、逆相側ＴＨ回路１２２はある固定のグランドＧＮＤをサンプリングし、参照電圧（ＧＮＤ）と比較電圧を後段の差動アンプ１３１に伝える。
このとき、逆相側の参照電圧を作る逆相側抵抗ラダー１１２の両端は上記したようにスイッチで切り替えられ、グランドＧＮＤと接続される。
すると、正相側ＴＨ回路１２１と逆相側ＴＨ回路１２２側から見たリファレンス回路１１０のインピーダンスが等しくなるので、帯域も等しくなる。
その結果、リファレンス回路１１０から伝播してきたノイズは、後段の差動アンプ１３１にはコモンモードのノイズとしてキャンセルされる。

以上説明したように、本第１の実施形態の並列型ＡＤ変換器１００は、参照電圧を生成するリファンレス回路１１０と、差動アンプ１３１と、正相側ＴＨ回路１２１と、逆相側ＴＨ回路１２２と、を有する。
正相側ＴＨ回路１２１は、差動入力時およびシングル入力時に、正相のアナログ入力信号ＶＩＮをサンプリングし、リファレンス回路１１０による参照電圧との比較電圧を差動アンプ１３１の第１の入力端子に供給する。
逆相側ＴＨ回路１２２は、差動入力時に、逆相のアナログ入力信号ＸＶＩＮをサンプリングし、リファレンス回路１１０による参照電圧との比較電圧を差動アンプ１３１の第２の入力端子に供給する。
逆相側ＴＨ回路１２２は、シングル入力時には、リファンレス回路１１０の参照電圧としてのグランドＧＮＤレベルをサンプリングし、参照電圧（ＧＮＤ）と比較電圧を差動アンプ１３１の第２の入力端子に供給する。
リファレンス回路１１０は、複数の抵抗により形成される正相側抵抗ラダー１１１と、複数の抵抗により形成される逆相側抵抗ラダー１１２と、を有する。
リファレンス回路１１０が、差動入力時には、正相側抵抗ラダー１１１および逆相側抵抗ラダー１１２は、高電位側の電源ＶＲＴと低電位側の電源ＶＲＢとの間に直列に接続される。
リファレンス回路１１０が、シングル入力時は、正相側抵抗ラダー１１１は、高電位側の電源ＶＲＴと低電位側の電源ＶＲＢとの間に直列に接続され、逆相側抵抗ラダー１１２は、両端部がグランドＧＮＤに接続される。

したがって、本第１の実施形態によれば、比較時に正相側と逆相側のノイズの伝播の仕方を同じにでき、差動アンプでコモンモードキャンセルを実現でき、高速動作時であっても精度を劣化させることのないＡＤ変換器を実現できる。
そして、シングル入力時の動作において、差動入力時と同等の高速動作が可能になる。

また、上記したリファレンス回路の構成は、並列型ＡＤ変換器に限らず、直並列型ＡＤ変換器にも適用することができる。

＜２．第２実施形態＞
図６は、本発明の第２の実施形態に係る直並列型ＡＤ変換器の全体構成を示す図である。

直並列型ＡＤ変換器１００Ａは、図６に示すように、アナログ入力電圧をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）ＡＤＣ（ＣＡＤＣ）１６０を有する。
直並列型ＡＤ変換器１００Ａは、下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤＣ（ＦＡＤＣ）１７０を有する。
直並列型ＡＤ変換器１００Ａは、ＣＡＤＣ１６０とＦＡＤＣ１７０がＡＤ変換をする際に、基準となる電圧を供給するリファレンス回路１１０Ａを有する。
直並列型ＡＤ変換器１００Ａは、マトリクス配列された複数のスイッチ（マトリクススイッチ）を含むマルチプレクサ１８０、回路全体のタイミングを制御するタイミングジェネレータ１９０を有する。
直並列型ＡＤ変換器１００Ａは、ＣＡＤＣ１６０の出力バッファ２００、およびＦＡＤＣ１７０の出力バッファ２１０を有する。
リファレンス回路１１０Ａは、基本的に第１の実施形態のリファレンス回路１１０と同様の構成を有する。

直並列型ＡＤ変換器１００Ａは、アナログ入力信号ＶＩＮはＣＡＤＣ６０により上位ｍビットのデジタル信号に変換され、その変換結果よりリファレンス回路１１０はＦＡＤＣ１７０に供給する参照電圧を決定する。ＦＡＤＣ１７０は与えられた参照電圧を元に下位ｎビットを変換する。

図７は、本第２の実施形態に係る直並列型ＡＤ変換器のリファレンス回路、マルチプレクサ、ＦＡＤＣの正相側ＴＨ回路、逆相側ＴＨ回路を模式的に示す図である。

図７の直並列型ＡＤ変換器１００Ａは、理解を容易にするために、第１の実施形態に係る図４および図５に並列型ＡＤ変換器１００の構成にマルチプレクサ１８０を配置した構成として示されている。

直並列型ＡＤ変換器１００Ａの場合は、マトリクススイッチも正相側ＴＨ回路１２１と同様に動作させることにより、インピーダンスの差、つまり帯域の差をなくして、比較時にT/Hに入ってくるノイズの伝播の仕方を同じにする。
そうすることにより、差動アンプ１３１でコモンモードキャンセルすることができ、高速動作時でも、ＡＤ変換器の特性を劣化させることがなくなる。

具体的には、図７に示すように、シングル入力時は、並列型ＡＤ変換器１００と同様に、逆相側の参照電圧を作る逆相側抵抗ラダー１１２の両端はスイッチで切り替えられ、グランドＧＮＤと接続される。
これにより、正相側ＴＨ回路１２１と逆相側ＴＨ回路１２２側から見たリファレンス回路１１０のインピーダンスが等しくなるので、帯域も等しくなる。
その結果、リファレンス回路１１０Ａから伝播してきたノイズは、後段の差動アンプ１３１にはコモンモードのノイズとしてキャンセルされる。
このとき、リファレンス回路１１０ＡにはＣＡＤＣ１６０の変換結果により供給される参照電圧を切り替えるためのスイッチが直列に挿入されているが、逆相側のスイッチも正相側のスイッチと同様に動作する。

図８は、本第２の実施形態に係る直並列型ＡＤ変換器のリファレンス回路、マルチプレクサ、ＦＡＤＣの正相側ＴＨ回路、逆相側ＴＨ回路を具体的に示す図である。

マルチプレクサ１８０は、２つの正相側ラインＬ１８１，Ｌ１８２、および２つの逆相側ラインＸＬ１８１、ＸＬ１８２を有する。

正相側ラインＬ１８１は、正相側抵抗ラダー１１１の電源電位を含む参照電圧の発生点に、マトリクススイッチｓｗｒｅｆａ１，ｓｗｒｅｆａ２，ｓｗｒｅｆａ３、・・・を介して作動的に接続される。
正相側ラインＬ１８２は、正相側抵抗ラダー１１１の電源電位を含む参照電圧の発生点に、マトリクススイッチｓｗｒｅｆｂ１，ｓｗｒｅｆｂ２，ｓｗｒｅｆｂ３、・・・を介して作動的に接続される。
これら正相側ラインＬ１８１およびＬ１８２は、正相側ＴＨ回路１２１Ａに接続される。

逆相側ラインＸＬ１８１は、逆相側抵抗ラダー１１２の電源電位を含む参照電圧の発生点に、マトリクススイッチｓｗｒｅｆａ１ｘ，ｓｗｒｅｆａ２ｘ，ｓｗｒｅｆａ３ｘ、・・・を介して作動的に接続される。
逆相側ラインＸＬ１８２は、逆相側抵抗ラダー１１２の電源電位を含む参照電圧の発生点に、マトリクススイッチｓｗｒｅｆｂ１ｘ，ｓｗｒｅｆｂ２ｘ，ｓｗｒｅｆｂ３ｘ、・・・を介して作動的に接続される。
これら逆相側ラインＸＬ１８１およびＸＬ１８２は、逆相側ＴＨ回路１２２Ａに接続される。

正相側ＴＨ回路１２１Ａは、第１の実施形態の構成に、スイッチｓｗ１２４を除くスイッチおよびキャパシタが対をなして配置されている。
正相側ＴＨ回路１２１Ａは、スイッチｓｗ１２１ａ，ｓｗ１２１ｂ、ｓｗ１２２ａ，ｓｗ１２２ｂ、ｓｗ１２３ａ，ｓｗ１２３ｂ、ｓｗ１２４、ｓｗ１２５ａ，ｓｗ１２５ｂ、およびキャパシタＣ１２２ａ，Ｃ１２２ｂを有する。

スイッチｓｗ１２１ａは、端子ａが電圧ＶＣの供給ラインに接続され、端子ｂがスイッチｓｗ１２５ａの端子ａおよびキャパシタＣ１２２ａの一端（第１電極）に接続されている。
スイッチｓｗ１２２ａは、端子ａがアナログ入力信号ＶＩＮの供給ラインに接続され、端子ｂがキャパシタＣ１２２ａの他端（第２電極）およびスイッチｓｗ１２３ａの端子ｂに接続されている。
スイッチｓｗ１２３ａは、端子ａが正相側ラインＬ１８１に接続されている。
スイッチｓｗ１２４は、端子ａが電圧ＶＣの供給ラインに接続され、端子ｂがスイッチｓｗ１２５ａの端子ｂおよび次段の差動アンプ１３１の非反転入力端子（＋）に接続されている。
スイッチｓｗ１２１ｂは、端子ａが電圧ＶＣの供給ラインに接続され、端子ｂがスイッチｓｗ１２５ｂの端子ａおよびキャパシタＣ１２２ｂの一端（第１電極）に接続されている。
スイッチｓｗ１２２ｂは、端子ａがアナログ入力信号ＶＩＮの供給ラインに接続され、端子ｂがキャパシタＣ１２２ｂの他端（第２電極）およびスイッチｓｗ１２３ｂの端子ｂに接続されている。
スイッチｓｗ１２３ｂは、端子ａが正相側ラインＬ１８２に接続されている。

逆相側ＴＨ回路１２２Ａは、第１の実施形態の構成に、スイッチｓｗ１２４を除くスイッチおよびキャパシタが対をなして配置されている。
逆相側ＴＨ回路１２２Ａは、スイッチｘｓｗ１２１ａ，ｘｓｗ１２１ｂ、ｘｓｗ１２２ａ，ｘｓｗ１２２ｂ、ｘｓｗ１２３ａ，ｘｓｗ１２３ｂ、ｘｓｗ１２４、ｘｓｗ１２５ａ，ｘｓｗ１２５ｂ、およびキャパシタｘＣ１２２ａ，ｘＣ１２２ｂを有する。

スイッチｘｓｗ１２１ａは、端子ａが電圧ＶＣの供給ラインに接続され、端子ｂがスイッチｘｓｗ１２５ａの端子ａおよびキャパシタｘＣ１２２ａの一端（第１電極）に接続されている。
スイッチｘｓｗ１２２ａは、端子ａが逆相のアナログ入力信号ＸＶＩＮの供給ラインに接続され、端子ｂがキャパシタｘＣ１２２ａの他端（第２電極）およびスイッチｘｓｗ１２３ａの端子ｂに接続されている。
スイッチｘｓｗ１２３ａは、端子ａが逆相側ラインＸＬ１８１に接続されている。
スイッチｘｓｗ１２４は、端子ａが電圧ＶＣの供給ラインに接続され、端子ｂがスイッチｘｓｗ１２５ａの端子ｂおよび次段の差動アンプ１３１の反転入力端子（−）に接続されている。
スイッチｘｓｗ１２１ｂは、端子ａが電圧ＶＣの供給ラインに接続され、端子ｂがスイッチｘｓｗ１２５ｂの端子ａおよびキャパシタｘＣ１２２ｂの一端（第１電極）に接続されている。
スイッチｘｓｗ１２２ｂは、端子ａが逆相のアナログ入力信号ＸＶＩＮの供給ラインに接続され、端子ｂがキャパシタｘＣ１２２ｂの他端（第２電極）およびスイッチｘｓｗ１２３ｂの端子ｂに接続されている。
スイッチｘｓｗ１２３ｂは、端子ａが逆相側ラインＸＬ１８２に接続されている。

図９は、図８の回路のタイミングチャートである。

基本的な動作は、図４および図５の場合と同様である。
直並列型ＡＤ変換器１００Ａにおいて、差動入力時は、図示しない制御系により、第１および第２のスイッチＳＷ１１１，ＳＷ１１２がオン状態、第３および第４のスイッチＳＷ１１３，ＳＷ１１４がオフ状態に保持される。
そして、差動入力時は、正相側ＴＨ回路１２１Ａはスイッチｓｗ１２１ａ、ｓｗ１２２ａ、ｓｗ１２４のみがオンすることによってアナログ入力信号ＶＩＮをサンプリングする。
次に、正相側ＴＨ回路１２１Ａは、スイッチｓｗ１２３ａおよびｓｗ１２５ａのみがオンすることによってリファレンス回路１１０Ａから正相側ラインＬ１８１に伝達された参照電圧ｖｒｅｆａとの比較電圧を後段の差動アンプ１３１に伝える。
次いで、差動入力時は、正相側ＴＨ回路１２１Ａはスイッチｓｗ１２１ｂ、ｓｗ１２２ｂ、ｓｗ１２４のみがオンすることによってアナログ入力信号ＶＩＮをサンプリングする。
次に、正相側ＴＨ回路１２１Ａは、スイッチｓｗ１２３ｂおよびｓｗ１２５ｂのみがオンすることによってリファレンス回路１１０Ａから正相側ラインＬ１８２に伝達された参照電圧ｖｒｅｆｂとの比較電圧を後段の差動アンプ１３１に伝える。

逆相側ＴＨ回路１２２Ａも正相側ＴＨ回路１２１Ａと同様に、逆相のアナログ入力信号ＸＶＩＮをサンプリングし、リファレンス回路１１０Ａからの参照電圧との比較電圧を後段の差動アンプ１３１に伝える。
このとき、逆相側の参照電圧を作る逆相側抵抗ラダー１１２の両端は正相側と同様にそれぞれ電源ＶＲＴ、ＶＲＢに接続される。

直並列型ＡＤ変換器１００Ａにおいて、シングル入力時は、図８に示すように、図示しない制御系により、第３および第４のスイッチＳＷ１１３，ＳＷ１１４がオン状態、第１および第２のスイッチＳＷ１１１，ＳＷ１１２がオフ状態に保持される。
そして、シングル入力時の場合、逆相側ＴＨ回路１２２Ａは逆相側ラインＸＬ１８１、ＸＬ１８２を介して接続されるリファレンス回路１１０Ａのある固定のグランドＧＮＤをサンプリングし、参照電圧（ＧＮＤ）と比較電圧を後段の差動アンプ１３１に伝える。
このとき、逆相側の参照電圧を作る逆相側抵抗ラダー１１２の両端は上記したようにスイッチで切り替えられ、グランドＧＮＤと接続される。
すると、正相側ＴＨ回路１２１Ａと逆相側ＴＨ回路１２２Ａ側から見たリファレンス回路１１０Ａのインピーダンスが等しくなるので、帯域も等しくなる。
その結果、リファレンス回路１１０Ａから伝播してきたノイズは、後段の差動アンプ１３１にはコモンモードのノイズとしてキャンセルされる。

本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。

図１０および図１１は、シングル入力時の動作の評価結果を示す図である。
図１０は、本実施形態に係るＡＤ変換器の評価結果を示し、図１１は、比較例として通常のＡＤ変換器の評価結果を示す図である。

この評価では、入力に正弦波（ｓｉｎ波）を入力したときの出力のヒストグラムを得た。
本実施形態に係るＡＤ変換器は、図１０に示すように、出力コードは正常である。
これに対して比較例では、図１１に示すように、出力コードでエラーが発生する。

１００・・・並列型ＡＤ変換器、１１０，１１０Ａ・・・リファレンス回路、１１１・・・正相側抵抗ラダー、１１２・・・逆相側抵抗ラダー、１２０・・・ＴＨ回路群（トラッキングおよびホールド回路群）、１２１，１２１Ａ・・・正相側ＴＨ回路、１２２，１２２Ａ・・・逆相側ＴＨ回路、１３０・・・差動アンプ群、１３１・・・差動アンプ、１４０・・・コンパレータ群、１４１・・・コンパレータ、１５０・・・エンコーダ、１６０・・・コースＡＤＣ（ＣＡＤＣ）、１７０・・・ファインＡＤＣ（ＦＡＤＣ）、１８０・・・マルチプレクサ。

Claims

参照電圧を生成するリファンレス回路と、
差動アンプと、
差動入力時およびシングル入力時に、正相のアナログ入力信号をサンプリングし、上記リファレンス回路による参照電圧との比較電圧を上記差動アンプの第１の入力端子に供給する正相側回路と、
差動入力時に、逆相のアナログ入力信号をサンプリングし、上記リファレンス回路による参照電圧との比較電圧を上記差動アンプの第２の入力端子に供給し、シングル入力時には、上記リファンレス回路の参照電圧としてのグランドレベルをサンプリングし、当該参照電圧と比較電圧を上記差動アンプの第２の入力端子に供給する逆相側回路と、を有し、
上記リファレンス回路は、
複数の抵抗により形成される正相側抵抗ラダーと、
複数の抵抗により形成される逆相側抵抗ラダーと、を含み、
差動入力時には、上記正相側抵抗ラダーおよび上記逆相側抵抗ラダーは、高電位側の電源と低電位側の電源との間に直列に接続され、
シングル入力時は、上記正相側抵抗ラダーは、高電位側の電源と低電位側の電源との間に直列に接続され、上記逆相側抵抗ラダーは、端部がグランドに接続される
ＡＤ変換器。
上記リファンレス回路は、
差動入力時とシングル入力時とで上記逆相側抵抗ラダーの接続電位を電源とグランドとで切り替えるためのスイッチを有する
請求項１記載のＡＤ変換器。
上記スイッチは、
高電位側の電源と上記逆相側抵抗ラダーの一端側との間に接続された第１のスイッチと、
低電位側の電源と上記逆相側抵抗ラダーの他端側との間に接続された第２のスイッチと、
グランドと上記逆相側抵抗ラダーの一端側との間に接続された第３のスイッチと、
グランドと上記逆相側抵抗ラダーの他端側との間に接続された第４のスイッチと、を含む
請求項２記載のＡＤ変換器。
シングル入力時は、上記第１のスイッチおよび上記第２のスイッチがオフ状態に保持され、上記第３のスイッチおよび上記第４のスイッチがオン状態に保持される
請求項３記載のＡＤ変換器。
差動入力時は、上記第１のスイッチおよび上記第２のスイッチがオン状態に保持され、上記第３のスイッチおよび上記第４のスイッチがオフ状態に保持される
請求項３または４記載のＡＤ変換器。
上記リファレンス回路と上記正相側回路および上記逆相側回路との間にマルチプレクサを有し、
上記マルチプレクサは、
上記正相側抵抗ラダーの電源電位を含む参照電圧の発生点に、マトリクススイッチを介して作動的に接続される少なくとも一つの正相側ラインと、
上記逆相側抵抗ラダーの電源電位を含む参照電圧の発生点に、マトリクススイッチを介して作動的に接続される少なくとも逆相側ラインと、を含み、
上記正相側ラインは、上記正相側回路の参照電圧の入力部に接続され、
上記逆相側ラインは、上記逆相側回路の参照電圧の入力部に接続されている
請求項１から５のいずれか一に記載のＡＤ変換装置。
アナログ入力電圧をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）ＡＤ変換器と、
下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤ変換器と、を有し、
上記リファレンス回路は、
上記コースＡＤ変換器およびファインＡＤ変換器がＡＤ変換をする際に、基準となる電圧を供給し、
上記ファインＡＤ変換器は、
上記正相側回路および上記逆相側回路を含み、
上記マルチプレクサは、
上記リファレンス回路の参照電圧の供給ラインと上記ファインＡＤ変換器の上記正相側回路および上記逆相側回路との間に配置されている
請求項６記載のＡＤ変換装置。
上記リファレンス回路は、
上記コースＡＤ変換器の上位ｍビットのデジタル信号への変換結果より上記ファインＡＤ変換器に供給する参照電圧を決定し、
上記ファインＡＤ変換器は、与えられた参照電圧を元に下位ｎビットを変換する
請求項６または７記載のＡＤ変換装置。