JP2010124449A - アナログデジタル変換回路 - Google Patents

Abstract

【課題】従来のアナログデジタル変換回路（ＡＤＣ回路）では、出力結果の線形性を十分に確保できない問題があった。
【解決手段】本発明のＡＤＣ回路は、第１のプリアンプＰＡ０の入力オフセットを調整する第１のプリアンプキャリブレーション回路ＣＡＬＡ０と、第２のプリアンプＰＡ４の入力オフセットを調整する第２のプリアンプキャリブレーション回路ＣＡＬＡ４と、第１のプリアンプＰＡ０が出力する第１の出力信号と第２のプリアンプＰＡ４が出力する第２の出力信号との間を補間する補間信号を生成する補間回路３０と、入力された信号に基づきデジタル値を出力する複数のコンパレータＣＭＰ０〜ＣＭＰ４と、複数のコンパレータのうち少なくとも補間信号が入力されるコンパレータＣＭＰ１〜ＣＭＰ３の入力オフセットを調整する複数のコンパレータキャリブレーション回路ＣＡＬ３０〜ＣＡＬ３４と、を有する。
【選択図】図１

Description

本発明は、アナログデジタル変換回路に関し、特に異なる基準電圧に基づきアナログ入力信号の値を増幅する第１、第２のプリアンプを有し、第１、第２のプリアンプの出力を補間した補間信号をデジタル値に変換するコンパレータを有するアナログデジタル変換回路に関する。

近年、信号処理分野では、デジタル信号に基づく信号処理が主流となってきている。このとき、外部から得られる信号がアナログ値を有する信号（以下、アナログ信号と称す）である場合、アナログ信号をデジタル信号に変換して処理を行うことが行われる。このような変換処理を行う回路の１つにアナログデジタル変換器がある。アナログデジタル変換器は、比較器を有し、入力されるアナログ信号の値と基準信号の値とを比較し、アナログ信号をデジタル信号に変換する。しかしながら、この比較器は、一般的にオフセットを有する。比較器は、このオフセットによって出力信号の論理レベルを反転させる閾値が基準電圧の電圧値からずれる問題がある。そのため、高精度にアナログデジタル変換処理を行うためには、この閾値のずれを少なくする必要がある。閾値ずれを解消する１つの方法として、校正処理によって比較器の閾値ずれを小さくする方法がある。

校正処理の例が特許文献１及び非特許文献１に開示されている。ここでは、校正処理の一例として特許文献１について説明する。図１７に特許文献１に記載のアナログデジタル変換回路１００のブロック図を示す。図１７に示すように、アナログデジタル変換回路１００では、アナログ信号ＶＩＮをアンプ１０２及びアンプ１０４により増幅してノード１５６に出力する。また、アナログ信号ＶＩＮは、アンプ１０６及びアンプ１０８により増幅され、ノード１５８に出力される。ここで、アンプ１０２、１０６は、基準電圧発生回路１１０により生成される基準電圧とアナログ信号ＡＩＮとの電圧差を増幅するものとする。また、アンプ１０４及び１０８は、シングルエンド出力構成のアンプとする。アナログデジタル変換回路１００では、ノード１５６とノード１５８との間に補間回路１２０が設けられる。そして、補間回路１２０によりノード１５６の電圧とノード１５８の電圧とを補間する補間信号を生成する。

アナログデジタル変換回路１００では、ノード１５６の電圧をデジタル値に変換するコンパレータＣＭＰＮ０と、ノード１５８の電圧をデジタル値に変換するコンパレータＣＭＰＮ−１０に加え、補間信号に基づきデジタル値を出力するコンパレータＣＭＰＮ１〜ＣＭＰＮ２、ＣＭＰＮ−１１を有する。また、コンパレータＣＭＰＮ０〜ＣＭＰＮ２、ＣＭＰＮ−１０、ＣＭＰＮ−１１には、アンプ１０４、１０８の出力及び補間回路１２０の出力がそれぞれ与えられる。そして、コンパレータＣＭＰＮ０〜ＣＭＰＮ２、ＣＭＰＮ−１０、ＣＭＰＮ−１１は、それぞれ入力された電圧と予め設定される閾値（コンパレータ内に内蔵される設定値）とに基づいてデジタル値を出力する。

このとき、アナログデジタル変換回路１００では、アンプ１０２とアンプ１０４の間に設けられた抵抗Ｒａｄｊ，Ｎと電流源Ｎが出力する電流Ｉａｄｊ，Ｎとによりアンプ１０２及びアンプ１０４とのオフセット電圧を調節する。また、アンプ１０６とアンプ１０８の間に設けられた抵抗Ｒａｄｊ，Ｎ−１と電流源Ｎ−１が出力する電流Ｉａｄｊ，Ｎ−１とによりアンプ１０６及びアンプ１０８とのオフセット電圧を調節する。これにより、ノード１５６、１５８に出力される電圧値の線形性が改善される。つまり、アナログデジタル変換回路１００では、コンパレータＣＭＰＮ０〜ＣＭＰＮ２、ＣＭＰＮ−１０、ＣＭＰＮ−１１には、アンプ１０２、１０４、１０６、１０８において発生するオフセット電圧が調整された電圧を入力することでアナログ信号と出力されるデジタル信号との線形性を改善する。

米国特許６，８４７，３２０号公報

Journal of Solid and State Circuits, Vol.39, No.12, Dec 2004, P2107-2115, "A 1.8-V 1.6-GSample/s 8-b Self-Calibrating Folding ADC With 7.26 ENOB at Nyquist Frequency", Robert C. Taft et al.

しかしながら、後段に設けられるコンパレータＣＭＰＮ０〜ＣＭＰＮ２、ＣＭＰＮ−１０、ＣＭＰＮ−１１には、それぞれ個別のオフセット電圧が発生し、出力結果の線形性を悪化させる原因となる。ここで、アナログデジタル変換回路１００では、アンプ１０２、１０４、１０６、１０８のオフセット電圧を調節するが、コンパレータＣＭＰＮ０〜ＣＭＰＮ２、ＣＭＰＮ−１０、ＣＭＰＮ−１１におけるオフセット電圧を調節することはできない。つまり、アナログデジタル変換回路１００では、十分に出力結果の線形性を確保できない問題がある。

本発明にかかるアナログデジタル変換回路の一態様は、第１の基準電圧と入力信号を受ける第１のプリアンプと、第２の基準電圧と前記入力信号を受ける第２のプリアンプと、前記第１のプリアンプに対応して設けられ、前記第１のプリアンプの入力オフセットを調整する第１のプリアンプキャリブレーション回路と、前記第２のプリアンプに対応して設けられ、前記第２のプリアンプの入力オフセットを調整する第２のプリアンプキャリブレーション回路と、前記第１のプリアンプの出力端子と前記第２のプリアンプの出力端子との間に設け、前記第１のプリアンプが出力する第１の出力信号と前記第２のプリアンプが出力する第２の出力信号との間の電圧値を有する補間信号を生成する補間回路と、前記第１の出力信号と、前記第２の出力信号と、前記補間信号と、のいずれか１つが入力され、入力された信号に基づきデジタル値を出力する複数のコンパレータと、前記複数のコンパレータのうち少なくとも前記補間信号が入力されるコンパレータのそれぞれに対応して設けられ、対応するコンパレータの入力オフセットを調整する複数のコンパレータキャリブレーション回路と、を有する。

本発明にかかるアナログデジタル変換回路では、コンパレータとコンパレータの前段に設けられる第１、第２のプリアンプのいずれに対しても入力オフセットを調節するキャリブレーション回路を設ける。そのため、補間回路を介してアナログ信号が入力されるコンパレータの出力結果と、第１、第２のプリアンプから補間回路を介さずにアナログ信号が入力されるコンパレータの出力結果と、のいずれの出力結果に対しても入力オフセットの影響をなくすことができる。

本発明にかかるアナログデジタル変換回路によれば、良好な線形特性を有する出力結果を得ることができる。

実施の形態１にかかるアナログデジタル変換回路のブロック図である。 実施の形態１にかかる前段プリアンプ及びプリアンプキャリブレーション回路の回路図である。 実施の形態１にかかるコンパレータ及びコンパレータキャリブレーション回路の回路図である。 実施の形態１にかかるアナログデジタル変換回路においてキャリブレーション設定値を設定するための手順を示すフローチャートである。 実施の形態１にかかるアナログデジタル変換回路の変形例のブロック図である。 実施の形態２にかかるアナログデジタル変換回路のブロック図である。 実施の形態３にかかるアナログデジタル変換回路のブロック図である。 実施の形態３にかかるアナログデジタル変換回路の変形例のブロック図である。 実施の形態５にかかるアナログデジタル変換回路のブロック図である。 実施の形態５にかかる後段プリアンプ及びプリアンプキャリブレーション回路の回路図である。 実施の形態５にかかるアナログデジタル変換回路においてキャリブレーション設定値を設定するための手順を示すフローチャートである。 実施の形態６にかかるアナログデジタル変換回路のブロック図である。 実施の形態７にかかるアナログデジタル変換回路のブロック図である。 実施の形態７にかかるアナログデジタル変換回路においてキャリブレーション設定値を設定するための手順を示すフローチャートである。 実施の形態８にかかる後段プリアンプ及びプリアンプキャリブレーション回路の回路図である。 実施の形態８にかかるアナログデジタル変換回路においてキャリブレーション設定値を設定するための手順を示すフローチャートである。 従来のアナログデジタル変換回路のブロック図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。以下では、アナログデジタル変換回路の一例として、入力信号（アナログ値を有するアナログ入力信号ＡＩＮ）を差動信号として増幅し、その差動信号をコンパレータに与える形態のアナログデジタル変換回路について説明する。しかし、本発明はコンパレータにどのような信号の形態によりコンパレータにアナログ値を与えるかについて特に制限するものではない。また、以下の説明において入力オフセット電圧は、プリアンプ又はコンパレータが出力信号を反転させる実際の閾値と、その閾値の理想値との差の電圧値であるものとする。

本実施の形態にかかるアナログデジタル変換回路１のブロック図を図１に示す。図１に示すように、アナログデジタル変換回路１は、基準電圧生成回路１０、プリアンプ群、平滑回路２０、補間回路３０、コンパレータ群、エンコーダ４０、プリアンプキャリブレーション回路ＣＡＬＡ０、ＣＡＬＡ４、コンパレータキャリブレーション回路ＣＡＬ３０〜ＣＡＬ３４を有する。

基準電圧生成回路１０は、複数の抵抗ＲＡを有する。複数の抵抗ＲＡは、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの間に直列に接続される。そして、抵抗ＲＡが互いに接続されるノードに発生する電圧を基準電圧ＶＲ０、ＶＲ４として出力する。

プリアンプ群は、複数のプリアンプ（例えば、第１のプリアンプと第２のプリアンプ）を有する。本実施の形態では、第１のプリアンプは、前段プリアンプＰＡ０と後段プリアンプＰＢ０とを有する。また、第２のプリアンプは、前段プリアンプＰＡ４と後段プリアンプＰＢ４とを有する。

前段プリアンプＰＡ０は、正転入力端子にアナログ入力信号ＡＩＮが入力され、反転入力端子に第１のプリアンプに対応して生成される基準電圧ＶＲ０が入力される。そして、前段プリアンプＰＡ０は、アナログ入力信号ＡＩＮの電圧値と基準電圧ＶＲ０との電圧差を増幅して差動信号として出力する。また、前段プリアンプＰＡ０には、第１のプリアンプキャリブレーション回路（例えば、プリアンプキャリブレーション回路ＣＡＬＡ０）が接続される。このプリアンプキャリブレーション回路ＣＡＬＡ０は、前段プリアンプＰＡ０の入力オフセット電圧をキャリブレーション設定値に基づき調節する。後段プリアンプＰＢ０は、前段プリアンプＰＡ０が出力した差動信号をさらに増幅して第１の出力信号（差動信号）として出力する。

前段プリアンプＰＡ４は、正転入力端子にアナログ入力信号ＡＩＮが入力され、反転入力端子に第２のプリアンプに対応して生成される基準電圧ＶＲ４が入力される。そして、前段プリアンプＰＡ４は、アナログ入力信号ＡＩＮの電圧値と基準電圧ＶＲ４との電圧差を増幅して差動信号として出力する。また、前段プリアンプＰＡ４には、第２のプリアンプキャリブレーション回路（例えば、プリアンプキャリブレーション回路ＣＡＬＡ４）が接続される。このプリアンプキャリブレーション回路ＣＡＬＡ４は、前段プリアンプＰＡ４の入力オフセット電圧をキャリブレーション設定値に基づき調節する。後段プリアンプＰＢ４は、前段プリアンプＰＡ４が出力した差動信号をさらに増幅して第２の出力信号（差動信号）として出力する。

平滑回路２０は、前段プリアンプＰＡ０の出力ノードと前段プリアンプＰＡ４の出力ノードとの間に接続される。そして、平滑回路２０は、前段プリアンプＰＡ０の出力ノードの電圧と前段プリアンプＰＡ４の出力ノードの電圧とを平滑化する。より具体的には、平滑回路２０は、複数の抵抗を有する。そして、平滑回路２０は、前段プリアンプＰＡ０の正転出力端子に接続される出力ノードと、前段プリアンプＰＡ４の正転出力端子に接続される出力ノードと、を抵抗により接続する。また、平滑回路２０は、前段プリアンプＰＡ０の反転出力端子に接続される出力ノードと、前段プリアンプＰＡ４の反転出力端子に接続される出力ノードと、を抵抗により接続する。

補間回路３０は、後段プリアンプＰＢ０の出力ノードと後段プリアンプＰＢ４の出力ノードとの間に接続される。そして、補間回路３０は、後段プリアンプＰＢ０が出力する第１の出力信号の電圧と後段プリアンプＰＢ４が出力する第２の出力信号の電圧との間を補間する補間信号（本実施の形態では、補間信号は複数生成される）を生成する。より具体的には、補間回路３０は、複数の抵抗ＲＣを有する。そして、補間回路３０は、後段プリアンプＰＢ０の正転出力端子に接続される出力ノードと、後段プリアンプＰＢ４の正転出力端子に接続される出力ノードと、を直列に接続された複数の抵抗ＲＣにより接続する。そして、抵抗ＲＣが互いに接続されるノードから補間信号を出力する。また、補間回路３０は、後段プリアンプＰＢ０の反転出力端子に接続される出力ノードと、後段プリアンプＰＢ４の反転出力端子に接続される出力ノードと、を直列に接続された複数の抵抗ＲＣにより接続する。そして、抵抗ＲＣが互いに接続されるノードから補間信号を出力する。なお、以下の説明では抵抗ＲＣはすべて同一の抵抗値を有しているものとする。

コンパレータＣＭＰ０〜ＣＭＰ４は、それぞれ第１の出力信号、第２の出力信号又は補間信号のいずれか１つが入力され、それぞれの入力信号（差動信号）の電圧差に応じてデジタル値を出力する。また、コンパレータＣＭＰ０〜ＣＭＰ４には、それぞれコンパレータキャリブレーション回路ＣＡＬ３０〜ＣＡＬ３４が接続される。コンパレータキャリブレーション回路ＣＡＬ３０〜ＣＡＬ３４は、キャリブレーション設定値に応じて、対応するコンパレータの入力オフセットを調節する。

エンコーダ４０は、コンパレータＣＭＰ０〜ＣＭＰ４が出力するデジタル値が入力される。そして、エンコーダ４０は、入力されたデジタル値をエンコードしてＡＤＣ出力信号を出力する。

ここで、上記において説明したプリアンプキャリブレーション回路を有する前段プリアンプＰＡについて詳細に説明する。なお、以下の説明において、前段プリアンプを総称する符号としてＰＡ、前段プリアンプに対応するプリアンプキャリブレーション回路の総称としてＣＡＬＡ、後段プリアンプを総称する符号としてＰＢを場合に応じて適宜用いる。

実施の形態１にかかる前段プリアンプ及びプリアンプキャリブレーション回路の回路図を図２に示す。図２に示すように、前段プリアンプＰＡは、ＮＭＯＳトランジスタＮ１〜Ｎ３、負荷抵抗ＲＬを有する。ＮＭＯＳトランジスタＮ１は、ゲートにバイアス電圧ＢＩＡＳが与えられ定電流源として機能する。ＮＭＯＳトランジスタＮ２、Ｎ３は、ソース端子が共通接続され、当該共通接続点に定電流源からの電流供給を受ける差動対を構成する。ＮＭＯＳトランジスタＮ２のゲートは、前段プリアンプＰＡの正転入力端子である。また、ＮＭＯＳトランジスタＮ３のゲートは、前段プリアンプＰＡの反転入力端子である。ＮＭＯＳトランジスタＮ２のドレインと電源端子との間には負荷抵抗ＲＬが接続される。そして、ＮＭＯＳトランジスタＮ２のドレインと負荷抵抗ＲＬとの間の接続点が反転出力端子となる。また、ＮＭＯＳトランジスタＮ３のドレインと負荷抵抗ＲＬとの間の接続点が正転出力端子となる。

また、図２に示すように、プリアンプキャリブレーション回路ＣＡＬＡは、ＮＭＯＳトランジスタＮ２と並列に接続される可変電流源と、ＮＭＯＳトランジスタＮ３と並列に接続される可変電流源とを有する。プリアンプキャリブレーション回路ＣＡＬＡは、可変電流源が出力する電流の値によって負荷抵抗ＲＬに流れる電流を調節することで前段プリアンプＰＡのオフセットをキャンセルする。つまり、プリアンプキャリブレーション回路ＣＡＬＡは、キャリブレーション設定値に基づき出力する電流の値が調節されるものである。

次いで、図３にコンパレータ及びコンパレータキャリブレーション回路の回路図を示す。なお、以下の説明において、コンパレータを総称する符号としてＣＭＰ、コンパレータに対応するコンパレータキャリブレーション回路としてＣＡＬを場合に応じて適宜用いる。

図３に示すように、コンパレータＣＭＰは、ＮＭＯＳトランジスタＮ４〜Ｎ８、ＰＭＯＳトランジスタＰ１〜Ｐ６を有する。ＮＭＯＳトランジスタＮ４は、ゲートにバイアス電圧ＢＩＡＳが与えられ定電流源として機能する。ＮＭＯＳトランジスタＮ５、Ｎ６は、ソース端子が共通接続され、当該共通接続点に定電流源からの電流供給を受ける差動対を構成する。ＮＭＯＳトランジスタＮ５のゲートは、コンパレータＣＭＰの正転入力端子である。また、ＮＭＯＳトランジスタＮ６のゲートは、コンパレータＣＭＰの反転入力端子である。ＮＭＯＳトランジスタＮ７、Ｎ８及びＰＭＯＳトランジスタＰ１、Ｐ４は、ラッチ回路を構成する。そして、コンパレータＣＭＰは、このラッチ回路によりＮＭＯＳトランジスタＮ５、Ｎ６により構成される差動対の出力をラッチして出力する。なお、ラッチ回路は２つの反転出力端子ＶＯＵＴＮ及び正転出力端子ＶＯＵＴＰを有する。

ＰＭＯＳトランジスタＰ２は、反転出力端子ＶＯＵＴＮと電源端子との間に接続され、ラッチ制御信号ＬＴＣＨに基づき反転出力端子ＶＯＵＴＮの状態を決定する。ＰＭＯＳトランジスタＰ５は、正転出力端子ＶＯＵＴＰと電源端子との間に接続され、ラッチ制御信号ＬＴＣＨに基づき正転出力端子ＶＯＵＴＰの状態を決定する。ＰＭＯＳトランジスタＰ３はＮＭＯＳトランジスタＮ５のドレインと電源端子との間に接続され、ラッチ制御信号ＬＴＣＨに基づきＮＭＯＳトランジスタＮ５のドレインの電圧を決定する。ＰＭＯＳトランジスタＰ６はＮＭＯＳトランジスタＮ６のドレインと電源端子との間に接続され、ラッチ制御信号ＬＴＣＨに基づきＮＭＯＳトランジスタＮ６のドレインの電圧を決定する。ラッチ制御信号ＬＴＣＨは、コンパレータＣＭＰが比較動作を行うタイミングを制御する信号であり、図示しない制御回路から入力される。例えば、このラッチ制御信号ＬＴＣＨがロウレベルのときはコンパレータＣＭＰが動作を停止し、ハイレベルのときはコンパレータが比較動作を行う。

また、図３に示すように、コンパレータキャリブレーション回路ＣＡＬは、ＮＭＯＳトランジスタＮ５と並列に接続される可変電流源と、ＮＭＯＳトランジスタＮ６と並列に接続される可変電流源とを有する。コンパレータキャリブレーション回路ＣＡＬは、可変電流源が出力する電流の値によってラッチ回路に流れる電流を調節することでコンパレータＰＡのオフセットをキャンセルする。つまり、コンパレータキャリブレーション回路ＣＡＬは、キャリブレーション設定値に基づき出力する電流の値が調節されるものである。

アナログデジタル変換回路１では、キャリブレーション設定値を通常動作を開始する前のキャリブレーション期間において算出する。そして、算出されたキャリブレーション設定値をプリアンプキャリブレーション回路ＣＡＬＡ０、ＣＡＬＡ４及びコンパレータキャリブレーション回路ＣＡＬ３０〜ＣＡＬ３４に与えることで、プリアンプ及びコンパレータで生じる入力オフセットをキャンセルする。そこで、アナログデジタル変換回路１におけるキャリブレーション設定値の設定手順を示すフローチャートを図４に示す。

図４に示すように、アナログデジタル変換回路１では、キャリブレーション動作が開始されると、まず、プリアンプキャリブレーション回路ＣＡＬＡ０、ＣＡＬＡ４及びコンパレータキャリブレーション回路ＣＡＬ３０〜ＣＡＬ３４のキャリブレーション設定値を初期化する（ステップＳ１）。続いて、キャリブレーション用アナログ入力信号ＡＩＮを入力し、キャリブレーション用アナログ入力信号ＡＩＮに応じたデジタル値を各コンパレータから得る。そして、コンパレータから得られたデジタル値とキャリブレーション用アナログ入力信号ＡＩＮに対応して予め設けられた期待値とを比較しプリアンプ及びコンパレータの入力オフセット量を算出する（ステップＳ２）。

そして、ステップＳ２で得られた入力オフセット量から各キャリブレーション回路に与えるキャリブレーション設定値を算出する（ステップＳ３）。その後、算出されたキャリブレーション設定値をそれぞれプリアンプキャリブレーション回路及びコンパレータキャリブレーション回路に設定する（ステップＳ４）。これにより、アナログデジタル変換回路１のプリアンプ及びコンパレータの入力オフセットをキャンセルできる構成が整うため、その後、アナログデジタル変換回路１を通常動作モードにて動作させる。

ここで、ステップＳ３におけるキャリブレーション設定値の算出方法について説明する。まず、コンパレータＣＭＰ０〜ＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットは、（１）〜（５）式により表される。なお、（１）〜（５）式では、コンパレータＣＭＰ０の遷移に対応するアナログデジタル変換回路の入力換算オフセットをＩｎＯｆｆ３０、コンパレータＣＭＰ１の遷移に対応するアナログデジタル変換回路の入力換算オフセットをＩｎＯｆｆ３１、コンパレータＣＭＰ２の遷移に対応するアナログデジタル変換回路の入力換算オフセットをＩｎＯｆｆ３２、コンパレータＣＭＰ３の遷移に対応するアナログデジタル変換回路の入力換算オフセットをＩｎＯｆｆ３３、コンパレータＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットをＩｎＯｆｆ３４で表した。

また、（１）〜（５）式では、前段プリアンプＰＡ０の入力換算オフセットをＯｆｆＡ０、後段プリアンプＰＢ０の入力換算オフセットをＯｆｆＢ０、前段プリアンプＰＡ４の入力換算オフセットをＯｆｆＡ４、後段プリアンプＰＢ４の入力換算オフセットをＯｆｆＢ４、コンパレータＣＭＰ０の入力換算オフセットをＯｆｆ３０、コンパレータＣＭＰ１の入力換算オフセットをＯｆｆ３１、コンパレータＣＭＰ２の入力換算オフセットをＯｆｆ３２、コンパレータＣＭＰ３の入力換算オフセットをＯｆｆ３３、コンパレータＣＭＰ４の入力換算オフセットをＯｆｆ３４、プリアンプキャリブレーション回路ＣＡＬＡ０のキャリブレーション設定値をＣＡＬＡ０、プリアンプキャリブレーション回路ＣＡＬＡ４のキャリブレーション設定値をＣＡＬＡ４、コンパレータキャリブレーション回路ＣＡＬ３０のキャリブレーション設定値をＣＡＬ３０、コンパレータキャリブレーション回路ＣＡＬ３１のキャリブレーション設定値をＣＡＬ３１、コンパレータキャリブレーション回路ＣＡＬ３２のキャリブレーション設定値をＣＡＬ３２、コンパレータキャリブレーション回路ＣＡＬ３３のキャリブレーション設定値をＣＡＬ３３、コンパレータキャリブレーション回路ＣＡＬ３４のキャリブレーション設定値をＣＡＬ３４、前段プリアンプＰＡ０、ＰＡ４の増幅率をＡ１、後段プリアンプＰＢ０、ＰＢ４の増幅率をＡ２として表した。

ここで、本実施の形態では、第１のプリアンプから第１の出力信号が入力されるコンパレータＣＭＰ０に対応して設けられるコンパレータキャリブレーション回路ＣＡＬ３０のキャリブレーション設定値ＣＡＬ３０を０とする。また、第２のプリアンプから第２の出力信号が入力されるコンパレータＣＭＰ４に対応して設けられるコンパレータキャリブレーション回路ＣＡＬ３４のキャリブレーション設定値ＣＡＬ３４を０とする。そして、すべてのコンパレータの遷移に対応するアナログデジタル変換回路の入力換算オフセットを０として（１）〜（５）式の解を求めると、キャリブレーション設定値ＣＡＬＡ０、ＣＡＬＡ４、ＣＡＬ３１〜ＣＡＬ３３は、（６）〜（１０）
式により求めることができる。

つまり、キャリブレーション設定値ＣＡＬ３０、ＣＡＬ３４を０とし、さらにその他のキャリブレーション設定値を（６）〜（１０）式とすることで、アナログデジタル変換回路１のデジタル値にはプリアンプ及びコンパレータの入力オフセットの影響を受けることはない。従って、このような設定により、アナログデジタル変換回路１は、アナログ入力信号ＡＩＮとデジタル値との線形特性を良好に維持することができる。

上記説明より、本実施の形態にかかるアナログデジタル変換回路１では、コンパレータにアナログ入力信号を増幅して伝達するプリアンプに対してプリアンプキャリブレーション回路ＣＡＬＡ０、ＣＡＬＡ４を設ける。これにより、第１の出力信号（アナログ入力信号）を受けるコンパレータＣＭＰ０と第２の出力信号（アナログ入力信号）を受けるコンパレータＣＭＰ４とが出力するデジタル値に対する入力オフセットの影響がキャンセルされ、デジタル値の線形性が改善される。なお、プリアンプキャリブレーション回路ＣＡＬＡ０、ＣＡＬＡ４に対して設定されるキャリブレーション設定値には、前段プリアンプ、後段プリアンプ及びコンパレータの入力オフセットをキャンセルするための値が含まれる。

また、補間回路３０を介して補間信号（アナログ入力信号）を受けるコンパレータＣＭＰ１〜ＣＭＰ３に対してコンパレータキャリブレーション回路ＣＡＬ３１、ＣＡＬ３２、ＣＡＬ３３を設ける。これにより、補間信号を受けるコンパレータＣＭＰ１〜ＣＭＰ３が出力するデジタル値に対する入力オフセットの影響がキャンセルされ、デジタル値の線形性が改善される。

つまり、本実施の形態にかかるアナログデジタル変換回路１では、プリアンプとコンパレータの両方に入力オフセットをキャンセルするためのキャリブレーション回路を設けることで、補間回路３０を介してアナログ入力信号を受けるコンパレータを含むすべてのコンパレータから出力されるデジタル値の線形性が改善される。

ここで、本実施の形態にかかるアナログデジタル変換回路１におけるデジタル値の線形性改善の効果をさらに説明する。そこで、上記アナログデジタル変換回路１においてプリアンプキャリブレーション回路ＣＡＬＡ０、ＣＡＬＡ４を用いない場合の問題を以下で説明する。まず、プリアンプキャリブレーション回路ＣＡＬＡ０、ＣＡＬＡ４を用いない場合のコンパレータＣＭＰ０〜ＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットＩｎＯｆｆ３０〜ＩｎＯｆｆ３４は、（１１）〜（１５）式により表される。

そして、入力換算オフセットＩｎＯｆｆ３０〜ＩｎＯｆｆ３４を０として、（１１）〜（１５）式の解を求めると、キャリブレーション設定値ＣＡＬ３１〜ＣＡＬ３４は、（１６）〜（２０）式で表される。

つまり、（１６）〜（２０）式より、アナログデジタル変換回路１では、コンパレータキャリブレーション回路ＣＡＬ３０〜ＣＡＬ３４のみでコンパレータから出力されるデジタル値の線形性を改善することも可能であることがわかる。しかし、（１６）〜（２０）式を参照すると、キャリブレーション設定値ＣＡＬ３０〜ＣＡＬ３４には、前段プリアンプの増幅率Ａ１と後段プリアンプの増幅率Ａ２とを被乗算値として有する項が存在する。一般的に、増幅率Ａ１、Ａ２は大きな値であり、このような大きな値を被乗算値と有するキャリブレーション設定値ＣＡＬ３０〜ＣＡＬ３４の値は非常に大きくなる可能性が高い。また、アナログデジタル変換回路は、所定の電源電圧範囲にて動作する。そのため、キャリブレーション設定値として電源電圧範囲よりも大きな値が算出された場合、アナログデジタル変換回路１の入力オフセットを十分にキャンセルできなくなる問題がある。つまり、コンパレータの入力オフセットを調節するのみではアナログデジタル変換回路の出力結果の線形性は十分に改善されないおそれがある。

これに対して、本実施の形態にかかるアナログデジタル変換回路１では、コンパレータに対する入力オフセットの調整に加え、プリアンプに対する入力オフセットの調整を行う。これにより、上記（６）〜（１０）式に示すキャリブレーション設定値が得られる。（６）〜（１０）式を参照すると、各キャリブレーション設定値には、被乗算値として増幅率Ａ１、Ａ２を含んでいない。（６）〜（１０）式では増幅率Ａ１、Ａ２は、除算値として含まれるのみである。つまり、本実施の形態にかかるアナログデジタル変換回路１では、キャリブレーション設定値を（１６）〜（２０）式で示されるキャリブレーション設定値よりも低くすることができ、入力オフセットの調整値として現実的なキャリブレーション設定値を得ることができる。

さらに、本実施の形態にかかるアナログデジタル変換回路１では、プリアンプ及びコンパレータに与えるキャリブレーション設定値が各素子に対して個別の値となる。そのため、本実施の形態にかかるアナログデジタル変換回路１では、プリアンプ及びコンパレータを含む各素子がそれぞれ別個のばらつき量の入力オフセットを有していても、それぞれの影響をキャンセルすることができる。

なお、本実施の形態にかかるアナログデジタル変換回路１においては第１、第２のプリアンプを２段のプリアンプとして構成したが、１つのプリアンプにより十分な増幅率が得られる場合は、１段の回路により第１、第２のプリアンプを構成することが可能である。そこで、アナログデジタル変換回路１の変形例となるアナログデジタル変換回路１ａのブロック図を図５に示す。図５に示すように、アナログデジタル変換回路１ａは、前段プリアンプＰＡ０、ＰＡ４のみで第１、第２のプリアンプを構成する。また、この変形例では、平滑回路２０を削除することができる。これにより、アナログデジタル変換回路１ａは、アナログデジタル変換回路１よりも回路規模を小さくすることができる。

実施の形態２
実施の形態２にかかるアナログデジタル変換回路２のブロック図を図６に示す。図６に示すようにアナログデジタル変換回路２は、実施の形態１にかかるアナログデジタル変換回路１にスイッチ回路ＳＷＢを追加したものである。スイッチ回路ＳＷＢは、第１、第２のプリアンプの出力（例えば、後段プリアンプＰＢの出力）の間に設けられる。そして、スイッチ回路ＳＷＢは、後段プリアンプＰＢの出力の間の接続状態を他の回路から与えられるリセット信号ＲＳＴＢに応じて切り替える。

このスイッチ回路ＳＷＢは、アナログデジタル変換回路２のキャリブレーション期間において短絡状態となる。これにより、キャリブレーション期間にコンパレータＣＭＰ０〜ＣＭＰ４に与えられるアナログ入力信号の値がゼロとなるコンパレータ用キャリブレーション期間が生じる。実施の形態２では、このコンパレータ用キャリブレーション期間においてコンパレータＣＭＰ０〜ＣＭＰ４のキャリブレーションを行う。そして、コンパレータ用キャリブレーション期間が終了した後にプリアンプのキャリブレーションを行う。

このキャリブレーション期間におけるアナログデジタル変換回路２の動作につて説明する。コンパレータＣＭＰ０〜ＣＭＰ４は、キャリブレーション期間においてアナログ入力信号の値がゼロとして、この期間にコンパレータＣＭＰ０〜ＣＭＰ４のキャリブレーション設定値を算出する。より具体的には、キャリブレーション設定値ＣＡＬ３０＝コンパレータＣＭＰ０の入力オフセットＯｆｆ３０、キャリブレーション設定値ＣＡＬ３１＝コンパレータＣＭＰ１の入力オフセットＯｆｆ３１、キャリブレーション設定値ＣＡＬ３２＝コンパレータＣＭＰ２の入力オフセットＯｆｆ３２、キャリブレーション設定値ＣＡＬ３３＝コンパレータＣＭＰ３の入力オフセットＯｆｆ３３、キャリブレーション設定値ＣＡＬ３４＝コンパレータＣＭＰ４の入力オフセットＯｆｆ３４とする。

このようなキャリブレーション設定値とすることで、コンパレータ用キャリブレーション期間におけるコンパレータＣＭＰ０〜ＣＭＰ４が出力するデジタル値は０と１との間をトグルする状態となる。

また、コンパレータ用キャリブレーション期間が完了した後に、プリアンプキャリブレーション回路ＣＡＬＡ０、ＣＡＬＡ４に対するキャリブレーション設定値を決定する。このとき、すでにコンパレータの入力オフセットがキャンセルされる設定が完了している。そのため、キャリブレーション設定値ＣＡＬＡ０、ＣＡＬＡ４を（２１）、（２２）式より与えることで、アナログデジタル変換回路２の全体の入力オフセットをキャンセルすることができる。

上記説明より、アナログデジタル変換回路２では、第１、第２のプリアンプの出力にスイッチ回路ＳＷＢを設けることでキャリブレーション設定値の算出を簡単にすることが可能である。

実施の形態３
実施の形態３にかかるアナログデジタル変換回路３のブロック図を図７に示す。図７に示すように、アナログデジタル変換回路３では、第１、第２のプリアンプとしてフォールディング形式の接続を有するプリアンプを用いる。フォールディング形式のプリアンプ（以下、フォールディングアンプと称す。）では、複数のプリアンプ（本実施の形態では３つ）の出力を互いに接続して１つの出力信号を生成する。なお、アナログデジタル変換回路３では、プリアンプの増加に伴い平滑回路２０の抵抗の数を増加させている。また、実施の形態３にかかるアナログデジタル変換回路３では、前段プリアンプがフォールディングアンプに対応する入力信号を生成するために、本形式に対応した基準電圧ＶＲを生成する基準電圧生成回路１１を有する。

本実施の形態における第１のプリアンプは、前段プリアンプＰＡ０ａ〜ＰＡ０ｃと後段プリアンプＰＢ０ａ〜ＰＢ０ｃとを有する。そして、前段プリアンプＰＡ０ａと後段プリアンプＰＢ０ａとにより１つのプリアンプを構成し、前段プリアンプＰＡ０ｂと後段プリアンプＰＢ０ｂとにより１つのプリアンプを構成し、前段プリアンプＰＡ０ｃと後段プリアンプＰＢ０ｃとにより１つのプリアンプを構成する。これら３つのプリアンプは、並列に配置される。そして、図７に示す例では、奇数番目のプリアンプＰＢ０ａ、ＰＢ０ｃの正転出力端子と偶数番目のプリアンプＰＢ０ｂの反転出力端子とを接続し、奇数番目のプリアンプＰＢ０ａ、ＰＢ０ｃの反転出力端子と偶数番目のプリアンプＰＢ０ｂの正転出力端子とを接続する。また、３つのプリアンプにはそれぞれ個別の基準電圧ＶＲ０ａ〜ＶＲ０ｃと共通のアナログ入力信号ＡＩＮが与えられる。

本実施の形態における第２のプリアンプは、前段プリアンプＰＡ４ａ〜ＰＡ４ｃと後段プリアンプＰＢ４ａ〜ＰＢ４ｃとを有する。そして、前段プリアンプＰＡ４ａと後段プリアンプＰＢ４ａとにより１つのプリアンプを構成し、前段プリアンプＰＡ４ｂと後段プリアンプＰＢ４ｂとにより１つのプリアンプを構成し、前段プリアンプＰＡ４ｃと後段プリアンプＰＢ４ｃとにより１つのプリアンプを構成する。これら３つのプリアンプは、並列に配置される。そして、図７に示す例では、奇数番目のプリアンプＰＢ４ａ、ＰＢ４ｃの正転出力端子と偶数番目のプリアンプＰＢ４ｂの反転出力端子とを接続し、奇数番目のプリアンプＰＢ４ａ、ＰＢ４ｃの反転出力端子と偶数番目のプリアンプＰＢ４ｂの正転出力端子とを接続する。また、３つのプリアンプにはそれぞれ個別の基準電圧ＶＲ４ａ〜ＶＲ４ｃと共通のアナログ入力信号ＡＩＮが与えられる。

フォールディングアンプを採用した場合、本実施の形態にかかるアナログデジタル変換回路３は、後段プリアンプＰＢ０ａ、ＰＢ４ａを活性化させた場合には高位側信号に対する５ビットのデジタル値を生成し、後段プリアンプＰＢ０ｂ、ＰＢ４ｂを活性化させた場合には中位の信号に対する５ビットのデジタル値を生成し、後段プリアンプＰＢ０ｃ、ＰＢ４ｃを活性化させた場合には低位側の信号に対する５ビットのデジタル値を生成する。つまり、フォールディングアンプを用いることで、少ないコンパレータ数で同等の分解能の変換結果を得ることができる。

上記アナログデジタル変換回路３におけるキャリブレーション設定値について説明する。まず、コンパレータＣＭＰ０〜ＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットＩｎＯｆｆ３０〜ＩｎＯｆｆ３４は、プリアンプの活性化状態に応じて異なる値となる。例えば、後段プリアンプＰＢ０ａ、ＰＢ４ａが活性化した場合におけるコンパレータＣＭＰ０〜ＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットは、（２３）〜（２７）式により表される。なお、ＯｆｆＡ０ａは前段プリアンプＰＡ０ａの入力オフセットであり、ＣＡＬＡ０ａはプリアンプキャリブレーション回路ＣＡＬＡ０ａのキャリブレーション設定値であり、ＯｆｆＡ４ａは前段プリアンプＰＡ４ａの入力オフセットであり、ＣＡＬＡ４ａはプリアンプキャリブレーション回路ＣＡＬＡ４ａのキャリブレーション設定値である。

また、後段プリアンプＰＢ０ｂ、ＰＢ４ｂが活性化した場合におけるコンパレータＣＭＰ０〜ＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットは、（２８）〜（３２）式により表される。なお、ＯｆｆＡ０ｂは前段プリアンプＰＡ０ｂの入力オフセットであり、ＣＡＬＡ０ｂはプリアンプキャリブレーション回路ＣＡＬＡ０ｂのキャリブレーション設定値であり、ＯｆｆＡ４ｂは前段プリアンプＰＡ４ｂの入力オフセットであり、ＣＡＬＡ４ｂはプリアンプキャリブレーション回路ＣＡＬＡ４ｂのキャリブレーション設定値である。

また、後段プリアンプＰＢ０ｃ、ＰＢ４ｃが活性化した場合におけるコンパレータＣＭＰ０〜ＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットは、（３３）〜（３７）式により表される。なお、ＯｆｆＡ０ｃは前段プリアンプＰＡ０ｃの入力オフセットであり、ＣＡＬＡ０ｃはプリアンプキャリブレーション回路ＣＡＬＡ０ｃのキャリブレーション設定値であり、ＯｆｆＡ４ｃは前段プリアンプＰＡ４ｃの入力オフセットであり、ＣＡＬＡ４ｃはプリアンプキャリブレーション回路ＣＡＬＡ４ｃのキャリブレーション設定値である。

ここで、本実施の形態では、第１のプリアンプから第１の出力信号が入力されるコンパレータＣＭＰ０に対応して設けられるコンパレータキャリブレーション回路ＣＡＬ３０のキャリブレーション設定値ＣＡＬ３０を０とする。また、第２のプリアンプから第２の出力信号が入力されるコンパレータＣＭＰ４に対応して設けられるコンパレータキャリブレーション回路ＣＡＬ３４のキャリブレーション設定値ＣＡＬ３４を０とする。そして、すべての遷移に対応するアナログデジタル変換回路の入力換算オフセットを０として（２３）〜（３７）式の解を求めると、キャリブレーション設定値ＣＡＬＡ０、ＣＡＬＡ４、ＣＡＬ３１〜ＣＡＬ３３は、（３８）〜（４６）式により表される。

上記説明より、フォールディング形式により構成されるプリアンプを有するアナログデジタル変換回路３においても（３８）〜（４６）式に示されるようなキャリブレーション設定値を得ることができる。（３８）〜（４６）式に示されるキャリブレーション設定値においても増幅率Ａ１、Ａ２を被乗算値として有する項はない。そのため、アナログデジタル変換回路３においても実施の形態１のアナログデジタル変換回路１と同様に、出力結果となるデジタル値に対する入力オフセットの影響をなくし、デジタル値の線形性を向上させることができる。

また、アナログデジタル変換回路３の変形例となるアナログデジタル変換回路３ａのブロック図を図８に示す。図８に示すように、アナログデジタル変換回路３ａは、アナログデジタル変換回路３に実施の形態２で説明したスイッチ回路ＳＷＢを追加したものである。このスイッチ回路ＳＷＢを追加することで、実施の形態２と同様にキャリブレーション設定値の算出を簡易化させることができる。

実施の形態４
実施の形態４では、実施の形態３にかかるアナログデジタル変換回路３におけるキャリブレーション設定値の別の算出方法について説明する。ここで、実施の形態４においてもンパレータＣＭＰ０〜ＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットは、上記（２３）式〜（３７）式により与えられる。しかし、実施の形態４では、プリアンプキャリブレーション回路ＣＡＬＡ０ａ〜ＣＡＬＡ４ｃ、ＣＡＬＡ４ａ〜ＣＡＬＡ４ｃに与えるキャリブレーション設定値ＣＡＬＡ０ａ〜ＣＡＬＡ４ｃ、ＣＡＬＡ４ａ〜ＣＡＬＡ４ｃに（４７）式及び（４８）式の条件を与える。

また、本実施の形態では、表記簡略化のために前段プリアンプＰＡ０ａ〜ＰＡ０ｃ及び後段プリアンプＰＢ０ａ〜ＰＢ０ｃの入力換算オフセットの平均値ＯｆｆＰ０を（４９）式で表し、前段プリアンプＰＡ４ａ〜ＰＡ４ｃ及び後段プリアンプＰＢ４ａ〜ＰＢ４ｃの入力換算オフセットの平均値ＯｆｆＰ４を（５０）式で表す。

そして、コンパレータＣＭＰ０〜ＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットＩｎＯｆｆ３０〜ＩｎＯｆｆ３４は、（５１）〜（５５）式により表される。なお、（５１）〜（５５）式の値をすべてゼロとすることでアナログデジタル変換回路３のオフセットをキャンセルできることから、（５１）〜（５５）式では、入力換算オフセットＩｎＯｆｆ３０〜ＩｎＯｆｆ３４をゼロとした式とした。

そして、（４７）〜（５５）式の解をもとめると、キャリブレーション設定値は、それぞれ（５６）〜（６７）式で表すことができる。

上記説明より、実施の形態４にかかるキャリブレーション設定値の算出方法では、（４７）、（４８）式に示す条件に従ってキャリブレーション設定値を算出することで、コンパレータキャリブレーション回路ＣＡＬ３０、ＣＡＬ３４によるオフセットの校正を行った場合であっても、各キャリブレーション設定値を一意に決定することができる。これにより、複数のキャリブレーション設定値を簡単に導出できるため、キャリブレーション設定値の算出にかかる時間を短縮することができる。

実施の形態５
実施の形態５にかかるアナログデジタル変換回路４のブロック図を図９に示す。図９に示すように、実施の形態５にかかるアナログデジタル変換回路４は、実施の形態３にかかるアナログデジタル変換回路３の変形例（アナログデジタル変換回路３ａ）の前段プリアンプにスイッチ回路ＳＷＡ及びプリアンプキャリブレーション回路ＣＡＬＢを追加したものである。ここで、スイッチ回路ＳＷＡは、制御タイミングが異なるスイッチ回路ＳＷＡａ〜ＳＷＡｃを有する。

スイッチ回路ＳＷＡａは、フォールディングアンプの１番目のアンプに対応するプリアンプＰＡ０ａ、ＰＡ４ａの出力に設けられる。スイッチ回路ＳＷＡｂは、フォールディングアンプの２番目のアンプに対応するプリアンプＰＡ０ｂ、ＰＡ４ｂの出力に設けられる。スイッチ回路ＳＷＡｃは、フォールディングアンプの３番目のアンプに対応するプリアンプＰＡ０ｃ、ＰＡ４ｃの出力に設けられる。

また、プリアンプキャリブレーション回路ＣＡＬＢは、フォールディングアンプを構成するプリアンプのそれぞれに対応して設けられる。図９では、後段プリアンプＰＢ０ａに対応してプリアンプＣＡＬＢ０ａが設けられ、後段プリアンプＰＢ０ｂに対応してプリアンプＣＡＬＢ０ｂが設けられ、後段プリアンプＰＢ０ｃに対応してプリアンプＣＡＬＢ０ｃが設けられ、後段プリアンプＰＢ４ａに対応してプリアンプＣＡＬＢ４ａが設けられ、後段プリアンプＰＢ４ｂに対応してプリアンプＣＡＬＢ４ｂが設けられ、後段プリアンプＰＢ４ｃに対応してプリアンプＣＡＬＢ４ｃが設けられる。このプリアンプキャリブレーション回路ＣＡＬＢを有するフォールディングアンプの回路図を図１０に示す。

図１０に示すように、フォールディングアンプＰＢは、ＮＭＯＳトランジスタＮ１１〜Ｎ１９、負荷抵抗ＲＬを有する。フォールディングアンプＰＢでは、ＮＭＯＳトランジスタＮ１２、Ｎ１３により１番目のプリアンプの差動対を構成し、ＮＭＯＳトランジスタＮ１１によりＮＭＯＳトランジスタＮ１２、Ｎ１３により構成される差動対に電流を供給する。また、ＮＭＯＳトランジスタＮ１２のゲートは１番目のプリアンプの正転入力端子であって、ＮＭＯＳトランジスタＮ１３のゲートは１番目のプリアンプの反転入力端子である。ＮＭＯＳトランジスタＮ１５、Ｎ１６により２番目のプリアンプの差動対を構成し、ＮＭＯＳトランジスタＮ１４によりＮＭＯＳトランジスタＮ１５、Ｎ１６により構成される差動対に電流を供給する。また、ＮＭＯＳトランジスタＮ１５のゲートは２番目のプリアンプの正転入力端子であって、ＮＭＯＳトランジスタＮ１６のゲートは２番目のプリアンプの反転入力端子である。ＮＭＯＳトランジスタＮ１８、Ｎ１９により３番目のプリアンプの差動対を構成し、ＮＭＯＳトランジスタＮ１７によりＮＭＯＳトランジスタＮ１８、Ｎ１９により構成される差動対に電流を供給する。また、ＮＭＯＳトランジスタＮ１８のゲートは３番目のプリアンプの正転入力端子であって、ＮＭＯＳトランジスタＮ１９のゲートは３番目のプリアンプの反転入力端子である。

そして、ＮＭＯＳトランジスタＮ１２、Ｎ１６、Ｎ１８のドレインは負荷抵抗ＲＬの一端に接続される。また、ＮＭＯＳトランジスタＮ１３、Ｎ１５、Ｎ１９のドレインは負荷抵抗ＲＬの一端に接続される。そして、２つの負荷抵抗ＲＬの他端は電源端子に接続される。また、ＮＭＯＳトランジスタＮ１２、Ｎ１６、Ｎ１８のドレインはフォールディングアンプＰＢの正転出力端子となり、ＮＭＯＳトランジスタＮ１３、Ｎ１５、Ｎ１９のドレインはフォールディングアンプＰＢの反転出力端子となる。

プリアンプキャリブレーション回路ＣＡＬＢは、フォールディングアンプＰＢを構成するプリアンプのそれぞれに対応して設けられる。プリアンプキャリブレーション回路は、プリアンプの差動対を構成するトランジスタのそれぞれに並列に接続される２つの可変電流源を有する。プリアンプキャリブレーション回路ＣＡＬＢは、可変電流源が出力する電流の値によって負荷抵抗ＲＬに流れる電流を調節することでプリアンプＰＢのオフセットをキャンセルする。つまり、プリアンプキャリブレーション回路ＣＡＬＢは、キャリブレーション設定値に基づき出力する電流の値が調節されるものである。

ここで、アナログデジタル変換回路４におけるキャリブレーション設定値について説明する。まず、コンパレータＣＭＰ０〜ＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットＩｎＯｆｆ３０〜ＩｎＯｆｆ３４は、プリアンプの活性化状態に応じて異なる値となる。例えば、基準電圧ＶＲＥＦＡ０ａ及び基準電圧ＶＲＥＦＡ４ａ付近の電圧レベルを有する入力信号ＡＩＮが入力されると後段プリアンプＰＢ０ａ、ＰＢ４ａが活性化する。この場合におけるコンパレータＣＭＰ０〜ＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットは、（６７）〜（７１）式により表される。なお、ＯｆｆＡ０ａは前段プリアンプＰＡ０ａの入力オフセットであり、ＣＡＬＡ０ａはプリアンプキャリブレーション回路ＣＡＬＡ０ａのキャリブレーション設定値であり、ＯｆｆＡ４ａは前段プリアンプＰＡ４ａの入力オフセットであり、ＣＡＬＡ４ａはプリアンプキャリブレーション回路ＣＡＬＡ４ａのキャリブレーション設定値である。また、ＯｆｆＢ０ａは後段プリアンプＰＢ０ａの入力オフセットであり、ＣＡＬＢ０ａはプリアンプキャリブレーション回路ＣＡＬＢ０ａのキャリブレーション設定値であり、ＯｆｆＢ４ａは後段プリアンプＰＢ４ａの入力オフセットであり、ＣＡＬＢ４ａはプリアンプキャリブレーション回路ＣＡＬＢ４ａのキャリブレーション設定値である。

また、基準電圧ＶＲＥＦＡ０ｂ及び基準電圧ＶＲＥＦＡ４ｂ付近の電圧レベルを有する入力信号ＡＩＮが入力されると後段プリアンプＰＢ０ｂ、ＰＢ４ｂが活性化する。この場合におけるコンパレータＣＭＰ０〜ＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットは、（７２）〜（７６）式により表される。なお、ＯｆｆＡ０ｂは前段プリアンプＰＡ０ｂの入力オフセットであり、ＣＡＬＡ０ｂはプリアンプキャリブレーション回路ＣＡＬＡ０ｂのキャリブレーション設定値であり、ＯｆｆＡ４ｂは前段プリアンプＰＡ４ｂの入力オフセットであり、ＣＡＬＡ４ｂはプリアンプキャリブレーション回路ＣＡＬＡ４ｂのキャリブレーション設定値である。また、ＯｆｆＢ０ｂは後段プリアンプＰＢ０ｂの入力オフセットであり、ＣＡＬＢ０ｂはプリアンプキャリブレーション回路ＣＡＬＢ０ｂのキャリブレーション設定値であり、ＯｆｆＢ４ｂは後段プリアンプＰＢ４ｂの入力オフセットであり、ＣＡＬＢ４ｂはプリアンプキャリブレーション回路ＣＡＬＢ４ｂのキャリブレーション設定値である。

また、基準電圧ＶＲＥＦＡ０ｃ及び基準電圧ＶＲＥＦＡ４ｃ付近の電圧レベルを有する入力信号ＡＩＮが入力されると後段プリアンプＰＢ０ｃ、ＰＢ４ｃが活性化する。この場合におけるコンパレータＣＭＰ０〜ＣＭＰ４の遷移に対応するアナログデジタル変換回路の入力換算オフセットは、（７７）〜（８１）式により表される。なお、ＯｆｆＡ０ｃは前段プリアンプＰＡ０ｃの入力オフセットであり、ＣＡＬＡ０ｃはプリアンプキャリブレーション回路ＣＡＬＡ０ｃのキャリブレーション設定値であり、ＯｆｆＡ４ｃは前段プリアンプＰＡ４ｃの入力オフセットであり、ＣＡＬＡ４ｃはプリアンプキャリブレーション回路ＣＡＬＡ４ｃのキャリブレーション設定値である。また、ＯｆｆＢ０ｃは後段プリアンプＰＢ０ｃの入力オフセットであり、ＣＡＬＢ０ｃはプリアンプキャリブレーション回路ＣＡＬＢ０ｃのキャリブレーション設定値であり、ＯｆｆＢ４ｃは後段プリアンプＰＢ４ｃの入力オフセットであり、ＣＡＬＢ４ｃはプリアンプキャリブレーション回路ＣＡＬＢ４ｃのキャリブレーション設定値である。

実施の形態５にかかるアナログデジタル変換回路４では、実施の形態２にかかるアナログデジタル変換器４と同様に、キャリブレーション設定値を設定する対象となるコンパレータ又はプリアンプの前段に設けられるスイッチ回路をオンする。このとき、実施の形態５にかかるアナログデジタル変換回路４では、スイッチ回路が複数のステージに設けられているため、図１１に示すフローチャートに沿ってキャリブレーションを行う。

図１１に示すように、アナログデジタル変換回路４では、キャリブレーション開始時点において、まず、全てのキャリブレーション設定値を初期化する。また、スイッチ回路ＳＷＢ、ＳＷＡａ〜ＳＷＡｃをオフにする（ステップＳ１１）。続いて、スイッチ回路ＳＷＢをオンする（ステップＳ１２）。これにより、コンパレータＣＭＰ０〜ＣＭＰ４の正転入力端子と反転入力端子は同電位になる。この状態で、コンパレータＣＭＰ０〜ＣＭＰ４に対応するコンパレータキャリブレーション回路ＣＡＬ３０〜ＣＡＬ３４のキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ４の出力がハイレベルとロウレベルとの間をトグルするようにキャリブレーション設定値を設定する（ステップＳ１３）。

続いて、スイッチ回路ＳＷＢをオフし、スイッチ回路ＳＷＡａをオンする（ステップＳ１４）。これにより、フォールディングアンプの１番目のプリアンプ（図９のプリアンプＰＢ０ａとプリアンプＰＢ４ａ）の正転入力端子と反転入力端子が同電位になる。そして、プリアンプＰＢ０ａ、ＰＢ４ａに対応するプリアンプキャリブレーション回路ＣＡＬＢ０ａ、ＣＡＬＢ４ａのキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ４の出力がハイレベルとロウレベルとの間をトグルするようにプリアンプキャリブレーション回路ＣＡＬＢ０ａ、ＣＡＬＢ４ａのキャリブレーション設定値を設定する（ステップＳ１５）。

続いて、スイッチ回路ＳＷＡａをオフし、スイッチ回路ＳＷＡｂをオンする（ステップＳ１６）。これにより、フォールディングアンプの２番目のプリアンプ（図９のプリアンプＰＢ０ｂとプリアンプＰＢ４ｂ）の正転入力端子と反転入力端子が同電位になる。そして、プリアンプＰＢ０ｂ、ＰＢ４ｂに対応するプリアンプキャリブレーション回路ＣＡＬＢ０ｂ、ＣＡＬＢ４ｂのキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ４の出力がハイレベルとロウレベルとの間をトグルするようにプリアンプキャリブレーション回路ＣＡＬＢ０ｂ、ＣＡＬＢ４ｂのキャリブレーション設定値を設定する（ステップＳ１７）。

続いて、スイッチ回路ＳＷＡｂをオフし、スイッチ回路ＳＷＡｃをオンする（ステップＳ１８）。これにより、フォールディングアンプの３番目のプリアンプ（図９のプリアンプＰＢ０ｃとプリアンプＰＢ４ｃ）の正転入力端子と反転入力端子が同電位になる。そして、プリアンプＰＢ０ｃ、ＰＢ４ｃに対応するプリアンプキャリブレーション回路ＣＡＬＢ０ｃ、ＣＡＬＢ４ｃのキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ４の出力がハイレベルとロウレベルとの間をトグルするようにプリアンプキャリブレーション回路ＣＡＬＢ０ｃ、ＣＡＬＢ４ｃのキャリブレーション設定値を設定する（ステップＳ１９）。

続いて、スイッチ回路ＳＷＡｃをオフする（ステップＳ２０）。続いて、キャリブレーション用アナログ入力信号ＡＩＮを入力し、キャリブレーション用アナログ入力信号ＡＩＮに応じたデジタル値を各コンパレータから得る。そして、コンパレータから得られたデジタル値とキャリブレーション用アナログ入力信号ＡＩＮに対応して予め設けられた期待値とを比較しプリアンプＰＡ０ａ〜ＰＡ０ｃ、ＰＡ４ａ〜ＰＡ４ｃの入力オフセット量を算出する。この入力オフセット量に基づき、プリアンプＰＡ０ａ〜ＰＡ０ｃ、ＰＡ４ａ〜ＰＡ４ｃに対応するプリアンプキャリブレーション回路ＣＡＬＡ０ａ〜ＣＡＬＡ０ｃ、ＣＡＬＡ４ａ〜ＣＡＬＡ４ｃのキャリブレーション設定値を設定する（ステップＳ２１）。これにより、全てのキャリブレーション設定値の設定が完了するため、その後通常動作に移行する。

上記説明より、実施の形態５にかかるアナログデジタル変換回路４では、後段プリアンプＰＢに対してもプリアンプキャリブレーション回路ＣＡＬＢを設けた。これにより、後段プリアンプＰＢに対しても独立したキャリブレーション設定値を設定することが可能になり、実施の形態１〜４に記載のアナログデジタル変換回路よりも高精度にキャリブレーションを行うことが可能になる。

実施の形態６
実施の形態６にかかるアナログデジタル変換回路５のブロック図を図１２に示す。図２１に示すブロック図では、フォールディングアンプを１つの回路ブロックとして示した。また、前段プリアンプＰＡ及びプリアンプ用補間回路（例えば、プリアンプ用補間回路３１）についても回路ブロックとして詳細な素子の表示を省略した。さらに、図１２では、フォールディングアンプの後段に接続される補間回路３０及びコンパレータＣＭＰについても省略した。補間回路３０及びコンパレータＣＭＰについては上記実施の形態１〜５に準ずるものである。

実施の形態６にかかるアナログデジタル変換回路５は、実施の形態５にかかるアナログデジタル変換回路４の後段プリアンプとなるフォールディングアンプの数を増加させたものである。実施の形態５にかかるアナログデジタル変換回路４では、フォールディングアンプは２つであったが、実施の形態６にかかるアナログデジタル変換回路６は、フォールディングアンプの数は３つである。

また、実施の形態６にかかるアナログデジタル変換回路５では、追加したフォールディングアンプ（例えば、後段プリアンプに相当するプリアンプＰＢ２ａ〜ＰＢ２ｃ）に入力する信号を補間回路３１により生成する。つまり、実施の形態６にかかる補間回路３１は、２つプリアンプＰＡの出力の間（例えば、プリアンプＰＡ０ａとプリアンプＰＡ４ａとの間）に直列に接続された２つの抵抗を有する。そして、２つの抵抗の間から追加したフォールディングアンプに入力されるプリアンプ用補間信号を生成する。図９に示す例では、追加したフォールディングアンプは、プリアンプＰＢ０ａ〜ＰＢ０ｃにより構成されるフォールディングアンプに対応する入力電圧レベルと、プリアンプＰＢ４ａ〜ＰＢ４ｃにより構成されるフォールディングアンプに対応する入力電圧レベルと、の中間電圧レベルに対応するものである。

また、図９に示すアナログデジタル変換回路５では、追加したフォールディングアンプの出力にスイッチ回路ＳＷＢが設けられている。

実施の形態６にかかるアナログデジタル変換回路５では、後段プリアンプの数を増加させた場合における補正回路３１の変形例を示した。つまり、本発明にかかるアナログデジタル変換回路では、補正回路３１により、中間的な電圧レベルの信号を出力することで、前段プリアンプの数を増加させることなく後段プリアンプの数を増加させることができる。

実施の形態７
実施の形態７にかかるアナログデジタル変換回路６のブロック図を図１３に示す。図１３に示すブロック図は、図１２に示したブロック図を拡張したものである。図１３に示すように、アナログデジタル変換回路６は、図１２に示したアナログデジタル変換回路５の後段プリアンプに相当するフォールディングアンプを２段有する。また、図１３に示すアナログデジタル変換回路６は、コンパレータＣＭＰを９個（例えば、コンパレータＣＭＰ０〜ＣＭＰ８）有する。つまり、アナログデジタル変換回路６は、実施の形態１〜６にかかるアナログデジタル変換回路よりも高分解能である。

図１３に示すように、アナログデジタル変換回路６は、前段プリアンプＰＡ、第１の後段プリアンプＰＢ、第２の後段プリアンプＰＣ、補正回路３１、３２、スイッチ回路ＳＷＡａ〜ＳＷＡｃ、スイッチ回路ＳＷＢａ〜ＳＷＢｃ、スイッチ回路ＳＷＣを有する。そして、アナログデジタル変換回路６は、第２の後段プリアンプＰＣの出力信号を実施の形態１〜４において示した補間回路３０及びコンパレータＣＭＰ０〜ＣＭＰ８に出力する。

より具体的には、アナログデジタル変換回路６は、補間回路３０及びコンパレータＣＭＰ０〜ＣＭＰ８に信号を出力する第２の後段プリアンプＰＣが複数設けられている。この第２の後段プリアンプＰＣは、実施の形態３において説明したフォールディングアンプである。図１３に示す例では、コンパレータＣＭＰ０に信号を出力するフォールディングアンプは、プリアンプＰＣ０ａ〜ＰＣ０ｃにより構成され、コンパレータＣＭＰ２に信号を出力するフォールディングアンプは、プリアンプＰＣ２ａ〜ＰＣ２ｃにより構成され、コンパレータＣＭＰ４に信号を出力するフォールディングアンプは、プリアンプＰＣ４ａ〜ＰＣ４ｃにより構成され、コンパレータＣＭＰ６に信号を出力するフォールディングアンプは、プリアンプＰＣ６ａ〜ＰＣ６ｃにより構成され、コンパレータＣＭＰ８に信号を出力するフォールディングアンプは、プリアンプＰＣ８ａ〜ＰＣ８ｃにより構成される。また、上記５つのフォールディングアンプＰＣの出力にはスイッチ回路ＳＷＣが設けられている。スイッチ回路ＳＷＣは、対応するフォールディングアンプの出力端子間をリセット信号に応じて短絡する。

そして、第２の後段プリアンプと第１の後段プリアンプとの間にはプリアンプ用補間回路（例えば、補間回路３２）が設けられる。補間回路３２は、第１の後段プリアンプＰＢの出力信号に基づき第２の後段プリアンプＰＣへの入力信号を生成する。より具体的には、補間回路３２は、第１の後段プリアンプ（不図示）から第２の後段プリアンプＰＣの１番目の後段プリアンプＰＣ０ａ、ＰＣ４ａ、ＰＣ８ａに入力されるべき信号を受信し、これら受信した信号と、受信した信号から生成される第２の後段プリアンプＰＣの１番目の後段プリアンプＰＣ２ａ、ＰＣ６ａに入力されるプリアンプ用補間信号と、を出力する。また、補間回路３２は、第１の後段プリアンプＰＢから第２の後段プリアンプＰＣの２番目の後段プリアンプＰＣ０ｂ、ＰＣ４ｂ、ＰＣ８ｂに入力されるべき信号を受信し、これら受信した信号と、受信した信号から生成される第２の後段プリアンプＰＣの２番目の後段プリアンプＰＣ２ｂ、ＰＣ６ｂに入力されるプリアンプ用補間信号と、を出力する。また、補間回路３２は、第１の後段プリアンプ（不図示）から第２の後段プリアンプＰＣの３番目の後段プリアンプＰＣ０ｃ、ＰＣ４ｃ、ＰＣ８ｃに入力されるべき信号を受信し、これら受信した信号と、受信した信号から生成される第２の後段プリアンプＰＣの３番目の後段プリアンプＰＣ２ｃ、ＰＣ６ｃに入力されるプリアンプ用補間信号と、を出力する。

図１３では、第２の後段プリアンプＰＣとして設けられるフォールディングアンプの２番目の後段プリアンプＰＣ０ｂ、ＰＣ４ｂ、ＰＣ８ｂに対応する信号を生成する第１の前段プリアンプのみを示した。しかし、アナログデジタル変換回路６では、第２の後段プリアンプＰＣとして設けられるフォールディングアンプの１番目の後段プリアンプＰＣ０ａ、ＰＣ４ａ、ＰＣ８ａに対応する信号を生成する第１の後段プリアンプ、及び、第２の後段プリアンプＰＣとして設けられるフォールディングアンプの３番目の後段プリアンプＰＣ０ｃ、ＰＣ４ｃ、ＰＣ８ｃに対応する信号を生成する第１の後段プリアンプ、も有する。また、アナログデジタル変換回路６は、１番目の後段プリアンプＰＣ０ａ、ＰＣ４ａ、ＰＣ８ａに対応する信号を生成する第１の後段プリアンプＰＢに対応する前段プリアンプＰＡ、及び、３番目の後段プリアンプＰＣ０ｃ、ＰＣ４ｃ、ＰＣ８ｃに対応する信号を生成する第１の後段プリアンプＰＢに対応する前段プリアンプＰＡも有する。これら、不図示の構成要素については、図１３に図示する前段プリアンプＰＡ及び第１の後段プリアンプＰＢの接続形態に準じた接続形態となる。

ここでは、図１３において図示した構成要素についてのみ説明する。第１の後段プリアンプＰＢは、３つのフォールディングアンプを構成する。第１の後段プリアンプＰＢ０ａ〜ＰＢ０ｃは、第２の後段プリアンプＰＣ０ｂに入力される信号を出力する。第１の後段プリアンプＰＢ４ａ〜ＰＢ４ｃは、第２の後段プリアンプＰＣ４ｂに入力される信号を出力する。第１の後段プリアンプＰＢ８ａ〜ＰＢ８ｃは、第２の後段プリアンプＰＣ８ｂに入力される信号を出力する。

また、図１３に図示する第１の後段プリアンプＰＢの出力にはスイッチ回路ＳＷＢｂが設けられており、各フォールディングアンプの出力端子間をリセット信号に応じて短絡する。なお、スイッチ回路ＳＷＢａは、後段プリアンプＰＣ０ａ、ＰＣ４ａ、ＰＣ８ａに対応する信号を生成する第１の後段プリアンプの出力端子に設けられ、第１の後段プリアンプの出力端子間をリセット信号に応じて短絡する。また、スイッチ回路ＳＷＢｃは、後段プリアンプＰＣ０ｃ、ＰＣ４ｃ、ＰＣ８ｃに対応する信号を生成する第１の後段プリアンプの出力端子に設けられ、第１の後段プリアンプの出力端子間をリセット信号に応じて短絡する。

補間回路３１は、前段プリアンプと第１の後段プリアンプとの間に設けられる。補間回路３１は、前段プリアンプＰＡの出力信号に基づき第１の後段プリアンプＰＢへの入力信号を生成する。より具体的には、補間回路３１は、前段プリアンプＰＡ０ａ、ＰＡ８ａから第１の後段プリアンプＰＢの１番目の後段プリアンプＰＢ０ａ、ＰＢ８ａに入力されるべき信号を受信し、これら受信した信号と、受信した信号から生成される第１の後段プリアンプＰＢの１番目の後段プリアンプＰＢ４ａに入力される信号と、を出力する。また、補間回路３１は、前段プリアンプＰＢから第１の後段プリアンプＰＢの２番目の後段プリアンプＰＢ０ｂ、ＰＢ８ｂに入力されるべき信号を受信し、これら受信した信号と、受信した信号から生成される第１の後段プリアンプＰＢの２番目の後段プリアンプＰＢ４ｂに入力される信号と、を出力する。また、補間回路３１は、前段プリアンプＰＡ０ｃ、ＰＡ８ｃから第１の後段プリアンプＰＢの３番目の後段プリアンプＰＢ０ｃ、ＰＢ８ｃに入力されるべき信号を受信し、これら受信した信号と、受信した信号から生成される第１の後段プリアンプＰＢの３番目の後段プリアンプＰＢ４ｃに入力される信号と、を出力する。

また、図１３に図示する前段プリアンプＰＡ０ａ、ＰＡ８ａの出力にはスイッチ回路ＳＷＡａが設けられており、前段プリアンプＰＡの出力端子間をリセット信号に応じて短絡する。スイッチ回路ＳＷＡｂは、前段プリアンプＰＡ０ｂ、ＰＡ８ｂ出力端子に設けられ、前段プリアンプの出力端子間をリセット信号に応じて短絡する。また、スイッチ回路ＳＷＡｃは、前段プリアンプＰＡ０ｃ、ＰＡ８ｃ出力端子に設けられ、前段プリアンプの出力端子間をリセット信号に応じて短絡する。

続いて、実施の形態７にかかるアナログデジタル変換回路６のキャリブレーション動作について説明する。実施の形態７にかかるアナログデジタル変換回路６では、実施の形態２にかかるアナログデジタル変換器４と同様に、キャリブレーション設定値を設定する対象となるコンパレータ又はプリアンプの前段に設けられるスイッチ回路をオンする。このとき、実施の形態７にかかるアナログデジタル変換回路６では、スイッチ回路が複数のステージに設けられているため、図１４に示すフローチャートに沿ってキャリブレーションを行う。

なお、上記説明では、プリアンプキャリブレーション回路及びコンパレータキャリブレーション回路については、説明を省略したが、実施の形態７にかかるアナログデジタル変換回路においてもこれらキャリブレーション回路は実装されているものとする。

図１４に示すように、アナログデジタル変換回路６では、キャリブレーション開始時点において、まず、全てのキャリブレーション設定値を初期化する。また、全てのスイッチ回路をオフにする（ステップＳ３０）。続いて、スイッチ回路ＳＷＣをオンする（ステップＳ３１）。これにより、コンパレータＣＭＰ０〜ＣＭＰ８の正転入力端子と反転入力端子は同電位になる。この状態で、コンパレータＣＭＰ０〜ＣＭＰ８に対応するコンパレータキャリブレーション回路ＣＡＬ３０〜ＣＡＬ３８のキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ８の出力がハイレベルとロウレベルとの間をトグルするようにキャリブレーション設定値を設定する（ステップＳ３２）。

続いて、スイッチ回路ＳＷＣをオフし、スイッチ回路ＳＷＢａをオンする（ステップＳ３３）。これにより、第２の後段プリアンプのフォールディングアンプの１番目のプリアンプ（図１３のプリアンプＰＣ０ａ、ＰＣ２ａ、ＰＣ４ａ、ＰＣ６ａ、ＰＣ８ａ）の正転入力端子と反転入力端子が同電位になる。そして、プリアンプＰＣ０ａ、ＰＣ２ａ、ＰＣ４ａ、ＰＣ６ａ、ＰＣ８ａに対応するプリアンプキャリブレーション回路ＣＡＬＣ０ａ、ＣＡＬＣ２ａ、ＣＡＬＣ４ａ、ＣＡＬＣ６ａ、ＣＡＬＣ８ａのキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ８の出力がハイレベルとロウレベルとの間をトグルするようにプリアンプキャリブレーション回路ＣＡＬＣ０ａ、ＣＡＬＣ２ａ、ＣＡＬＣ４ａ、ＣＡＬＣ６ａ、ＣＡＬＣ８ａのキャリブレーション設定値を設定する（ステップＳ３４）。

続いて、スイッチ回路ＳＷＢａをオフし、スイッチ回路ＳＷＢｂをオンする（ステップＳ３５）。これにより、第２の後段プリアンプのフォールディングアンプの２番目のプリアンプ（図１３のプリアンプＰＣ０ｂ、ＰＣ２ｂ、ＰＣ４ｂ、ＰＣ６ｂ、ＰＣ８ｂ）の正転入力端子と反転入力端子が同電位になる。そして、プリアンプＰＣ０ｂ、ＰＣ２ｂ、ＰＣ４ｂ、ＰＣ６ｂ、ＰＣ８ｂに対応するプリアンプキャリブレーション回路ＣＡＬＣ０ｂ、ＣＡＬＣ２ｂ、ＣＡＬＣ４ｂ、ＣＡＬＣ６ｂ、ＣＡＬＣ８ｂのキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ８の出力がハイレベルとロウレベルとの間をトグルするようにプリアンプキャリブレーション回路ＣＡＬＣ０ｂ、ＣＡＬＣ２ｂ、ＣＡＬＣ４ｂ、ＣＡＬＣ６ｂ、ＣＡＬＣ８ｂのキャリブレーション設定値を設定する（ステップＳ３６）。

続いて、スイッチ回路ＳＷＢｂをオフし、スイッチ回路ＳＷＢｃをオンする（ステップＳ３７）。これにより、第２の後段アンプのフォールディングアンプの３番目のプリアンプ（図１３のプリアンプＰＣ０ｃ、ＰＣ２ｃ、ＰＣ４ｃ、ＰＣ６ｃ、ＰＣ８ｃ）の正転入力端子と反転入力端子が同電位になる。そして、プリアンプＰＣ０ｃ、ＰＣ２ｃ、ＰＣ４ｃ、ＰＣ６ｃ、ＰＣ８ｃに対応するプリアンプキャリブレーション回路ＣＡＬＣ０ｃ、ＣＡＬＣ２ｃ、ＣＡＬＣ４ｃ、ＣＡＬＣ６ｃ、ＣＡＬＣ８ｃのキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ８の出力がハイレベルとロウレベルとの間をトグルするようにプリアンプキャリブレーション回路ＣＡＬＣ０ｃ、ＣＡＬＣ２ｃ、ＣＡＬＣ４ｃ、ＣＡＬＣ６ｃ、ＣＡＬＣ８ｃのキャリブレーション設定値を設定する（ステップＳ３８）。

続いて、スイッチ回路ＳＷＢｃをオフし、スイッチ回路ＳＷＡａをオンする（ステップＳ３９）。これにより、第１の後段プリアンプのフォールディングアンプの１番目のプリアンプ（図１３のプリアンプＰＢ０ａ、ＰＢ４ａ、ＰＢ８ａ）の正転入力端子と反転入力端子が同電位になる。そして、プリアンプＰＢ０ａ、ＰＢ４ａ、ＰＢ８ａに対応するプリアンプキャリブレーション回路ＣＡＬＢ０ａ、ＣＡＬＢ４ａ、ＣＡＬＢ８ａのキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ８の出力がハイレベルとロウレベルとの間をトグルするようにプリアンプキャリブレーション回路ＣＡＬＢ０ａ、ＣＡＬＢ４ａ、ＣＡＬＢ８ａのキャリブレーション設定値を設定する（ステップＳ４０）。

続いて、スイッチ回路ＳＷＡａをオフし、スイッチ回路ＳＷＡｂをオンする（ステップＳ４１）。これにより、第１の後段プリアンプのフォールディングアンプの２番目のプリアンプ（図１３のプリアンプＰＢ０ｂ、ＰＢ４ｂ、ＰＢ８ｂ）の正転入力端子と反転入力端子が同電位になる。そして、プリアンプＰＢ０ｂ、ＰＢ４ｂ、ＰＢ８ｂに対応するプリアンプキャリブレーション回路ＣＡＬＢ０ｂ、ＣＡＬＢ４ｂ、ＣＡＬＢ８ｂのキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ８の出力がハイレベルとロウレベルとの間をトグルするようにプリアンプキャリブレーション回路ＣＡＬＢ０ｂ、ＣＡＬＢ４ｂ、ＣＡＬＢ８ｂのキャリブレーション設定値を設定する（ステップＳ４２）。

続いて、スイッチ回路ＳＷＡｂをオフし、スイッチ回路ＳＷＡｃをオンする（ステップＳ４３）。これにより、第１の前段プリアンプのフォールディングアンプの３番目のプリアンプ（図１３のプリアンプＰＢ０ｃ、ＰＢ４ｃ、ＰＢ８ｃ）の正転入力端子と反転入力端子が同電位になる。そして、プリアンプＰＢ０ｃ、ＰＢ４ｃ、ＰＢ８ｃに対応するプリアンプキャリブレーション回路ＣＡＬＢ０ｃ、ＣＡＬＢ４ｃ、ＣＡＬ８ｃのキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ８の出力がハイレベルとロウレベルとの間をトグルするようにプリアンプキャリブレーション回路ＣＡＬＢ０ｃ、ＣＡＬＢ４ｃ、ＣＡＬ８ｃのキャリブレーション設定値を設定する（ステップＳ４４）。

続いて、スイッチ回路ＳＷＡｃをオフする（ステップＳ４５）。続いて、キャリブレーション用アナログ入力信号ＡＩＮを入力し、キャリブレーション用アナログ入力信号ＡＩＮに応じたデジタル値を各コンパレータから得る。そして、コンパレータから得られたデジタル値とキャリブレーション用アナログ入力信号ＡＩＮに対応して予め設けられた期待値とを比較しプリアンプＰＡ０ａ〜ＰＡ０ｃ、ＰＡ８ａ〜ＰＡ８ｃの入力オフセット量を算出する。この入力オフセット量に基づき、プリアンプＰＡ０ａ〜ＰＡ０ｃ、ＰＡ８ａ〜ＰＡ８ｃに対応するプリアンプキャリブレーション回路ＣＡＬＡ０ａ〜ＣＡＬＡ０ｃ、ＣＡＬＡ８ａ〜ＣＡＬＡ８ｃのキャリブレーション設定値を設定する（ステップＳ４６）。これにより、全てのキャリブレーション設定値の設定が完了するため、その後通常動作に移行する。

上記説明より、実施の形態７にかかるアナログデジタル変換回路６では、後段プリアンプが２段のフォールディングアンプにより構成される。そして、２段のフォールディングアンプを構成する第１の後段プリアンプＰＢ及び第２の後段プリアンプＰＣに対してもプリアンプキャリブレーション回路ＣＡＬＢ、ＣＡＬＣを設けた。これにより、後段プリアンプＰＢ、ＰＣに対しても独立したキャリブレーション設定値を設定することが可能になり、実施の形態１〜６に記載のアナログデジタル変換回路よりも高精度にキャリブレーションを行うことが可能になる。

実施の形態８
上記実施の形態において示したフォールディングアンプでは、１つのプリアンプに対するキャリブレーション動作中においても他のプリアンプを動作させる。一方、実施の形態８にかかるアナログデジタル変換回路では、フォールディングアンプを構成するプリアンプのうち１つのプリアンプに対してキャリブレーション動作を行っている期間は、他のプリアンプの動作を停止する。

そこで、実施の形態８にかかるフォールディングアンプの回路図を図１５に示す。図１５に示すフォールディングアンプＰＢは、図１０で示したフォールディングアンプＰＢにスイッチ回路ＳＷ１〜ＳＷ３を追加したものである。スイッチ回路ＳＷ１〜ＳＷ３は、電流源となるトランジスタＮ１〜Ｎ３と各電流源に対応する差動対との間に設けられる。スイッチ回路ＳＷ１〜ＳＷ３は、制御信号に応じてオン／オフが制御される。

図１５で示したフォールディングアンプＰＢを有するアナログデジタル変換回路のキャリブレーション動作について説明する。実施の形態８では、実施の形態５に対応するアナログデジタル変換回路に図１５で示したフォールディングアンプＰＢを採用した場合の動作について説明する。そこで、実施の形態８にかかるアナログデジタル変換回路のキャリブレーション動作のフローチャートを図１６に示す。

図１６に示すように、実施の形態８にかかるアナログデジタル変換回路では、キャリブレーション開始時点において、まず、全てのキャリブレーション設定値を初期化する。また、スイッチ回路ＳＷＢ、ＳＷＡａ〜ＳＷＡｃをオフ、スイッチ回路ＳＷ１〜ＳＷ３をオンにする（ステップＳ５１）。続いて、スイッチ回路ＳＷＢをオンする（ステップＳ５２）。これにより、コンパレータＣＭＰ０〜ＣＭＰ４の正転入力端子と反転入力端子は同電位になる。この状態で、コンパレータＣＭＰ０〜ＣＭＰ４に対応するコンパレータキャリブレーション回路ＣＡＬ３０〜ＣＡＬ３４のキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ４の出力がハイレベルとロウレベルとの間をトグルするようにキャリブレーション設定値を設定する（ステップＳ５３）。

続いて、スイッチ回路ＳＷＢ、ＳＷ２、ＳＷ３をオフし、スイッチ回路ＳＷＡａ、ＳＷ１をオンする（ステップＳ５４）。これにより、フォールディングアンプの１番目のプリアンプ（図９のプリアンプＰＢ０ａとプリアンプＰＢ４ａ）の正転入力端子と反転入力端子が同電位になる。また、フォールディングアンプの２番目のプリアンプ（図９のプリアンプＰＢ０ｂとプリアンプＰＢ４ｂ）、及び、フォールディングアンプの３番目のプリアンプ（図９のプリアンプＰＢ０ｃとプリアンプＰＢ４ｃ）が停止する。そして、プリアンプＰＢ０ａ、ＰＢ４ａに対応するプリアンプキャリブレーション回路ＣＡＬＢ０ａ、ＣＡＬＢ４ａのキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ４の出力がハイレベルとロウレベルとの間をトグルするようにプリアンプキャリブレーション回路ＣＡＬＢ０ａ、ＣＡＬＢ４ａのキャリブレーション設定値を設定する（ステップＳ５５）。

続いて、スイッチ回路ＳＷＡａ、ＳＷ１、ＳＷ３をオフし、スイッチ回路ＳＷＡｂ、ＳＷ２をオンする（ステップＳ５６）。これにより、フォールディングアンプの２番目のプリアンプ（図９のプリアンプＰＢ０ｂとプリアンプＰＢ４ｂ）の正転入力端子と反転入力端子が同電位になる。また、フォールディングアンプの１番目のプリアンプ（図９のプリアンプＰＢ０ａとプリアンプＰＢ４ａ）、及び、フォールディングアンプの３番目のプリアンプ（図９のプリアンプＰＢ０ｃとプリアンプＰＢ４ｃ）が停止する。そして、プリアンプＰＢ０ｂ、ＰＢ４ｂに対応するプリアンプキャリブレーション回路ＣＡＬＢ０ｂ、ＣＡＬＢ４ｂのキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ４の出力がハイレベルとロウレベルとの間をトグルするようにプリアンプキャリブレーション回路ＣＡＬＢ０ｂ、ＣＡＬＢ４ｂのキャリブレーション設定値を設定する（ステップＳ５７）。

続いて、スイッチ回路ＳＷＡｂ、ＳＷ１、ＳＷ２をオフし、スイッチ回路ＳＷＡｃ、ＳＷ３をオンする（ステップＳ５８）。これにより、フォールディングアンプの３番目のプリアンプ（図９のプリアンプＰＢ０ｃとプリアンプＰＢ４ｃ）の正転入力端子と反転入力端子が同電位になる。また、フォールディングアンプの１番目のプリアンプ（図９のプリアンプＰＢ０ａとプリアンプＰＢ４ａ）、及び、フォールディングアンプの２番目のプリアンプ（図９のプリアンプＰＢ０ｂとプリアンプＰＢ４ｂ）が停止する。そして、プリアンプＰＢ０ｃ、ＰＢ４ｃに対応するプリアンプキャリブレーション回路ＣＡＬＢ０ｃ、ＣＡＬＢ４ｃのキャリブレーション設定値を操作する。そして、コンパレータＣＭＰ０〜ＣＭＰ４の出力がハイレベルとロウレベルとの間をトグルするようにプリアンプキャリブレーション回路ＣＡＬＢ０ｃ、ＣＡＬＢ４ｃのキャリブレーション設定値を設定する（ステップＳ５９）。

続いて、スイッチ回路ＳＷＡｃをオフし、スイッチ回路ＳＷ１〜ＳＷ３をオンする（ステップＳ６０）。続いて、キャリブレーション用アナログ入力信号ＡＩＮを入力し、キャリブレーション用アナログ入力信号ＡＩＮに応じたデジタル値を各コンパレータから得る。そして、コンパレータから得られたデジタル値とキャリブレーション用アナログ入力信号ＡＩＮに対応して予め設けられた期待値とを比較しプリアンプＰＡ０ａ〜ＰＡ０ｃ、ＰＡ４ａ〜ＰＡ４ｃの入力オフセット量を算出する。この入力オフセット量に基づき、プリアンプＰＡ０ａ〜ＰＡ０ｃ、ＰＡ４ａ〜ＰＡ４ｃに対応するプリアンプキャリブレーション回路ＣＡＬＡ０ａ〜ＣＡＬＡ０ｃ、ＣＡＬＡ４ａ〜ＣＡＬＡ４ｃのキャリブレーション設定値を設定する（ステップＳ６１）。これにより、全てのキャリブレーション設定値の設定が完了するため、その後通常動作に移行する。

上記説明より、実施の形態８にかかるアナログデジタル変換回路では、フォールディングアンプを構成する後段プリアンプＰＢのキャリブレーション設定値を設定する際に、キャリブレーション対象となっていない後段プリアンプＰＢを停止する。これにより、キャリブレーション対象となっている後段プリアンプのみを正確にキャリブレーションすることができる。そのため、実施の形態８にかかるアナログデジタル変換回路は、キャリブレーションによるオフセットの補正を他の実施の形態よりも高精度に行うことができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、アナログデジタル変換回路を構成するプリアンプの個数及びコンパレータの個数は、アナログデジタル変換回路の仕様に応じて変更することが可能である。

１、１ａ、２、３、３ａ、４、５、６ アナログデジタル変換回路
１０、１１ 基準電圧生成回路
２０ 平滑回路
３０、３１、３２ 補間回路
４０ エンコーダ
ＳＷＡａ〜ＳＷＡｃ、ＳＷＢ、ＳＷＢａ〜ＳＷＢｃ、ＳＷＣ スイッチ回路
ＡＩＮ アナログ入力信号
ＣＡＬ３０〜ＣＡＬ３８ コンパレータキャリブレーション回路
ＣＡＬＡ０、ＣＡＬＡ０ａ〜ＣＡＬＡ０ｃ プリアンプキャリブレーション回路
ＣＡＬＡ４、ＣＡＬＡ４ａ〜ＣＡＬＡ４ｃ プリアンプキャリブレーション回路
ＣＡＬＢ０、ＣＡＬＢ０ａ〜ＣＡＬＢ０ｃ プリアンプキャリブレーション回路
ＣＡＬＢ２、ＣＡＬＢ２ａ〜ＣＡＬＢ２ｃ プリアンプキャリブレーション回路
ＣＡＬＢ４、ＣＡＬＢ４ａ〜ＣＡＬＢ４ｃ プリアンプキャリブレーション回路
ＣＡＬＢ８、ＣＡＬＢ８ａ〜ＣＡＬＢ８ｃ プリアンプキャリブレーション回路
ＣＡＬＣ０、ＣＡＬＣ０ａ〜ＣＡＬＣ０ｃ プリアンプキャリブレーション回路
ＣＡＬＣ２、ＣＡＬＣ２ａ〜ＣＡＬＣ２ｃ プリアンプキャリブレーション回路
ＣＡＬＣ４、ＣＡＬＣ４ａ〜ＣＡＬＣ４ｃ プリアンプキャリブレーション回路
ＣＡＬＣ６、ＣＡＬＣ６ａ〜ＣＡＬＣ６ｃ プリアンプキャリブレーション回路
ＣＡＬＣ８、ＣＡＬＣ８ａ〜ＣＡＬＣ８ｃ プリアンプキャリブレーション回路
ＣＭＰ０〜ＣＭＰ８ コンパレータ
ＰＡ０、ＰＡ０ａ〜ＰＡ０ｃ プリアンプ
ＰＡ４、ＰＡ４ａ〜ＰＡ４ｃ プリアンプ
ＰＢ０、ＰＢ０ａ〜ＰＢ０ｃ プリアンプ
ＰＢ２、ＰＢ２ａ〜ＰＢ２ｃ プリアンプ
ＰＢ４、ＰＢ４ａ〜ＰＢ４ｃ プリアンプ
ＰＢ８、ＰＢ８ａ〜ＰＢ８ｃ プリアンプ
ＰＣ０、ＰＣ０ａ〜ＰＣ０ｃ プリアンプ
ＰＣ２、ＰＢＣａ〜ＰＣ２ｃ プリアンプ
ＰＣ４、ＰＣ４ａ〜ＰＣ４ｃ プリアンプ
ＰＣ６、ＰＣ６ａ〜ＰＣ６ｃ プリアンプ
ＰＣ８、ＰＣ８ａ〜ＰＣ８ｃ プリアンプ
ＲＡ、ＲＣ 抵抗
ＶＲ０、ＶＲ０ａ〜ＶＲ０ｃ 基準電圧
ＶＲ４、ＶＲ４ａ〜ＶＲ４ｃ 基準電圧
ＶＲ８、ＶＲ８ａ〜ＶＲ８ｃ 基準電圧
ＶＲＢ 低電位側基準電圧
ＶＲＴ 高電位側基準電圧

Claims (14)

1. 第１の基準電圧と入力信号を受ける第１のプリアンプと、
   第２の基準電圧と前記入力信号を受ける第２のプリアンプと、
   前記第１のプリアンプに対応して設けられ、前記第１のプリアンプの入力オフセットを調整する第１のプリアンプキャリブレーション回路と、
   前記第２のプリアンプに対応して設けられ、前記第２のプリアンプの入力オフセットを調整する第２のプリアンプキャリブレーション回路と、
   前記第１のプリアンプの出力端子と前記第２のプリアンプの出力端子との間に設け、前記第１のプリアンプが出力する第１の出力信号と前記第２のプリアンプが出力する第２の出力信号との間の電圧値を有する補間信号を生成する補間回路と、
   前記第１の出力信号と、前記第２の出力信号と、前記補間信号と、のいずれか１つが入力され、入力された信号に基づきデジタル値を出力する複数のコンパレータと、
   前記複数のコンパレータのうち少なくとも前記補間信号が入力されるコンパレータのそれぞれに対応して設けられ、対応するコンパレータの入力オフセットを調整する複数のコンパレータキャリブレーション回路と、
   を有するアナログデジタル変換器。
2. 前記複数のコンパレータキャリブレーション回路は、前記第１の出力信号又は前記第２の出力信号のいずれか一方が入力されるコンパレータに対応するコンパレータキャリブレーション回路を含む請求項１に記載のアナログデジタル変換回路。
3. 前記第１、第２のプリアンプキャリブレーション回路及び前記複数のコンパレータキャリブレーション回路は、それぞれキャリブレーション設定値が設定され、前記キャリブレーション設定値に応じて対応するプリアンプ又はコンパレータの入力オフセット量を調節する請求項１又は２に記載のアナログデジタル変換回路。
4. 前記キャリブレーション設定値は、キャリブレーション用アナログ入力信号に対応する前記アナログデジタル変換回路のデジタル出力値と、前記キャリブレーション用アナログ入力信号に対応する基準デジタル値と、の差に基づき算出される請求項３に記載のアナログデジタル変換回路。
5. 前記キャリブレーション設定値は、前記第１、第２のプリアンプキャリブレーション回路及び前記複数のコンパレータキャリブレーション回路のそれぞれに対して個別の値となる請求項３又は４に記載のアナログデジタル変換回路。
6. 前記第１、第２のプリアンプは、複数段のプリアンプにより構成され、前記第１、第２のプリアンプキャリブレーション回路は、前記複数段のプリアンプの少なくとも１つに対して設けられる請求項１乃至５のいずれか１項に記載のアナログデジタル変換回路。
7. 前記第１、第２の出力信号は、差動信号であって、
   前記第１、第２のプリアンプの出力端子間には、外部から入力されるリセット信号に応じて前記出力端子を互いに短絡させるスイッチ回路が設けられ、
   前記複数のコンパレータは、前記スイッチ回路が短絡している期間にキャリブレーションが行われる請求項１乃至６のいずれか１項に記載のアナログデジタル変換回路。
8. 前記第１、第２のプリアンプは、並列に設けられる複数のプリアンプの出力が互いに接続されるフォールディングアンプ形式の構成を有する請求項１乃至７のいずれか１項に記載のアナログデジタル変換回路。
9. 前記複数のプリアンプは、それぞれ入力端子を短絡させるスイッチ回路を有し、
   前記スイッチ回路は対応するプリアンプ毎に独立に制御され、
   前記複数のプリアンプは、前記スイッチ回路が短絡状態となっている期間においてキャリブレーションが行われる請求項８に記載のアナログデジタル変換回路。
10. 前記フォールディングアンプ形式の構成を有するプリアンプは、キャリブレーション期間において、キャリブレーション対象となっている状態で動作し、キャリブレーション対象となっていない状態で動作を停止する請求項８に記載のアナログデジタル変換回路。
11. 前記第１、第２のプリアンプキャリブレーション回路及び前記複数のコンパレータキャリブレーション回路が調節する前記入力オフセットの調整量は、前記第１のプリアンプに含まれる前記複数のプリアンプに対する前記入力オフセットの調整量の和をゼロとして算出される請求項１乃至１０のいずれか１項に記載のアナログデジタル変換回路。
12. 前記第１、第２のプリアンプは、複数段のプリアンプにより構成され、前記第１、第２のプリアンプキャリブレーション回路は、前記複数段のプリアンプの全てに対して設けられる請求項１乃至５のいずれか１項に記載のアナログデジタル変換回路。
13. 前記第１、第２の出力信号は、差動信号であって、
    前記第１、第２のプリアンプを構成する前記複数段のプリアンプの出力端子間には、それぞれ外部から入力されるリセット信号に応じて前記出力端子を互いに短絡させるスイッチ回路が設けられる請求項１２に記載のアナログデジタル変換回路。
14. 前記第１、第２のプリアンプは、前段に設けられた２つのプリアンプの出力信号の間の電圧値を有するプリアンプ用補間信号を生成するプリアンプ用補間回路を有し、
    前記複数段のプリアンプのうち後段に配置されるプリアンプは、前段のプリアンプの出力信号を前記プリアンプ用補間回路を介して受信するプリアンプと、前記プリアンプ用補間信号を受信するプリアンプと、を含む請求項１２又は１３に記載のアナログデジタル変換回路。

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