JP2006303604A - スイッチトキャパシタアンプ回路およびこれを用いた固体撮像装置 - Google Patents
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Abstract
【課題】
スイッチトキャパシタアンプ回路およびこれを用いた固体撮像装置で任意の利得でログリニア可変する。
【解決手段】
アンプと、第1の時間位相に、入力信号が供給される入力端子と前記アンプの入力端子間に接続される第1の固定キャパシタと第1の可変キャパシタを有するn(nは1以上に整数)個の入力回路と、第2の時間位相に、アンプの出力端子に接続される、第2の固定キャパシタと第2の可変キャパシタを有するm(mは1以上の整数)個の帰還回路とを有し、第1と第2の可変キャパシタの総和を一定とした条件で可変して入出力特性がログリニアで可変するようにした。
【選択図】図1
スイッチトキャパシタアンプ回路およびこれを用いた固体撮像装置で任意の利得でログリニア可変する。
【解決手段】
アンプと、第1の時間位相に、入力信号が供給される入力端子と前記アンプの入力端子間に接続される第1の固定キャパシタと第1の可変キャパシタを有するn(nは1以上に整数)個の入力回路と、第2の時間位相に、アンプの出力端子に接続される、第2の固定キャパシタと第2の可変キャパシタを有するm(mは1以上の整数)個の帰還回路とを有し、第1と第2の可変キャパシタの総和を一定とした条件で可変して入出力特性がログリニアで可変するようにした。
【選択図】図1
Description
本発明は、スイッチトキャパシタアンプ回路およびこれを用いた固体撮像装置の可変利得アンプ(増幅器)に関し、とくに信号増幅とログ(log)リニア可変増幅を行うようにする。
図6に非特許文献1に示された従来例のスイッチトキャパシタアンプ(Switched Capacitor Amplifier)回路200を示す。
このスイッチトキャパシタアンプ回路200は前段のVGA(Variable Gain Amplifier;可変利得アンプ)1と後段のVGA2で構成され、さらにVGA1とVGA2はそれぞれ第1(1st)と第2(2nd)のOPAMP(オペアンプ;Operational Amplifier)で構成されている。
各VGA1,VGA2はOPAMP間を2つの時間位相φSとφHでSW(スイッチ)を切り換え、サンプリングモード(φS)のときSW1,2をオフ(OFF)にし、第1と第2のOPAMPを切り離して第1のOPAMPを動作させ、ホールドモード(φH)のとき、SW1,2をオン(ON)にして第1と第2のOPAMPが接続された状態で動作している。
このスイッチトキャパシタアンプ回路200は前段のVGA(Variable Gain Amplifier;可変利得アンプ)1と後段のVGA2で構成され、さらにVGA1とVGA2はそれぞれ第1(1st)と第2(2nd)のOPAMP(オペアンプ;Operational Amplifier)で構成されている。
各VGA1,VGA2はOPAMP間を2つの時間位相φSとφHでSW(スイッチ)を切り換え、サンプリングモード(φS)のときSW1,2をオフ(OFF)にし、第1と第2のOPAMPを切り離して第1のOPAMPを動作させ、ホールドモード(φH)のとき、SW1,2をオン(ON)にして第1と第2のOPAMPが接続された状態で動作している。
ここで、図6に示したVGA2に着目すると、まず第1の時間位相φS時にキャパシタCaおよびこのキャパシタCaに並列に接続された可変キャパシタCxに前段VGA1の出力信号が入力される。
第2の時間位相φH時にはキャパシタCaおよびキャパシタCxをそれぞれネガティブフィードバック(負帰還)、ポジティブフィードバック(正帰還)を形成するようにOPAMPに対して接続するようにしている。
その結果、VGA2の入出力伝達関数Gは次の式(1)、
G=(Ca+Cx)/(Ca−Cx)
=(1+Cx/Ca)/(1―Cx/Ca) ・・・(1)
で表される。
ここで、キャパシタCx/Caが1より十分小さい範囲(Cx/Ca<<1)ならば、式(1)は、
G=(1+Cx/Ca)/(1―Cx/Ca)=e2Cx/Ca
・・・(2)
と近似することができる。
式(2)でCx/Caを線形変化させるとき、利得を近似的にlog(ログ)リニアで可変できる。
第2の時間位相φH時にはキャパシタCaおよびキャパシタCxをそれぞれネガティブフィードバック(負帰還)、ポジティブフィードバック(正帰還)を形成するようにOPAMPに対して接続するようにしている。
その結果、VGA2の入出力伝達関数Gは次の式(1)、
G=(Ca+Cx)/(Ca−Cx)
=(1+Cx/Ca)/(1―Cx/Ca) ・・・(1)
で表される。
ここで、キャパシタCx/Caが1より十分小さい範囲(Cx/Ca<<1)ならば、式(1)は、
G=(1+Cx/Ca)/(1―Cx/Ca)=e2Cx/Ca
・・・(2)
と近似することができる。
式(2)でCx/Caを線形変化させるとき、利得を近似的にlog(ログ)リニアで可変できる。
しかしながら、式(2)を適用できるのは上述したように、Cx/Cx<<1の条件を満たすときのみで、伝達関数Gから明らかなように、利得を0dB近傍でしか扱うことができず、任意の利得を得ることができない。
この問題を解決するため、VGA2の前段に1段アンプ(VGA1など)を設けて、利得を任意に設定する必要がある。そのため新たに増幅回路(または可変増幅回路)を設けるため、回路が増加し、またそれに伴い消費電流も増える不利益が発生する。
特開2001―196871号公報
特開2003−243949号公報
Yoshihisa Fujimoto et al "A Low-Power Switched-Capacitor Variable Gain Amplifier" IEEE SOLID-STATE CIRCUITS,VOL.39,NO7,JULY 2004 P1213-1216
この問題を解決するため、VGA2の前段に1段アンプ(VGA1など)を設けて、利得を任意に設定する必要がある。そのため新たに増幅回路(または可変増幅回路)を設けるため、回路が増加し、またそれに伴い消費電流も増える不利益が発生する。
スイッチトキャパシタアンプ回路を用いて、任意の利得を持った、log(ログ)リニア増幅器を実現する。
また、このスイッチトキャパシタアンプ回路を固体撮像装置のCDS(Correlated Double Sampling)回路の後段またはその一部に設け、回路を簡略化するととともに消費電力を削減する。
また、このスイッチトキャパシタアンプ回路を固体撮像装置のCDS(Correlated Double Sampling)回路の後段またはその一部に設け、回路を簡略化するととともに消費電力を削減する。
本発明のスイッチトキャパシタアンプ(回路)は、アンプと、第1の時間位相に、入力信号が供給される入力端子と前記アンプの入力端子間に接続される第1の固定キャパシタと第1の可変キャパシタを有するn(nは1以上の整数)個の入力回路と、第2の時間位相に、前記アンプの出力端子に接続される、第2の固定キャパシタと第2の可変キャパシタを有するm(mは1以上の整数)個の帰還回路とを有し、前記第1と第2の可変キャパシタを可変して入出力特性がログリニアの特性を有することを特徴とする。
本発明のスイッチトキャパシタアンプ回路は、アンプと、信号が供給される入力端子と前記アンプの入力端子間に、第1のスイッチに直列接続された第1の固定キャパシタと、第2のスイッチに直列接続された第1の可変キャパシタとを有し、前記第1と第2のスイッチは第1の時間位相に接続されるようにされたn(nは1以上の整数)個の並列接続された入力回路と、前記第1と第2のスイッチの出力が第2の時間位相に接続される第3のスイッチと、前記アンプの入出力端子間に接続され、前記第1の時間位相に接続される第4のスイッチと、前記アンプの入出力端子間に、第5のスイッチに直列接続された第2の固定キャパシタと、第6のスイッチに直列接続された第2の可変キャパシタとを有し、前記第5と第6のスイッチは前記第2の時間位相に接続される、m(mは1以上の整数)個の並列接続された帰還回路とを有する。
本発明の固体撮像装置は、固体撮像素子から出力された入力信号が供給され、該入力信号を相関二重サンプリング回路に供給し、該入力信号のオフセットをキャンセルした出力信号をスイッチトキャパシタアンプ回路に供給し、利得制御された出力をAD変換器でディジタル信号に変換し、該ディジタル信号と基準値を用いて演算し、帰還して前記入力信号の黒レベルの誤差を補正する固体撮像装置であって、前記スイッチトキャパシタアンプ回路は、アンプと、入力信号が供給される入力端子と前記アンプの入力端子間に第1の時間位相に接続される第1の固定キャパシタと第1の可変キャパシタを有するn(nは1以上の整数)個の並列接続された入力回路と、第2の時間位相に前記アンプの出力端子に接続される、第2の固定キャパシタと第2の可変キャパシタを有するm(mは1以上の整数)個の並列接続された帰還回路とを有し、前記第1と第2の可変キャパシタを可変して入出力特性がログリニアの関係を有することを特徴とする。
本発明のスイッチトキャパシタアンプ回路は、アンプと、信号が供給される入力端子と前記アンプの入力端子間に、第1のスイッチに直列接続された第1の固定キャパシタと、第2のスイッチに直列接続された第1の可変キャパシタとを有し、前記第1と第2のスイッチは第1の時間位相に接続されるようにされたn(nは1以上の整数)個の並列接続された入力回路と、前記第1と第2のスイッチの出力が第2の時間位相に接続される第3のスイッチと、前記アンプの入出力端子間に接続され、前記第1の時間位相に接続される第4のスイッチと、前記アンプの入出力端子間に、第5のスイッチに直列接続された第2の固定キャパシタと、第6のスイッチに直列接続された第2の可変キャパシタとを有し、前記第5と第6のスイッチは前記第2の時間位相に接続される、m(mは1以上の整数)個の並列接続された帰還回路とを有する。
本発明の固体撮像装置は、固体撮像素子から出力された入力信号が供給され、該入力信号を相関二重サンプリング回路に供給し、該入力信号のオフセットをキャンセルした出力信号をスイッチトキャパシタアンプ回路に供給し、利得制御された出力をAD変換器でディジタル信号に変換し、該ディジタル信号と基準値を用いて演算し、帰還して前記入力信号の黒レベルの誤差を補正する固体撮像装置であって、前記スイッチトキャパシタアンプ回路は、アンプと、入力信号が供給される入力端子と前記アンプの入力端子間に第1の時間位相に接続される第1の固定キャパシタと第1の可変キャパシタを有するn(nは1以上の整数)個の並列接続された入力回路と、第2の時間位相に前記アンプの出力端子に接続される、第2の固定キャパシタと第2の可変キャパシタを有するm(mは1以上の整数)個の並列接続された帰還回路とを有し、前記第1と第2の可変キャパシタを可変して入出力特性がログリニアの関係を有することを特徴とする。
本発明のスイッチトキャパシタアンプ(回路)は、スイッチトキャパシタアンプ回路の入力回路と帰還回路の一部を構成する可変キャパシタの値を可変して、任意の利得を持ったlog(ログ)リニアの増幅器を実現することができる。
また、このスイッチトキャパシタアンプ回路を固体撮像装置のCDS(Correlated Double Sampling)回路の後段またはCDSの一部の回路として設け、回路を簡略化するととともに消費電力を削減することができる。
また、このスイッチトキャパシタアンプ回路を固体撮像装置のCDS(Correlated Double Sampling)回路の後段またはCDSの一部の回路として設け、回路を簡略化するととともに消費電力を削減することができる。
従来技術によるスイッチトキャパシタアンプ回路では、実現目標とするdB(デシベル)リニアな可変利得、
20*log e2x ・・・(3)
に対し、
20*log e2x =20*log abs((1+x)/(1−x))
・・・(4)
(ここでabsの記号は絶対値を表すこととする。)
の近似が成り立つことを利用して、ログ(log)リニアで可変する利得を実現するが、利得の可変範囲は0dB近傍に限定される。
20*log e2x ・・・(3)
に対し、
20*log e2x =20*log abs((1+x)/(1−x))
・・・(4)
(ここでabsの記号は絶対値を表すこととする。)
の近似が成り立つことを利用して、ログ(log)リニアで可変する利得を実現するが、利得の可変範囲は0dB近傍に限定される。
これに対して、本発明の実施形態例であるスイッチトキャパシタアンプ回路10,50は、実現目標とする可変利得を、
20*log(A)+10*log e2x ・・・(5)
と設定し、
20*(log(A)+2x)
=20*log abs(A*((1+x)/(1−x)))
=20*log abs((n/m)*((1+x)/(1−x)))
・・・(6)
(ここで、A,n/mはスイッチトキャパシタアンプ回路10,50の伝達関数により決まる利得である。)
と近似が成り立つことを利用して、任意の利得(20log(A),20log(n/m))近傍でlogリニアな可変利得を得ることができるようにした。
20*log(A)+10*log e2x ・・・(5)
と設定し、
20*(log(A)+2x)
=20*log abs(A*((1+x)/(1−x)))
=20*log abs((n/m)*((1+x)/(1−x)))
・・・(6)
(ここで、A,n/mはスイッチトキャパシタアンプ回路10,50の伝達関数により決まる利得である。)
と近似が成り立つことを利用して、任意の利得(20log(A),20log(n/m))近傍でlogリニアな可変利得を得ることができるようにした。
図1に本発明の実施形態例であるスイッチトキャパシタアンプ回路10の回路構成例を示す。
図1において、入力キャパシタがOPAMP11の入力端子In1とIn2に対してそれぞれ2(;A=n/m)組(Cb1(22,22A),Cfix(21,21A);Cb1(24,24A),Cfix(23,23A))の入力回路で構成された例を示す。
信号入力端子T1は第1の時間位相φSでオン(ON)/オフ(OFF)されるSW(スイッチ)1,SW2,SW3,SW4の一方の端子に接続され、SW1の他方の端子は入力(固定)キャパシタCfix(21)の一方の端子に接続され、SW2の他方の端子は入力(可変)キャパシタCb1(22)の一方の端子に接続され、SW3の他方の端子は入力(固定)キャパシタCfix(23)の一方の端子に接続され、またSW4の他方の端子は入力(可変)キャパシタCb1(24)の一方の端子にそれぞれ接続されている。
また、信号入力端子T2も入力端子T1とミラーの関係に接続されている。すなわち、入力端子T2は第1の時間位相φSでオン(ON)/オフ(OFF)されるSW(スイッチ)1A,SW2A,SW3A,SW4Aの一方の端子に接続され、SW1Aの他方の端子は入力(固定)キャパシタCfix(21A)の一方の端子に接続され、SW2Aの他方の端子は入力(可変)キャパシタCb1(22A)の一方の端子に接続され、SW3Aの他方の端子は入力(固定)キャパシタCfix(23A)の一方の端子に接続され、またSW4Aの他方の端子は入力(可変)キャパシタCb1(24A)の一方の端子にそれぞれ接続されている。
図1において、入力キャパシタがOPAMP11の入力端子In1とIn2に対してそれぞれ2(;A=n/m)組(Cb1(22,22A),Cfix(21,21A);Cb1(24,24A),Cfix(23,23A))の入力回路で構成された例を示す。
信号入力端子T1は第1の時間位相φSでオン(ON)/オフ(OFF)されるSW(スイッチ)1,SW2,SW3,SW4の一方の端子に接続され、SW1の他方の端子は入力(固定)キャパシタCfix(21)の一方の端子に接続され、SW2の他方の端子は入力(可変)キャパシタCb1(22)の一方の端子に接続され、SW3の他方の端子は入力(固定)キャパシタCfix(23)の一方の端子に接続され、またSW4の他方の端子は入力(可変)キャパシタCb1(24)の一方の端子にそれぞれ接続されている。
また、信号入力端子T2も入力端子T1とミラーの関係に接続されている。すなわち、入力端子T2は第1の時間位相φSでオン(ON)/オフ(OFF)されるSW(スイッチ)1A,SW2A,SW3A,SW4Aの一方の端子に接続され、SW1Aの他方の端子は入力(固定)キャパシタCfix(21A)の一方の端子に接続され、SW2Aの他方の端子は入力(可変)キャパシタCb1(22A)の一方の端子に接続され、SW3Aの他方の端子は入力(固定)キャパシタCfix(23A)の一方の端子に接続され、またSW4Aの他方の端子は入力(可変)キャパシタCb1(24A)の一方の端子にそれぞれ接続されている。
さらに、各SW1〜SW4,SW1A〜SW4Aの他方(出力側)の端子には第2の(時間)位相φHでオン/オフ制御されるスイッチSW1B,SW2B,SW3B,SW4Bが接続されている。
SW1と入力キャパシタCfix(21)の共通接続点とSW1Aと入力キャパシタCfix(21A)の共通接続点はSW1Bが接続され、SW2と入力キャパシタCb1(22)の共通接続点とSW2Aと入力キャパシタCb1(22A)の共通接続点はSW2Bが接続され、SW3と入力キャパシタCfix(23)の共通接続点とSW3Aと入力キャパシタCfix(23A)の共通接続点はSW3Bが接続され、SW4と入力キャパシタCb1(24)の共通接続点とSW4Aと入力キャパシタCb1(24A)の共通接続点はSW1Bが接続され、これらのSW1B〜SW4Bは第2の時間位相φHでオンオフ制御される。
SW1と入力キャパシタCfix(21)の共通接続点とSW1Aと入力キャパシタCfix(21A)の共通接続点はSW1Bが接続され、SW2と入力キャパシタCb1(22)の共通接続点とSW2Aと入力キャパシタCb1(22A)の共通接続点はSW2Bが接続され、SW3と入力キャパシタCfix(23)の共通接続点とSW3Aと入力キャパシタCfix(23A)の共通接続点はSW3Bが接続され、SW4と入力キャパシタCb1(24)の共通接続点とSW4Aと入力キャパシタCb1(24A)の共通接続点はSW1Bが接続され、これらのSW1B〜SW4Bは第2の時間位相φHでオンオフ制御される。
入力キャパシタCfix(21),Cb1(22),Cfix(23),Cb1(24)の他方の端子は全てOPAMP11の入力端子In1に接続されている。
また入力キャパシタCfix(21A),Cb1(22A),Cfix(23A),Cb1(24A)の他方の端子は全てOPAMP11の入力端子In2に接続されている。
また入力キャパシタCfix(21A),Cb1(22A),Cfix(23A),Cb1(24A)の他方の端子は全てOPAMP11の入力端子In2に接続されている。
OPAMP11の入力端子In1は第1の時間位相φSでオン/オフ動作するSW5の一方の端子が接続され、さらに帰還(固定)キャパシタCfix(31)の一方の端子、帰還(可変)キャパシタCb2(32)の一方の端子にそれぞれ接続されている。
SW5の他方(出力側)の端子はOPAMP11の出力端子Out1に接続され、帰還(固定)キャパシタCfix(31)の他方の端子はSW6とSW8の一方の端子に接続され、帰還(可変)キャパシタCb2(32)の他方の端子はSW7とSW9の一方の端子にそれぞれ接続されている。
SW6とSW7の他方の端子はOPAMP11の出力端子Out1に接続され、SW8とSW9の他方の端子は基準電位(基準電圧源)Vref2に接続されている。
またOPAMP11の他方の入力端子In2についても同様な接続構成となっている。すなわち、入力端子In2は第1の時間位相φSでオン/オフ動作するSW5Aの一方の端子が接続され、さらに帰還(固定)キャパシタCfix(31A)の一方の端子、帰還(可変)キャパシタCb2(32A)の一方の端子にそれぞれ接続されている。
SW5Aの他方(出力側)の端子はOPAMP11の出力端子Out2に接続され、帰還(固定)キャパシタCfix(31A)の他方の端子はSW7AとSW9Aの一方の端子に接続され、帰還(可変)キャパシタCb2(32A)の他方の端子はSW6AとSW8Aの一方の端子にそれぞれ接続されている。
SW6AとSW7Aの他方の端子はOPAMP11の出力端子Out2に接続され、SW8AとSW9Aの他方の端子は基準電位(基準電圧源)Vref3に接続されている。
SW5の他方(出力側)の端子はOPAMP11の出力端子Out1に接続され、帰還(固定)キャパシタCfix(31)の他方の端子はSW6とSW8の一方の端子に接続され、帰還(可変)キャパシタCb2(32)の他方の端子はSW7とSW9の一方の端子にそれぞれ接続されている。
SW6とSW7の他方の端子はOPAMP11の出力端子Out1に接続され、SW8とSW9の他方の端子は基準電位(基準電圧源)Vref2に接続されている。
またOPAMP11の他方の入力端子In2についても同様な接続構成となっている。すなわち、入力端子In2は第1の時間位相φSでオン/オフ動作するSW5Aの一方の端子が接続され、さらに帰還(固定)キャパシタCfix(31A)の一方の端子、帰還(可変)キャパシタCb2(32A)の一方の端子にそれぞれ接続されている。
SW5Aの他方(出力側)の端子はOPAMP11の出力端子Out2に接続され、帰還(固定)キャパシタCfix(31A)の他方の端子はSW7AとSW9Aの一方の端子に接続され、帰還(可変)キャパシタCb2(32A)の他方の端子はSW6AとSW8Aの一方の端子にそれぞれ接続されている。
SW6AとSW7Aの他方の端子はOPAMP11の出力端子Out2に接続され、SW8AとSW9Aの他方の端子は基準電位(基準電圧源)Vref3に接続されている。
ここで、入力(可変)キャパシタCb1(22,24,22A,24A)と帰還(可変)キャパシタCb2(32,32A)は一定の条件でそのキャパシタ値を可変としている。しかし入力(固定)キャパシタCfix(21,23,21A,23A)と帰還(固定)キャパシタCfix(31,31A9のキャパシタ値は固定している。
SW1〜SW4は第1の時間位相φSでオンし、信号入力端子T1からVinpの信号を入力し、入力キャパシタCfix(21,23)とCb1(22,24)に供給する。またSW1A〜SW4Aも第1の時間位相φSでオンし、信号入力端子T2からVref1の信号(この例では基準電位)を入力し、入力キャパシタCfix(21A,23A)とCb1(22A,24A)に供給する。
SW1B〜SW4Bはホールド(増幅)モードである第2の時間位相φHの期間にオンし、入力キャパシタの電荷の変化量を帰還キャパシタCfix(31,31A)とCb2(32,32A)に転送する。
SW5とSW5Aは第1の時間位相φSでオンし、OPAMP11の入出力端子間をショートし、利得1の帰還アンプとして動作させ、第2の時間位相φHでオフして増幅器として動作させている。
SW6,SW7とSW6A,SW7Aは第2の時間位相φHでオンし、OPAMP11の入力端子In1とOut1、またIn2とOut2間に帰還回路(キャパシタ群)が接続されるようにして、増幅器を構成するようにしている。
SW8,SW9とSW8A,SW9Aは第1の時間位相φSでオンし、SW8とSW9は基準電位(基準電圧源)Vref2が帰還キャパシタCfix(31)とCb2(32)に供給される。また同様に、SW8AとSW9Aは基準電位(基準電圧源)Vref3が帰還キャパシタCfix(31A)とCb2(32A)に供給される。
ここで基準電位Vref2をVref2<出力コモン電位、Vref3をVref3>出力コモン電位、の両条件を満たすように、オフセット電位を設定する。
すると、OPAMP11の出力はVoutp側にマイナス方向のオフセット、Vputn側にプラス方向のオフセットがそれぞれ付加される。
その結果出力端子Out1,Out2の出力は差動信号が出力される。
しかしながら、このままでは出力レンジが小さいので、OPAMP11の利得(Zf(帰還回路)/Zin(入力回路))を1より大として、利得を大きくする必要がある。
SW1〜SW4は第1の時間位相φSでオンし、信号入力端子T1からVinpの信号を入力し、入力キャパシタCfix(21,23)とCb1(22,24)に供給する。またSW1A〜SW4Aも第1の時間位相φSでオンし、信号入力端子T2からVref1の信号(この例では基準電位)を入力し、入力キャパシタCfix(21A,23A)とCb1(22A,24A)に供給する。
SW1B〜SW4Bはホールド(増幅)モードである第2の時間位相φHの期間にオンし、入力キャパシタの電荷の変化量を帰還キャパシタCfix(31,31A)とCb2(32,32A)に転送する。
SW5とSW5Aは第1の時間位相φSでオンし、OPAMP11の入出力端子間をショートし、利得1の帰還アンプとして動作させ、第2の時間位相φHでオフして増幅器として動作させている。
SW6,SW7とSW6A,SW7Aは第2の時間位相φHでオンし、OPAMP11の入力端子In1とOut1、またIn2とOut2間に帰還回路(キャパシタ群)が接続されるようにして、増幅器を構成するようにしている。
SW8,SW9とSW8A,SW9Aは第1の時間位相φSでオンし、SW8とSW9は基準電位(基準電圧源)Vref2が帰還キャパシタCfix(31)とCb2(32)に供給される。また同様に、SW8AとSW9Aは基準電位(基準電圧源)Vref3が帰還キャパシタCfix(31A)とCb2(32A)に供給される。
ここで基準電位Vref2をVref2<出力コモン電位、Vref3をVref3>出力コモン電位、の両条件を満たすように、オフセット電位を設定する。
すると、OPAMP11の出力はVoutp側にマイナス方向のオフセット、Vputn側にプラス方向のオフセットがそれぞれ付加される。
その結果出力端子Out1,Out2の出力は差動信号が出力される。
しかしながら、このままでは出力レンジが小さいので、OPAMP11の利得(Zf(帰還回路)/Zin(入力回路))を1より大として、利得を大きくする必要がある。
次ぎに図1に示したスイッチトキャパシタアンプ回路10の動作について、図2のタイミングチャートを用いて説明する。
タイミングチャートにおいては第1の時間位相φSと第2の時間位相φHのハイ(“H”)レベルが重複しないように設定され、電荷が正確に蓄積、転送されるようにされている。
時刻t0においては第1の時間位相φSと第2の時間位相φHは共に“L”レベルである。このとき、全てのSWはオフ状態である。
時刻t1において、第1の時間位相φSはロー(“L”)レベルから“H”レベルに遷移し、第2の時間位相φHは“L”レベルを維持している。
この条件において、SW1〜SW4はオンし、入力キャパシタCfix(21,23)とCb1(22,24)に入力信号Vinpが供給され、この入力信号VinpとOPAMP11の入力端子In1の電位差に対応する電荷が蓄積される。
また、SW1A〜SW4Aもオンしているので、入力キャパシタCfix(21A,23A)とCb1(22A,24A)に第1の基準電圧Vref1が供給され、この第1の基準電圧Vref1とOPAMP11の入力端子In2の電位差に対応する電荷が蓄積される。
また、OPAMP11の帰還回路において、SW5とSW5Aはオンしているので、このOPAMP11の入力端子(In1,In2)と出力端子(Out1,Out2)間はそれぞれショートされ、利得1の帰還アンプが形成されている。
さらに、SW8,SW9がオンしているので、帰還キャパシタCfix(31)とCb2(32)には第2の基準電圧Vref2が供給され、この第2の基準電位Vref2と入力端子In1の電位差に対応する電荷がプリチャージされる。
同様に、SW8A,SW9Aがオンしているので、帰還キャパシタCfix(31A)とCb2(32A)には第3の基準電圧Vref3が供給され、この第3の基準電位Vref3と入力端子In2の電位差に対応する電荷がプリチャージされる。
タイミングチャートにおいては第1の時間位相φSと第2の時間位相φHのハイ(“H”)レベルが重複しないように設定され、電荷が正確に蓄積、転送されるようにされている。
時刻t0においては第1の時間位相φSと第2の時間位相φHは共に“L”レベルである。このとき、全てのSWはオフ状態である。
時刻t1において、第1の時間位相φSはロー(“L”)レベルから“H”レベルに遷移し、第2の時間位相φHは“L”レベルを維持している。
この条件において、SW1〜SW4はオンし、入力キャパシタCfix(21,23)とCb1(22,24)に入力信号Vinpが供給され、この入力信号VinpとOPAMP11の入力端子In1の電位差に対応する電荷が蓄積される。
また、SW1A〜SW4Aもオンしているので、入力キャパシタCfix(21A,23A)とCb1(22A,24A)に第1の基準電圧Vref1が供給され、この第1の基準電圧Vref1とOPAMP11の入力端子In2の電位差に対応する電荷が蓄積される。
また、OPAMP11の帰還回路において、SW5とSW5Aはオンしているので、このOPAMP11の入力端子(In1,In2)と出力端子(Out1,Out2)間はそれぞれショートされ、利得1の帰還アンプが形成されている。
さらに、SW8,SW9がオンしているので、帰還キャパシタCfix(31)とCb2(32)には第2の基準電圧Vref2が供給され、この第2の基準電位Vref2と入力端子In1の電位差に対応する電荷がプリチャージされる。
同様に、SW8A,SW9Aがオンしているので、帰還キャパシタCfix(31A)とCb2(32A)には第3の基準電圧Vref3が供給され、この第3の基準電位Vref3と入力端子In2の電位差に対応する電荷がプリチャージされる。
時刻t2において、第1の時間位相φSは“H”レベルから“L”レベルへ遷移し入力側のSW1〜SW4とSW1A〜SW4Aはオフする。しかし第2の時間位相φHは“L”レベルであるので、電荷の変動や転送は起こらない。
時刻t3になると、第1の時間位相φSは“L”レベルで、第2の時間位相φHは“L”レベルから“H”レベルへ遷移する。この条件において、SW1B〜SW4Bがオンして、入力キャパシタCfix(21)とCfix(21A)の一方(入力側)の端子がショートし、Cb1(22)とCb1(22A)の一方の端子がショートし、Cfix(23)とCfix(23A)の一方の端子がショートし、さらにCb1(24)とCb1(24A)の一方の端子がショートする。
その結果入力キャパシタCfix(21,21A、23,23A),Cb1(22,22A,24,24A)には入力信号Vinpと第1の基準電圧Vref1との電位差の変化分に対応する電荷が蓄積される。
時刻t3になると、第1の時間位相φSは“L”レベルで、第2の時間位相φHは“L”レベルから“H”レベルへ遷移する。この条件において、SW1B〜SW4Bがオンして、入力キャパシタCfix(21)とCfix(21A)の一方(入力側)の端子がショートし、Cb1(22)とCb1(22A)の一方の端子がショートし、Cfix(23)とCfix(23A)の一方の端子がショートし、さらにCb1(24)とCb1(24A)の一方の端子がショートする。
その結果入力キャパシタCfix(21,21A、23,23A),Cb1(22,22A,24,24A)には入力信号Vinpと第1の基準電圧Vref1との電位差の変化分に対応する電荷が蓄積される。
OPAMP11の帰還回路において、SW5,SW8,SW9がオフで、またこれと対称的に構成されているSW5A、SW8A,SW9Aもオフとなり、SW6,SW7とSW6A,SW7Aがオンとなり、帰還型増幅器を構成する。
そして、入力キャパシタCfix(21,23,21A,23A)とCb1(22,24,22A24A)に蓄積された電荷が帰還キャパシタCfix(31,31A)とCb2(32,32A)に利得倍されて転送される。
その結果、伝達関数は式(7)、
Voutp−Voutn=2*((Cfix+Cb1)/(Cfix+Cb2))
*(Vinp−Vref1)+(Vref3−Vref2)
・・・(7)
となる。
この式(7)において、シングル入力であった入力信号Vinpは差動出力Voutp−Voutnとして出力される。
ここで、Cb1+Cb2=Ccと一定とする条件を加えると、
Cb1=Cc/2+ΔCx
Cb2=Cc/2−ΔCx
とおくことができるから、式(7)の伝達関数は、
Voutp−Voutn=2*((1+ΔCx/(Cfix+Cc/2))/
((1−ΔCx/(Cfix+Cc/2))
*(Vinp−Vref1)+(Vref3−Vref2)
・・・(8)
と変換することができる。
このとき、ΔCx/(Cfix+Cc/2)が1に比べて十分小さいとすると、
e2*ΔCx/(Cfix+Cc/2)
=(1+ΔCx/(Cfix+Cc/2))/(1−ΔCx/(Cfix+Cc/2))
・・・(9)
の近似式が成立する。
したがって、式(8)は、
Voutp−Voutn=2*e2*ΔCx/(Cfix+Cc/2)
*(Vinp−Vref1)+(Vref3−Vref2)
・・・(10)
となり、利得を近似的log(ログ)リニアに可変させることができる。
式(10)の具体的例として、第2の基準電位Vref2と第3の基準電位Vref3の関係を、Vref3−Vref2=FS(フル・スケール)とし、また利得(Zf/Zin)=2とする。
このように条件を設定すると、OPAMP11の出力レンジを入力信号のFS(フル・スケール)同等にすることができる。
そして、入力キャパシタCfix(21,23,21A,23A)とCb1(22,24,22A24A)に蓄積された電荷が帰還キャパシタCfix(31,31A)とCb2(32,32A)に利得倍されて転送される。
その結果、伝達関数は式(7)、
Voutp−Voutn=2*((Cfix+Cb1)/(Cfix+Cb2))
*(Vinp−Vref1)+(Vref3−Vref2)
・・・(7)
となる。
この式(7)において、シングル入力であった入力信号Vinpは差動出力Voutp−Voutnとして出力される。
ここで、Cb1+Cb2=Ccと一定とする条件を加えると、
Cb1=Cc/2+ΔCx
Cb2=Cc/2−ΔCx
とおくことができるから、式(7)の伝達関数は、
Voutp−Voutn=2*((1+ΔCx/(Cfix+Cc/2))/
((1−ΔCx/(Cfix+Cc/2))
*(Vinp−Vref1)+(Vref3−Vref2)
・・・(8)
と変換することができる。
このとき、ΔCx/(Cfix+Cc/2)が1に比べて十分小さいとすると、
e2*ΔCx/(Cfix+Cc/2)
=(1+ΔCx/(Cfix+Cc/2))/(1−ΔCx/(Cfix+Cc/2))
・・・(9)
の近似式が成立する。
したがって、式(8)は、
Voutp−Voutn=2*e2*ΔCx/(Cfix+Cc/2)
*(Vinp−Vref1)+(Vref3−Vref2)
・・・(10)
となり、利得を近似的log(ログ)リニアに可変させることができる。
式(10)の具体的例として、第2の基準電位Vref2と第3の基準電位Vref3の関係を、Vref3−Vref2=FS(フル・スケール)とし、また利得(Zf/Zin)=2とする。
このように条件を設定すると、OPAMP11の出力レンジを入力信号のFS(フル・スケール)同等にすることができる。
式(10)の変数xに対する利得の変化を図2に示す。縦軸をlog(ログ)スケール(目盛)にし、横軸を変数x(x=ΔCx/(Cfix+Cc/2))の任意目盛とする。
従来例のスイッチトキャパシタアンプ回路において、伝達関数はe(exponential関数)の係数が1であるので理想的な場合、0dBから所定比で増加する直線Aである。しかし、変数xが式(4)の伝達関数を満足する範囲は、上述したように、x<<1であったから、理想直線(直線A)に沿って増加するが、変数xが増加するにつれて利得が理想直線より増加する(曲線A')。
これに対して本発明の図1に示した実施形態例のスイッチトキャパシタアンプ回路10は、式(10)の伝達関数変数において、e(exponential)関数の係数が2であるので、伝達関数(利得)は、変数xが0において利得2(6dB)であり、この6dBを原点として、理想直線(直線B)に沿って増加し、さらに変数xが増加するにつれて理想直線(直線B)から徐々にずれながら増加する(直線B')。
従来例のスイッチトキャパシタアンプ回路において、伝達関数はe(exponential関数)の係数が1であるので理想的な場合、0dBから所定比で増加する直線Aである。しかし、変数xが式(4)の伝達関数を満足する範囲は、上述したように、x<<1であったから、理想直線(直線A)に沿って増加するが、変数xが増加するにつれて利得が理想直線より増加する(曲線A')。
これに対して本発明の図1に示した実施形態例のスイッチトキャパシタアンプ回路10は、式(10)の伝達関数変数において、e(exponential)関数の係数が2であるので、伝達関数(利得)は、変数xが0において利得2(6dB)であり、この6dBを原点として、理想直線(直線B)に沿って増加し、さらに変数xが増加するにつれて理想直線(直線B)から徐々にずれながら増加する(直線B')。
次ぎに、時刻t4は上述した時刻t0に対応し、時刻t5以後は今まで述べた時刻t1〜時刻t3(〜t4)までの動作を繰り返す。
このように、式(10)においては、信号は2倍(6dB)だけ余分に増幅されているため、信号増幅用のスイッチトキャパシタアンプ回路をもう1段使用する必要がなく、回路面積の削減、及び低消費電力化を図ることができる。
このように、式(10)においては、信号は2倍(6dB)だけ余分に増幅されているため、信号増幅用のスイッチトキャパシタアンプ回路をもう1段使用する必要がなく、回路面積の削減、及び低消費電力化を図ることができる。
次ぎに、本発明の他の実施形態例である、スイッチトキャパシタアンプ回路50について説明する。
図4に示すスイッチトキャパシタアンプ回路50は、OPAMP70の入力回路と帰還回路構成が図1に示した回路構成と異なっている。
信号入力端子T1とOPAMP70間には、第1の時間位相φSでオン/オフするSW51fとCfix(51)キャパシタが直列接続され、またSW51bとキャパシタCb1(52)が直列接続され、これらの直列接続された2組の回路が並列接続される。さらにSW51bとキャパシタCb1(52)の共通接続点とSW51fとCfix(51)の共通接続点に第2の時間位相φHでオンオフ動作するSW51Hがさらに接続されてZ1回路ユニットを形成する。
このZ1回路ユニットと同じ回路構成のZ2,・・・,Znの回路ユニットが並列にn個接続される。また、各回路ユニット間にSWZ1〜SWZ(n−1)が接続され、第2の時間位相φHでオンオフ動作するようにされている。
信号入力端子T2も同様に、入力端子T1とOPAMP70間には、第1の時間位相φSでオン/オフするSW51AfとCfixキャパシタ(51A)が直列接続され、またSW51AbとキャパシタCb1(52A)が直列接続され、これらの直列接続された2組の回路が並列接続される。SW51AbとキャパシタCb1(52A)の共通接続点とSW51AfとCfix(51A)の共通接続点に第2の時間位相φHでオンオフ動作するSW51AHがさらに接続されてZ1A回路ユニットを形成する。
このZ1Aユニットと同じ回路構成のZ2A,・・・,ZnAの回路ユニットが並列にn個接続され、OPAMP70の第2の入力端子In2に接続される。また、各回路ユニット間にSWZ1A〜SWZ(n−1)Aが接続され、第2の時間位相φHでオンオフ動作するようにされている。
また、SW51fとキャパシタCfix(51)との共通接続点と、SW51AfとキャパシタCfix(51A)との共通接続点とは、第2の時間位相ΦHでオンオフ動作するSW50Hで接続される。
図4に示すスイッチトキャパシタアンプ回路50は、OPAMP70の入力回路と帰還回路構成が図1に示した回路構成と異なっている。
信号入力端子T1とOPAMP70間には、第1の時間位相φSでオン/オフするSW51fとCfix(51)キャパシタが直列接続され、またSW51bとキャパシタCb1(52)が直列接続され、これらの直列接続された2組の回路が並列接続される。さらにSW51bとキャパシタCb1(52)の共通接続点とSW51fとCfix(51)の共通接続点に第2の時間位相φHでオンオフ動作するSW51Hがさらに接続されてZ1回路ユニットを形成する。
このZ1回路ユニットと同じ回路構成のZ2,・・・,Znの回路ユニットが並列にn個接続される。また、各回路ユニット間にSWZ1〜SWZ(n−1)が接続され、第2の時間位相φHでオンオフ動作するようにされている。
信号入力端子T2も同様に、入力端子T1とOPAMP70間には、第1の時間位相φSでオン/オフするSW51AfとCfixキャパシタ(51A)が直列接続され、またSW51AbとキャパシタCb1(52A)が直列接続され、これらの直列接続された2組の回路が並列接続される。SW51AbとキャパシタCb1(52A)の共通接続点とSW51AfとCfix(51A)の共通接続点に第2の時間位相φHでオンオフ動作するSW51AHがさらに接続されてZ1A回路ユニットを形成する。
このZ1Aユニットと同じ回路構成のZ2A,・・・,ZnAの回路ユニットが並列にn個接続され、OPAMP70の第2の入力端子In2に接続される。また、各回路ユニット間にSWZ1A〜SWZ(n−1)Aが接続され、第2の時間位相φHでオンオフ動作するようにされている。
また、SW51fとキャパシタCfix(51)との共通接続点と、SW51AfとキャパシタCfix(51A)との共通接続点とは、第2の時間位相ΦHでオンオフ動作するSW50Hで接続される。
OPAMP70の帰還回路について図4を用いて説明する。
OPAMP70の入力端子In1と出力端子Out1間には、第1の時間位相φSでオンオフ動作するSW70が接続されている。
直列接続されたSWf1fと帰還キャパシタCfix(71)と直列接続されたSWf1bと帰還キャパシタCb2(72)とが並列接続されて回路ユニットZf1を構成する。
この回路ユニット内の各SWは第2の時間位相φHでオンオフ動作し、帰還キャパシタCfix(71)とCb2(72)はそれぞれ第1の時間位相φSでオンオフ動作するSW60,SW61を介して第2の基準電圧Vref2が供給される。
このように構成されている帰還回路の回路ユニットZf1,・・・,Zfmのm個がOPAMP70の入出力端子間に接続されている。
またOPAMP70の他方の入力端子In2と出力端子Out2間も同様な接続構成となっている。
すなわち、OPAMP70の入力端子In2と出力端子Out2間には、第1の時間位相φSでオンオフ動作するSW71が接続されている。
直列接続されたSWf1fAと帰還キャパシタCfix(71A)と直列接続されたSWf1bAと帰還キャパシタCb2(72A)とが並列接続されて回路ユニットZf1Aを構成する。
この回路ユニット内の各SWは第2の時間位相φHでオンオフ動作し、帰還キャパシタCfix(71A)とCb2(72A)はそれぞれ第1の時間位相φSでオンオフ動作するSW60A、SW61Aを介して第3の基準電圧Vref3が供給される。
このように構成されている帰還回路の回路ユニットZf1A,・・・ZfmAのm個がOPAMP70の入出力端子間に接続されている。
ここで、入力キャパシタCfix(51,53,55,51A,53A,55A)と帰還キャパシタCfix(71,73,71A,73A)のキャパシタ値は固定であり、入力キャパシタCb2(52,54,56,52A,54A,56A)と帰還キャパシタCb2(72,74,72A,74A)のキャパシタ値は可変する。
ただしこの可変条件は、可変キャパシタの総和は一定とし、その可変キャパシタの変化値は可変キャパシタの平均値に固定キャパシタを加算した値と比較して十分小さく、たとえば1より十分小さい範囲にする必要がある。
OPAMP70の入力端子In1と出力端子Out1間には、第1の時間位相φSでオンオフ動作するSW70が接続されている。
直列接続されたSWf1fと帰還キャパシタCfix(71)と直列接続されたSWf1bと帰還キャパシタCb2(72)とが並列接続されて回路ユニットZf1を構成する。
この回路ユニット内の各SWは第2の時間位相φHでオンオフ動作し、帰還キャパシタCfix(71)とCb2(72)はそれぞれ第1の時間位相φSでオンオフ動作するSW60,SW61を介して第2の基準電圧Vref2が供給される。
このように構成されている帰還回路の回路ユニットZf1,・・・,Zfmのm個がOPAMP70の入出力端子間に接続されている。
またOPAMP70の他方の入力端子In2と出力端子Out2間も同様な接続構成となっている。
すなわち、OPAMP70の入力端子In2と出力端子Out2間には、第1の時間位相φSでオンオフ動作するSW71が接続されている。
直列接続されたSWf1fAと帰還キャパシタCfix(71A)と直列接続されたSWf1bAと帰還キャパシタCb2(72A)とが並列接続されて回路ユニットZf1Aを構成する。
この回路ユニット内の各SWは第2の時間位相φHでオンオフ動作し、帰還キャパシタCfix(71A)とCb2(72A)はそれぞれ第1の時間位相φSでオンオフ動作するSW60A、SW61Aを介して第3の基準電圧Vref3が供給される。
このように構成されている帰還回路の回路ユニットZf1A,・・・ZfmAのm個がOPAMP70の入出力端子間に接続されている。
ここで、入力キャパシタCfix(51,53,55,51A,53A,55A)と帰還キャパシタCfix(71,73,71A,73A)のキャパシタ値は固定であり、入力キャパシタCb2(52,54,56,52A,54A,56A)と帰還キャパシタCb2(72,74,72A,74A)のキャパシタ値は可変する。
ただしこの可変条件は、可変キャパシタの総和は一定とし、その可変キャパシタの変化値は可変キャパシタの平均値に固定キャパシタを加算した値と比較して十分小さく、たとえば1より十分小さい範囲にする必要がある。
この図4に示したスイッチトキャパシタアンプ回路50の動作は、基本的に図1に示したスイッチトキャパシタアンプ回路10と同じであるので、ここでは詳細な説明は省略する。
スイッチトキャパシタアンプ回路50の伝達関数は、
Voutp−Voutn=(n/m)*e2*ΔCx/(Cfix+Cc/2)
*(Vinp−Vref1)+(Vref3−Vref2)
・・・(11)
と表され、係数はn/mとなっている。それ以外は式(10)と同じである。
このことから、入力回路ユニットZ1〜Zn(Z1A〜ZnA)の個数(n)と、OPAMP70の入出力端子間に接続された帰還回路ユニットZf1〜Zfm(Zf1A〜ZfmA)の個数(m)をそれぞれ任意に選ぶことにより、所望の利得に設定することができる。
たとえば図3に示したように、入力回路が2個で帰還回路が1個で、可変キャパシタの変化値を上述のように設定すると、伝達関の利得が2となり、6dBからスタートするlogリニアの増幅器を構成する。
式(11)において、図1の場合のスイッチトキャパシタアンプ回路10と同様に、第2の基準電位Vref2を、Vref2<出力コモン電位、第3の基準電位Vref3をVref3>出力コモン電位、の両条件を満たすようにオフセット電位を設定する。
すると、OPAMP70の出力Voutp側にマイナス方向のオフセット、Voutn側にプラス方向の電位が付加される。その結果出力端子Out1,Out2の出力は差動信号が出力される。
しかしながら、このままでは出力レンジが小さいので、OPAMP70の利得を1より大として、利得を大きくする必要がある。
具体例として、第2の基準電位Vref2と第3の基準電位Vref3を、Vref3−Vref2=FS(フル・スケール)とし、また利得(Zf(帰還回路)/Zin(入力回路))=2とする。
このように設定すると、OPAMP70の出力レンジを入力信号のFS(フル・スケール)と同等にすることができる。
また図4においては、利得が(n/m)のときは、20log(n/m)dBをスタートとするlogリニアな増幅器を実現することができる。これにより、任意の増幅回路をlogリニア回路の前段または後段に設けたことと同じであり、増幅回路を改めて設ける必要は無い。また、OPAMP1個とキャパシタのみで構成しているので、消費電流は増加させずに利得を増加させることができる。
スイッチトキャパシタアンプ回路50の伝達関数は、
Voutp−Voutn=(n/m)*e2*ΔCx/(Cfix+Cc/2)
*(Vinp−Vref1)+(Vref3−Vref2)
・・・(11)
と表され、係数はn/mとなっている。それ以外は式(10)と同じである。
このことから、入力回路ユニットZ1〜Zn(Z1A〜ZnA)の個数(n)と、OPAMP70の入出力端子間に接続された帰還回路ユニットZf1〜Zfm(Zf1A〜ZfmA)の個数(m)をそれぞれ任意に選ぶことにより、所望の利得に設定することができる。
たとえば図3に示したように、入力回路が2個で帰還回路が1個で、可変キャパシタの変化値を上述のように設定すると、伝達関の利得が2となり、6dBからスタートするlogリニアの増幅器を構成する。
式(11)において、図1の場合のスイッチトキャパシタアンプ回路10と同様に、第2の基準電位Vref2を、Vref2<出力コモン電位、第3の基準電位Vref3をVref3>出力コモン電位、の両条件を満たすようにオフセット電位を設定する。
すると、OPAMP70の出力Voutp側にマイナス方向のオフセット、Voutn側にプラス方向の電位が付加される。その結果出力端子Out1,Out2の出力は差動信号が出力される。
しかしながら、このままでは出力レンジが小さいので、OPAMP70の利得を1より大として、利得を大きくする必要がある。
具体例として、第2の基準電位Vref2と第3の基準電位Vref3を、Vref3−Vref2=FS(フル・スケール)とし、また利得(Zf(帰還回路)/Zin(入力回路))=2とする。
このように設定すると、OPAMP70の出力レンジを入力信号のFS(フル・スケール)と同等にすることができる。
また図4においては、利得が(n/m)のときは、20log(n/m)dBをスタートとするlogリニアな増幅器を実現することができる。これにより、任意の増幅回路をlogリニア回路の前段または後段に設けたことと同じであり、増幅回路を改めて設ける必要は無い。また、OPAMP1個とキャパシタのみで構成しているので、消費電流は増加させずに利得を増加させることができる。
図5に他の実施形態例である、上述したスイッチトキャパシタアンプ回路10,50を備えた固体撮像装置100を示す。
この可変利得アンプ(増幅回路)111は、任意の利得と、その利得から増加する微調整の利得を制御するアンプが必要であり、図1と図4に示したスイッチトキャパシタアンプ回路10,50の1段で構成した。
図5の固体撮像装置100において、たとえばCCDイメージセンサの出力がCDS(相関二重サンプリング;Correlated Double Sampling)回路110の入力端子Tinに接続され、相関二重サンプリング回路110の出力端子は、可変利得アンプ(VGA;Variable Gain Amplifier)111の入力に接続される。この可変利得アンプ111の出力はADC(アナログ/ディジタル変換回路;A/D変換回路)112に接続され、アナログ信号をディジタル信号に変換してディジタルデータを出力する。
ADC112の出力端子は出力端子Toutと減算器113に接続され、この減算器113の他方の入力には基準コード(データ)が供給され、その差データを出力する出力端子が次段の論理回路114に接続される。
論理回路114の出力端子はDAC(ディジタル/アナログ変換回路;D/A変換回路)115に接続され、ここでディジタル信号がアナログ信号に変換される。DAC115の出力端子はバッファ116に接続され、バッファ116の出力はバイパスキャパシタ117とCDS110に接続される。
この例においてはCDS回路110と可変利得アンプ(増幅器)111は別々の回路で示しているが、これ以外にたとえば図5の破線で示したブロックで、CDS回路の一部に可変利得アンプ(スイッチトキャパシタアンプ)回路を構成しても良く、これらのブロック回路構成に限定されるべきものでない。
この可変利得アンプ(増幅回路)111は、任意の利得と、その利得から増加する微調整の利得を制御するアンプが必要であり、図1と図4に示したスイッチトキャパシタアンプ回路10,50の1段で構成した。
図5の固体撮像装置100において、たとえばCCDイメージセンサの出力がCDS(相関二重サンプリング;Correlated Double Sampling)回路110の入力端子Tinに接続され、相関二重サンプリング回路110の出力端子は、可変利得アンプ(VGA;Variable Gain Amplifier)111の入力に接続される。この可変利得アンプ111の出力はADC(アナログ/ディジタル変換回路;A/D変換回路)112に接続され、アナログ信号をディジタル信号に変換してディジタルデータを出力する。
ADC112の出力端子は出力端子Toutと減算器113に接続され、この減算器113の他方の入力には基準コード(データ)が供給され、その差データを出力する出力端子が次段の論理回路114に接続される。
論理回路114の出力端子はDAC(ディジタル/アナログ変換回路;D/A変換回路)115に接続され、ここでディジタル信号がアナログ信号に変換される。DAC115の出力端子はバッファ116に接続され、バッファ116の出力はバイパスキャパシタ117とCDS110に接続される。
この例においてはCDS回路110と可変利得アンプ(増幅器)111は別々の回路で示しているが、これ以外にたとえば図5の破線で示したブロックで、CDS回路の一部に可変利得アンプ(スイッチトキャパシタアンプ)回路を構成しても良く、これらのブロック回路構成に限定されるべきものでない。
CDS110に利得調整機能を持たない例においては、スイッチトキャパシタアンプ回路を用いたVGA111には従来2段構成のアンプ、たとえば前段に粗調整のアンプ(粗調整VGA)を備え、後段には微調整用アンプ(微調整VGA)を備えていた。
しかしながら、図5に示す相関二重サンプリング回路110は粗利得調整機能を有しているので、後段には本実施形態例で示したスイッチトキャパシタアンプ回路10,50を備えるだけでよい。またスイッチトキャパシタアンプ回路10,50伝達関数の利得を決める係数はCDS110で黒レベルの粗利得調整しやすい値に予め設定すると良い。
そして、利得の微調整は入力回路を構成する可変キャパシタ(Cb1)と帰還回路を構成する可変キャパシタ(Cb2)の和を一定とした条件で、Cb1とCb2を微調整して利得を可変することで実現できる。
また、たとえば第2と第3の基準電位を供給することにより、スイッチトキャパシタアンプ回路の出力レンジを入力信号の振幅と同等にすることができる。
しかしながら、図5に示す相関二重サンプリング回路110は粗利得調整機能を有しているので、後段には本実施形態例で示したスイッチトキャパシタアンプ回路10,50を備えるだけでよい。またスイッチトキャパシタアンプ回路10,50伝達関数の利得を決める係数はCDS110で黒レベルの粗利得調整しやすい値に予め設定すると良い。
そして、利得の微調整は入力回路を構成する可変キャパシタ(Cb1)と帰還回路を構成する可変キャパシタ(Cb2)の和を一定とした条件で、Cb1とCb2を微調整して利得を可変することで実現できる。
また、たとえば第2と第3の基準電位を供給することにより、スイッチトキャパシタアンプ回路の出力レンジを入力信号の振幅と同等にすることができる。
更にその後段のA/D変換回路112により、アナログ信号(値)がディジタル値に変換され、このA/D変換回路112の出力がイメージセンサ信号処理回路の出力となる。
A/D変換回路112からの出力は、また、減算器113、論理回路114、DA変換回路(DAC)115、バッファ116、バイパスキャパシタ117などの幾つかの回路要素を経て相関二重サンプリング回路に帰還される。
この帰還系により、イメージセンサだけでなく、相関二重サンプリング回路110、可変増幅回路111およびA/D変換回路112のアナログ回路のオフセットがキャンセルされ、基準となる黒のレベルが、設定されたペデスタルコードの値に収束する。
論理回路114では、現時点での基準黒レベルの誤差から、その誤差の補正量を生成する。その補正量はD/A変換回路115により、アナログ量に変換され、バッファ116を介し、参照レベル(Vref)として、相関二重サンプリング回路に帰還され、黒レベルが補正される。
このように、固体撮像装置に上述したスイッチトキャパシタアンプ回路を用いることにより、利得を可変する場合でも、改めてこのスイッチトキャパシタアンプ回路の前段または後段にアンプを備える必要が無いため、回路面積を削減し、また消費電流を低減することができる。
A/D変換回路112からの出力は、また、減算器113、論理回路114、DA変換回路(DAC)115、バッファ116、バイパスキャパシタ117などの幾つかの回路要素を経て相関二重サンプリング回路に帰還される。
この帰還系により、イメージセンサだけでなく、相関二重サンプリング回路110、可変増幅回路111およびA/D変換回路112のアナログ回路のオフセットがキャンセルされ、基準となる黒のレベルが、設定されたペデスタルコードの値に収束する。
論理回路114では、現時点での基準黒レベルの誤差から、その誤差の補正量を生成する。その補正量はD/A変換回路115により、アナログ量に変換され、バッファ116を介し、参照レベル(Vref)として、相関二重サンプリング回路に帰還され、黒レベルが補正される。
このように、固体撮像装置に上述したスイッチトキャパシタアンプ回路を用いることにより、利得を可変する場合でも、改めてこのスイッチトキャパシタアンプ回路の前段または後段にアンプを備える必要が無いため、回路面積を削減し、また消費電流を低減することができる。
10,50,200…スイッチトキャパシタアンプ(回路)、11,70,201,202,251,252…オペアンプ(OPAMP)、21〜24,21A〜24A,31,31A,32,32A,51〜56,51A〜56A,71〜74,71A〜74A,210,211,215,220,222,223,253,254,255,256,257,258,Cx,Ca…キャパシタ、100…固体撮像装置、110…CDS(相関二重サンプリング回路)、111…可変利得アンプ(増幅器)、112…ADC(アナログディジタル変換回路)、114…論理回路、115…DAC(ディジタルアナログ変換回路)、116…バッファ回路、216,224,258,259…抵抗、SW1〜SW9,SW1A〜SW9A,SW1B〜SW4B,SW51f〜SW5nf,SW51b〜SW5nf,SW51Af〜SW5nAf,SW51Ab〜SW5nAf,SWZ1〜SWZ(n−1),SWZ1A〜SWZ(n−1)A,SWf1f〜SWfmf,SWf1b〜SWfmb,SWf1fA〜SWfmfA,SWf1bA〜SWfmbA,SW60〜SW6m,SW60A〜SW6mA,SW202〜SW207,SW250〜SW259…スイッチ。
Claims (13)
- アンプと、
第1の時間位相に、入力信号が供給される入力端子と前記アンプの入力端子間に接続される第1の固定キャパシタと第1の可変キャパシタを有するn(nは1以上の整数)個の入力回路と、
第2の時間位相に、前記アンプの出力端子に接続される、第2の固定キャパシタと第2の可変キャパシタを有するm(mは1以上の整数)個の帰還回路と
を有し、
前記第1と第2の可変キャパシタを可変して入出力特性がログリニアの特性を有する
スイッチトキャパシタアンプ回路。 - 前記の第1と第2の可変キャパシタの総和は一定である
請求項1記載のスイッチトキャパシタアンプ回路。 - 前記第1または第2の可変キャパシタの可変値は、該可変キャパシタと前記第1または第2の固定キャパシタ値と前記第1と第2の可変キャパシタの総和の平均値と加算した値に比べて小さい
請求項2記載のスイッチトキャパシタアンプ回路。 - 前記スイッチトキャパシタアンプ回路は、前記入力回路がn個と帰還回路がm個により利得が設定される
請求項1記載のスイッチトキャパシタアンプ回路。 - 前記帰還回路の第2の固定キャパシタと第2の可変キャパシタは前記第1の時間位相に第1の基準電位が供給される
請求項1記載のスイッチトキャパシタアンプ回路。 - 前記アンプは第1と第2の入出力端子を有し、前記入力回路が前記アンプの第1と第2の入力端子に、前記帰還回路が前記アンプの第1と第2の入出力端子間にそれぞれ接続され、前記アンプの第2の入力端子に接続される前記入力回路は前記第2の時間位相に第2の基準電位が供給される
請求項1記載のスイッチトキャパシタアンプ回路。 - アンプと、
信号が供給される入力端子と前記アンプの入力端子間に、第1のスイッチに直列接続された第1の固定キャパシタと、第2のスイッチに直列接続された第1の可変キャパシタとを有し、前記第1と第2のスイッチは第1の時間位相に接続されるようにされたn(nは1以上の整数)個の並列接続された入力回路と、
前記第1と第2のスイッチの出力が第2の時間位相に接続される第3のスイッチと、
前記アンプの入出力端子間に接続され、前記第1の時間位相に接続される第4のスイッチと、
前記アンプの入出力端子間に、第5のスイッチに直列接続された第2の固定キャパシタと、第6のスイッチに直列接続された第2の可変キャパシタとを有し、前記第5と第6のスイッチは前記第2の時間位相に接続される、m(mは1以上の整数)個の並列接続された帰還回路と
を有する
スイッチトキャパシタアンプ回路。 - 前記第1と第2の可変キャパシタの総和は一定で、前記第1または第2の可変キャパシタの可変値は、該可変キャパシタと前記第1または第2の固定キャパシタと前記第1と第2の可変キャパシタの総和の平均値と加算した値に比べて小さい
請求項7記載のスイッチトキャパシタアンプ回路。 - 前記アンプは第1と第2の入出力端子を有し、前記入力回路が前記アンプの第1と第2の入力端子に、前記帰還回路が前記アンプの第1と第2の入出力端子間にそれぞれ接続された
請求項7記載のスイッチトキャパシタアンプ回路。 - 前記アンプの第2の入力端子に接続された前記入力回路は前記第1の時間位相に基準電位が供給される
請求項7記載のスイッチトキャパシタアンプ回路。 - 固体撮像素子から出力された入力信号が供給され、該入力信号を相関二重サンプリング回路に供給し、該入力信号のオフセットをキャンセルした出力信号をスイッチトキャパシタアンプ回路に供給し、利得制御された出力をAD変換器でディジタル信号に変換し、該ディジタル信号と基準値を用いて演算し、帰還して前記入力信号の黒レベルの誤差を補正する固体撮像装置であって、
前記スイッチトキャパシタアンプ回路は、
アンプと、
入力信号が供給される入力端子と前記アンプの入力端子間に第1の時間位相に接続される第1の固定キャパシタと第1の可変キャパシタを有するn(nは1以上の整数)個の並列接続された入力回路と、
第2の時間位相に前記アンプの出力端子に接続される、第2の固定キャパシタと第2の可変キャパシタを有するm(mは1以上の整数)個の並列接続された帰還回路と
を有し、
前記第1と第2の可変キャパシタを可変して入出力特性がログリニアの特性を有する
固体撮像装置。 - 前記第1と第2の可変キャパシタの総和は一定で、前記第1または第2の可変キャパシタの可変値は、該可変キャパシタと前記第1または第2の固定キャパシタと前記第1と第2の可変キャパシタの総和の平均値と加算した値に比べて小さい
請求項11記載の固体撮像装置。 - 前記アンプは第1と第2の入出力端子を有し、前記入力回路が前記アンプの第1と第2の入力端子に、前記帰還回路が前記アンプの第1と第2の入出力端子間にそれぞれ接続され、前記第2の入力端子に接続される前記入力回路は前記第2の時間位相に基準電位が供給される
請求項11記載の固体撮像装置。
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JP2005118458A JP2006303604A (ja) | 2005-04-15 | 2005-04-15 | スイッチトキャパシタアンプ回路およびこれを用いた固体撮像装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100974882B1 (ko) | 2007-10-02 | 2010-08-11 | 한국전자통신연구원 | 이중 CDS/PxGA 회로 |
WO2016147238A1 (ja) * | 2015-03-19 | 2016-09-22 | パナソニックIpマネジメント株式会社 | Ad変換器、イメージセンサ、および撮像装置 |
JP2017188817A (ja) * | 2016-04-07 | 2017-10-12 | 株式会社リコー | 信号処理装置、光電変換素子、画像読取装置、画像形成装置及び信号処理方法 |
US11539902B2 (en) | 2020-03-06 | 2022-12-27 | Samsung Electronics Co., Ltd. | Correlated double sampling circuit and image sensor including the same |
-
2005
- 2005-04-15 JP JP2005118458A patent/JP2006303604A/ja active Pending
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