JP2008205877A - パイプラインａｄ変換回路およびそれを用いたイメージセンサ用アナログフロントエンド - Google Patents

Abstract

【課題】アンプシェア動作時の低消費電力化を図る。
【解決手段】１つの演算増幅器４７を２つのステージで時分割シェアするペアステージにおいて、演算増幅器４７を構成するユニット増幅器４８の数を、高い精度を必要とするステージが必要とするユニット増幅器４８の数「６４」に設定しておく。各ユニット増幅器４８に設けられたスタンバイスイッチ４９を構成する２つのトランジスタのゲートに入力される制御回路５０からのスタンバイ信号standbyによって、有効に動作するユニット増幅器４８の数を制御可能になっている。そして、高い精度を必要としない方のステージが演算増幅器４７を使用するフェーズでは、上記スタンバイ信号standbyによって必要最小限のユニット増幅器４８のみを有効にして過剰消費電流を削減する。こうして、アンプシェア動作時の低消費電力化を図る。
【選択図】図３

Description

この発明は、アナログ入力値をデジタル値に変換して出力するパイプラインＡＤ変換回路に関する。

アナログ入力値をデジタル値に変換して出力するＡＤ変換回路のうち、百Ｍサンプル程度までの速度においては、パイプラインＡＤ変換回路がよく用いられる。このパイプラインＡＤ変換回路の動作原理の詳細は、「“A 10b,20Msample/s,35mW Pipeline A/D Converter”,IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.30，NO.3，MARCH 1995」(非特許文献１)に記載されている。以下、上記パイプラインＡＤ変換回路の動作原理について、図を用いて簡単に説明する。

図９に、パイプラインＡＤ変換回路の概略構成を示す。図９において、アナログ入力信号Ａinをサンプル・ホールドするサンプル・ホールド回路１の後段に、直列に接続された複数段のゲインステージ(第１ゲインステージ〜第Ｎゲインステージ：図９ではＮ＝１０)を有するパイプラインＡＤ変換器２を配置している。

１段目の第１ゲインステージ(以下、単にステージと言う場合もある)３は、サンプル・ホールド回路１によってサンプル・ホールドされたアナログ信号Ｖ０が入力されて、ＡＤ変換したデジタル値Ｄ１とアナログ残差信号Ｖ１とを出力する。また、ｋ(ｋ＝２〜Ｎ)段目の第ｋステージは、前段の第(ｋ−１)ステージからのアナログ残差信号Ｖ(ｋ−１)が入力されて、ＡＤ変換したデジタル値Ｄｋとアナログ残差信号Ｖｋとを出力する。

上記第１ステージ３からのデジタル値Ｄ１がＡＤ変換結果のＭＳＢ(Most Significant Bit)となり、アナログ入力信号Ｖ０とデジタル出力値Ｄ１に依存した参照電圧との差を２倍(ゲイン倍)することによって、第２ステージ４でのデジタル出力値Ｄ２はＭＳＢであるデジタル出力値Ｄ１の１/２の重みを持つことになる。以降、最終段の第Ｎステージ７までアナログ入力信号とデジタル出力値に依存した参照電圧との差を２倍したアナログ信号を伝播していき、各段のステージでデジタル値Ｄｋを出力する。要求精度(ビット数)Ｎに応じて、必要な段数Ｎのステージを図９に示すように直列(パイプライン型)に接続する。

各段のステージから得られるデジタル出力値Ｄｋは、デジタル補正回路(エラー訂正・ゲイン補正回路)８によって位相調整した後に統合されて、パイプラインＡＤ変換器２の最終的なデジタル出力値ＤcＮが出力される。このアーキテクチャは、パイプライン処理であるから各段のステージを変換速度に等しい速度で動作させれば良く、変換速度と精度および消費電流とのバランスが優れている。そのため、百Ｍサンプル程度までの１０ビット〜１２ビット程度のＡＤ変換回路として最も良く用いられている。

上記第１ステージ３〜上記第１０ステージ７の内部構造は同様である。以下、第１ステージ３を例に上記各ステージの内部構造を説明する。第１ステージ３は、アナログ入力信号Ｖ０をデジタル変換するサブＡＤコンバータ９と、得られたデジタル信号をアナログ信号Ｖrefに変換するＤＡコンバータ１０と、アナログ入力値Ｖ０からＤＡコンバータ１０の出力値を減算する減算部１１と、その減算結果をゲイン倍(理想的には２倍)して次ステージに出力する増幅部１２と、を備えている。

上記第１ステージ３および第２ステージ４における演算増幅器を中心としたより具体的な内部構造は、図１０に示すように、第１ステージ１３と第２ステージ１４とを逆相のクロックで動作させるスイッチトキャパシタ回路として実装されることが多い。尚、図１０では省略しているが、通常、これらの回路を動作させるためには、バイアス電圧,参照電圧および各種制御クロックが必要である。このスイッチトキャパシタ回路は、サンプルフェーズ(フェーズ１とフェーズ２とのうちの何れか一方)と増幅(出力)フェーズ(フェーズ１とフェーズ２とのうち他方)とでスイッチswf1,sws1,swf2,sws2を切り換えることによって、式(１)の結果を得る。

上記式(１)において、「Ｃ_f」および「Ｃ_s」はサンプル容量、「Ａ」は演算増幅器１５,１６のＤＣゲイン、「ｆ」は帰還係数である。また、図９において、「Ｄ」はサブＡＤコンバータ９の結果によって−１,０,＋１のうちの何れかの値を取る。また、図１０において、「Ｖref」は演算増幅器１５,１６の参照電圧であり、アナログ回路では−Ｖｒ〜＋Ｖｒが処理可能な範囲となる。尚、上記式(１)は、理想的には、Ｃ_f＝Ｃ_s、Ａ＝∞、ｆ＝０.５であれば、式(２)
Ｖ_O＝２(Ｖ_i−０.５Ｖref) …(２)
となる。

一方において、低消費電力化を図った上記パイプラインＡＤ変換回路として、特開２０００‐０１３２３２号公報(特許文献１)に開示されたパイプラインＡ/Ｄコンバータおよび特開２００５‐２８６９１０号公報(特許文献２)に開示された多入力Ａ/Ｄ変換装置がある。これらのパイプラインＡＤ変換回路には、２チャネルの演算増幅器を位相を逆に制御して、上記演算増幅器を２チャネル間でシェアするダブルサンプリングと呼ばれる縦型のアンプシェアが開示されている。この構成においては、一般にチャネル間のミスマッチを補償する回路が必要になる。

また、「“A 250-mW,8-b,52-MSamples/s Parallel-Pipelined A/D Converter with Reduced Number of Amplifiers”,IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.32，NO.3，MARCH 1997」(非特許文献２）等には、隣り合う２つの奇数ステージと偶数ステージとで（例えば、図１０における第１ステージ３と第２ステージ４とで)１つの演算増幅器を時分割シェアする横型のアンプシェアといわれる構成が記載されている。この横型のアンプシェアの構成について簡単に説明する。

図１１は、上記横型のアンプシェアにおける回路構成を示す。図１１において、［フェーズ１］では、第１ステージ２１によってアナログ入力信号Ｖiをサンプリングし、第２ステージ２２によって演算増幅器２３を使用して前フェーズでサンプリングした値を演算し増幅して出力する。さらに、［フェーズ２］では、第１ステージ２１によって、演算増幅器２３を使用して、上記フェーズ１でサンプリングした値からサブＡ/Ｄコンバータに依存した電圧値Ｖrefを減算し、その減算値を増幅して出力する。そして、第２ステージ２２によって、第１ステージ２１からの出力値をサンプリングする。尚、図１１においては、サンプリングしているステージ側では演算増幅器を使用しないので、演算増幅器を破線で示している。以下の各実施の形態の場合においても同様に表すことにする。

このように、上記両フェーズの何れにおいても入力信号をサンプリングするステージでは、サンプリングする際には共通入力電圧との電圧差を容量にサンプリングするのみであり、演算増幅器２３は使用しない。そして、前フェーズでサンプリングした値を演算し増幅して出力するステージで、増幅する際に演算増幅器２３を使用するのである。尚、演算増幅器２３のパラメータとしては、精度が必要な前段に位置する第１ステージ２１のパラメータ(本例ではユニット数ｕ＝６４)を使用する。

図１２は、上記パイプラインＡＤ変換のタイミングチャートを示す。但し、図１２(a)は、図１０に示すアンプシェア無しの回路構成における制御クロックと出力電圧を示す。また、図１２(b)は、図１１に示すアンプシェアの回路構成における出力電圧を示す。

図１２(a)において、上記第１ステージ１３は、フェーズ１において、入力電圧をサンプリングし、フェーズ２において、上記フェーズ１でサンプリングした入力値を増幅して出力する。これに対し、第２ステージ１４は、フェーズ２において、前段である第１ステージ１３からの出力電圧をサンプリングし、次のフェーズ１において、上記フェーズ２でサンプリングした入力値を増幅して出力する。

上記第１ステージ１３および第２ステージ１４の何れも、サンプリング時における出力ノードは、通常、共通出力電圧(「Ｖdd/２」がよく用いられる)にリセットされる。第３ステージ以降の場合においても、奇数ステージは第１ステージ３と同様に動作する一方、偶数ステージは第２ステージ４と同様に動作する。

図１２(b)においては、上記アンプシェア回路の出力が、各フェーズ毎に第１ステージ２１の出力と第２ステージ２２の出力とに切り換えられるため、図１２(a)に示すアンプシェア無しの回路の場合とは異なってリセット電圧の出力は無い。但し、アンプシェア回路の動作においては、各フェーズ毎における第１ステージ２１の出力と第２ステージ２２の出力との切り換えによって、前回の演算結果が誤差として残ってしまう。そのために、２フェーズ毎に入出力を短絡すること等によって、上記誤差をリセットするようにしている。

図１３は、図９に示すパイプラインＡＤ変換回路における第１ステージ３〜第１０ステージ７毎に要求精度から求めた必要な素子容量とその素子容量を駆動するために必要なアンプの消費電流との組み合わせの一例を表にしたものである。ここで、図１３(a)は、図１０に示す非アンプシェア型のパイプラインＡＤ変換回路における素子容量および消費電流である。また、図１３(b)は、図１１に示すアンプシェア型パイプラインＡＤ変換回路における消費電流である。但し、ｘ,ｙは任意の値である。電流値は素子容量を構成するユニット数と読み換えても良い。

前段のステージである程、パイプラインＡＤ変換回路の精度に対して支配的であり、高精度が要求される。そのために、前段のステージである程、上記素子容量もアンプの消費電流も大きく設計する必要がある。アンプシェア型パイプラインＡＤ変換回路の場合における消費電流は、本来個々のステージ３〜７に必要な演算増幅器を２つのステージで共用するため、図１３(b)に示すごとく、図１３(a)に示す非アンプシェア型のパイプラインＡＤ変換回路の場合のように個々のステージ３〜７に演算増幅器を設けている場合に比較して、消費電流をかなり削減できることが分かる。

また「“A 30mW,12b,21MSamples/s Pipelined CMOS”,in 2002 Dig.Tech.Papers，Feb. 2002」(非特許文献３)および特開２００６‐０５４６０８号公報(特許文献３)には、アンプシェア型パイプラインＡＤ変換回路の改良構成が開示されている。

しかしながら、上記従来のアンプシェア型パイプラインＡＤ変換回路においては、上述したように、演算増幅器のパラメータとして、精度に対してより影響を及ぼす前段のステージのパラメータを使用している(つまり、前段のステージにおける演算増幅器を後段のステージとシェアする)ので、上記後段のステージで消費電流が過剰であり、消費電流の更なる削減を阻害しているという問題がある。
特開２０００‐０１３２３２号公報 特開２００５‐２８６９１０号公報 特開２００６‐０５４６０８号公報 "A 10b,20Msample/s,35mW Pipeline A/D Converter",IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.30，NO.3，MARCH 1995 "A 250-mW,8-b,52-MSamples/s Parallel-Pipelined A/D Converter with Reduced Number of Amplifiers",IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.32，NO.3，MARCH 1997 "A 30mW,12b,21MSamples/s Pipelined CMOS",in 2002 Dig.Tech.Papers，Feb. 2002

そこで、この発明の課題は、アンプシェア動作時の低消費電力化を図ることができるパイプラインＡＤ変換回路を提供することにある。

上記課題を解決するため、この発明のパイプラインＡＤ変換回路は、
アナログ入力信号をサンプリングしてデジタル化し、得られたデジタル値を出力する一方、上記デジタル値に応じた参照電圧を上記アナログ入力信号から減じてゲイン倍に増幅し、得られたアナログ残差信号を後段の入力信号として出力すると共に、直列に接続された複数のゲインステージと、
上記直列に接続された複数のゲインステージにおける奇数番目のゲインステージと偶数番目のゲインステージとの動作が、互いの位相が反転されている２つの制御クロックによって制御されて、上記各ゲインステージから順次出力される上記デジタル値に対して遅延量の調整を行って、上記直列に接続された複数のゲインステージの全体からの最終的なデジタル値として出力するデジタル補正回路と、
互いに隣接する２つの上記ゲインステージ毎に設けられて、上記制御クロックにおける各フェーズ毎に、上記２つのゲインステージのうちの前段に位置するゲインステージと後段に位置するゲインステージとによって時分割シェアされる演算増幅器と、
上記演算増幅器の消費電流量を上記各フェーズ毎に制御する消費電流制御部と
を備えたことを特徴としている。

通常、アンプシェア動作を行うパイプラインＡＤ変換回路においては、直列に接続された複数のゲインステージにおける互いに隣接する２つのゲインステージにおける増幅時には、高い精度を要求される前段に位置するゲインステージの方が、後段に位置するゲインステージよりも多くの消費電流を必要とする。そのため、上記前段のゲインステージが増幅時に使用する演算増幅器を上記後段のゲインステージでも使用する構成では、上記後段のゲインステージが増幅を行う場合には過剰消費電流が発生することになる。

上記構成によれば、直列に接続された複数のゲインステージにおける互いに隣接する２つのゲインステージによって、１つの演算増幅器を時分割シェアするアンプシェア動作時に、消費電流制御部によって、上記演算増幅器による消費電流量を、奇数番目のゲインステージと偶数番目のゲインステージとの動作を制御する制御クロックにおける各フェーズ毎に、制御することができる。したがって、上記消費電流制御部によって、上記２つのゲインステージのうちの後段のゲインステージが上記演算増幅器を使用して増幅を行う場合の上記演算増幅器の消費電流量を、前段のゲインステージが上記演算増幅器を使用して増幅を行う場合よりも少ない必要最小限の電流量に設定することが可能になる。

すなわち、この発明によれば、各ゲインステージを最適な消費電流で動作させることが可能になり、より低消費電力化を図ることができるのである。

また、１実施の形態のパイプラインＡＤ変換回路では、
互いに隣接して上記演算増幅器を時分割シェアする上記２つのゲインステージは、互いの出力ノードが電気的に接続されている。

この実施の形態によれば、互いに隣接して上記演算増幅器を時分割シェアする上記前段のゲインステージと上記後段のゲインステージとの出力ノードが、互いに電気的に接続されているので、上記後段のゲインステージにおける入力ノードと出力ノードとが常時電気的に接続されていることになる。したがって、上記後段のゲインステージの入力ノードと出力ノードとを２フェーズ毎に短絡してリセットするためのスイッチが不必要になる。その結果、上記後段のゲインステージにおける演算増幅時のスイッチ抵抗を小さくして、リセット動作を早めることができる。

また、１実施の形態のパイプラインＡＤ変換回路では、
上記消費電流制御部は、互いに隣接して上記演算増幅器を時分割シェアする上記２つのゲインステージのうちの上記後段のゲインステージが上記演算増幅器を使用するフェーズにおける上記消費電流量を、上記前段のゲインステージが上記演算増幅器を使用するフェーズにおける上記消費電流量よりも小さくするように制御する。

この実施の形態によれば、上記消費電流制御部によって、上記演算増幅器を時分割シェアする上記２つのゲインステージのうちの上記後段のゲインステージが上記演算増幅器を使用して増幅を行う場合の消費電流量が、上記前段のゲインステージが上記演算増幅器を使用して増幅を行う場合の消費電流量よりも少なく設定される。したがって、上記後段のゲインステージが増幅を行う場合の消費電流量を必要最小限に設定することによって、各ゲインステージを最適な消費電流で動作させることができる。

また、１実施の形態のパイプラインＡＤ変換回路では、
互いに隣接して上記演算増幅器を時分割シェアする上記２つのゲインステージは、上記制御クロックにおける第１フェーズには、上記前段のゲインステージが上記アナログ入力信号をサンプリングする一方、上記後段のゲインステージが上記演算増幅器を使用して増幅し、上記制御クロックにおける第２フェーズには、上記前段のゲインステージが上記演算増幅器を使用して増幅する一方、上記後段のゲインステージが上記アナログ入力信号をサンプリングするように動作が制御されており、
上記消費電流制御部は、上記第１フェーズにおける上記消費電流量が、上記第２フェーズにおける上記消費電流量よりも小さくなるように制御する。

この実施の形態によれば、上記消費電流制御部によって、上記演算増幅器を時分割シェアする上記２つのゲインステージのうちの上記後段のゲインステージが上記演算増幅器を使用して増幅を行う場合の消費電流量が、上記前段のゲインステージが上記演算増幅器を使用して増幅を行う場合の消費電流量よりも小さく設定される。したがって、上記後段のゲインステージが増幅を行う場合の消費電流量を必要最小限に設定することによって、各ゲインステージを最適な消費電流で動作させることができる。

また、１実施の形態のパイプラインＡＤ変換回路では、
上記演算増幅器は、外部からの制御信号によって動作の有効無効を設定する有効無効設定部を備えた複数個のユニット増幅器を、並列に接続して構成されており、
上記消費電流制御部は、上記制御クロックにおける各フェーズ毎に、上記演算増幅器の各ユニット増幅器における有効無効設定部に上記制御信号を出力して、上記演算増幅器における動作が有効な上記ユニット増幅器の数を、当該フェーズで必要とする最小現の数に設定することによって、上記演算増幅器の消費電流量を制御するようになっている。

この実施の形態によれば、上記演算増幅器を複数個のユニット増幅器を並列に接続して構成すると共に、上記消費電流制御部は、上記各ユニット増幅器の有効無効設定部に制御信号を出力して、有効に動作する上記ユニット増幅器の数を設定するようになっているので、簡単な構成によって、上記演算増幅器の消費電流量を制御することができる。

また、この発明のイメージセンサ用アナログフロントエンドは、
この発明のパイプラインＡＤ変換回路を備えたことを特徴としている。

上記構成によれば、アンプシェア動作時の低消費電力化を図ることができる上記パイプラインＡＤ変換回路を用いているので、より電力消費量の低いイメージセンサ用アナログフロントエンドを提供することができる。

以上より明らかなように、この発明のパイプラインＡＤ変換回路は、直列に接続された複数のゲインステージにおける互いに隣接する２つのゲインステージによって、１つの演算増幅器を時分割シェアするアンプシェア動作時に、消費電流制御部によって、上記演算増幅器の消費電流量を、奇数番目と偶数番目とのゲインステージの動作を制御する制御クロックにおける各フェーズ毎に制御するので、上記２つのゲインステージのうちの後段に位置するゲインステージが上記演算増幅器を使用して増幅を行う場合の上記演算増幅器の消費電流量を、前段に位置するゲインステージが上記演算増幅器を使用して増幅を行う場合よりも少ない必要最小限の電流量に設定することができる。

したがって、各ゲインステージを最適な消費電流で動作させることが可能になり、より低消費電力化を図ることができる。

また、この発明のイメージセンサ用アナログフロントエンドは、アンプシェア動作時の低消費電力化を図ることができる上記パイプラインＡＤ変換回路を用いているので、より電力消費量の低いイメージセンサ用アナログフロントエンドを提供することができる。

以下、この発明を図示の実施の形態により詳細に説明する。

・第１実施の形態
図１は、本実施の形態のパイプラインＡＤ変換回路における概略構成を示す。尚、本パイプラインＡＤ変換回路は、一例として１０ビット用のＡＤ変換回路を例示している。また、図２は、１つの演算増幅器を共用している第１ステージ３７と第２ステージ３８との各フェーズ毎の上記演算増幅器を中心とした回路動作を示す。

図１において、アナログ入力信号Ａinをサンプル・ホールドするサンプル・ホールド回路３１の後段に、第１ステージ３７と第２ステージ３８とで１つの演算増幅器を時分割シェアする第１ペアステージ３２、第３ステージ３９と第４ステージ４０とで１つの演算増幅器を時分割シェアする第２ペアステージ３３、第５ステージ４１と第６ステージ４２とで１つの演算増幅器を時分割シェアする第３ペアステージ３４、第７ステージ４３と第８ステージ４４とで１つの演算増幅器を時分割シェアする第４ペアステージ３５、第９ステージ４５と第１０ステージ４６とで１つの演算増幅器を時分割シェアする第５ペアステージ３６が、この順序で連結されている。

上記構成を有するパイプラインＡＤ変換回路は、第１ペアステージ３２が最も精度を必要とする。そのため、本実施の形態においては、第１ペアステージ３２における演算増幅器を構成するユニット増幅器のユニット数を第２ペアステージ３３における演算増幅器を構成するユニット増幅器のユニット数よりも大きくしており、その結果上記演算増幅器を駆動するための消費電流も多くなっている。すなわち、精度を必要とする前段ほど、消費する電流が多くなっている。

図２は、上記第１ペアステージ３２における演算増幅器を中心とした回路動作を示す。図２において、［フェーズ１］では、第１ステージ３７によってアナログ入力信号Ｖiをサンプリングし、第２ステージ３８によって第１演算増幅器４７を有効ユニット数３２で使用して前フェーズでサンプリングした値を増幅して出力する。また、［フェーズ２］では、第１ステージ３７によって、第２ステージ３８の場合よりも多い有効ユニット数６４で第１演算増幅器４７を使用して、上記フェーズ１でサンプリングしたアナログ値からサブＡ/Ｄコンバータ(図示せず：図９参照)の出力値に依存した電圧値Ｖrefを減じ、そのアナログ値を増幅して出力する。そして、第２ステージ３８によって、第１ステージ３７からの出力値をサンプリングする。

尚、図２において、スイッチswf1,swf2は、容量Ｃf1,Ｃf2の入力端子を入力ノード側と出力ノード側とに切り換え接続するスイッチである。このスイッチswf1,swf2は、２フェーズ毎に入力ノードと出力ノードとを短絡して、誤差として残っている前回の演算結果をリセットするためのスイッチでもある。また、スイッチSws1,Sws2は、容量Ｃs1,Ｃs2の入力端子を入力ノード側と電圧信号Ｖref側とに切り換え接続するスイッチである。

以上のごとく、本実施の形態においては、上記第２ステージ３８が第１演算増幅器４７を使用する際の有効ユニット数を、第１ステージ３７が第１演算増幅器４７を使用する際の有効ユニット数よりも少なくしている。したがって、本実施の形態によれば、第２ステージが演算増幅器を使用する際の有効ユニット数が、常時、第１ステージが同じ演算増幅器を使用する際の有効ユニット数と同じである(つまり、各フェーズ毎、各ステージ毎における演算増幅器の有効ユニット数(駆動電流値)が固定されている)従来のアンプシェアの回路構成に比べて、［フェーズ１］における消費電流を最大で３２ユニット分の電流だけ削減することが可能になるのである。

ところで、上記第１演算増幅器４７の有効ユニット数(言い換えれば、消費電流値)の制御は、以下のようにして行う。上記第１演算増幅器４７は、図３の［フェーズ２］に示すようなユニット増幅器４８を６４個並列に接続して構成されている。そして、個々のユニット増幅器４８には動作の有効無効を設定するためのトランジスタが設けられており、このトランジスタのゲートへの制御信号(スタンバイ信号standby)を電源電圧ＶＤＤおよび接地電位に切り換え制御することによって、有効に動作するユニット増幅器４８の数(つまり、上記有効ユニット数)を制御するのである。

図３においては、テレスコーピックカスコード型演算増幅器で成るユニット増幅器４８の電流パスにおける電源に最も近いノード間に互いのゲート端子が接続された２つのトランジスタで成るスタンバイスイッチ４９を設け、スタンバイスイッチ４９を構成する２つのトランジスタのゲートに入力される制御回路５０からのスタンバイ信号standbyによって、６４個のユニット増幅器４８の有効無効を設定するのである。すなわち、［フェーズ１］においては、第１演算増幅器４７は第２ステージ３８によって使用される。そこで、第１演算増幅器４７を構成する６４個のユニット増幅器４８のうち３２個のユニット増幅器４８を無効にして、有効ユニット数を「３２」に設定する。これに対して、［フェーズ２］においては、第１演算増幅器４７は第１ステージ３７によって使用される。そこで、第１演算増幅器４７を構成する６４個のユニット増幅器４８の総てを有効にして、有効ユニット数を「６４」に設定するのである。その結果、［フェーズ１］における第１演算増幅器４７の素子容量は［フェーズ２］における素子容量の１/２となり、［フェーズ１］における消費電流を［フェーズ２］の１/２に削減することができるのである。

すなわち、図３においては、上記有効無効設定部をスタンバイスイッチ４９で構成し、上記消費電流制御部を、制御回路５０で構成するのである。

図４においては、テレスコーピックカスコード型演算増幅器で成るユニット増幅器５１のバイアス電圧を制御する制御回路５２を設け、制御回路５２のスイッチ５３,５４によって上記バイアス電圧の制御信号(スタンバイ信号standby)を電源電圧ＶＤＤと接地電位とに切り換えることによって、有効に動作するユニット増幅器５１の数(つまり、上記有効ユニット数)を制御するのである。その場合、［フェーズ１］においては、第１演算増幅器４７は第２ステージ３８によって使用されるので３２個のユニット増幅器５１を無効にして、有効ユニット数を「３２」に設定する。これに対して、［フェーズ２］においては、第１演算増幅器４７は第１ステージ３７によって使用されるので６４個のユニット増幅器５１の総てを有効にして、有効ユニット数を「６４」に設定する。

すなわち、図４においては、上記有効無効設定部および上記消費電流制御部を制御回路５２で構成するのである。

尚、図３および図４に例示したスタンバイスイッチ４９および制御回路５０,５２に関わらず、スタンバイ信号standby(上記スタンバイの他に、イネーブル,パワーオン,パワーダウン,アイドル等の呼び方をすることもある)によってバイアス電圧を制御する構成を備えたユニット増幅器であれば、シングルエンドやフル差動といった増幅器のタイプや、２段アンプやフォールデッドカスコード型といった演算増幅器のアーキテクチャや、そのアーキテクチャの中での有効・無効の制御の仕方については問わない。

図５は、図１に示すパイプラインＡＤ変換回路における第１ペアステージ３２〜第５ペアステージ３６毎のアンプの消費電流を表にしたものである。ここで、図５(a)は、図１に示すアンプシェア型のパイプラインＡＤ変換回路における消費電流である。また、図５(b)は、図１０に示す非アンプシェア型パイプラインＡＤ変換回路における要求精度から求められる必要な素子容量とその素子容量を駆動するために必要な消費電流とである。但し、ｘ,ｙは任意の値である。

図５(a)から分かるように、本実施の形態におけるパイプラインＡＤ変換回路においては、上述したように［フェーズ１］と［フェーズ２］とで消費電流は異なり、各ペアステージの回路構成が図２に示す構成であるとすると、［フェーズ１］で偶数ステージが各演算増幅器使用する際の有効ユニット数が［フェーズ２］で奇数ステージが各演算増幅器使用する際の有効ユニット数の１/２であるから、各ペアステージにおける［フェーズ１］での消費電流は［フェーズ２］での消費電流の１/２となる。したがって、図１２に例示した上記制御クロックのデューティ比が５０％であれば、図５(b)に示すように全ステージの夫々に演算増幅器を設けたアンプシェア無しの構成の場合に比べて、アンプシェア型のパイプラインＡＤ変換回路における消費電流は、［フェーズ１］と［フェーズ２］とで平均化されることによって理想的には５０％になる。

さらに、図１３(b)に示したように、各アンプシェアの消費電流が多い方の奇数フェーズの消費電流値に固定される従来のアンプシェア型パイプラインＡＤ変換回路と比較しても、本実施の形態におけるパイプラインＡＤ変換回路の消費電流の方が少ない値を示している。

以上のごとく、本実施の形態においては、１つの演算増幅器を時分割シェアする各ペアステージ３２〜３６において、上記１つの演算増幅器を構成するユニット増幅器４８,５１の数を、当該各ペアステージにおける２つのステージのうち、高い精度を必要とするステージが必要とするユニット増幅器４８,５１の数に設定しておく。さらに、各ユニット増幅器４８,５１には、動作の有効無効を設定するためのトランジスタを設け、このトランジスタのゲートへの制御信号(スタンバイ信号standby)を電源電圧ＶＤＤおよび接地電位に切り換え制御することによって、有効に動作するユニット増幅器４８,５１の数を制御可能にしている。

そして、上記１つの演算増幅器を高い精度を必要とするステージが使用するフェーズでは、上記スタンバイ信号standbyによって上記演算増幅器を構成する総てのユニット増幅器４８,５１の動作を有効にする。これに対して、上記１つの演算増幅器を高い精度を必要としない方のステージが使用するフェーズでは、上記スタンバイ信号standbyによって上記演算増幅器を構成するユニット増幅器４８,５１のうちの必要最小限のユニット増幅器４８,５１のみの動作を有効にするようにしている。

したがって、本実施の形態によれば、演算増幅器のパラメータとして精度に対してより影響を及ぼす方のステージのパラメータを使用している(つまり、精度により影響を及ぼす方のステージにおける演算増幅器を他方のステージとシェアする)従来のアンプシェア型パイプラインＡＤ変換回路において、上記他方のステージが上記演算増幅器を使用する場合の過剰消費電流を削減することができるのである。

・第２実施の形態
図６は、本実施の形態のパイプラインＡＤ変換回路における概略構成を示す。尚、本パイプラインＡＤ変換回路は、一例として１０ビット用のＡＤ変換回路を例示している。また、図７は、１つの演算増幅器を共用している第１ステージ６７と第２ステージ６８との各フェーズ毎の上記演算増幅器を中心とした回路動作を示す。

図６において、上記第１実施の形態の場合と同様に、アナログ入力信号Ａinをサンプル・ホールドするサンプル・ホールド回路６１の後段に、第１ペアステージ６２〜第５ペアステージ６６がこの順序で連結されており、各ペアステージを構成している２つのステージで１つの演算増幅器を時分割シェアしている。例えば、図７に示すように、第１ペアステージ６２の第１ステージ６７と第２ステージ６８とで１つの第１演算増幅器７７を時分割シェアするのである。

但し、上記第１実施の形態の場合には、図２に示すように、後段に位置する第２ステージ３８に設けられて２フェーズ毎に入力ノードと出力ノードとを短絡してリセットするためのスイッチswf2が、本実施の形態においては無くなっている。つまり、図６に示すように、各ペアステージ６２〜６５を構成している２つのステージ６７,６８；６９,７０；７１,７２；７３,７４の出力ノード同士が、常時接続されているのである。

上記構成において、上記第１ペアステージ６２〜第５ペアステージ６６を構成している２つのステージのうち、前段に位置する第１ステージ６７,第３ステージ６９,第５ステージ７１,第７ステージ７３および第９ステージ７５から、後段に位置する第２ステージ６８,第４ステージ７０,第６ステージ７２,第８ステージ７４および第１０ステージ７６に対して、データが出力されるのは、上記前段に位置する奇数ステージが上記演算・増幅を行う［フェーズ２］の場合である。そして、その場合、図６に示すように、第１ステージ６７,第３ステージ６９,第５ステージ７１および第７ステージ７３からの出力データは、スイッチswf2が無くなって常時接続されている配線を介して、もう一つ下流の奇数ステージである第３ステージ６９,第５ステージ７１,第７ステージ７３および第９ステージ７５にも出力されることになる。

しかしながら、その際に、上記第３ステージ６９,第５ステージ７１,第７ステージ７３および第９ステージ７５は、上述したように上記演算・増幅を行っている。そのため、図７の［フェーズ２］における奇数ステージの状態から分かるように、第３ステージ６９,第５ステージ７１,第７ステージ７３および第９ステージ７５の入力ノード７８は、スイッチswf1,sws1によってオフになっている。したがって、第１ステージ６７,第３ステージ６９,第５ステージ７１および第７ステージ７３からの出力データが、第３ステージ６９,第５ステージ７１,第７ステージ７３および第９ステージ７５の動作に影響を及ぼすことはないのである。

以上のごとく、本実施の形態においては、複数設けられたペアステージ６２〜６６のうち、最終段の第５ペアステージ６６を除くペアステージ６２〜６５の夫々を構成する偶数ステージ６８,７０,７２,７４のスイッチswf2を除去して、各ペアステージ６２〜６５を構成している２つのステージ６７,６８；６９,７０；７１,７２；７３,７４の出力ノード同士を常時接続するようにしている。したがって、スイッチswf2が無い分だけ、スイッチswf2が存在している上記第１実施の形態の場合に比して、偶数ステージ６８,７０,７２,７４における［フェーズ１］での演算・増幅時のスイッチ抵抗が小さくなる。その結果、系のセトリングに有利となるのである。

・第３実施の形態
図８は、本実施の形態におけるパイプラインＡＤ変換回路を用いたイメージセンサ用アナログフロントエンド８１の構成を示すブロック図である。

図８において、レンズ８２を通過した光信号は、ＣＣＤ(Charge Coupled Device)８３によって電気信号に変換されてイメージセンサ用アナログフロントエンド８１に入力される。そして、先ず、ＣＤＳ(Correlated Double Sampling：相関２重サンプリング)８４によってＣＣＤ８３より時系列で出力される画素参照電圧から画素信号電圧を減算した値を有効画素電圧として出力し、ＰＧＡ(Programmable Gain Amplifier)８５によって電圧レベルをパイプラインＡＤ変換回路８６の入力レンジに調整し、上記第１,第２実施の形態によるパイプラインＡＤ変換回路８６によってデジタル化を行う。さらに、イメージセンサシステムの黒レベルを調整するために、パイプラインＡＤ変換回路８６によってデジタル化された値が、ＤＡコンバータ８７によってアナログ値に変換され、ＣＤＳ８４にフィードバックされる。アナログフロントエンド動作のためにはさらに参照電圧発生回路８８等も必要である。

上述のようにして、上記イメージセンサ用アナログフロントエンド８１から出力されたデジタル信号はＤＳＰ(Digital Signal Processer：デジタル信号処理装置)８９に送出されて、画像処理等のデジタル処理が行われるのである。

以上のごとく、本イメージセンサ用アナログフロントエンド８１においては、受信した光信号を変換して得られたアナログ信号をデジタル化するパイプラインＡＤ変換回路８６として、上記第１実施の形態あるいは上記第２実施の形態におけるアンプシェア動作時の低消費電力化を図るパイプラインＡＤ変換回路を用いている。したがって、本実施の形態によれば、より電力消費量の低いイメージセンサ用アナログフロントエンド８１を提供することができるのである。

尚、本実施の形態においては、光信号を電気信号に変換するイメージセンサとしてＣＣＤ８３を用いている。しかしながら、この発明においては、ＣＣＤに限定されるものではなく、ＣＭＯＳイメージセンサ等の他のイメージセンサを用いても差し支えない。

また、上記各実施の形態においては、直列に接続された複数のステージのうち互いに隣接する奇数番目のステージと偶数番目のステージとで１つの演算増幅器を時分割シェアするペアステージを構成しているが、互いに隣接する偶数番目のステージと奇数番目のステージとでペアステージを構成しても一向に構わない。その場合には、後段に位置する上記奇数番目のステージが上記演算増幅器を使用するフェーズでの上記ユニット増幅器の有効ユニット数を、その他のフェーズでの有効ユニット数よりも小さくすればよい。

この発明のパイプラインＡＤ変換回路における概略構成を示す図である。 １つの演算増幅器を共用する第１ステージと第２ステージとの各フェーズ毎の回路動作を示す図である。 １つの演算増幅器を構成するユニット増幅器およびスタンバイスイッチの回路図である。 図３とは異なるユニット増幅器および制御回路の回路図である。 各ペアステージおよび各フェーズ毎のアンプの消費電流を示す図である。 図１とは異なるパイプラインＡＤ変換回路における構成を示す図である。 図６における１つの演算増幅器を共用する第１ステージと第２ステージとの各フェーズ毎の回路動作を示す図である。 この発明のパイプラインＡＤ変換回路を用いたイメージセンサ用アナログフロントエンドのブロック図である。図である。 従来のパイプラインＡＤ変換回路の構成を示す図である。 図９における第１ステージおよび第２ステージの各フェーズ毎の回路動作を示す図である。 従来の横型のアンプシェアにおける第１ステージおよび第２ステージの各フェーズ毎の回路動作を示す図である。 図１０および図１１に示すパイプラインＡＤ変換回路のタイミングチャートを示す図である。 図１０および図１１に示すパイプラインＡＤ変換回路における各ステージ毎のアンプの消費電流を示す図である。

符号の説明

３１,６１…サンプル・ホールド回路、
３２〜３６,６２〜６６…第１〜第５ペアステージ、
３７〜４６,６７〜７６…第１〜第１０ステージ、
４７,７７…第１演算増幅器、
４８,５１…ユニット増幅器、
４９…スタンバイスイッチ、
５０,５２…制御回路、
８１…イメージセンサ用アナログフロントエンド、
８２…レンズ、
８３…ＣＣＤ、
８４…ＣＤＳ、
８５…ＰＧＡ、
８６…パイプラインＡＤ変換回路、
８７…ＤＡコンバータ、
８８…参照電圧発生回路、
８９…ＤＳＰ。

Claims (6)

1. アナログ入力信号をサンプリングしてデジタル化し、得られたデジタル値を出力する一方、上記デジタル値に応じた参照電圧を上記アナログ入力信号から減じてゲイン倍に増幅し、得られたアナログ残差信号を後段の入力信号として出力すると共に、直列に接続された複数のゲインステージと、
   上記直列に接続された複数のゲインステージにおける奇数番目のゲインステージと偶数番目のゲインステージとの動作が、互いの位相が反転されている２つの制御クロックによって制御されて、上記各ゲインステージから順次出力される上記デジタル値に対して遅延量の調整を行って、上記直列に接続された複数のゲインステージの全体からの最終的なデジタル値として出力するデジタル補正回路と、
   互いに隣接する２つの上記ゲインステージ毎に設けられて、上記制御クロックにおける各フェーズ毎に、上記２つのゲインステージのうちの前段に位置するゲインステージと後段に位置するゲインステージとによって時分割シェアされる演算増幅器と、
   上記演算増幅器の消費電流量を上記各フェーズ毎に制御する消費電流制御部と
   を備えたことを特徴とするパイプラインＡＤ変換回路。
2. 請求項１に記載のパイプラインＡＤ変換回路において、
   互いに隣接して上記演算増幅器を時分割シェアする上記２つのゲインステージは、互いの出力ノードが電気的に接続されている
   ことを特徴とするパイプラインＡＤ変換回路。
3. 請求項１に記載のパイプラインＡＤ変換回路において、
   上記消費電流制御部は、互いに隣接して上記演算増幅器を時分割シェアする上記２つのゲインステージのうちの上記後段のゲインステージが上記演算増幅器を使用するフェーズにおける上記消費電流量を、上記前段のゲインステージが上記演算増幅器を使用するフェーズにおける上記消費電流量よりも小さくするように制御する
   ことを特徴とするパイプラインＡＤ変換回路。
4. 請求項１に記載のパイプラインＡＤ変換回路において、
   互いに隣接して上記演算増幅器を時分割シェアする上記２つのゲインステージは、上記制御クロックにおける第１フェーズには、上記前段のゲインステージが上記アナログ入力信号をサンプリングする一方、上記後段のゲインステージが上記演算増幅器を使用して増幅し、上記制御クロックにおける第２フェーズには、上記前段のゲインステージが上記演算増幅器を使用して増幅する一方、上記後段のゲインステージが上記アナログ入力信号をサンプリングするように動作が制御されており、
   上記消費電流制御部は、上記第１フェーズにおける上記消費電流量が、上記第２フェーズにおける上記消費電流量よりも小さくなるように制御する
   ことを特徴とするパイプラインＡＤ変換回路。
5. 請求項１に記載のパイプラインＡＤ変換回路において、
   上記演算増幅器は、外部からの制御信号によって動作の有効無効を設定する有効無効設定部を備えた複数個のユニット増幅器を、並列に接続して構成されており、
   上記消費電流制御部は、上記制御クロックにおける各フェーズ毎に、上記演算増幅器の各ユニット増幅器における有効無効設定部に上記制御信号を出力して、上記演算増幅器における動作が有効な上記ユニット増幅器の数を、当該フェーズで必要とする最小現の数に設定することによって、上記演算増幅器の消費電流量を制御するようになっている
   ことを特徴とするパイプラインＡＤ変換回路。
6. 請求項１乃至請求項５の何れか１つに記載のパイプラインＡＤ変換回路を備えたことを特徴とするイメージセンサ用アナログフロントエンド。

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