JP5155103B2 - スイッチトキャパシタ回路およびパイプライン型ａ／ｄコンバータ - Google Patents

Description

本発明は、スイッチトキャパシタ回路およびパイプライン型Ａ／Ｄコンバータに関し、特にＣＬＳ技術を用いて構成され、低消費電力で動作するスイッチトキャパシタ回路およびパイプライン型Ａ／Ｄコンバータに関する。

各種画像センサや画像処理回路等において、１クロックで複数の信号処理を行うため、複数のステージを互いに縦列に多段で接続してアナログ信号をディジタル信号に変換するパイプライン型Ａ／Ｄコンバータが知られている。各ステージはスイッチトキャパシタ回路やＡ／Ｄコンバータ等から構成され、アナログ入力信号に応じた所定ビットのディジタル信号を出力する。パイプライン型Ａ／Ｄコンバータは、各ステージから出力されたディジタル信号を合成することで、アナログ信号に対応するディジタル信号を生成する。

まず、図８を参照して、演算増幅器を用いた代表的なスイッチトキャパシタ回路の回路構成について説明する。同図は、演算増幅器を用いた代表的なスイッチトキャパシタ回路の構成を示す回路構成図である。
同図に示すスイッチトキャパシタ回路６００は、入力端子Ｖａ、出力端子Ｖｂ、演算増幅器ＡＭＰ１、スイッチＳＷ１〜ＳＷ５およびコンデンサＣ１，Ｃ２を備えて構成される。
入力端子Ｖａは、アナログ入力信号Ｖｉｎを入力する端子である。出力端子Ｖｂは、入力端子Ｖａから入力されたアナログ入力信号Ｖｉｎが増幅され、アナログ出力信号Ｖｏｕｔとして出力される端子である。

スイッチＳＷ１〜ＳＷ５は、例えば図示しない制御部から出力される制御信号によって回路の接続状態を切り替えることにより、アナログ入力信号Ｖｉｎをサンプリング（サンプルおよびホールド）するためのサンプリング用スイッチである。
コンデンサＣ１，Ｃ２は、スイッチＳＷ１〜ＳＷ５とそれぞれ接続され、スイッチＳＷ１〜ＳＷ５による接続状態を切り替えることによって、アナログ入力信号Ｖｉｎに対応する電荷を貯蓄・保持し、入力端子Ｖａから入力されたアナログ入力信号をサンプルおよびホールドするためのサンプリング用コンデンサである。

演算増幅器ＡＭＰ１は、コンデンサＣ１，Ｃ２でサンプルおよびホールドされたアナログ入力信号Ｖｉｎを、ゲインＡに基づく増幅度およびループ帰還係数βに基づく帰還量に基づいて増幅するものである。スイッチＳＷ３が接続状態時には、演算増幅器ＡＭＰ１の非反転入力（＋）端子および反転入力（−）端子にコンデンサＣ１，Ｃ２が接続される。また、スイッチＳＷ３が切断状態時には、演算増幅器ＡＭＰ１の反転入力端子にコンデンサＣ１，Ｃ２が接続され、非反転入力端子にグランドが接続される。

スイッチトキャパシタ回路６００において、まずサンプル動作期間（フェーズ）で、スイッチＳＷ１〜ＳＷ３が接続状態になると共に、スイッチＳＷ４，ＳＷ５が切断状態となる。すると、２つのコンデンサＣ１，Ｃ２にアナログ入力信号Ｖｉｎに対応する電荷がそれぞれ貯蓄され、アナログ入力信号Ｖｉｎがサンプルされる。
次に、ホールドフェーズで、スイッチＳＷ１〜ＳＷ３が切断状態となると共に、スイッチＳＷ４，ＳＷ５が接続状態となる。コンデンサＣ１，Ｃ２のそれぞれに貯蓄された電荷が保持されるため、演算増幅器ＡＭＰ１によってアナログ入力信号Ｖｉｎを増幅したアナログ出力信号Ｖｏｕｔが出力される。
上記のサンプル動作およびホールド動作を交互に繰り返すことによって信号処理が行われる。

ところで、このスイッチトキャパシタ回路６００の出力精度は演算増幅器ＡＭＰ１の有限ゲインＡとホールド時のループ帰還係数βに依存し、またエラー量はおよそ１／（β・Ａ）に比例する。このため、演算増幅器ＡＭＰ１のゲインＡが十分大きくない時には、十分な出力精度を得られなくなる場合があった。さらに、演算増幅器ＡＭＰ１のアナログ出力信号Ｖｏｕｔの振れ幅が大きくなると、演算増幅器ＡＭＰ１のゲインＡが減少する可能性があり、そのため出力の振れ幅が制限されてしまう場合があった。
以上の問題を解決するべく、非特許文献１に開示されるようなＣＬＳ（Ｃｏｒｒｅｌａｔｅｄ Ｌｅｖｅｌ Ｓｈｉｆｔ）技術が提案されている。

ここで、図９を参照して、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路の回路構成について説明する。同図は、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路の構成を示す回路構成図である。
同図に示すスイッチトキャパシタ回路７００は、図８に示したスイッチトキャパシタ回路６００が備える構成と、さらに演算増幅器ＡＭＰ２、スイッチＳＷ６〜ＳＷ８およびコンデンサＣｃｌｓ，Ｃｃを備えて構成される。

演算増幅器ＡＭＰ２は、上述した演算増幅器ＡＭＰ１と同じように機能するものであるが、スイッチトキャパシタ回路７００の入力端子Ｖａから入力されるアナログ入力信号Ｖｉｎが小さくても安定した出力を得ることができるように、演算増幅器ＡＭＰ１と出力端子と演算増幅器ＡＭＰ２の反転入力端子とが縦列に接続されると共に、演算増幅器ＡＭＰ２の非反転入力端子がグランドに接地され、増幅度を高めるように機能するものである。つまり、このスイッチトキャパシタ回路７００は、演算増幅部が２つの演算増幅器ＡＭＰ１，ＡＭＰ２を用いて２ステージで構成される。

コンデンサＣｃｌｓは、演算増幅器ＡＭＰ２から出力される増幅されたアナログ入力信号をサンプルし、アナログ出力信号Ｖｏｕｔにレベルシフトするレベルシフト用コンデンサとして用いられるものである。
コンデンサＣｃは、レベルシフト用のコンデンサＣｃｌｓおよびスイッチＳＷ６〜ＳＷ８から成り演算増幅器ＡＭＰ２から出力された信号をサンプルおよびレベルシフトするＣＬＳ回路と、演算増幅器ＡＭＰ２との両方と並列に接続され、演算増幅器ＡＭＰ２の位相補償を行う位相補償用コンデンサとして用いられるものである。上述したように、スイッチトキャパシタ回路７００は演算増幅部が２つの演算増幅器ＡＭＰ１，ＡＭＰ２を用いて２ステージで構成されているため、コンデンサＣｃは演算増幅器ＡＭＰ１，ＡＭＰ２が安定して動作するための位相補償用コンデンサとしての役割を果たす。

スイッチＳＷ６〜ＳＷ８は、演算増幅器ＡＭＰ２とコンデンサＣｃｌｓとの接続状態を切り替えるレベルシフト用スイッチとして用いられるものである。
同図に示すスイッチトキャパシタ回路７００において、スイッチＳＷ１〜ＳＷ５は上述したスイッチトキャパシタ回路６００と同様の動作をするが、ホールドフェーズがエスティメート（Ｅｓｔｉｍａｔｅ）フェーズとレベルシフト（Ｌｅｖｅｌ Ｓｈｉｆｔ）フェーズとに２分割されている。

まず、エスティメートフェーズで、スイッチＳＷ６，ＳＷ７が接続状態となると共に、スイッチＳＷ８が切断状態となる。すると、コンデンサＣｃｌｓは、演算増幅器ＡＭＰ２の出力端子とグランドとの間に接続され、演算増幅器ＡＭＰ２で増幅されたアナログ入力信号をコンデンサＣｃｌｓにサンプルする。その後、レベルシフトフェーズで、スイッチＳＷ６，ＳＷ７が切断状態となると共に、スイッチＳＷ８が接続状態となる。すると、コンデンサＣｃｌｓは、スイッチＳＷ８を介して演算増幅器ＡＭＰ２の出力端子と出力端子Ｖｂとの間に接続され、演算増幅器ＡＭＰ２の出力をコモンにレベルシフトする。

回路全体の実効的なループゲインは、演算増幅器ＡＭＰ２の出力信号がコモン電圧にレベルシフトされるため、エスティメートフェーズ時のループゲイン（β・Ａ）に、ゲイン帰還係数βと演算増幅器ＡＭＰ２のゲインＡとの積（＝β・Ａ）を加算した値になる。また、レベルシフトフェーズ時の演算増幅器ＡＭＰ２のゲインＡは、演算増幅器ＡＭＰ２の出力動作点がコモンである時のゲインとなる。このため、演算増幅器ＡＭＰ２は出力の振れ幅が制限されること無く、ほぼレイル・ツー・レイルでの高精度な出力動作が可能となる。

つまり、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路７００では、演算増幅器のゲインＡが小さくても、大きなゲインを得ることができる。さらに、アナログ出力信号Ｖｏｕｔのノイズ成分よりも信号成分の方が大きくなることから、Ｓ／Ｎ比特性が向上するという利点を備えている。
B.Rpbert Gregoire, Un-Ku Moon著「An Over-60dB True Rail-to-Rail Performance Using Correlated Level Shifting and an Opamp with 30dB Loop Gain」IEEE ISSCC 2008 Conference 2008年2月6日 p540

しかしながら、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路では、上述したような優位性が見出せる一方で、演算増幅器から出力される演算結果をサンプルおよびレベルシフトするためのレベルシフト用コンデンサ（コンデンサＣｃｌｓ）を新たに必要とするため、従来のスイッチトキャパシタ回路と比較して演算増幅器の負荷が大きくなり、電力が増加する場合があった。
本発明の課題は、上記の課題に鑑み、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路およびパイプライン型Ａ／Ｄコンバータであっても、レベルシフト用コンデンサを用いることによって増加する電力を抑えることのできるスイッチトキャパシタ回路およびパイプライン型Ａ／Ｄコンバータを提供することにある。

本発明に係るスイッチトキャパシタ回路およびパイプライン型Ａ／Ｄコンバータは、上記の目的を達成するために、次のように構成される。
本発明に係るスイッチトキャパシタ回路では、複数のサンプリング用スイッチと、複数のサンプリング用スイッチとそれぞれ接続され、当該複数のサンプリング用スイッチを切り替えることによりアナログ入力信号をサンプルおよびホールドする複数のサンプリング用コンデンサと、互いに縦列に接続され、複数のサンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を増幅して出力する複数の演算増幅器と、複数の演算増幅器により増幅されたアナログ入力信号をサンプルおよびレベルシフトするレベルシフト用コンデンサ並びにレベルシフト用コンデンサと複数の演算増幅器との接続状態を切り替える複数のレベルシフト用スイッチから成るＣＬＳ回路と、を備えたスイッチトキャパシタ回路において、レベルシフト用コンデンサは、増幅されたアナログ入力信号をサンプルするフェーズで、複数の演算増幅器のうちの最後段の演算増幅器の反転入力端子と出力端子との間に接続されて当該最後段の演算増幅器の位相補償用コンデンサとして機能するようになっていることを特徴とする。

上記の構成では、レベルシフト用コンデンサを演算増幅器から出力される信号をサンプルおよびレベルシフトするために用いるのみならず、エスティメートフェーズ時に、増幅されたアナログ入力信号のサンプルと演算増幅器の位相補償とに用いる。エスティメートフェーズで位相補償を行う時には、レベルシフト用コンデンサが演算増幅器の出力端子と反転入力端子とのループ間に接続されるため、演算増幅器におけるレベルシフト用コンデンサに対する負荷は、演算増幅器のゲインＡに応じて減少する。これにより、レベルシフト用のコンデンサおよび位相補償用のコンデンサによる演算増幅器の負荷を、位相補償用のコンデンサのみで位相補償を行っていた時とよりも小さくして、スイッチトキャパシタ回路での電力の増加を大幅に低減することが可能となる。

上記の構成において、好ましくは、後段の演算増幅器の反転入力端子と出力端子との間に接続される第２の位相補償用コンデンサをさらに備えることを特徴とする。
これにより、ＣＬＳ回路と接続される後段の演算増幅器の位相補償は、レベルシフト用コンデンサと第２の位相補償用コンデンサとが行う。このため、演算増幅器を安定して動作させると共に、演算増幅器の負荷を低減させ、スイッチトキャパシタ回路での電力の増加を大幅に低減することが可能となる。

上記の構成において、好ましくは、第２の位相補償用コンデンサは、ＣＬＳ回路と最後段の演算増幅器との両方と並列に接続されることを特徴とする。
これにより、第２の位相補償用コンデンサは、ＣＬＳ回路と最後段の演算増幅器との両方と並列に接続され、演算増幅器のみならず、レベルシフトを行うＣＬＳ回路を含んで演算増幅器の位相補償を行う。このため、演算増幅器を安定して動作させると共に、演算増幅器の負荷を低減させ、スイッチトキャパシタ回路での電力の増加を大幅に低減することが可能となる。

上記の構成において、好ましくは、演算増幅器は、当該演算増幅器の反転入力端子と出力端子との間に位相補償用として機能する寄生容量を備えることを特徴とする。
これにより、複数の位相補償用コンデンサを用いず演算増幅器の位相補償を行う。このため、スイッチトキャパシタ回路の素子数を増やすことなく、レベルシフト用コンデンサは演算増幅器の負荷を低減させ、スイッチトキャパシタ回路での電力の増加が大幅に低減することが可能となる。

本発明に係るパイプライン型Ａ／Ｄコンバータでは、請求項１〜４のいずれか１項に記載されるスイッチトキャパシタ回路と、スイッチトキャパシタ回路に入力されるアナログ入力信号をディジタル信号に変換するＡ／Ｄコンバータと、Ａ／Ｄコンバータで変換されたディジタル信号をアナログ信号に変換するＤ／Ａコンバータと、を備えて構成され、アナログ入力信号を入力してディジタル信号に変換して出力すると共に、アナログ信号とアナログ入力信号によって生成されたアナログ出力信号を後段に接続される別のステージに出力する複数のステージと、複数のステージから出力されるディジタル信号を記憶するメモリと、メモリにより記憶されるディジタル信号を合成演算してビット列のディジタル出力信号を出力する演算回路と、を備えることを特徴とする。
これにより、パイプライン型Ａ／Ｄコンバータを構成する各ステージにおいて、演算増幅器の負荷を低減させ、スイッチトキャパシタ回路での電力の増加を大幅に低減させる。よって、複数のステージでパイプライン型Ａ／Ｄコンバータを構成しても、パイプライン型Ａ／Ｄコンバータ全体での消費電力の増加を大幅に低減することが可能なる。

本発明によれば、レベルシフト用コンデンサを演算増幅器から出力される演算結果をサンプルおよびレベルシフトするために用いるのみならず、エスティメートフェーズ時に、増幅されたアナログ入力信号をサンプルすると同時に、演算増幅器の位相補償を行う位相補償コンデンサとして兼用する。これにより、従来のレベルシフト用のコンデンサおよび位相補償用のコンデンサによる演算増幅器の負荷を小さくすることができ、スイッチトキャパシタ回路での電力の増加を大幅に低減して、低電力で回路を動作させることができる。

また、演算増幅器のゲインを大きくする必要がないので、低電力であっても、高精度な大きなアナログ出力信号を得ることができる。さらに、演算増幅器の負荷を小さくすると共に、位相補償用のコンデンサの容量も従来よりも小さくすることができるため、容量の小さいコンデンサを用いることで回路全体のサイズを小さくしたり、生産コストを安価にしたりすることができる。

また、パイプライン型Ａ／Ｄコンバータを構成する各ステージは、上述したスイッチトキャパシタ回路で構成されるため、各ステージにおける消費電力が少ない。これにより、複数のステージでパイプライン型Ａ／Ｄコンバータを構成しても、パイプライン型Ａ／Ｄコンバータ装置全体での消費電力を大幅に低減することができる。同様に、パイプライン型Ａ／Ｄコンバータ装置全体のサイズを小さくし、生産コストを安価にすることができる。

以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
まず、図１を参照して、本発明に係るスイッチトキャパシタ回路を適用して構成される装置の一例として、パイプライン型Ａ／Ｄコンバータの構成を説明する。図１は、本発明に係るパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。
同図に示すパイプライン型Ａ／Ｄコンバータ１００は、互いに縦列に多段で接続される複数のステージＳ１〜Ｓｋ、メモリ１０１および演算回路１０２を備えて構成される。

ステージＳ１〜Ｓｋは、Ａ／Ｄコンバータ１０３、Ｄ／Ａコンバータ１０４およびスイッチトキャパシタ回路２００を備えて構成される。
Ａ／Ｄコンバータ１０３は、サンプル動作およびホールド動作によりアナログ入力信号Ｖｉｎを入力してディジタル信号ｄ１〜ｄｋに変換して出力するものである。Ｄ／Ａコンバータ１０４は、Ａ／Ｄコンバータ１０３から出力されたディジタル信号ｄ１〜ｄｋを入力してアナログ信号Ｖａｎに変換して出力するものである。

スイッチトキャパシタ回路２００は、サンプル動作およびホールド動作により後述の入力端子Ｖａから入力されたアナログ入力信号Ｖｉｎと、Ｄ／Ａコンバータ１０４から出力されるアナログ信号Ｖａｎとによってアナログ出力信号Ｖｏｕｔを生成し、当該アナログ出力信号Ｖｏｕｔを次のステージＳ（ｎ＋１）に出力するものである。次段のステージＳ（ｎ＋１）〜Ｓｋおいても、その前のステージＳｎから出力されたアナログ出力信号Ｖｏｕｔをアナログ入力信号Ｖｉｎとして入力し、入力されたアナログ入力信号Ｖｉｎを同様の処理手順でアナログ出力信号Ｖｏｕｔとして出力する。

つまり、ステージＳ１〜Ｓｋは、アナログ入力信号Ｖｉｎを入力してディジタル信号ｄ１〜ｄｋに変換して出力すると共に、当該ディジタル信号ｄ１〜ｄｋから変換されたアナログ信号Ｖａｎとアナログ入力信号Ｖｉｎとによって生成されるアナログ出力信号Ｖｏｕｔを後段に接続されるステージＳ（ｎ＋１）に出力する。
メモリ１０１は、各ステージＳ１〜Ｓｋから出力されたディジタル信号ｄ１〜ｄｋを順次記憶するものである。演算回路１０２は、メモリ１０１に記憶されたディジタル信号ｄ１〜ｄｋの各ビット値を合成演算して、アナログ入力信号Ｖｉｎに対応する所定ビット列のディジタル出力信号Ｄｏｕｔを出力するものである。

続いて、図２を参照して、第１実施形態に係るスイッチトキャパシタ回路の回路構成を説明する。図２は、第１実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
同図に示すスイッチトキャパシタ回路２００は、図９に示したスイッチトキャパシタ回路７００と同一の構成要素を備える回路であるが、本実施形態でレベルシフト用コンデンサして用いられるコンデンサＣｃ１がスイッチＳＷ７を介してグランドに接続されずに、演算増幅器ＡＭＰ２の反転入力端子に接続されている点が異なっている。

入力端子Ｖａは、本ステージＳｎの前段のステージＳ（ｎ−１）のスイッチトキャパシタ回路２００に接続され、前段のステージＳ（ｎ−１）のスイッチトキャパシタ回路２００から出力されるアナログ入力信号Ｖｉｎを入力するものである。また、出力端子Ｖｂは、後段のステージＳ（ｎ＋１）のスイッチトキャパシタ回路２００に接続され、次段のステージＳ（ｎ＋１）のスイッチトキャパシタ回路２００に入力されるアナログ出力信号Ｖｏｕｔを出力するものである。Ｄ／Ａ信号入力端子Ｖｃは、スイッチＳＷ４を介して、本ステージＳｎのＤ／Ａコンバータ１０４で変換されたアナログ信号Ｖａｎを入力する端子である。

コンデンサＣｃ１は、図９に示したスイッチトキャパシタ回路７００のコンデンサＣｃｌｓと実質同様に機能するレベルシフト用コンデンサである。ただし、エスティメートフェーズで、スイッチＳＷ６，ＳＷ７を介して、演算増幅器ＡＭＰ２の出力端子と、当該演算増幅器ＡＭＰ２の反転入力端子（演算増幅器ＡＭＰ１の出力端子）との間（出力ノードＶｘと出力ノードＶｏｕｔの間）に接続され、演算増幅器ＡＭＰ２から出力される増幅されたアナログ入力信号をサンプルするのみならず、演算増幅器ＡＭＰ２の位相補償を併せて行うように機能するものである。また、レベルシフトフェーズでは、図９に示したスイッチトキャパシタ回路７００と同様に、スイッチＳＷ８を介して、演算増幅器ＡＭＰ２の出力端子と出力端子Ｖｂとの間に接続され、演算増幅器４から出力された信号をレベルシフトするように機能するものである。つまり、コンデンサＣｃ１は、いずれのフェーズにおいても図９に示したスイッチトキャパシタ回路７００のようにグランドには接続されず、演算増幅器ＡＭＰ２の位相補償とレベルシフトとに兼用される。

また、コンデンサＣｃ２は、図９に示したスイッチトキャパシタ回路７００のコンデンサＣｃと実質同様に機能する位相補償用コンデンサである。コンデンサＣｃ２は、レベルシフト用のコンデンサＣｃ１およびスイッチＳＷ６〜ＳＷ８から成り演算増幅器ＡＭＰ２から出力された信号をレベルシフトするＣＬＳ回路と、演算増幅器ＡＭＰ２との両方と並列に接続され、演算増幅器ＡＭＰ２の位相補償を行う。上述したように、スイッチトキャパシタ回路２００では、演算増幅部を２ステージで構成しているため、演算増幅器ＡＭＰ１，ＡＭＰ２が安定して動作するために必要な位相補償をコンデンサＣｃ１，Ｃｃ２が行う。

続いて、図３を参照して、第１実施形態に係るスイッチトキャパシタ回路におけるサンプルフェーズ、エスティメートフェーズおよびレベルシフトフェーズの作用について説明する。図３は、第１実施形態に係るスイッチトキャパシタ回路におけるサンプルフェーズ、エスティメートフェーズおよびレベルシフトフェーズの等価回路図である。
同図（ａ）はスイッチトキャパシタ回路２００におけるサンプルフェーズ時の等価回路２００ａを示し、同図（ｂ）はスイッチトキャパシタ回路２００におけるエスティメートフェーズ時の等価回路２００ｂを示し、同図（ｃ）はスイッチトキャパシタ回路２００におけるレベルシフトフェーズ時の等価回路２００ｃを示す。

まず、サンプルフェーズ時、スイッチトキャパシタ回路２００の初段ではスイッチＳＷ１〜ＳＷ３が接続状態になると共に、スイッチＳＷ４，ＳＷ５が切断状態となり、またスイッチトキャパシタ回路２００の後段ではスイッチＳＷ６，ＳＷ７が接続状態になる共に、スイッチＳＷ８が切断状態となり、同図（ａ）に示すような等価回路２００ａとなる。このとき、２つのコンデンサＣ１，Ｃ２にアナログ入力信号Ｖｉｎに対応する電荷がそれぞれ貯蓄され、アナログ入力信号Ｖｉｎがサンプルされる。

続いて、エスティメートフェーズ時、スイッチトキャパシタ回路２００の初段ではスイッチＳＷ１〜ＳＷ３が切断状態となると共に、スイッチＳＷ４，ＳＷ５が接続状態となり、またスイッチトキャパシタ回路２００の後段ではスイッチＳＷ６，ＳＷ７は接続状態のままで、スイッチＳＷ８は切断状態のままであるので、同図（ｂ）に示すような等価回路２００ｂとなる。このとき、初段では、コンデンサＣ１，Ｃ２のそれぞれに貯蓄された電荷が保持されるため、演算増幅器ＡＭＰ１，ＡＭＰ２によってアナログ入力信号Ｖｉｎを増幅した信号が出力される。また後段では、レベルシフト用のコンデンサＣｃ１は、演算増幅器ＡＭＰ２の出力端子とグランドとの間に接続されず、演算増幅器ＡＭＰ２の出力端子と、演算増幅器ＡＭＰ２の反転入力端子との間に接続される。そして、演算増幅器ＡＭＰ２から出力される増幅されたアナログ入力信号をサンプルすると共に、位相補償用コンデンサとして機能する。

つまり、演算増幅器の位相補償を行う際、従来のレベルシフトのみに用いていたコンデンサＣｃｌｓを位相補償用のコンデンサＣｃ１として兼用することで、従来の位相補償用のコンデンサＣｃの役割をコンデンサＣｃ１とコンデンサＣｃ２とに分散させて位相補償を行っている。コンデンサによる演算増幅器ＡＭＰ２の負荷は、演算増幅器ＡＭＰ２のゲインＡに応じて小さくなるので、従来のレベルシフト用のコンデンサＣｃｌｓおよび位相補償用のコンデンサＣｃによる負荷を、コンデンサＣｃのみで位相補償を行っていた時よりも小さくすることが可能となる。また、コンデンサＣｃ１，Ｃｃ２の容量の総和は、コンデンサＣｃの容量よりも小さくなる。

そして、レベルシフトフェーズ時、スイッチＳＷ６およびＳＷ７は切断され、ＳＷ８が接続されると、同図（ｃ）に示すような等価回路２００ｃとなる。このとき、コンデンサＣｃ１は、背景技術で説明した図９に示したスイッチトキャパシタ回路７００と同様に、レベルシフト用のコンデンサとして機能する。従来回路と同様に、演算増幅器ＡＭＰ２の出力はコモンにレベルシフトされてアナログ出力信号Ｖｏｕｔとして出力される。

本実施形態におけるスイッチトキャパシタ回路２００は、上述した動作を交互に繰り返すことにより、ＣＬＳ技術の優位性を保ったまま、消費電力を図８に示したＣＬＳ技術を用いない通常のスイッチトキャパシタ回路６００と同程度に抑えられる。
なお、コンデンサＣｃ１，Ｃｃ２は、例えば演算増幅器の有限ゲインＡとホールド時のループ帰還係数β等により決定される演算増幅器の安定性や速度等の特性に合わせて、適宜な容量をもつコンデンサを採用すれば良い。例えば、コンデンサＣｃ１，Ｃｃ２が、従来のコンデンサＣｃｌｓの容量を完全に打ち消すことができる容量のものであっても良いし、設計される回路の特性に合わせてコンデンサＣｃｌｓの容量の一部を残すことができるような容量のものであって良い。

続いて、図４を参照して、第１実施形態に係るスイッチトキャパシタ回路のアナログ出力信号の出力特性を説明する。図４は、スイッチトキャパシタ回路のアナログ出力信号の出力特性を示すグラフである。
同図の横軸は時間ｔを示し、縦軸はスイッチトキャパシタ回路のアナログ出力信号Ｖｏｕｔを示す。アナログ出力信号Ｖｏｕｔ１は図９に示したスイッチトキャパシタ回路７００におけるアナログ出力信号Ｖｏｕｔの出力特性を示し、アナログ出力信号Ｖｏｕｔ２は図２に示したスイッチトキャパシタ回路２００におけるアナログ出力信号Ｖｏｕｔの出力特性を示し、アナログ出力信号Ｖｏｕｔ３は図９に示したスイッチトキャパシタ回路７００において帰還システムの出力帯域を下げたときのアナログ出力信号Ｖｏｕｔの出力特性を示す。

図９に示す従来のＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路７００においては、エスティメートフェーズ時にレベルシフト用のコンデンサＣｃｌｓが演算増幅器ＡＭＰ２の出力端子とグランドとの間に接続される。このため、レベルシフト用のコンデンサＣｃｌｓが、そのまま演算増幅器ＡＭＰ２の負荷となって負帰還の安定性が劣化する。これにより、アナログ出力信号Ｖｏｕｔの出力特性は、図中の点線Ｔａｒｇｅｔに示す目標出力値に落ちつくまで振幅が安定しないアナログ出力信号Ｖｏｕｔ１となる。

次に、本発明を適用したスイッチトキャパシタ回路２００において、レベルシフト用のコンデンサＣｃ１が演算増幅器ＡＭＰ２の位相補償に兼用されている。このため、演算増幅器ＡＭＰ２の出力側の負荷が減少して演算増幅器ＡＭＰ２の安定性が向上する。これにより、アナログ出力信号Ｖｏｕｔの出力特性は、アナログ出力信号Ｖｏｕｔ１と比較して短時間で滑らかに点線Ｔａｒｇｅｔに示す目標出力値に到達するアナログ出力信号Ｖｏｕｔ２となる。

なお、通常、増幅回路の安定性を確保するためには、帰還システム全体の帯域を下げるか、２段目の演算増幅器ＡＭＰ２の電流量を増やすしかない。しかしながら、帰還システム全体の帯域を下げた場合、アナログ出力信号Ｖｏｕｔの出力特性は図中にアナログ出力信号Ｖｏｕｔ３で示すような特性となる。アナログ出力信号Ｖｏｕｔ３の出力特性は、アナログ出力信号Ｖｏｕｔ２の出力特性と比較すると、目標値に到達するまでの時間ｔが遅延する。また、２段目の演算増幅器ＡＭＰ２の電流量を増やすことにより、スイッチトキャパシタ回路２００におけるアナログ出力信号Ｖｏｕｔ２に示す出力特性と同じになるが、回路の消費電力が増加する。

一般的に、２つの演算増幅器ＡＭＰ１，ＡＭＰ２のうち、特に２段目の演算増幅器ＡＭＰ２が信号増幅の安定性、速度を高める要素を備える。通常であれば、演算増幅器ＡＭＰ２の電流が少なくなれば安定性が悪くなるが、スイッチトキャパシタ回路２００では、演算増幅器ＡＭＰ２の電流が少なくても、出力が滑らかに短時間で安定する出力特性を得ることができる。

続いて、図５を参照して、第２実施形態に係るスイッチトキャパシタ回路の構成を説明する。図５は、第２実施形態に係るスイッチトキャパシタ回路の構成を示す回路図である。
同図に示すスイッチトキャパシタ回路３００は、図２に示した第１実施形態に係るスイッチトキャパシタ回路２００と同一の回路構成であるが、コンデンサＣｃ２を演算増幅器ＡＭＰ２の出力端子と反転入力端子との間に接続したものである。なお、図２に示したスイッチトキャパシタ回路２００と同じ構成要素には同じ符号を付して、各部の説明を省略する。

第２実施形態に係るスイッチトキャパシタ回路３００においては、コンデンサＣｃ２が演算増幅器ＡＭＰ２とＣＬＳ回路との両方と並列に接続されず、演算増幅器ＡＭＰ２の出力端子と反転入力端子との間に接続されて、演算増幅器ＡＭＰ２の位相補償を行う。ただし、スイッチトキャパシタ回路３００においても、図２に示したスイッチトキャパシタ回路２００と同様に、コンデンサＣｃ１，Ｃｃ２が演算増幅器ＡＭＰ２の位相補償を行っていることに変わりはない。このため、スイッチトキャパシタ回路３００においても、ＣＬＳ技術の優位性を保ったまま、ＣＬＳ技術を用いない従来のスイッチトキャパシタ回路６００と同程度に電力を抑えることが可能となる。

続いて、図６を参照して、第２実施形態の変形例に係るスイッチトキャパシタ回路の構成を説明する。図６は、第２実施形態の変形例に係るスイッチトキャパシタ回路の構成を示す回路図である。
同図に示すスイッチトキャパシタ回路４００は、図５に示した第２実施形態に係るスイッチトキャパシタ回路３００と同一の回路構成であるが、スイッチトキャパシタ回路３００のコンデンサＣｃ２を有していない。しかしながら、スイッチトキャパシタ回路４００は、コンデンサＣｃ２に相当する容量を、図中に点線のイメージで示す演算増幅器ＡＭＰ２の入力差動対のゲート・ドレイン間に付く寄生容量Ｃｃ２Ｐで補っている。

このため、回路上には位相補償用のコンデンサＣｃ２が接続されていないが、位相補償用として機能する寄生容量Ｃｃ２Ｐによって、図５に示したスイッチトキャパシタ回路３００と実質同じ回路となる。従って、スイッチトキャパシタ回路４００においても、第２実施形態に係るスイッチトキャパシタ回路３００と同様に、ＣＬＳ技術の優位性を保ったまま、ＣＬＳ技術を用いない従来のスイッチトキャパシタ回路６００と同程度に電力を抑えることが可能となる。
なお、上述した実施形態に係るスイッチトキャパシタ回路２００，３００においても、位相補償用として機能するコンデンサＣｃ１，Ｃｃ２のみならず、演算増幅器ＡＭＰ２の入力差動対のゲート・ドレイン間に付く寄生容量Ｃｃ２Ｐがあっても良い。

続いて、図７を参照して、第３実施形態に係るスイッチトキャパシタ回路の構成を説明する。図７は、第３実施形態に係るスイッチトキャパシタ回路の構成を示す回路図である。
同図に示すスイッチトキャパシタ回路５００は、図２に示した第１実施形態に係るスイッチトキャパシタ回路２００と同一の回路構成であるが、スイッチトキャパシタ回路２００のコンデンサＣｃ２を有していない。また、本実施形態では、上述した演算増幅器ＡＭＰ２の入力差動対のゲート・ドレイン間に付く寄生容量Ｃｃ２Ｐも無い。しかしながら、上述したようにコンデンサＣｃ１は、レベルシフトフェーズではレベルシフトと機能するが、エスティメートフェーズでは位相補償用のコンデンサとして機能するため、演算増幅器ＡＭＰ２の負荷の増大を抑えることが可能となる。

なお、本実施形態のように、コンデンサＣｃ２や演算増幅器ＡＭＰ２の入力差動対のゲート・ドレイン間に付く寄生容量Ｃｃ２Ｐがなく、演算増幅器ＡＭＰ２の位相補償をコンデンサＣｃ１のみで行う場合であっても、コンデンサＣｃ１は、例えば演算増幅器の有限ゲインＡとホールド時のループ帰還係数β等により決定される演算増幅器の安定性や速度等の特性に合わせて、適宜な容量をもつコンデンサを採用すれば良い。上述したように、例えばコンデンサＣｃ１が、従来のコンデンサＣｃｌｓの容量を完全に打ち消すことができる容量のものであっても良いし、設計される回路の特性に合わせてコンデンサＣｃｌｓの容量の一部を残すことができるような容量のものであって良い。

以上の各実施形態で説明されたパイプライン型Ａ／Ｄコンバータおよびスイッチトキャパシタ回路の構成、例えば各ステージの構成や各コンデンサの容量および接続位置等については本発明が理解・実施できる程度に概略的に示したものにすぎない。従って本発明は、説明された実施形態に限定されるものではなく、パイプライン型Ａ／Ｄコンバータおよびスイッチトキャパシタ回路を構成する演算増幅器等の設計要素に合わせて、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。

ＣＭＯＳイメージセンサ等を構成するパイプライン型Ａ／Ｄコンバータや、そのパイプライン型Ａ／Ｄコンバータを構成する各ステージのスイッチトキャパシタ回路として利用される。

本発明に係るパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。 第１実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。 第１実施形態に係るスイッチトキャパシタ回路におけるサンプルフェーズ、エスティメートフェーズおよびレベルシフトフェーズの等価回路図である。 スイッチトキャパシタ回路のアナログ出力信号の出力特性を示すグラフである。 第２実施形態に係るスイッチトキャパシタ回路の構成を示す回路図である。 第２実施形態の変形例に係るスイッチトキャパシタ回路の構成を示す回路図である。 第３実施形態に係るスイッチトキャパシタ回路の構成を示す回路図である。 演算増幅器を用いた代表的なスイッチトキャパシタ回路の構成を示す回路構成図である。 ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路の構成を示す回路構成図である。

符号の説明

Ｓ１〜Ｓｋ ステージ
１００ パイプライン型Ａ／Ｄコンバータ
１０１ メモリ
１０２ 演算回路
１０３ Ａ／Ｄコンバータ
１０４ Ｄ／Ａコンバータ
２００，３００，４００，５００ スイッチトキャパシタ回路
Ｖａ 入力端子
Ｖｂ 出力端子
Ｖｃ Ｄ／Ａ信号入力端子Ｖｃ
ＡＭＰ１，ＡＭＰ２ 増幅演算器
ＳＷ１〜ＳＷ５ スイッチ（サンプリング用スイッチ）
ＳＷ６〜ＳＷ８ スイッチ（レベルシフト用スイッチ）
Ｃ１，Ｃ２ コンデンサ（サンプリング用コンデンサ）
Ｃｃ１ コンデンサ（レベルシフト用コンデンサ）
Ｃｃ２ コンデンサ（位相補償用コンデンサ）
Ｃｃ２Ｐ 演算増幅器ＡＭＰ２の寄生容量

Claims (5)

1. 複数のサンプリング用スイッチと、
   前記複数のサンプリング用スイッチとそれぞれ接続され、当該複数のサンプリング用スイッチを切り替えることによりアナログ入力信号をサンプルおよびホールドする複数のサンプリング用コンデンサと、
   互いに縦列に接続され、前記複数のサンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を増幅して出力する複数の演算増幅器と、
   前記複数の演算増幅器により増幅されたアナログ入力信号をサンプルおよびレベルシフトするレベルシフト用コンデンサ並びに前記レベルシフト用コンデンサと前記複数の演算増幅器との接続状態を切り替える複数のレベルシフト用スイッチから成るＣＬＳ回路と、
   を備えたスイッチトキャパシタ回路において、
   前記レベルシフト用コンデンサは、前記増幅されたアナログ入力信号をサンプルするフェーズで、前記複数の演算増幅器のうちの最後段の演算増幅器の反転入力端子と出力端子との間に接続されて当該最後段の演算増幅器の位相補償用コンデンサとして機能するようになっていることを特徴とするスイッチトキャパシタ回路。
2. 前記最後段の演算増幅器の前記反転入力端子と前記出力端子との間に接続される第２の位相補償用コンデンサをさらに備えることを特徴とする請求項１記載のスイッチトキャパシタ回路。
3. 前記第２の位相補償用コンデンサは、前記ＣＬＳ回路と前記最後段の演算増幅器との両方と並列に接続されることを特徴とする請求項２記載のスイッチトキャパシタ回路。
4. 前記演算増幅器は、当該演算増幅器の前記反転入力端子と前記出力端子との間に位相補償用として機能する寄生容量を備えることを特徴とする請求項１〜３のいずれか１項に記載のスイッチトキャパシタ回路。
5. 請求項１〜４のいずれか１項に記載されるスイッチトキャパシタ回路と、前記スイッチトキャパシタ回路に入力されるアナログ入力信号をディジタル信号に変換するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータで変換された前記ディジタル信号をアナログ信号に変換するＤ／Ａコンバータと、を備えて構成され、前記アナログ入力信号を入力して前記ディジタル信号に変換して出力すると共に、前記アナログ信号と前記アナログ入力信号によって生成されたアナログ出力信号を後段に接続される別のステージに出力する複数のステージと、
   前記複数のステージから出力される前記ディジタル信号を記憶するメモリと、
   前記メモリにより記憶される前記ディジタル信号を合成演算してビット列のディジタル出力信号を出力する演算回路と、
   を備えることを特徴とするパイプライン型Ａ／Ｄコンバータ。

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