JP2003158456A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 高速、高精度なＡ／Ｄ変換器を実現するとと
もに、より低消費電力なＡ／Ｄ変換器を提供すること。 【解決手段】 複数の参照電圧を生成する参照電圧生成
手段と、複数の参照電圧の各々と入力信号電圧との電圧
差を増幅し、複数の出力電圧セットを生成する差動増幅
手段と、複数の出力電圧セットを受け取り、クロック信
号に従って動作する動作手段とを備えるＡ／Ｄ変換器を
用いる。動作手段は、しきい値電圧Ｖｔｎを有する比較
手段を含む。比較手段は、複数の出力電圧セットのうち
第１の出力電圧セットと第２の出力電圧セットとが入力
される入力トランジスタ部と、クロック信号に従って動
作する正帰還部とを含む。
もに、より低消費電力なＡ／Ｄ変換器を提供すること。 【解決手段】 複数の参照電圧を生成する参照電圧生成
手段と、複数の参照電圧の各々と入力信号電圧との電圧
差を増幅し、複数の出力電圧セットを生成する差動増幅
手段と、複数の出力電圧セットを受け取り、クロック信
号に従って動作する動作手段とを備えるＡ／Ｄ変換器を
用いる。動作手段は、しきい値電圧Ｖｔｎを有する比較
手段を含む。比較手段は、複数の出力電圧セットのうち
第１の出力電圧セットと第２の出力電圧セットとが入力
される入力トランジスタ部と、クロック信号に従って動
作する正帰還部とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をデ
ジタル信号に変換するＡ／Ｄ変換器に関し、特に並列型
の構成を有するＡ／Ｄ変換器に関する。
ジタル信号に変換するＡ／Ｄ変換器に関し、特に並列型
の構成を有するＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】図１０は、従来の並列型のＡ／Ｄ変換器
８００の構成を示す図である。このＡ／Ｄ変換器８００
を用いて、高速なアナログ―ディジタル変換が行われて
いた。
８００の構成を示す図である。このＡ／Ｄ変換器８００
を用いて、高速なアナログ―ディジタル変換が行われて
いた。
【０００３】Ａ／Ｄ変換器８００は、参照電圧生成回路
８０１、差動増幅器列８０２、比較回路列８０３、エン
コード回路８０５から構成される。参照電圧生成回路８
０１は、高圧側基準電圧８０１ａと低圧側基準電圧８０
１ｂとの間の電圧を複数の抵抗Ｒ１〜Ｒｎにより分圧し
てＶＲ１〜ＶＲｎ＋１にしている。ＶＲ１〜ＶＲｎ＋ １
は、差動増幅器列８０２に入力され、アナログ信号電圧
入力端子８０４から入力されたアナログ信号電圧と並列
で比較される。エンコード回路８０５は、比較回路列８
０３から出力された比較結果を論理処理（変換）して、
所定の分解能のディジタルデータ信号を出力する。
８０１、差動増幅器列８０２、比較回路列８０３、エン
コード回路８０５から構成される。参照電圧生成回路８
０１は、高圧側基準電圧８０１ａと低圧側基準電圧８０
１ｂとの間の電圧を複数の抵抗Ｒ１〜Ｒｎにより分圧し
てＶＲ１〜ＶＲｎ＋１にしている。ＶＲ１〜ＶＲｎ＋ １
は、差動増幅器列８０２に入力され、アナログ信号電圧
入力端子８０４から入力されたアナログ信号電圧と並列
で比較される。エンコード回路８０５は、比較回路列８
０３から出力された比較結果を論理処理（変換）して、
所定の分解能のディジタルデータ信号を出力する。
【０００４】上記のような並列構成を有する従来のＡ／
Ｄ変換器は、積分型、直並列型などの種々のＡ／Ｄ変換
器に比べて高速なＡ／Ｄ変換が可能であるという長所を
有する一方、分解能が大きくなるほど差動増幅器および
比較回路の数が増加し、消費電力および占有面積が増大
するという短所を有している。
Ｄ変換器は、積分型、直並列型などの種々のＡ／Ｄ変換
器に比べて高速なＡ／Ｄ変換が可能であるという長所を
有する一方、分解能が大きくなるほど差動増幅器および
比較回路の数が増加し、消費電力および占有面積が増大
するという短所を有している。
【０００５】上記短所の改善を図ったＡ／Ｄ変換器が、
特開平４−４３７１８号公報に開示されている。
特開平４−４３７１８号公報に開示されている。
【０００６】図１１は、改良された別の従来技術の並列
型のＡ／Ｄ変換器９００の構成を示す図である。Ａ／Ｄ
変換器９００は、参照電圧生成回路９１１、差動増幅器
列９１２、補間抵抗列９１６、比較回路列９０３、エン
コード回路９０５から構成される。Ａ／Ｄ変換器９００
は、図１０のＡ／Ｄ変換器８００と比べて、比較回路列
９０３およびエンコード回路９０５は同様の構造である
が、参照電圧生成回路９１１に含まれる抵抗の数および
差動増幅器列９１２に含まれる差動増幅器の数が少ない
点、および補間抵抗列９１６をさらに備えている点で異
なる。
型のＡ／Ｄ変換器９００の構成を示す図である。Ａ／Ｄ
変換器９００は、参照電圧生成回路９１１、差動増幅器
列９１２、補間抵抗列９１６、比較回路列９０３、エン
コード回路９０５から構成される。Ａ／Ｄ変換器９００
は、図１０のＡ／Ｄ変換器８００と比べて、比較回路列
９０３およびエンコード回路９０５は同様の構造である
が、参照電圧生成回路９１１に含まれる抵抗の数および
差動増幅器列９１２に含まれる差動増幅器の数が少ない
点、および補間抵抗列９１６をさらに備えている点で異
なる。
【０００７】すなわち、参照電圧生成回路９１１は、Ａ
／Ｄ変換器の分解能に応じた数よりも少ないｍ個の抵抗
Ｒ１〜Ｒｍによって、高圧側基準電圧９１１ａと低圧側
基準電圧９１１ｂとの間の電圧を分圧し、参照電圧ＶＲ
１〜ＶＲｍ＋１を発生している。
／Ｄ変換器の分解能に応じた数よりも少ないｍ個の抵抗
Ｒ１〜Ｒｍによって、高圧側基準電圧９１１ａと低圧側
基準電圧９１１ｂとの間の電圧を分圧し、参照電圧ＶＲ
１〜ＶＲｍ＋１を発生している。
【０００８】差動増幅器列９１２は、（ｍ＋１）個の差
動増幅器によって、上記各参照電圧ＶＲ１〜ＶＲｍ＋１
とアナログ信号電圧入力端子９０４から入力された入力
アナログ信号電圧との間の電圧差を増幅し、差動出力電
圧（非反転出力電圧および反転出力電圧）を出力してい
る。
動増幅器によって、上記各参照電圧ＶＲ１〜ＶＲｍ＋１
とアナログ信号電圧入力端子９０４から入力された入力
アナログ信号電圧との間の電圧差を増幅し、差動出力電
圧（非反転出力電圧および反転出力電圧）を出力してい
る。
【０００９】補間抵抗列９１６は複数の抵抗を備え、互
いに隣接する２つの差動増幅器の各非反転出力電圧の間
の電圧および各反転出力電圧の間の電圧をそれぞれ分圧
して補間している。この非反転出力電圧の各補間電圧お
よび反転出力電圧の各補間電圧は、比較回路列９０３を
構成する各比較回路によって比較され、次いでその比較
結果がエンコード回路９０５によってディジタルコード
に変換され、ディジタルデータ信号が出力される。
いに隣接する２つの差動増幅器の各非反転出力電圧の間
の電圧および各反転出力電圧の間の電圧をそれぞれ分圧
して補間している。この非反転出力電圧の各補間電圧お
よび反転出力電圧の各補間電圧は、比較回路列９０３を
構成する各比較回路によって比較され、次いでその比較
結果がエンコード回路９０５によってディジタルコード
に変換され、ディジタルデータ信号が出力される。
【００１０】Ａ／Ｄ変換器９００では、各参照電圧ＶＲ
１〜ＶＲｍ＋１とアナログ信号電圧との間の電圧差を差
動増幅器列９１２の利得を乗じた電圧差に増幅し、補間
抵抗列９１６によって互いに隣接する差動増幅器の出力
電圧を補間した電圧を、比較回路列９０３の各比較回路
において電圧比較するため、補間しない場合に比べて差
動増幅器の数を補間ビット分の１に低減することができ
る。それゆえに、消費電力および占有面積をある程度ま
で削減することが可能となる。
１〜ＶＲｍ＋１とアナログ信号電圧との間の電圧差を差
動増幅器列９１２の利得を乗じた電圧差に増幅し、補間
抵抗列９１６によって互いに隣接する差動増幅器の出力
電圧を補間した電圧を、比較回路列９０３の各比較回路
において電圧比較するため、補間しない場合に比べて差
動増幅器の数を補間ビット分の１に低減することができ
る。それゆえに、消費電力および占有面積をある程度ま
で削減することが可能となる。
【００１１】上記の図１０のＡ／Ｄ変換器８００、およ
び図１１のＡ／Ｄ変換器９００に用いる比較回路を図１
２に示す。
び図１１のＡ／Ｄ変換器９００に用いる比較回路を図１
２に示す。
【００１２】図１２は、従来のＡ／Ｄ変換器に用いる比
較回路８５０の回路図を示す。
較回路８５０の回路図を示す。
【００１３】比較回路８５０は、ＮＭＯＳトランジスタ
ｍ１、ｍ２のゲートに入力するＶｏおよびＶｏｂの電圧
を比較する。
ｍ１、ｍ２のゲートに入力するＶｏおよびＶｏｂの電圧
を比較する。
【００１４】Ｖｏ＞Ｖｏｂの場合、ＮＭＯＳトランジス
タｍ１のドレイン電流（Ｉｄ１）はｍ２のドレイン電流
（Ｉｄ２）より多く流れる。このとき、負荷抵抗（Ｒ
Ｌ）とドレイン電流により比較回路の出力電圧が決定さ
れ、その出力電圧は、Ｑ（＝ＶＤＤ−Ｉｄ１・ＲＬ）＜
ＱＢ（＝ＶＤＤ−Ｉｄ２・ＲＬ）となる。
タｍ１のドレイン電流（Ｉｄ１）はｍ２のドレイン電流
（Ｉｄ２）より多く流れる。このとき、負荷抵抗（Ｒ
Ｌ）とドレイン電流により比較回路の出力電圧が決定さ
れ、その出力電圧は、Ｑ（＝ＶＤＤ−Ｉｄ１・ＲＬ）＜
ＱＢ（＝ＶＤＤ−Ｉｄ２・ＲＬ）となる。
【００１５】Ｖｏ＜Ｖｏｂの場合、ＮＭＯＳトランジス
タｍ２のドレイン電流（Ｉｄ２）はｍ１のドレイン電流
（Ｉｄ１）より多く流れる。従って、出力電圧は、Ｑ＞
ＱＢとなる。
タｍ２のドレイン電流（Ｉｄ２）はｍ１のドレイン電流
（Ｉｄ１）より多く流れる。従って、出力電圧は、Ｑ＞
ＱＢとなる。
【００１６】
【発明が解決しようとする課題】ところが、上記のよう
に差動増幅器によって増幅された電圧を補間抵抗により
補間および比較するように構成されたＡ／Ｄ変換器であ
っても、比較回路は分解能に応じた数、具体的にはｎビ
ットのディジタルコードを出力する場合には２ｎ −１個
の比較回路を備える必要がある。このため、分解能が高
くなるほど比較回路の数が大幅に増加し、これに伴って
消費電力が大きくなるという問題点を有している。
に差動増幅器によって増幅された電圧を補間抵抗により
補間および比較するように構成されたＡ／Ｄ変換器であ
っても、比較回路は分解能に応じた数、具体的にはｎビ
ットのディジタルコードを出力する場合には２ｎ −１個
の比較回路を備える必要がある。このため、分解能が高
くなるほど比較回路の数が大幅に増加し、これに伴って
消費電力が大きくなるという問題点を有している。
【００１７】ここで、比較回路自体の消費電力を低減す
る技術の一例としては、「ＩＥＥＥＪＯＵＲＮＡＬ Ｏ
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， Ｖ
ＯＬ．３０ ＮＯ．３， ＭＡＲＣＨ １９９５」の第
１６６〜１７２頁に記載されているＴｈｏｍａｓ Ｂｙ
ｕｎｇｈａｋ Ｃｈｏによる「Ａ １０ｂ， ２０Ｍｓ
ａｍｐｌｅ／ｓ， ３５ｍＷ Ｐｉｐｅｌｉｎｅ Ａ／
Ｄ Ｃｏｎｖｅｒｔｅｒ」が知られている。この文献で
は、パイプラインＡ／Ｄ変換器のパイプラインステージ
毎の低分解能Ａ／Ｄ変換部において、一般的なＡ／Ｄ変
換器で用いられている高速動作・応答性に優れた定電流
型比較回路に代わり、ダイナミック型比較回路を用いて
いる。ダイナミック型比較回路は一定電流を必要としな
いため、定電流型比較回路を用いた場合と比較して、消
費電力を大幅に低減することができる。
る技術の一例としては、「ＩＥＥＥＪＯＵＲＮＡＬ Ｏ
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， Ｖ
ＯＬ．３０ ＮＯ．３， ＭＡＲＣＨ １９９５」の第
１６６〜１７２頁に記載されているＴｈｏｍａｓ Ｂｙ
ｕｎｇｈａｋ Ｃｈｏによる「Ａ １０ｂ， ２０Ｍｓ
ａｍｐｌｅ／ｓ， ３５ｍＷ Ｐｉｐｅｌｉｎｅ Ａ／
Ｄ Ｃｏｎｖｅｒｔｅｒ」が知られている。この文献で
は、パイプラインＡ／Ｄ変換器のパイプラインステージ
毎の低分解能Ａ／Ｄ変換部において、一般的なＡ／Ｄ変
換器で用いられている高速動作・応答性に優れた定電流
型比較回路に代わり、ダイナミック型比較回路を用いて
いる。ダイナミック型比較回路は一定電流を必要としな
いため、定電流型比較回路を用いた場合と比較して、消
費電力を大幅に低減することができる。
【００１８】ところが、上記のようなダイナミック型比
較回路では、オフセットの影響が大きく、比較精度が劣
化するため、低分解能Ａ／Ｄ変換でしか用いることがで
きないという問題点を持つ。また、比較的大きな分解能
のＡ／Ｄ変換器で用いるためにはエラー訂正処理を行う
必要がある。そのエラー訂正処理のために別途回路を設
ける必要があり、その分の消費電力および占有面積が無
視できない。
較回路では、オフセットの影響が大きく、比較精度が劣
化するため、低分解能Ａ／Ｄ変換でしか用いることがで
きないという問題点を持つ。また、比較的大きな分解能
のＡ／Ｄ変換器で用いるためにはエラー訂正処理を行う
必要がある。そのエラー訂正処理のために別途回路を設
ける必要があり、その分の消費電力および占有面積が無
視できない。
【００１９】本発明は上記課題を解決するものであっ
て、その目的とするところは、高速、高精度なＡ／Ｄ変
換器を実現するとともに、より低消費電力なＡ／Ｄ変換
器を提供することにある。
て、その目的とするところは、高速、高精度なＡ／Ｄ変
換器を実現するとともに、より低消費電力なＡ／Ｄ変換
器を提供することにある。
【００２０】
【課題を解決するための手段】本発明は、複数の参照電
圧を生成する参照電圧生成手段と、前記複数の参照電圧
の各々と入力信号電圧との電圧差を増幅し、複数の出力
電圧セットを生成する差動増幅手段であって、前記複数
の出力電圧セットのそれぞれは相補的な非反転出力電圧
と反転出力電圧とを含む、差動増幅手段と、前記複数の
出力電圧セットを受け取り、クロック信号に従って動作
する動作手段とを備え、前記動作手段は、しきい値電圧
Ｖｔｎを有する比較手段を含み、前記比較手段は、前記
複数の出力電圧セットのうち第１の出力電圧セットと第
２の出力電圧セットとが入力される入力トランジスタ部
と、前記クロック信号に従って動作する正帰還部とを含
み、前記第１の出力電圧セットは第１の非反転出力電圧
と第１の反転出力電圧とを含み、前記第２の出力電圧セ
ットは第２の非反転出力電圧と第２の反転出力電圧とを
含み、前記入力トランジスタ部は、所定の重み付け演算
を行うことにより前記しきい値電圧Ｖｔｎを決定し、前
記第１の非反転出力電圧と前記第１の反転出力電圧との
差分と前記第２の非反転出力電圧と前記第２の反転出力
電圧との差分とを比較した比較結果を前記正帰還部に出
力し、前記正帰還部は、前記クロック信号が所定のレベ
ルにある場合に前記入力トランジスタ部から出力される
前記比較結果を増幅し、前記増幅された比較結果を保持
するとともに、前記増幅された比較結果をディジタル信
号として出力する、Ａ／Ｄ変換器であり、これにより上
記目的が達成される。
圧を生成する参照電圧生成手段と、前記複数の参照電圧
の各々と入力信号電圧との電圧差を増幅し、複数の出力
電圧セットを生成する差動増幅手段であって、前記複数
の出力電圧セットのそれぞれは相補的な非反転出力電圧
と反転出力電圧とを含む、差動増幅手段と、前記複数の
出力電圧セットを受け取り、クロック信号に従って動作
する動作手段とを備え、前記動作手段は、しきい値電圧
Ｖｔｎを有する比較手段を含み、前記比較手段は、前記
複数の出力電圧セットのうち第１の出力電圧セットと第
２の出力電圧セットとが入力される入力トランジスタ部
と、前記クロック信号に従って動作する正帰還部とを含
み、前記第１の出力電圧セットは第１の非反転出力電圧
と第１の反転出力電圧とを含み、前記第２の出力電圧セ
ットは第２の非反転出力電圧と第２の反転出力電圧とを
含み、前記入力トランジスタ部は、所定の重み付け演算
を行うことにより前記しきい値電圧Ｖｔｎを決定し、前
記第１の非反転出力電圧と前記第１の反転出力電圧との
差分と前記第２の非反転出力電圧と前記第２の反転出力
電圧との差分とを比較した比較結果を前記正帰還部に出
力し、前記正帰還部は、前記クロック信号が所定のレベ
ルにある場合に前記入力トランジスタ部から出力される
前記比較結果を増幅し、前記増幅された比較結果を保持
するとともに、前記増幅された比較結果をディジタル信
号として出力する、Ａ／Ｄ変換器であり、これにより上
記目的が達成される。
【００２１】本発明の１つの実施形態は、前記ディジタ
ル信号をコード化するコード化手段をさらに備える、上
記に記載のＡ／Ｄ変換器である。
ル信号をコード化するコード化手段をさらに備える、上
記に記載のＡ／Ｄ変換器である。
【００２２】本発明の１つの実施形態は、前記第１の非
反転出力電圧と前記第２の非反転出力電圧とを補間する
第１の補間手段と、前記第１の反転出力電圧と前記第２
の反転出力電圧とを補間する第２の補間手段とをさらに
備える、上記に記載のＡ／Ｄ変換器である。
反転出力電圧と前記第２の非反転出力電圧とを補間する
第１の補間手段と、前記第１の反転出力電圧と前記第２
の反転出力電圧とを補間する第２の補間手段とをさらに
備える、上記に記載のＡ／Ｄ変換器である。
【００２３】本発明の１つの実施形態は、前記入力信号
電圧を検出し、前記入力信号電圧の電圧レベルに応じて
前記動作手段を制御する入力信号電圧レベル検出手段を
さらに備える、上記に記載のＡ／Ｄ変換器である。
電圧を検出し、前記入力信号電圧の電圧レベルに応じて
前記動作手段を制御する入力信号電圧レベル検出手段を
さらに備える、上記に記載のＡ／Ｄ変換器である。
【００２４】本発明の１つの実施形態は、前記入力トラ
ンジスタ部は複数のトランジスタを含み、前記重み付け
演算は、前記複数のトランジスタのそれぞれのサイズを
変更することにより行われる、上記に記載のＡ／Ｄ変換
器である。
ンジスタ部は複数のトランジスタを含み、前記重み付け
演算は、前記複数のトランジスタのそれぞれのサイズを
変更することにより行われる、上記に記載のＡ／Ｄ変換
器である。
【００２５】本発明の１つの実施形態は、前記動作手段
は、２ｎ個（ｎは整数）の比較手段を含む、上記に記載
のＡ／Ｄ変換器である。
は、２ｎ個（ｎは整数）の比較手段を含む、上記に記載
のＡ／Ｄ変換器である。
【００２６】本発明の１つの実施形態は、前記複数のト
ランジスタは所定のトランジスタパターンとなるように
配置されており、前記トランジスタパターンの両端にダ
ミートランジスタパターンが隣接して配置される、上記
に記載のＡ／Ｄ変換器である。
ランジスタは所定のトランジスタパターンとなるように
配置されており、前記トランジスタパターンの両端にダ
ミートランジスタパターンが隣接して配置される、上記
に記載のＡ／Ｄ変換器である。
【００２７】本発明の１つの実施形態は、前記複数のト
ランジスタは所定のトランジスタパターンとなるように
配置されており、前記トランジスタパターンは前記入力
トランジスタ部の中心線に対して線対称である、上記に
記載のＡ／Ｄ変換器である。
ランジスタは所定のトランジスタパターンとなるように
配置されており、前記トランジスタパターンは前記入力
トランジスタ部の中心線に対して線対称である、上記に
記載のＡ／Ｄ変換器である。
【００２８】本発明の１つの実施形態は、前記参照電圧
生成手段と、前記差動増幅手段と、前記動作手段とが単
一のチップ上に形成されている、上記に記載のＡ／Ｄ変
換器である。
生成手段と、前記差動増幅手段と、前記動作手段とが単
一のチップ上に形成されている、上記に記載のＡ／Ｄ変
換器である。
【００２９】さらに本発明は、可変周波数を有するクロ
ック信号を生成するクロック信号生成手段と、前記クロ
ック信号生成手段が接続されたＡ／Ｄ変換器とを備えた
システムであって、前記Ａ／Ｄ変換器は、複数の参照電
圧を生成する参照電圧生成手段と、前記複数の参照電圧
の各々と入力信号電圧との電圧差を増幅し、複数の出力
電圧セットを生成する差動増幅手段であって、前記複数
の出力電圧セットのそれぞれは相補的な非反転出力電圧
と反転出力電圧とを含む、差動増幅手段と、前記複数の
出力電圧セットを受け取り、クロック信号に従って動作
する動作手段とを備え、前記動作手段は、しきい値電圧
Ｖｔｎを有する比較手段を含み、前記比較手段は、前記
複数の出力電圧セットのうち第１の出力電圧セットと第
２の出力電圧セットとが入力される入力トランジスタ部
と、前記クロック信号に従って動作する正帰還部とを含
み、前記第１の出力電圧セットは第１の非反転出力電圧
と第１の反転出力電圧とを含み、前記第２の出力電圧セ
ットは第２の非反転出力電圧と第２の反転出力電圧とを
含み、前記入力トランジスタ部は、所定の重み付け演算
を行うことにより前記しきい値電圧Ｖｔｎを決定し、前
記第１の非反転出力電圧と前記第１の反転出力電圧との
差分と前記第２の非反転出力電圧と前記第２の反転出力
電圧との差分とを比較した比較結果を前記正帰還部に出
力し、前記正帰還部は、前記クロック信号が所定のレベ
ルにある場合に前記入力トランジスタ部から出力される
前記比較結果を増幅し、前記増幅された比較結果を保持
するとともに、前記増幅された比較結果をディジタル信
号として出力する、システムであり、これにより上記目
的が達成される。
ック信号を生成するクロック信号生成手段と、前記クロ
ック信号生成手段が接続されたＡ／Ｄ変換器とを備えた
システムであって、前記Ａ／Ｄ変換器は、複数の参照電
圧を生成する参照電圧生成手段と、前記複数の参照電圧
の各々と入力信号電圧との電圧差を増幅し、複数の出力
電圧セットを生成する差動増幅手段であって、前記複数
の出力電圧セットのそれぞれは相補的な非反転出力電圧
と反転出力電圧とを含む、差動増幅手段と、前記複数の
出力電圧セットを受け取り、クロック信号に従って動作
する動作手段とを備え、前記動作手段は、しきい値電圧
Ｖｔｎを有する比較手段を含み、前記比較手段は、前記
複数の出力電圧セットのうち第１の出力電圧セットと第
２の出力電圧セットとが入力される入力トランジスタ部
と、前記クロック信号に従って動作する正帰還部とを含
み、前記第１の出力電圧セットは第１の非反転出力電圧
と第１の反転出力電圧とを含み、前記第２の出力電圧セ
ットは第２の非反転出力電圧と第２の反転出力電圧とを
含み、前記入力トランジスタ部は、所定の重み付け演算
を行うことにより前記しきい値電圧Ｖｔｎを決定し、前
記第１の非反転出力電圧と前記第１の反転出力電圧との
差分と前記第２の非反転出力電圧と前記第２の反転出力
電圧との差分とを比較した比較結果を前記正帰還部に出
力し、前記正帰還部は、前記クロック信号が所定のレベ
ルにある場合に前記入力トランジスタ部から出力される
前記比較結果を増幅し、前記増幅された比較結果を保持
するとともに、前記増幅された比較結果をディジタル信
号として出力する、システムであり、これにより上記目
的が達成される。
【００３０】以下に、本発明の作用を説明する。
【００３１】本発明によれば、動作手段は、しきい値電
圧Ｖｔｎを有する比較手段を含み、比較手段は、複数の
出力電圧セットのうち第１の出力電圧セットと第２の出
力電圧セットとが入力される入力トランジスタ部と、ク
ロック信号に従って動作する正帰還部とを含み、第１の
出力電圧セットは第１の非反転出力電圧と第１の反転出
力電圧とを含み、前記第２の出力電圧セットは第２の非
反転出力電圧と第２の反転出力電圧とを含み、入力トラ
ンジスタ部は、所定の重み付け演算を行うことによりし
きい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第
１の反転出力電圧との差分と第２の非反転出力電圧と第
２の反転出力電圧との差分とを比較した比較結果を正帰
還部に出力し、正帰還部は、クロック信号が所定のレベ
ルにある場合に入力トランジスタ部から出力される比較
結果を増幅し、増幅された比較結果を保持するととも
に、増幅された比較結果をディジタル信号として出力
し、比較結果がＶＤＤレベル、ＶＳＳレベルまで増幅さ
れた後は動作電流が流れない。また、クロック信号が所
定のレベルにない場合においては、正帰還部は動作しな
いので、動作電流は全く流れない。従って、消費電力が
低いＡ／Ｄ変換器を実現することができる。また、抵抗
列などの補間回路が不要となるので、さらなる低消費電
力化および占有面積の削減が可能となる。
圧Ｖｔｎを有する比較手段を含み、比較手段は、複数の
出力電圧セットのうち第１の出力電圧セットと第２の出
力電圧セットとが入力される入力トランジスタ部と、ク
ロック信号に従って動作する正帰還部とを含み、第１の
出力電圧セットは第１の非反転出力電圧と第１の反転出
力電圧とを含み、前記第２の出力電圧セットは第２の非
反転出力電圧と第２の反転出力電圧とを含み、入力トラ
ンジスタ部は、所定の重み付け演算を行うことによりし
きい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第
１の反転出力電圧との差分と第２の非反転出力電圧と第
２の反転出力電圧との差分とを比較した比較結果を正帰
還部に出力し、正帰還部は、クロック信号が所定のレベ
ルにある場合に入力トランジスタ部から出力される比較
結果を増幅し、増幅された比較結果を保持するととも
に、増幅された比較結果をディジタル信号として出力
し、比較結果がＶＤＤレベル、ＶＳＳレベルまで増幅さ
れた後は動作電流が流れない。また、クロック信号が所
定のレベルにない場合においては、正帰還部は動作しな
いので、動作電流は全く流れない。従って、消費電力が
低いＡ／Ｄ変換器を実現することができる。また、抵抗
列などの補間回路が不要となるので、さらなる低消費電
力化および占有面積の削減が可能となる。
【００３２】また、第１の非反転出力電圧と第２の非反
転出力手段とを補間する第１の補間手段と、第１の反転
出力電圧と第２の反転出力手段とを補間する第２の補間
手段とを備えているため、差動増幅器の数をさらに削減
することができる。
転出力手段とを補間する第１の補間手段と、第１の反転
出力電圧と第２の反転出力手段とを補間する第２の補間
手段とを備えているため、差動増幅器の数をさらに削減
することができる。
【００３３】また、入力信号電圧の電圧レベルに応じて
動作手段を制御する入力信号電圧レベル検出手段を備え
ているため、アナログ信号の電圧レベルに応じて、動作
回路に含まれる必要な比較回路のみが動作し、それ以外
の比較回路は停止するので、大幅に消費電力を削減する
ことが可能となる。
動作手段を制御する入力信号電圧レベル検出手段を備え
ているため、アナログ信号の電圧レベルに応じて、動作
回路に含まれる必要な比較回路のみが動作し、それ以外
の比較回路は停止するので、大幅に消費電力を削減する
ことが可能となる。
【００３４】また、入力トランジスタ部は複数のトラン
ジスタを含み、重み付け演算は、複数のトランジスタの
それぞれのサイズを変更することにより行われるので、
抵抗列などの補間回路が不要となり、低消費電力化およ
び占有面積の削減が可能となる。
ジスタを含み、重み付け演算は、複数のトランジスタの
それぞれのサイズを変更することにより行われるので、
抵抗列などの補間回路が不要となり、低消費電力化およ
び占有面積の削減が可能となる。
【００３５】また、動作手段は、２ｎ個（ｎは整数）の
比較手段を含んでいるので、比較手段の数が増える分だ
け分解能が向上したＡ／Ｄ変換器を実現することができ
る。
比較手段を含んでいるので、比較手段の数が増える分だ
け分解能が向上したＡ／Ｄ変換器を実現することができ
る。
【００３６】また、複数のトランジスタは所定のトラン
ジスタパターンとなるように配置されており、トランジ
スタパターンの両端にはダミートランジスタパターンが
隣接して配置されているので、ゲート・パターンの精度
を確保することができる。
ジスタパターンとなるように配置されており、トランジ
スタパターンの両端にはダミートランジスタパターンが
隣接して配置されているので、ゲート・パターンの精度
を確保することができる。
【００３７】また、トランジスタパターンは入力トラン
ジスタ部の中心線に対して線対称であるので、トランジ
スタ特性ミスマッチ等のばらつきを抑制することができ
る。
ジスタ部の中心線に対して線対称であるので、トランジ
スタ特性ミスマッチ等のばらつきを抑制することができ
る。
【００３８】また、Ａ／Ｄ変換器は１チップ化すること
ができるので、占有面積の削減効果を大きくすることが
できる。
ができるので、占有面積の削減効果を大きくすることが
できる。
【００３９】また、本発明のシステムは、Ａ／Ｄ変換器
とクロック信号生成手段とを備えており、クロック信号
生成手段のクロック周波数が低い場合には動作電流が流
れない期間が増えるので、消費電力を低く抑えることが
できる。さらに、本発明のシステムは、占有面積が小さ
いＡＤ変換器を用いているので、コンパクトなシステム
を構築することもできる。
とクロック信号生成手段とを備えており、クロック信号
生成手段のクロック周波数が低い場合には動作電流が流
れない期間が増えるので、消費電力を低く抑えることが
できる。さらに、本発明のシステムは、占有面積が小さ
いＡＤ変換器を用いているので、コンパクトなシステム
を構築することもできる。
【００４０】
【発明の実施の形態】以下、本発明の並列型Ａ／Ｄ変換
器の具体的な実施の形態について、図面を参照しながら
説明する。
器の具体的な実施の形態について、図面を参照しながら
説明する。
【００４１】（実施の形態１）図１は、本発明の実施の
形態１によるＡ／Ｄ変換器１００の構成を示す図であ
る。Ａ／Ｄ変換器１００は、参照電圧生成回路（参照電
圧生成手段）１１１、差動増幅器列（差動増幅手段）１
１２、および動作回路（動作手段）１１３を備えてい
る。Ａ／Ｄ変換器１００は、エンコード回路（コード化
手段）１０５をさらに備えていてもよい。参照電圧生成
回路１１１は、複数の参照電圧ＶＲ１〜ＶＲ ｍ＋１を発
生する。差動増幅器列１１２は、ｍ＋１個の差動増幅器
Ａ１〜Ａｍ＋ １を含み、複数の参照電圧ＶＲ１〜ＶＲ
ｍ＋１の各々とアナログ信号電圧入力端子１０４から入
力された入力アナログ信号電圧Ａｉｎとの電圧差を増幅
し、複数の出力電圧セットを生成する。ここで、複数の
出力電圧セットのそれぞれには、相補的な非反転出力電
圧と反転出力電圧とが含まれる。動作回路１１３は複数
の出力電圧セットを受け取り、クロック信号に従って動
作する。また、動作回路１１３は、ｎ＋１個の比較回路
（比較手段）Ｃｒ１〜Ｃｒｎ＋１を含み、それぞれの比
較回路Ｃｒ１〜Ｃｒｎ＋１は４つの入力を有する。差動
増幅器Ａ１〜Ａｍ＋ １からの出力電圧セットに含まれる
非反転出力電圧および反転出力電圧は、直接比較回路Ｃ
ｒ１〜Ｃｒｎ＋１に入力される。
形態１によるＡ／Ｄ変換器１００の構成を示す図であ
る。Ａ／Ｄ変換器１００は、参照電圧生成回路（参照電
圧生成手段）１１１、差動増幅器列（差動増幅手段）１
１２、および動作回路（動作手段）１１３を備えてい
る。Ａ／Ｄ変換器１００は、エンコード回路（コード化
手段）１０５をさらに備えていてもよい。参照電圧生成
回路１１１は、複数の参照電圧ＶＲ１〜ＶＲ ｍ＋１を発
生する。差動増幅器列１１２は、ｍ＋１個の差動増幅器
Ａ１〜Ａｍ＋ １を含み、複数の参照電圧ＶＲ１〜ＶＲ
ｍ＋１の各々とアナログ信号電圧入力端子１０４から入
力された入力アナログ信号電圧Ａｉｎとの電圧差を増幅
し、複数の出力電圧セットを生成する。ここで、複数の
出力電圧セットのそれぞれには、相補的な非反転出力電
圧と反転出力電圧とが含まれる。動作回路１１３は複数
の出力電圧セットを受け取り、クロック信号に従って動
作する。また、動作回路１１３は、ｎ＋１個の比較回路
（比較手段）Ｃｒ１〜Ｃｒｎ＋１を含み、それぞれの比
較回路Ｃｒ１〜Ｃｒｎ＋１は４つの入力を有する。差動
増幅器Ａ１〜Ａｍ＋ １からの出力電圧セットに含まれる
非反転出力電圧および反転出力電圧は、直接比較回路Ｃ
ｒ１〜Ｃｒｎ＋１に入力される。
【００４２】各比較回路Ｃｒ１〜Ｃｒｎ＋１は、入力ト
ランジスタ部と正帰還部とを有している。入力トランジ
スタ部には、複数の出力電圧セットのうち第１の出力電
圧セットと第２の出力電圧セットとが入力される。正帰
還部はクロック信号に従って動作する。
ランジスタ部と正帰還部とを有している。入力トランジ
スタ部には、複数の出力電圧セットのうち第１の出力電
圧セットと第２の出力電圧セットとが入力される。正帰
還部はクロック信号に従って動作する。
【００４３】エンコード回路１０５は、比較結果（ディ
ジタル信号）をコード化し、ディジタルデータ信号を生
成する。
ジタル信号）をコード化し、ディジタルデータ信号を生
成する。
【００４４】以下、上記の各構成要素について詳しく説
明する。
明する。
【００４５】参照電圧生成回路１１１は、直列に接続さ
れたｍ個の抵抗Ｒ１〜Ｒｍを備え、これらの両端に高電
位側基準電圧１１１ａと低電圧側基準電圧１１１ｂとが
印加される。これにより、高電位側基準電圧１１１ａと
低電圧側基準電圧１１１ｂとの間の電圧が分圧され、参
照電圧ＶＲ１〜ＶＲｍ＋１が生成する。
れたｍ個の抵抗Ｒ１〜Ｒｍを備え、これらの両端に高電
位側基準電圧１１１ａと低電圧側基準電圧１１１ｂとが
印加される。これにより、高電位側基準電圧１１１ａと
低電圧側基準電圧１１１ｂとの間の電圧が分圧され、参
照電圧ＶＲ１〜ＶＲｍ＋１が生成する。
【００４６】差動増幅器列１１２の各差動増幅器Ａ１〜
Ａｍ＋１は２つの入力端子を有しており、一方の入力端
子には入力アナログ信号電圧Ａｉｎが入力され、他方の
入力端子には参照電圧ＶＲ１〜ＶＲｍ＋１が入力され、
その結果、複数の出力電圧のセット（例えば、第１の出
力電圧セット、第２の出力電圧セットなど）が出力され
る。ここで、複数の出力電圧のセットのそれぞれは、相
補的な非反転出力電圧Ｖ１〜Ｖｍ＋１および反転出力電
圧ＶＢ１〜ＶＢｍ＋１を含む。
Ａｍ＋１は２つの入力端子を有しており、一方の入力端
子には入力アナログ信号電圧Ａｉｎが入力され、他方の
入力端子には参照電圧ＶＲ１〜ＶＲｍ＋１が入力され、
その結果、複数の出力電圧のセット（例えば、第１の出
力電圧セット、第２の出力電圧セットなど）が出力され
る。ここで、複数の出力電圧のセットのそれぞれは、相
補的な非反転出力電圧Ｖ１〜Ｖｍ＋１および反転出力電
圧ＶＢ１〜ＶＢｍ＋１を含む。
【００４７】動作回路１１３の各比較回路Ｃｒ１〜Ｃｒ
ｎ＋１において、入力トランジスタ部は、所定の重み付
け演算を行うことによりしきい値電圧Ｖｔｎを決定し、
第１の非反転出力電圧と第１の反転出力電圧との差分と
第２の非反転出力電圧と第２の反転出力電圧との差分と
を比較した比較結果を正帰還部に出力する。ここで、第
１の非反転出力電圧および第１の反転出力電圧は第１の
出力電圧セットに含まれ、第２の非反転出力電圧および
第２の反転出力電圧は第２の出力電圧セットに含まれ
る。
ｎ＋１において、入力トランジスタ部は、所定の重み付
け演算を行うことによりしきい値電圧Ｖｔｎを決定し、
第１の非反転出力電圧と第１の反転出力電圧との差分と
第２の非反転出力電圧と第２の反転出力電圧との差分と
を比較した比較結果を正帰還部に出力する。ここで、第
１の非反転出力電圧および第１の反転出力電圧は第１の
出力電圧セットに含まれ、第２の非反転出力電圧および
第２の反転出力電圧は第２の出力電圧セットに含まれ
る。
【００４８】正帰還部は、クロック信号が所定のレベル
にある場合に入力トランジスタ部から出力される比較結
果を増幅し、増幅された比較結果を保持するとともに、
増幅された比較結果をディジタル信号としてエンコード
回路１０５に出力する。このディジタル信号は、例え
ば、比較結果によるＨレベルまたはＬレベルのディジタ
ル信号である。
にある場合に入力トランジスタ部から出力される比較結
果を増幅し、増幅された比較結果を保持するとともに、
増幅された比較結果をディジタル信号としてエンコード
回路１０５に出力する。このディジタル信号は、例え
ば、比較結果によるＨレベルまたはＬレベルのディジタ
ル信号である。
【００４９】次に、実施の形態１に用いる動作回路１１
３に含まれる比較回路について説明する。
３に含まれる比較回路について説明する。
【００５０】図２は、実施の形態１に用いる動作回路１
１３に含まれる比較回路の回路図である。
１３に含まれる比較回路の回路図である。
【００５１】図２に示す比較回路２００は、ＮＭＯＳト
ランジスタｍ１１、ｍ１２、ｍ１３、ｍ１４を含む入力
トランジスタ部とＮＭＯＳトランジスタｍ３、ｍ４およ
びＰＭＯＳトランジスタｍ７、ｍ８を含む正帰還部（ク
ロスカップルインバータラッチ部）とを備え、正帰還部
のゲートに出力端子Ｑ、ＱＢが接続されている。また、
ＮＭＯＳトランジスタｍ３のドレインとＰＭＯＳトラン
ジスタｍ７のドレインとの間にＮＭＯＳスイッチトラン
ジスタｍ５が接続され、ＭＭＯＳトランジスタｍ４のド
レインとＰＭＯＳトランジスタｍ８のドレインとの間に
ＮＭＯＳスイッチトランジスタｍ６が接続されている。
ただし、ＮＭＯＳスイッチトランジスタｍ５、ｍ６が設
置される場所は上記に限定されない。さらに、ＰＭＯＳ
トランジスタｍ７のドレインと電源ＶＤＤとの間にＰＭ
ＯＳスイッチトランジスタｍ９を備え、ＰＭＯＳトラン
ジスタｍ８のドレインと電源ＶＤＤとの間にＰＭＯＳス
イッチトランジスタｍ１０を備えている。ＮＭＯＳスイ
ッチトランジスタｍ５、ｍ６、およびＰＭＯＳスイッチ
トランジスタｍ９、ｍ１０のゲートには端子ＣＬＫが接
続されている。ＮＭＯＳトランジスタｍ３のソースとＶ
ＳＳとの間にＮＭＯＳトランジスタｍ１１およびＮＭＯ
Ｓトランジスタｍ１２を備えており、ＮＭＯＳトランジ
スタｍ１１のゲートには入力端子Ｖｏ１、ＮＭＯＳトラ
ンジスタｍ１２のゲートには入力端子Ｖｏ２が接続され
ている。ＮＭＯＳトランジスタｍ４のソースとＶＳＳと
の間にＮＭＯＳトランジスタｍ１３およびＮＭＯＳトラ
ンジスタｍ１４を備えており、ＮＭＯＳトランジスタｍ
１３のゲートには入力端子Ｖｏｂ１、ＮＭＯＳトランジ
スタｍ１４のゲートには入力端子Ｖｏｂ２が接続されて
いる。
ランジスタｍ１１、ｍ１２、ｍ１３、ｍ１４を含む入力
トランジスタ部とＮＭＯＳトランジスタｍ３、ｍ４およ
びＰＭＯＳトランジスタｍ７、ｍ８を含む正帰還部（ク
ロスカップルインバータラッチ部）とを備え、正帰還部
のゲートに出力端子Ｑ、ＱＢが接続されている。また、
ＮＭＯＳトランジスタｍ３のドレインとＰＭＯＳトラン
ジスタｍ７のドレインとの間にＮＭＯＳスイッチトラン
ジスタｍ５が接続され、ＭＭＯＳトランジスタｍ４のド
レインとＰＭＯＳトランジスタｍ８のドレインとの間に
ＮＭＯＳスイッチトランジスタｍ６が接続されている。
ただし、ＮＭＯＳスイッチトランジスタｍ５、ｍ６が設
置される場所は上記に限定されない。さらに、ＰＭＯＳ
トランジスタｍ７のドレインと電源ＶＤＤとの間にＰＭ
ＯＳスイッチトランジスタｍ９を備え、ＰＭＯＳトラン
ジスタｍ８のドレインと電源ＶＤＤとの間にＰＭＯＳス
イッチトランジスタｍ１０を備えている。ＮＭＯＳスイ
ッチトランジスタｍ５、ｍ６、およびＰＭＯＳスイッチ
トランジスタｍ９、ｍ１０のゲートには端子ＣＬＫが接
続されている。ＮＭＯＳトランジスタｍ３のソースとＶ
ＳＳとの間にＮＭＯＳトランジスタｍ１１およびＮＭＯ
Ｓトランジスタｍ１２を備えており、ＮＭＯＳトランジ
スタｍ１１のゲートには入力端子Ｖｏ１、ＮＭＯＳトラ
ンジスタｍ１２のゲートには入力端子Ｖｏ２が接続され
ている。ＮＭＯＳトランジスタｍ４のソースとＶＳＳと
の間にＮＭＯＳトランジスタｍ１３およびＮＭＯＳトラ
ンジスタｍ１４を備えており、ＮＭＯＳトランジスタｍ
１３のゲートには入力端子Ｖｏｂ１、ＮＭＯＳトランジ
スタｍ１４のゲートには入力端子Ｖｏｂ２が接続されて
いる。
【００５２】入力トランジスタ部は、所定の重み付け演
算を行うことによりしきい値電圧Ｖｔｎを決定し、第１
の非反転出力電圧と第１の反転出力電圧との差分と第２
の非反転出力電圧と第２の反転出力電圧との差分とを比
較した比較結果を正帰還部に出力する。所定の重み付け
演算は、例えば、入力トランジスタ部のトランジスタの
サイズの比を一定の値に設定することにより実現され
る。例えば、トランジスタｍ１１のサイズとトランジス
タｍ１２のサイズとを１：３に設定し、トランジスタｍ
１３のサイズとトランジスタｍ１４のサイズとを１：３
に設定することにより、しきい値電圧Ｖｔｎが得られ
る。なお、上述した所定の重み付け演算の実現方法とし
ては任意の方法を用いることができる。例えば、入力ト
ランジスタ部のトランジスタのゲート長の比を一定の値
に設定することにより、上述した所定の重み付け演算を
実現するようにしてもよいし、入力トランジスタ部のト
ランジスタのゲート幅の比を一定の値に設定することに
より、上述した所定の重み付け演算を実現するようにし
てもよい。
算を行うことによりしきい値電圧Ｖｔｎを決定し、第１
の非反転出力電圧と第１の反転出力電圧との差分と第２
の非反転出力電圧と第２の反転出力電圧との差分とを比
較した比較結果を正帰還部に出力する。所定の重み付け
演算は、例えば、入力トランジスタ部のトランジスタの
サイズの比を一定の値に設定することにより実現され
る。例えば、トランジスタｍ１１のサイズとトランジス
タｍ１２のサイズとを１：３に設定し、トランジスタｍ
１３のサイズとトランジスタｍ１４のサイズとを１：３
に設定することにより、しきい値電圧Ｖｔｎが得られ
る。なお、上述した所定の重み付け演算の実現方法とし
ては任意の方法を用いることができる。例えば、入力ト
ランジスタ部のトランジスタのゲート長の比を一定の値
に設定することにより、上述した所定の重み付け演算を
実現するようにしてもよいし、入力トランジスタ部のト
ランジスタのゲート幅の比を一定の値に設定することに
より、上述した所定の重み付け演算を実現するようにし
てもよい。
【００５３】正帰還部は、クロック信号が所定のレベル
にある場合に入力トランジスタ部から出力される比較結
果を増幅し、増幅された比較結果を保持するとともに、
増幅された比較結果をディジタル信号として出力する。
にある場合に入力トランジスタ部から出力される比較結
果を増幅し、増幅された比較結果を保持するとともに、
増幅された比較結果をディジタル信号として出力する。
【００５４】なお、実施の形態１では、第１の出力電圧
セットと第２の出力電圧セットとが入力される比較回路
の数が４個の場合を示したが、本発明はこれに限定され
ない。比較回路の数は２ｎ個（ｎは整数）であればよ
く、例えば、２個、８個などであってもよい。
セットと第２の出力電圧セットとが入力される比較回路
の数が４個の場合を示したが、本発明はこれに限定され
ない。比較回路の数は２ｎ個（ｎは整数）であればよ
く、例えば、２個、８個などであってもよい。
【００５５】次に、図３を参照して、比較回路２００の
動作を説明する。
動作を説明する。
【００５６】図３は、端子ＣＬＫに入力されるクロック
信号および比較回路２００の出力Ｑ、ＱＢの波形図であ
る。
信号および比較回路２００の出力Ｑ、ＱＢの波形図であ
る。
【００５７】クロック信号が“Ｌｏｗ”の場合、ＮＭＯ
Ｓスイッチトランジスタｍ５、ｍ６はオフになり、ＰＭ
ＯＳスイッチトランジスタｍ９、ｍ１０はオンになり、
正帰還部は動作せず、出力Ｑ、ＱＢは電源電圧にプルア
ップされ、出力Ｑ、ＱＢは“Ｈｉｇｈ”に固定される
（Ｒｅｓｅｔ状態）。このとき、比較回路には電流は一
切流れない。
Ｓスイッチトランジスタｍ５、ｍ６はオフになり、ＰＭ
ＯＳスイッチトランジスタｍ９、ｍ１０はオンになり、
正帰還部は動作せず、出力Ｑ、ＱＢは電源電圧にプルア
ップされ、出力Ｑ、ＱＢは“Ｈｉｇｈ”に固定される
（Ｒｅｓｅｔ状態）。このとき、比較回路には電流は一
切流れない。
【００５８】クロック信号が“Ｈｉｇｈ”の場合、ＮＭ
ＯＳスイッチトランジスタｍ５、ｍ６はオンになり、Ｐ
ＭＯＳスイッチトランジスタｍ９、ｍ１０はオフにな
り、正帰還部は動作する。このとき、ＮＭＯＳトランジ
スタｍ１１、ｍ１２、ｍ１３、ｍ１４はゲート電圧によ
りドレイン電流が線形に変化するリニア領域で動作して
おり、ｍ１１およびｍ１２のゲートに入力される入力信
号に応じたドレイン電圧ＶＤＳ１、ｍ１３およびｍ１４
のゲートに入力される入力信号に応じたドレイン電圧Ｖ
ＤＳ２が発生する。正帰還部は、ドレイン電圧の電圧差
（ＶＤＳ１とＶＤ Ｓ２との差）を正帰還することで電源
電圧（ＶＤＤ）レベルまで増幅し、その状態を保持する
（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。このとき、クロ
ック信号が“Ｈｉｇｈ”になり、入力信号に応じて、比
較回路の出力Ｑ、ＱＢが増幅されるまでの期間は電流が
流れるが、出力Ｑ、ＱＢが保持される期間は電流は流れ
ない。
ＯＳスイッチトランジスタｍ５、ｍ６はオンになり、Ｐ
ＭＯＳスイッチトランジスタｍ９、ｍ１０はオフにな
り、正帰還部は動作する。このとき、ＮＭＯＳトランジ
スタｍ１１、ｍ１２、ｍ１３、ｍ１４はゲート電圧によ
りドレイン電流が線形に変化するリニア領域で動作して
おり、ｍ１１およびｍ１２のゲートに入力される入力信
号に応じたドレイン電圧ＶＤＳ１、ｍ１３およびｍ１４
のゲートに入力される入力信号に応じたドレイン電圧Ｖ
ＤＳ２が発生する。正帰還部は、ドレイン電圧の電圧差
（ＶＤＳ１とＶＤ Ｓ２との差）を正帰還することで電源
電圧（ＶＤＤ）レベルまで増幅し、その状態を保持する
（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。このとき、クロ
ック信号が“Ｈｉｇｈ”になり、入力信号に応じて、比
較回路の出力Ｑ、ＱＢが増幅されるまでの期間は電流が
流れるが、出力Ｑ、ＱＢが保持される期間は電流は流れ
ない。
【００５９】例えば、ＶＤＳ１＞ＶＤＳ２の場合では、
その電圧差を正帰還し、出力Ｑは電源電圧（ＶＤＤ）ま
で、出力ＱＢはグランド（ＶＳＳ）まで増幅される。逆
にＶ ＤＳ１＜ＶＤＳ２の場合では、その電圧差を正帰還
し、出力Ｑはグランド（ＶＳＳ）まで、出力ＱＢは電源
電圧（ＶＤＤ）まで増幅される。
その電圧差を正帰還し、出力Ｑは電源電圧（ＶＤＤ）ま
で、出力ＱＢはグランド（ＶＳＳ）まで増幅される。逆
にＶ ＤＳ１＜ＶＤＳ２の場合では、その電圧差を正帰還
し、出力Ｑはグランド（ＶＳＳ）まで、出力ＱＢは電源
電圧（ＶＤＤ）まで増幅される。
【００６０】次に、ＮＭＯＳトランジスタｍ１１、ｍ１
３のゲート幅をＷ１、ＮＭＯＳトランジスタｍ１２、ｍ
１４のゲート幅をＷ２、ＮＭＯＳトランジスタｍ１１、
ｍ１２、ｍ１３、ｍ１４のゲート長をＬ、しきい値電圧
をＶＴ、キャリアの移動度をμｎ、ゲート容量をＣｏｘ
とし、ゲート・ソース間電圧をそれぞれＶＧＳ１（＝Ｖ
ｏ１）、ＶＧＳ２（＝Ｖｏ２）、ＶＧＳ３（＝Ｖｏｂ
１）、ＶＧＳ４（＝Ｖｏｂ２）とすると、ＮＭＯＳトラ
ンジスタｍ１１、ｍ１２、ｍ１３、ｍ１４のドレインコ
ンダクタンスＧ１１、Ｇ１２、Ｇ１３、Ｇ１４は、それ
ぞれ、 Ｇ１１＝μｎ・Ｃｏｘ・（Ｗ１／Ｌ）（Ｖｏ１−ＶＴ−ＶＤＳ１） ・・・・・（１．１） Ｇ１２＝μｎ・Ｃｏｘ・（Ｗ２／Ｌ）（Ｖｏ２−ＶＴ−ＶＤＳ１） ・・・・・（１．２） Ｇ１３＝μｎ・Ｃｏｘ・（Ｗ１／Ｌ）（Ｖｏｂ１−ＶＴ−ＶＤＳ２） ・・・・・（１．３） Ｇ１４＝μｎ・Ｃｏｘ・（Ｗ２／Ｌ）（Ｖｏｂ２−ＶＴ−ＶＤＳ２） ・・・・・（１．４） と表すことができる。
３のゲート幅をＷ１、ＮＭＯＳトランジスタｍ１２、ｍ
１４のゲート幅をＷ２、ＮＭＯＳトランジスタｍ１１、
ｍ１２、ｍ１３、ｍ１４のゲート長をＬ、しきい値電圧
をＶＴ、キャリアの移動度をμｎ、ゲート容量をＣｏｘ
とし、ゲート・ソース間電圧をそれぞれＶＧＳ１（＝Ｖ
ｏ１）、ＶＧＳ２（＝Ｖｏ２）、ＶＧＳ３（＝Ｖｏｂ
１）、ＶＧＳ４（＝Ｖｏｂ２）とすると、ＮＭＯＳトラ
ンジスタｍ１１、ｍ１２、ｍ１３、ｍ１４のドレインコ
ンダクタンスＧ１１、Ｇ１２、Ｇ１３、Ｇ１４は、それ
ぞれ、 Ｇ１１＝μｎ・Ｃｏｘ・（Ｗ１／Ｌ）（Ｖｏ１−ＶＴ−ＶＤＳ１） ・・・・・（１．１） Ｇ１２＝μｎ・Ｃｏｘ・（Ｗ２／Ｌ）（Ｖｏ２−ＶＴ−ＶＤＳ１） ・・・・・（１．２） Ｇ１３＝μｎ・Ｃｏｘ・（Ｗ１／Ｌ）（Ｖｏｂ１−ＶＴ−ＶＤＳ２） ・・・・・（１．３） Ｇ１４＝μｎ・Ｃｏｘ・（Ｗ２／Ｌ）（Ｖｏｂ２−ＶＴ−ＶＤＳ２） ・・・・・（１．４） と表すことができる。
【００６１】図２の比較回路２００のしきい値電圧は、
ＶＤＳ１＝ＶＤＳ２の場合、つまり、ＮＭＯＳトランジ
スタｍ１１のドレインコンダクタンスＧ１１およびＮＭ
ＯＳトランジスタｍ１２のドレインコンダクタンスＧ
１２の和と、ＮＭＯＳトランジスタｍ１３のドレインコ
ンダクタンスＧ１３およびＮＭＯＳトランジスタｍ１４
のドレインコンダクタンスＧ１４の和とが等しい場合に
得られるため、式（１．１）〜（１．４）より、 Ｇ１１＋Ｇ１２＝Ｇ１３＋Ｇ１４ μｎ・Ｃｏｘ・［（Ｗ１／Ｌ）（Ｖｏ１−ＶＴ−ＶＤＳ１）＋（Ｗ２／Ｌ） （Ｖｏ２−ＶＴ−ＶＤＳ１）］＝μｎ・Ｃｏｘ・［（Ｗ１／Ｌ）（Ｖｏｂ１−Ｖ Ｔ −ＶＤＳ２）＋（Ｗ２／Ｌ）（Ｖｏｂ２−ＶＴ−ＶＤＳ２）］ となる。ゆえに、 Ｗ１Ｖｏ１＋Ｗ２Ｖｏ２＝Ｗ１Ｖｏｂ１＋Ｗ２Ｖｏｂ２・・・・・（１．５ ） となる。
ＶＤＳ１＝ＶＤＳ２の場合、つまり、ＮＭＯＳトランジ
スタｍ１１のドレインコンダクタンスＧ１１およびＮＭ
ＯＳトランジスタｍ１２のドレインコンダクタンスＧ
１２の和と、ＮＭＯＳトランジスタｍ１３のドレインコ
ンダクタンスＧ１３およびＮＭＯＳトランジスタｍ１４
のドレインコンダクタンスＧ１４の和とが等しい場合に
得られるため、式（１．１）〜（１．４）より、 Ｇ１１＋Ｇ１２＝Ｇ１３＋Ｇ１４ μｎ・Ｃｏｘ・［（Ｗ１／Ｌ）（Ｖｏ１−ＶＴ−ＶＤＳ１）＋（Ｗ２／Ｌ） （Ｖｏ２−ＶＴ−ＶＤＳ１）］＝μｎ・Ｃｏｘ・［（Ｗ１／Ｌ）（Ｖｏｂ１−Ｖ Ｔ −ＶＤＳ２）＋（Ｗ２／Ｌ）（Ｖｏｂ２−ＶＴ−ＶＤＳ２）］ となる。ゆえに、 Ｗ１Ｖｏ１＋Ｗ２Ｖｏ２＝Ｗ１Ｖｏｂ１＋Ｗ２Ｖｏｂ２・・・・・（１．５ ） となる。
【００６２】ゲート幅Ｗ１およびＷ２のサイズ比をｎ／
ｍ：（ｍ−ｎ）／ｍとすると、式（１．５）から、 （ｎＶｏ１＋（ｍ−ｎ）Ｖｏ２）／ｍ＝（ｎＶｏｂ１＋（ｍ−ｎ）Ｖｏｂ２ ）／ｍ・・・・・（１．６） となる。ここで、式（１．６）を図４を用いて詳しく説
明する。
ｍ：（ｍ−ｎ）／ｍとすると、式（１．５）から、 （ｎＶｏ１＋（ｍ−ｎ）Ｖｏ２）／ｍ＝（ｎＶｏｂ１＋（ｍ−ｎ）Ｖｏｂ２ ）／ｍ・・・・・（１．６） となる。ここで、式（１．６）を図４を用いて詳しく説
明する。
【００６３】図４は、比較回路２００の入力信号Ｖｏ
１、Ｖｏｂ１、Ｖｏ２、Ｖｏｂ２の軌跡としきい値とを
示した図である。図４の波線Ａは、式（１．６）の左辺
の軌跡を表しており、入力信号Ｖｏ１とＶｏ２とを、
ｎ：ｍ−ｎに分割したものである。波線Ｂは、式（１．
６）の右辺の軌跡を表しており、入力信号Ｖｏｂ１とＶ
ｏｂ２とを、ｎ：ｍ−ｎに分割したものである。波線Ａ
と波線Ｂとの交点Ｖｔｎは、比較回路のしきい値を示し
ている。このとき、交点Ｖｔｎは、入力信号Ｖｏ１およ
びＶｏｂ１の交点Ｖｔ１と入力信号Ｖｏ２およびＶｏｂ
２の交点Ｖｔ２との間をｎ：ｍ−ｎに分割する。例え
ば、ｍ＝４とすると、ｎ＝１の場合、ＮＭＯＳトランジ
スタ（ｍ１１、ｍ１３）とＮＭＯＳトランジスタ（ｍ１
２、ｍ１４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は
１：３となり、比較回路のしきい値は、交点Ｖｔ１と交
点Ｖｔ２との間を１：３に分割する。ｎ＝２の場合に
は、ＮＭＯＳトランジスタ（ｍ１１、ｍ１３）とＮＭＯ
Ｓトランジスタ（ｍ１２、ｍ１４）とのゲート幅のサイ
ズ比（Ｗ１：Ｗ２）は２：２となり、比較回路のしきい
値は、交点Ｖｔ１と交点Ｖｔ２との間を２：２に分割す
る。ｎ＝３の場合には、ＮＭＯＳトランジスタ（ｍ１
１、ｍ１３）とＮＭＯＳトランジスタ（ｍ１２、ｍ１
４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は３：１と
なり、比較回路のしきい値は、交点Ｖｔ１と交点Ｖｔ２
との間を３：１に分割する。このように、ＮＭＯＳトラ
ンジスタ（ｍ１１、ｍ１３）および（ｍ１２、ｍ１４）
のゲート幅のサイズ比（Ｗ１：Ｗ２）をｎ／ｍ：（ｍ−
ｎ）／ｍとすることで、交点Ｖｔ１と交点Ｖｔ２との間
を均等に分割したしきい値を得ることができる。
１、Ｖｏｂ１、Ｖｏ２、Ｖｏｂ２の軌跡としきい値とを
示した図である。図４の波線Ａは、式（１．６）の左辺
の軌跡を表しており、入力信号Ｖｏ１とＶｏ２とを、
ｎ：ｍ−ｎに分割したものである。波線Ｂは、式（１．
６）の右辺の軌跡を表しており、入力信号Ｖｏｂ１とＶ
ｏｂ２とを、ｎ：ｍ−ｎに分割したものである。波線Ａ
と波線Ｂとの交点Ｖｔｎは、比較回路のしきい値を示し
ている。このとき、交点Ｖｔｎは、入力信号Ｖｏ１およ
びＶｏｂ１の交点Ｖｔ１と入力信号Ｖｏ２およびＶｏｂ
２の交点Ｖｔ２との間をｎ：ｍ−ｎに分割する。例え
ば、ｍ＝４とすると、ｎ＝１の場合、ＮＭＯＳトランジ
スタ（ｍ１１、ｍ１３）とＮＭＯＳトランジスタ（ｍ１
２、ｍ１４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は
１：３となり、比較回路のしきい値は、交点Ｖｔ１と交
点Ｖｔ２との間を１：３に分割する。ｎ＝２の場合に
は、ＮＭＯＳトランジスタ（ｍ１１、ｍ１３）とＮＭＯ
Ｓトランジスタ（ｍ１２、ｍ１４）とのゲート幅のサイ
ズ比（Ｗ１：Ｗ２）は２：２となり、比較回路のしきい
値は、交点Ｖｔ１と交点Ｖｔ２との間を２：２に分割す
る。ｎ＝３の場合には、ＮＭＯＳトランジスタ（ｍ１
１、ｍ１３）とＮＭＯＳトランジスタ（ｍ１２、ｍ１
４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は３：１と
なり、比較回路のしきい値は、交点Ｖｔ１と交点Ｖｔ２
との間を３：１に分割する。このように、ＮＭＯＳトラ
ンジスタ（ｍ１１、ｍ１３）および（ｍ１２、ｍ１４）
のゲート幅のサイズ比（Ｗ１：Ｗ２）をｎ／ｍ：（ｍ−
ｎ）／ｍとすることで、交点Ｖｔ１と交点Ｖｔ２との間
を均等に分割したしきい値を得ることができる。
【００６４】以上のように、本発明の実施の形態１で
は、比較回路の入力トランジスタ部に含まれるトランジ
スタが任意のサイズ比を有する（重み付けをもたせる）
ことで、従来技術において用いられていた補間抵抗列が
不要になる。従って、補間回路で必要としていた動作電
流および占有面積が削減できるため、低消費電力および
低コストが実現できる。
は、比較回路の入力トランジスタ部に含まれるトランジ
スタが任意のサイズ比を有する（重み付けをもたせる）
ことで、従来技術において用いられていた補間抵抗列が
不要になる。従って、補間回路で必要としていた動作電
流および占有面積が削減できるため、低消費電力および
低コストが実現できる。
【００６５】また、ダイナミック型比較回路には無視で
きないオフセットが存在するが、本発明では、比較回路
の前段に差動増幅手段を設けているので、入力換算での
比較回路のオフセットの影響を差動増幅手段のゲイン
（利得）分の一に抑制することができる。このようにし
て、本発明ではダイナミック型比較回路を実用可能とし
ている。さらに、差動増幅器の出力にオフセットが生じ
た場合でも、隣接する２つの差動増幅器の非反転出力電
圧と反転出力電圧とを、所定の重み付け演算を行うこと
により任意のしきい値を有する複数の比較回路に入力し
ているので、差動増幅器のオフセットが複数の比較回路
のそれぞれに分散され、オフセットの影響を比較回路の
数の逆数に抑制することができる。
きないオフセットが存在するが、本発明では、比較回路
の前段に差動増幅手段を設けているので、入力換算での
比較回路のオフセットの影響を差動増幅手段のゲイン
（利得）分の一に抑制することができる。このようにし
て、本発明ではダイナミック型比較回路を実用可能とし
ている。さらに、差動増幅器の出力にオフセットが生じ
た場合でも、隣接する２つの差動増幅器の非反転出力電
圧と反転出力電圧とを、所定の重み付け演算を行うこと
により任意のしきい値を有する複数の比較回路に入力し
ているので、差動増幅器のオフセットが複数の比較回路
のそれぞれに分散され、オフセットの影響を比較回路の
数の逆数に抑制することができる。
【００６６】なお、実施の形態１のＡ／Ｄ変換器１００
は１つのチップ上に形成することができる（図１の点線
で囲った領域で示す）。このように１チップ化すると、
各回路を効率良く配置することができるので、占有面積
の削減効果が大きくなる。
は１つのチップ上に形成することができる（図１の点線
で囲った領域で示す）。このように１チップ化すると、
各回路を効率良く配置することができるので、占有面積
の削減効果が大きくなる。
【００６７】（実施の形態２）本発明の実施の形態２と
して、実施の形態１のＡ／Ｄ変換器よりも差動増幅器の
数を低減させたＡ／Ｄ変換器について説明する。
して、実施の形態１のＡ／Ｄ変換器よりも差動増幅器の
数を低減させたＡ／Ｄ変換器について説明する。
【００６８】図５は、本発明の実施の形態２によるＡ／
Ｄ変換器３００の構成を示す図である。Ａ／Ｄ変換器３
００は、実施の形態１のＡ／Ｄ変換器１００と比べて、
差動増幅器列３３２に含まれる差動増幅器の数が少なく
なっている。また、Ａ／Ｄ変換器３００は、差動増幅器
Ａ１〜Ａｋ＋１のうち２つの差動増幅器の出力間に抵抗
が接続されており、差動増幅器Ａ１〜Ａｋ＋１と動作回
路に含まれる比較回路Ｃｒ１〜Ｃｒｎ＋１との接続関係
が実施の形態１とは異なっている。
Ｄ変換器３００の構成を示す図である。Ａ／Ｄ変換器３
００は、実施の形態１のＡ／Ｄ変換器１００と比べて、
差動増幅器列３３２に含まれる差動増幅器の数が少なく
なっている。また、Ａ／Ｄ変換器３００は、差動増幅器
Ａ１〜Ａｋ＋１のうち２つの差動増幅器の出力間に抵抗
が接続されており、差動増幅器Ａ１〜Ａｋ＋１と動作回
路に含まれる比較回路Ｃｒ１〜Ｃｒｎ＋１との接続関係
が実施の形態１とは異なっている。
【００６９】すなわち、実施の形態２の差動増幅器Ａ１
〜Ａｋ＋１は、隣り合う差動増幅器からの非反転出力電
圧の間にはそれぞれ補間抵抗Ｒｈ１〜Ｒｈ２ｋ、反転出
力の間にはそれぞれ補間抵抗ＲＢｈ１〜ＲＢｈ２ｋが接
続され、この補間抵抗Ｒｈ１〜Ｒｈ２ｋおよび補間抵抗
ＲＢｈ１〜ＲＢｈ２ｋによって、補間電圧が生成され
る。実施の形態２では、差動増幅器Ａ１〜Ａｋ＋１の出
力と補間抵抗Ｒｈ１〜Ｒｈ２ｋおよび補間抵抗ＲＢｈ１
〜ＲＢｈ２ｋにより生成される補間電圧とが比較回路Ｃ
ｒ１〜Ｃｒｎ＋１に入力され、補間電圧を用いて電圧比
較を行っているため、実施の形態１より差動増幅器の数
を少なくすることができる。具体的には実施の形態１で
（ｍ＋１）個必要であった差動増幅器が、この実施の形
態２では、（ｋ＋１）個（ｋ＝（ｍ／２））となり、従
って、差動増幅器の数は（ｍ／２＋１）個に削減するこ
とができる。ここで、２つの差動増幅器Ａ１およびＡ２
を例にして比較動作を説明する。差動増幅器Ａ１および
Ａ２がそれぞれ出力する非反転出力電圧の間の電圧は、
補間抵抗Ｒｈ１およびＲｈ２によって補間電圧Ｖｈ１に
分圧される。差動増幅器Ａ１およびＡ２がそれぞれ出力
する反転出力電圧の間の電圧は、補間抵抗ＲＢｈ１およ
びＲＢｈ２によって補間電圧ＶＢｈ１に分圧される。比
較回路Ｃｒ１〜Ｃｒ４には、差動増幅器Ａ１の非反転出
力電圧および反転出力電圧と、補間電圧Ｖｈ１およびＶ
Ｂｈ１とが入力され、差動増幅器Ａ１の非反転出力電圧
および反転出力電圧がそれぞれ入力されるトランジスタ
のサイズ比、ならびに補間電圧Ｖｈ１およびＶＢｈ１が
それぞれ入力されるトランジスタのサイズ比を所定の値
にすることで、実施の形態１のＡ／Ｄ変換器の場合と同
様の比較結果を得ることができる。また、差動増幅器Ａ
２の非反転出力電圧および反転出力電圧と、補間電圧Ｖ
ｈ２およびＶＢｈ２とが入力される比較回路Ｃｒ５〜Ｃ
ｒ８においても、実施の形態１のＡ／Ｄ変換器の場合と
同様の比較結果を得ることができる。
〜Ａｋ＋１は、隣り合う差動増幅器からの非反転出力電
圧の間にはそれぞれ補間抵抗Ｒｈ１〜Ｒｈ２ｋ、反転出
力の間にはそれぞれ補間抵抗ＲＢｈ１〜ＲＢｈ２ｋが接
続され、この補間抵抗Ｒｈ１〜Ｒｈ２ｋおよび補間抵抗
ＲＢｈ１〜ＲＢｈ２ｋによって、補間電圧が生成され
る。実施の形態２では、差動増幅器Ａ１〜Ａｋ＋１の出
力と補間抵抗Ｒｈ１〜Ｒｈ２ｋおよび補間抵抗ＲＢｈ１
〜ＲＢｈ２ｋにより生成される補間電圧とが比較回路Ｃ
ｒ１〜Ｃｒｎ＋１に入力され、補間電圧を用いて電圧比
較を行っているため、実施の形態１より差動増幅器の数
を少なくすることができる。具体的には実施の形態１で
（ｍ＋１）個必要であった差動増幅器が、この実施の形
態２では、（ｋ＋１）個（ｋ＝（ｍ／２））となり、従
って、差動増幅器の数は（ｍ／２＋１）個に削減するこ
とができる。ここで、２つの差動増幅器Ａ１およびＡ２
を例にして比較動作を説明する。差動増幅器Ａ１および
Ａ２がそれぞれ出力する非反転出力電圧の間の電圧は、
補間抵抗Ｒｈ１およびＲｈ２によって補間電圧Ｖｈ１に
分圧される。差動増幅器Ａ１およびＡ２がそれぞれ出力
する反転出力電圧の間の電圧は、補間抵抗ＲＢｈ１およ
びＲＢｈ２によって補間電圧ＶＢｈ１に分圧される。比
較回路Ｃｒ１〜Ｃｒ４には、差動増幅器Ａ１の非反転出
力電圧および反転出力電圧と、補間電圧Ｖｈ１およびＶ
Ｂｈ１とが入力され、差動増幅器Ａ１の非反転出力電圧
および反転出力電圧がそれぞれ入力されるトランジスタ
のサイズ比、ならびに補間電圧Ｖｈ１およびＶＢｈ１が
それぞれ入力されるトランジスタのサイズ比を所定の値
にすることで、実施の形態１のＡ／Ｄ変換器の場合と同
様の比較結果を得ることができる。また、差動増幅器Ａ
２の非反転出力電圧および反転出力電圧と、補間電圧Ｖ
ｈ２およびＶＢｈ２とが入力される比較回路Ｃｒ５〜Ｃ
ｒ８においても、実施の形態１のＡ／Ｄ変換器の場合と
同様の比較結果を得ることができる。
【００７０】実施の形態２のＡ／Ｄ変換器３００では、
実施の形態１で示した図１の差動増幅器Ａ２の非反転出
力電圧および反転出力電圧はそれぞれ、図５の補間電圧
Ｖｈ １およびＶＢｈ１に相当する。従って、同じ参照電
圧間のＡ／Ｄ変換を行う場合、実施の形態１では差動増
幅器が３個必要であったが、実施の形態２では差動増幅
器は２個で足り、その差動増幅器の減少個数分の消費電
力および素子数（占有面積）を削減することが可能であ
る。さらに、２つの差動増幅器の非反転出力電圧と反転
出力電圧との間が補間抵抗で互いに接続されているた
め、それぞれの補間抵抗がアベレージの機能を有してい
る。従って、差動増幅器の出力にオフセットが生じた場
合、隣接する２つの差動増幅器の非反転出力電圧と反転
出力電圧との間にそれぞれ接続された補間抵抗が差動増
幅器のオフセットを平均化するので、実施の形態１より
差動増幅器のオフセットの影響をさらに低減することが
できる。
実施の形態１で示した図１の差動増幅器Ａ２の非反転出
力電圧および反転出力電圧はそれぞれ、図５の補間電圧
Ｖｈ １およびＶＢｈ１に相当する。従って、同じ参照電
圧間のＡ／Ｄ変換を行う場合、実施の形態１では差動増
幅器が３個必要であったが、実施の形態２では差動増幅
器は２個で足り、その差動増幅器の減少個数分の消費電
力および素子数（占有面積）を削減することが可能であ
る。さらに、２つの差動増幅器の非反転出力電圧と反転
出力電圧との間が補間抵抗で互いに接続されているた
め、それぞれの補間抵抗がアベレージの機能を有してい
る。従って、差動増幅器の出力にオフセットが生じた場
合、隣接する２つの差動増幅器の非反転出力電圧と反転
出力電圧との間にそれぞれ接続された補間抵抗が差動増
幅器のオフセットを平均化するので、実施の形態１より
差動増幅器のオフセットの影響をさらに低減することが
できる。
【００７１】（実施の形態３）図６は、本発明の実施の
形態３によるＡ／Ｄ変換器４００の構成を示す図であ
る。Ａ／Ｄ変換器４００は、実施の形態１のＡ／Ｄ変換
器１００と比較して、消費電力をさらに削減することが
できる。Ａ／Ｄ変換器４００の構成は、入力信号電圧の
電圧レベルに応じて動作手段を制御する入力信号電圧レ
ベル検出回路（入力信号電圧レベル検出手段）４０７を
備えていることを除いては、実施の形態１のＡ／Ｄ変換
器１００の構成と実質的に同一であるので、詳細な説明
は省略する。
形態３によるＡ／Ｄ変換器４００の構成を示す図であ
る。Ａ／Ｄ変換器４００は、実施の形態１のＡ／Ｄ変換
器１００と比較して、消費電力をさらに削減することが
できる。Ａ／Ｄ変換器４００の構成は、入力信号電圧の
電圧レベルに応じて動作手段を制御する入力信号電圧レ
ベル検出回路（入力信号電圧レベル検出手段）４０７を
備えていることを除いては、実施の形態１のＡ／Ｄ変換
器１００の構成と実質的に同一であるので、詳細な説明
は省略する。
【００７２】図７は、実施の形態３に用いる、入力信号
電圧レベル検出回路４０７が接続された動作回路４１３
に含まれる比較回路５００の回路図を示す。
電圧レベル検出回路４０７が接続された動作回路４１３
に含まれる比較回路５００の回路図を示す。
【００７３】比較回路５００は、図２に示した実施の形
態１の比較回路２００と比べて、論理回路ＡＮＤが追加
され、論理回路ＡＮＤにクロック信号ＣＬＫと制御信号
ＣＬＫＣＴＬとが入力され、論理回路ＡＮＤの出力Ｏ
ＡＮＤが、ＰＭＯＳスイッチトランジスタｍ９、ｍ１０
およびＮＭＯＳスイッチトランジスタｍ５、ｍ６に接続
されている点のみが異なり、それ以外は実施の形態１の
比較回路２００と同じである。
態１の比較回路２００と比べて、論理回路ＡＮＤが追加
され、論理回路ＡＮＤにクロック信号ＣＬＫと制御信号
ＣＬＫＣＴＬとが入力され、論理回路ＡＮＤの出力Ｏ
ＡＮＤが、ＰＭＯＳスイッチトランジスタｍ９、ｍ１０
およびＮＭＯＳスイッチトランジスタｍ５、ｍ６に接続
されている点のみが異なり、それ以外は実施の形態１の
比較回路２００と同じである。
【００７４】以上のように構成された実施の形態３のＡ
／Ｄ変換器４００の動作について説明する。表１は、論
理回路ＡＮＤの論理である。
／Ｄ変換器４００の動作について説明する。表１は、論
理回路ＡＮＤの論理である。
【００７５】
【表１】
端子ＣＬＫＣＴＬに“Ｌ”が入力されている場合では、
端子ＣＬＫの入力が“Ｈ”であっても、“Ｌ”であって
も、端子ＯＡＮＤには“Ｌ”が出力される。また、端子
ＣＬＫＣＴＬに“Ｈ”が入力されている場合では、端子
ＣＬＫの入力が“Ｌ”のとき端子ＯＡＮＤに“Ｌ”が出
力され、端子ＣＬＫの入力が“Ｈ”のとき端子ＯＡＮＤ
に“Ｈ”が出力される（すなわち、端子ＣＬＫに入力さ
れる信号の論理がそのまま出力される）。
端子ＣＬＫの入力が“Ｈ”であっても、“Ｌ”であって
も、端子ＯＡＮＤには“Ｌ”が出力される。また、端子
ＣＬＫＣＴＬに“Ｈ”が入力されている場合では、端子
ＣＬＫの入力が“Ｌ”のとき端子ＯＡＮＤに“Ｌ”が出
力され、端子ＣＬＫの入力が“Ｈ”のとき端子ＯＡＮＤ
に“Ｈ”が出力される（すなわち、端子ＣＬＫに入力さ
れる信号の論理がそのまま出力される）。
【００７６】このように、端子ＣＬＫＣＴＬに“Ｌ”が
入力されている場合には、論理回路ＡＮＤの出力は常時
“Ｌ”となるので、比較回路５００は常時“Ｒｅｓｅｔ
モード”となり、比較回路５００は全く動作せず、動作
電流も全く流れない。反対に、端子ＣＬＫＣＴＬに
“Ｈ”が入力されている場合には、論理回路ＡＮＤの出
力は端子ＣＬＫに入力される信号の論理がそのまま端子
ＯＡＮＤに出力されるので、比較回路５００は端子ＣＬ
Ｋに“Ｈ”が入力された場合のみ、Ｖｏ１、Ｖｏｂ１、
Ｖｏ２、Ｖｏｂ２に入力される差動電圧の大小に応じて
比較を行い、その比較結果を増幅し、その後動作電流を
必要とすることなくその比較結果を保持する。
入力されている場合には、論理回路ＡＮＤの出力は常時
“Ｌ”となるので、比較回路５００は常時“Ｒｅｓｅｔ
モード”となり、比較回路５００は全く動作せず、動作
電流も全く流れない。反対に、端子ＣＬＫＣＴＬに
“Ｈ”が入力されている場合には、論理回路ＡＮＤの出
力は端子ＣＬＫに入力される信号の論理がそのまま端子
ＯＡＮＤに出力されるので、比較回路５００は端子ＣＬ
Ｋに“Ｈ”が入力された場合のみ、Ｖｏ１、Ｖｏｂ１、
Ｖｏ２、Ｖｏｂ２に入力される差動電圧の大小に応じて
比較を行い、その比較結果を増幅し、その後動作電流を
必要とすることなくその比較結果を保持する。
【００７７】このようにして、端子ＣＬＫＣＴＬに入力
する信号に応じて、比較回路の動作を制御することが可
能となり、これは例えば、端子ＣＬＫＣＴＬが“Ｈ”の
場合を動作信号、逆に“Ｌ”の場合を停止信号とするこ
とで実現される。
する信号に応じて、比較回路の動作を制御することが可
能となり、これは例えば、端子ＣＬＫＣＴＬが“Ｈ”の
場合を動作信号、逆に“Ｌ”の場合を停止信号とするこ
とで実現される。
【００７８】図６に示す入力信号電圧レベル検出回路４
０７は、アナログ信号電圧入力端子４０４に入力される
アナログ信号を入力とし、アナログ信号の電圧レベルに
応じて、必要な比較回路のみに動作信号“Ｈ”を出力し
て比較動作状態とし、それ以外の比較回路には停止信号
“Ｌ”を出力して比較停止状態とする。このように、実
施の形態３のＡ／Ｄ変換器４００では、アナログ信号の
電圧レベルに応じて、必要な比較回路のみが動作し、そ
れ以外の比較回路は停止するので、大幅に消費電力を削
減することが可能となる。
０７は、アナログ信号電圧入力端子４０４に入力される
アナログ信号を入力とし、アナログ信号の電圧レベルに
応じて、必要な比較回路のみに動作信号“Ｈ”を出力し
て比較動作状態とし、それ以外の比較回路には停止信号
“Ｌ”を出力して比較停止状態とする。このように、実
施の形態３のＡ／Ｄ変換器４００では、アナログ信号の
電圧レベルに応じて、必要な比較回路のみが動作し、そ
れ以外の比較回路は停止するので、大幅に消費電力を削
減することが可能となる。
【００７９】（実施の形態４）次に、実施の形態４とし
て、本発明のＡ／Ｄ変換器に用いる比較回路の入力トラ
ンジスタ部に含まれるトランジスタの好適なレイアウト
について説明する。
て、本発明のＡ／Ｄ変換器に用いる比較回路の入力トラ
ンジスタ部に含まれるトランジスタの好適なレイアウト
について説明する。
【００８０】図８は、トランジスタのレイアウトの一例
を示す図である。図８のレイアウト６００は、例えば、
実施の形態１のＡ／Ｄ変換器１００に用いる比較回路２
００の入力トランジスタ部に含まれるトランジスタｍ１
１、ｍ１２、ｍ１３、ｍ１４に適用することができる。
図８は、トランジスタのゲート幅の比が２：２の場合が
示されている。ＮＭＯＳトランジスタｍ１１は、同一形
状および同一サイズのトランジスタパターンＭ１１、Ｍ
１４を含み、ＮＭＯＳトランジスタｍ１２は、同一形状
および同一サイズのトランジスタパターンＭ１２、Ｍ
１３を含んでいる。ここで、Ｄ１、Ｇ１、Ｓ１およびＤ
２、Ｇ２、Ｓ２はそれぞれ、ＮＭＯＳトランジスタｍ１
１およびｍ１２のドレイン、ゲート、ソースを示してい
る。また、ＮＭＯＳトランジスタｍ１３は、同一形状お
よび同一サイズのトランジスタパターンＭ２２、Ｍ２３
を含み、ＮＭＯＳトランジスタｍ１４は、同一形状およ
び同一サイズのトランジスタパターンＭ２１、Ｍ２４を
含んでいる。ここで、Ｄ３、Ｇ３、Ｓ３およびＤ４、Ｇ
４、Ｓ４はそれぞれ、ＮＭＯＳトランジスタｍ１３およ
びｍ１４のドレイン、ゲート、ソースを示している。Ｇ
１はＶｏ１、Ｇ２はＶｏ２に接続される。さらに、Ｇ３
はＶｏｂ１、Ｇ４はＶｏｂ２に接続される。トランジス
タパターンは図８において、向かって左からＭ１１、Ｍ
１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ
１４の順番で配置され、その両端にトランジスタパター
ンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、
Ｍ１３、Ｍ １４と同一形状および同一サイズのダミート
ランジスタパターンＭＤ１、ＭＤ２が設置されている。
このように、トランジスタパターンＭ１１、Ｍ１２、Ｍ
２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４の両端
にダミートランジスタパターンＭＤ１、ＭＤ２を設置す
ることにより、トランジスタパターンＭ１１、Ｍ１２、
Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４のそ
れぞれの両端には、同一形状のトランジスタが配置され
ることになるため、トランジスタパターンＭ１ １、Ｍ
１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ
１４のゲート・パターンの精度を確保することができ
る。ダミートランジスタパターンが両端にない場合で
は、両端部のトランジスタ（Ｍ１１、Ｍ１４）の出来上
がり状態が他のトランジスタと異なってしまい、特性に
ばらつきが生じてしまう。
を示す図である。図８のレイアウト６００は、例えば、
実施の形態１のＡ／Ｄ変換器１００に用いる比較回路２
００の入力トランジスタ部に含まれるトランジスタｍ１
１、ｍ１２、ｍ１３、ｍ１４に適用することができる。
図８は、トランジスタのゲート幅の比が２：２の場合が
示されている。ＮＭＯＳトランジスタｍ１１は、同一形
状および同一サイズのトランジスタパターンＭ１１、Ｍ
１４を含み、ＮＭＯＳトランジスタｍ１２は、同一形状
および同一サイズのトランジスタパターンＭ１２、Ｍ
１３を含んでいる。ここで、Ｄ１、Ｇ１、Ｓ１およびＤ
２、Ｇ２、Ｓ２はそれぞれ、ＮＭＯＳトランジスタｍ１
１およびｍ１２のドレイン、ゲート、ソースを示してい
る。また、ＮＭＯＳトランジスタｍ１３は、同一形状お
よび同一サイズのトランジスタパターンＭ２２、Ｍ２３
を含み、ＮＭＯＳトランジスタｍ１４は、同一形状およ
び同一サイズのトランジスタパターンＭ２１、Ｍ２４を
含んでいる。ここで、Ｄ３、Ｇ３、Ｓ３およびＤ４、Ｇ
４、Ｓ４はそれぞれ、ＮＭＯＳトランジスタｍ１３およ
びｍ１４のドレイン、ゲート、ソースを示している。Ｇ
１はＶｏ１、Ｇ２はＶｏ２に接続される。さらに、Ｇ３
はＶｏｂ１、Ｇ４はＶｏｂ２に接続される。トランジス
タパターンは図８において、向かって左からＭ１１、Ｍ
１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ
１４の順番で配置され、その両端にトランジスタパター
ンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、
Ｍ１３、Ｍ １４と同一形状および同一サイズのダミート
ランジスタパターンＭＤ１、ＭＤ２が設置されている。
このように、トランジスタパターンＭ１１、Ｍ１２、Ｍ
２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４の両端
にダミートランジスタパターンＭＤ１、ＭＤ２を設置す
ることにより、トランジスタパターンＭ１１、Ｍ１２、
Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４のそ
れぞれの両端には、同一形状のトランジスタが配置され
ることになるため、トランジスタパターンＭ１ １、Ｍ
１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ
１４のゲート・パターンの精度を確保することができ
る。ダミートランジスタパターンが両端にない場合で
は、両端部のトランジスタ（Ｍ１１、Ｍ１４）の出来上
がり状態が他のトランジスタと異なってしまい、特性に
ばらつきが生じてしまう。
【００８１】また、トランジスタが後述のようにある階
調を有する場合等では、図８のような配置にすれば、ト
ランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、
Ｍ２ ３、Ｍ２４、Ｍ１３、Ｍ１４が入力トランジスタ部
の中心線（図８中の点線で示す）に対して線対称とな
り、ばらつきを低減することができる。具体的に説明す
ると、例えば、製造上の理由等から、トランジスタパタ
ーンＭ１１、Ｍ１２、Ｍ ２１、Ｍ２２、Ｍ２３、
Ｍ２４、Ｍ１３、Ｍ１４のゲート容量がある階調をもっ
て変化していると仮定し、トランジスタパターンのゲー
ト容量は、左側のトランジスタパターンから順に、Ｃｏ
ｘ＋ΔＣｏｘ、Ｃｏｘ＋２ΔＣｏｘ、Ｃｏｘ＋３ΔＣｏ
ｘ、Ｃｏｘ＋４ΔＣｏｘ、Ｃｏｘ＋５ΔＣｏｘ、Ｃｏｘ
＋６ΔＣｏｘ、Ｃｏｘ＋７ΔＣｏｘ、Ｃｏｘ＋８ΔＣｏ
ｘとする。このときのそれぞれのトランジスタパターン
のドレイン電流は、 ＩＤＭ１１＝μｎ（Ｃｏｘ＋ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ１−ＶＴ）−１ ／２ＶＤＳ１］ＶＤＳ１ ＩＤＭ１２＝μｎ（Ｃｏｘ＋２ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ２−ＶＴ）− １／２ＶＤＳ１］ＶＤＳ１ ＩＤＭ２１＝μｎ（Ｃｏｘ＋３ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ２−ＶＴ） −１／２ＶＤＳ２］ＶＤＳ２ ＩＤＭ２２＝μｎ（Ｃｏｘ＋４ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ１−ＶＴ） −１／２ＶＤＳ２］ＶＤＳ２ ＩＤＭ２３＝μｎ（Ｃｏｘ＋５ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ１−ＶＴ） −１／２ＶＤＳ２］ＶＤＳ２ ＩＤＭ２４＝μｎ（Ｃｏｘ＋６ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ２−ＶＴ） −１／２ＶＤＳ２］ＶＤＳ２ ＩＤＭ１３＝μｎ（Ｃｏｘ＋７ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ２−ＶＴ）− １／２ＶＤＳ１］ＶＤＳ１ ＩＤＭ１４＝μｎ（Ｃｏｘ＋８ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ１−ＶＴ）− １／２ＶＤＳ１］ＶＤＳ１ と表すことができる。
調を有する場合等では、図８のような配置にすれば、ト
ランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、
Ｍ２ ３、Ｍ２４、Ｍ１３、Ｍ１４が入力トランジスタ部
の中心線（図８中の点線で示す）に対して線対称とな
り、ばらつきを低減することができる。具体的に説明す
ると、例えば、製造上の理由等から、トランジスタパタ
ーンＭ１１、Ｍ１２、Ｍ ２１、Ｍ２２、Ｍ２３、
Ｍ２４、Ｍ１３、Ｍ１４のゲート容量がある階調をもっ
て変化していると仮定し、トランジスタパターンのゲー
ト容量は、左側のトランジスタパターンから順に、Ｃｏ
ｘ＋ΔＣｏｘ、Ｃｏｘ＋２ΔＣｏｘ、Ｃｏｘ＋３ΔＣｏ
ｘ、Ｃｏｘ＋４ΔＣｏｘ、Ｃｏｘ＋５ΔＣｏｘ、Ｃｏｘ
＋６ΔＣｏｘ、Ｃｏｘ＋７ΔＣｏｘ、Ｃｏｘ＋８ΔＣｏ
ｘとする。このときのそれぞれのトランジスタパターン
のドレイン電流は、 ＩＤＭ１１＝μｎ（Ｃｏｘ＋ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ１−ＶＴ）−１ ／２ＶＤＳ１］ＶＤＳ１ ＩＤＭ１２＝μｎ（Ｃｏｘ＋２ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ２−ＶＴ）− １／２ＶＤＳ１］ＶＤＳ１ ＩＤＭ２１＝μｎ（Ｃｏｘ＋３ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ２−ＶＴ） −１／２ＶＤＳ２］ＶＤＳ２ ＩＤＭ２２＝μｎ（Ｃｏｘ＋４ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ１−ＶＴ） −１／２ＶＤＳ２］ＶＤＳ２ ＩＤＭ２３＝μｎ（Ｃｏｘ＋５ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ１−ＶＴ） −１／２ＶＤＳ２］ＶＤＳ２ ＩＤＭ２４＝μｎ（Ｃｏｘ＋６ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ２−ＶＴ） −１／２ＶＤＳ２］ＶＤＳ２ ＩＤＭ１３＝μｎ（Ｃｏｘ＋７ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ２−ＶＴ）− １／２ＶＤＳ１］ＶＤＳ１ ＩＤＭ１４＝μｎ（Ｃｏｘ＋８ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ１−ＶＴ）− １／２ＶＤＳ１］ＶＤＳ１ と表すことができる。
【００８２】ここで、Ｖｏ１＝Ｖｏｂ２、Ｖｏ２＝Ｖｏ
ｂ１の場合（図４において、しきい値がＶｔ１とＶｔ２
との中心値になる場合）、ＮＭＯＳトランジスタｍ１
１、ｍ１２のドレイン電流ＩＤＳ１、およびＮＭＯＳト
ランジスタｍ１３、ｍ１４のドレイン電流ＩＤＳ２は、 ＩＤＳ１＝ＩＤＭ１１＋ＩＤＭ１２＋ＩＤＭ１３＋ＩＤＭ１４ ＝μｎ（Ｃｏｘ＋１８ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ１−ＶＴ）−１／２Ｖ ＤＳ１ ］ＶＤＳ１ ＩＤＳ２＝ＩＤＭ２１＋ＩＤＭ２２＋ＩＤＭ２３＋ＩＤＭ２４ ＝μｎ（Ｃｏｘ＋１８ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ２−ＶＴ）−１／２Ｖ ＤＳ２ ］ＶＤＳ２ とそれぞれ表すことができる。従って、トランジスタパ
ターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ
２４、Ｍ１３、Ｍ１４のゲート容量がある階調をもって
変化している場合においても、その影響をキャンセルす
ることができる。
ｂ１の場合（図４において、しきい値がＶｔ１とＶｔ２
との中心値になる場合）、ＮＭＯＳトランジスタｍ１
１、ｍ１２のドレイン電流ＩＤＳ１、およびＮＭＯＳト
ランジスタｍ１３、ｍ１４のドレイン電流ＩＤＳ２は、 ＩＤＳ１＝ＩＤＭ１１＋ＩＤＭ１２＋ＩＤＭ１３＋ＩＤＭ１４ ＝μｎ（Ｃｏｘ＋１８ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ１−ＶＴ）−１／２Ｖ ＤＳ１ ］ＶＤＳ１ ＩＤＳ２＝ＩＤＭ２１＋ＩＤＭ２２＋ＩＤＭ２３＋ＩＤＭ２４ ＝μｎ（Ｃｏｘ＋１８ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ２−ＶＴ）−１／２Ｖ ＤＳ２ ］ＶＤＳ２ とそれぞれ表すことができる。従って、トランジスタパ
ターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ
２４、Ｍ１３、Ｍ１４のゲート容量がある階調をもって
変化している場合においても、その影響をキャンセルす
ることができる。
【００８３】また、ｍ１１のドレインとｍ１２のドレイ
ンとを共有させ（すなわち、ｍ１１とｍ１２とを共通の
ノードで接続する）、ｍ１３のドレインとｍ１４のドレ
インとを共有させる（すなわち、ｍ１３とｍ１４とを共
通のノードで接続する）と、ゲート−ドレイン間の容量
を削減することができるので、キックバックノイズの影
響を抑制することができる。
ンとを共有させ（すなわち、ｍ１１とｍ１２とを共通の
ノードで接続する）、ｍ１３のドレインとｍ１４のドレ
インとを共有させる（すなわち、ｍ１３とｍ１４とを共
通のノードで接続する）と、ゲート−ドレイン間の容量
を削減することができるので、キックバックノイズの影
響を抑制することができる。
【００８４】（実施の形態５）次に、実施の形態５とし
て、本発明のＡ／Ｄ変換器を用いたシステムについて説
明する。
て、本発明のＡ／Ｄ変換器を用いたシステムについて説
明する。
【００８５】図９は、本発明のＡ／Ｄ変換器を用いたシ
ステム７００を示す図である。システム７００は、可変
周波数を有するクロック信号を生成するクロック信号生
成回路（クロック信号生成手段）７０１と、クロック信
号生成手段７０１が接続されたＡ／Ｄ変換器１００とを
備えている。本実施の形態５では図９に示すように、Ａ
／Ｄ変換器として実施の形態１のＡ／Ｄ変換器１００と
同一のものを使用しているが、これに限定されず、本発
明の特徴を有する他の実施の形態のＡ／Ｄ変換器を使用
してもよい。
ステム７００を示す図である。システム７００は、可変
周波数を有するクロック信号を生成するクロック信号生
成回路（クロック信号生成手段）７０１と、クロック信
号生成手段７０１が接続されたＡ／Ｄ変換器１００とを
備えている。本実施の形態５では図９に示すように、Ａ
／Ｄ変換器として実施の形態１のＡ／Ｄ変換器１００と
同一のものを使用しているが、これに限定されず、本発
明の特徴を有する他の実施の形態のＡ／Ｄ変換器を使用
してもよい。
【００８６】本発明のシステムでは、Ａ／Ｄ変換器に可
変周波数を有するクロック信号を生成するクロック信号
生成手段が接続されているおり、クロック信号生成手段
のクロック周波数が低い場合には動作電流が流れない期
間が増えるので、消費電力を低く抑えることができる。
例えば、本発明のシステムは、ＤＶＤ、ＣＤなどを搭載
した再生速度を切り換えるシステムでは特に有用であ
る。
変周波数を有するクロック信号を生成するクロック信号
生成手段が接続されているおり、クロック信号生成手段
のクロック周波数が低い場合には動作電流が流れない期
間が増えるので、消費電力を低く抑えることができる。
例えば、本発明のシステムは、ＤＶＤ、ＣＤなどを搭載
した再生速度を切り換えるシステムでは特に有用であ
る。
【００８７】さらに、本発明のシステムは、占有面積が
小さいＡＤ変換器を用いているので、コンパクトなシス
テムを構築することもできる。
小さいＡＤ変換器を用いているので、コンパクトなシス
テムを構築することもできる。
【００８８】
【発明の効果】本発明によれば、動作手段は、しきい値
電圧Ｖｔｎを有する比較手段を含み、比較手段は、複数
の出力電圧セットのうち第１の出力電圧セットと第２の
出力電圧セットとが入力される入力トランジスタ部と、
クロック信号に従って動作する正帰還部とを含み、第１
の出力電圧セットは第１の非反転出力電圧と第１の反転
出力電圧とを含み、前記第２の出力電圧セットは第２の
非反転出力電圧と第２の反転出力電圧とを含み、入力ト
ランジスタ部は、所定の重み付け演算を行うことにより
しきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と
第１の反転出力電圧との差分と第２の非反転出力電圧と
第２の反転出力電圧との差分とを比較した比較結果を正
帰還部に出力し、正帰還部は、クロック信号が所定のレ
ベルにある場合に入力トランジスタ部から出力される比
較結果を増幅し、増幅された比較結果を保持するととも
に、増幅された比較結果をディジタル信号として出力
し、比較結果がＶＤＤレベル、ＶＳＳレベルまで増幅さ
れた後は動作電流が流れない。また、クロック信号が所
定のレベルにない場合においては、正帰還部は動作しな
いので、動作電流は全く流れない。従って、消費電力が
低いＡ／Ｄ変換器を実現することができる。また、抵抗
列などの補間回路が不要となるので、さらなる低消費電
力化および占有面積の削減が可能となる。
電圧Ｖｔｎを有する比較手段を含み、比較手段は、複数
の出力電圧セットのうち第１の出力電圧セットと第２の
出力電圧セットとが入力される入力トランジスタ部と、
クロック信号に従って動作する正帰還部とを含み、第１
の出力電圧セットは第１の非反転出力電圧と第１の反転
出力電圧とを含み、前記第２の出力電圧セットは第２の
非反転出力電圧と第２の反転出力電圧とを含み、入力ト
ランジスタ部は、所定の重み付け演算を行うことにより
しきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と
第１の反転出力電圧との差分と第２の非反転出力電圧と
第２の反転出力電圧との差分とを比較した比較結果を正
帰還部に出力し、正帰還部は、クロック信号が所定のレ
ベルにある場合に入力トランジスタ部から出力される比
較結果を増幅し、増幅された比較結果を保持するととも
に、増幅された比較結果をディジタル信号として出力
し、比較結果がＶＤＤレベル、ＶＳＳレベルまで増幅さ
れた後は動作電流が流れない。また、クロック信号が所
定のレベルにない場合においては、正帰還部は動作しな
いので、動作電流は全く流れない。従って、消費電力が
低いＡ／Ｄ変換器を実現することができる。また、抵抗
列などの補間回路が不要となるので、さらなる低消費電
力化および占有面積の削減が可能となる。
【００８９】また、第１の非反転出力電圧と第２の非反
転出力手段とを補間する第１の補間手段と、第１の反転
出力電圧と第２の反転出力手段とを補間する第２の補間
手段とを備えているため、差動増幅器の数をさらに削減
することができる。
転出力手段とを補間する第１の補間手段と、第１の反転
出力電圧と第２の反転出力手段とを補間する第２の補間
手段とを備えているため、差動増幅器の数をさらに削減
することができる。
【００９０】また、入力信号電圧の電圧レベルに応じて
動作手段を制御する入力信号電圧レベル検出手段を備え
ているため、アナログ信号の電圧レベルに応じて、動作
回路に含まれる必要な比較回路のみが動作し、それ以外
の比較回路は停止するので、大幅に消費電力を削減する
ことが可能となる。
動作手段を制御する入力信号電圧レベル検出手段を備え
ているため、アナログ信号の電圧レベルに応じて、動作
回路に含まれる必要な比較回路のみが動作し、それ以外
の比較回路は停止するので、大幅に消費電力を削減する
ことが可能となる。
【００９１】また、入力トランジスタ部は複数のトラン
ジスタを含み、重み付け演算は、複数のトランジスタの
それぞれのサイズを変更することにより行われるので、
抵抗列などの補間回路が不要となり、低消費電力化およ
び占有面積の削減が可能となる。
ジスタを含み、重み付け演算は、複数のトランジスタの
それぞれのサイズを変更することにより行われるので、
抵抗列などの補間回路が不要となり、低消費電力化およ
び占有面積の削減が可能となる。
【００９２】また、動作手段は、２ｎ個（ｎは整数）の
比較手段を含んでいるので、比較手段の数が増える分だ
け分解能が向上したＡ／Ｄ変換器を実現することができ
る。
比較手段を含んでいるので、比較手段の数が増える分だ
け分解能が向上したＡ／Ｄ変換器を実現することができ
る。
【００９３】また、複数のトランジスタは所定のトラン
ジスタパターンとなるように配置されており、トランジ
スタパターンの両端にはダミートランジスタパターンが
隣接して配置されているので、ゲート・パターンの精度
を確保することができる。
ジスタパターンとなるように配置されており、トランジ
スタパターンの両端にはダミートランジスタパターンが
隣接して配置されているので、ゲート・パターンの精度
を確保することができる。
【００９４】また、トランジスタパターンは入力トラン
ジスタ部の中心線に対して線対称であるので、トランジ
スタ特性ミスマッチ等のばらつきを抑制することができ
る。
ジスタ部の中心線に対して線対称であるので、トランジ
スタ特性ミスマッチ等のばらつきを抑制することができ
る。
【００９５】また、Ａ／Ｄ変換器は１チップ化すること
ができるので、占有面積の削減効果を大きくすることが
できる。
ができるので、占有面積の削減効果を大きくすることが
できる。
【００９６】また、本発明のシステムは、Ａ／Ｄ変換器
とクロック信号生成手段とを備えており、クロック信号
生成手段のクロック周波数が低い場合には動作電流が流
れない期間が増えるので、消費電力を低く抑えることが
できる。さらに、本発明のシステムは、占有面積が小さ
いＡＤ変換器を用いているので、コンパクトなシステム
を構築することもできる。
とクロック信号生成手段とを備えており、クロック信号
生成手段のクロック周波数が低い場合には動作電流が流
れない期間が増えるので、消費電力を低く抑えることが
できる。さらに、本発明のシステムは、占有面積が小さ
いＡＤ変換器を用いているので、コンパクトなシステム
を構築することもできる。
【図１】本発明の実施の形態１によるＡ／Ｄ変換器の構
成を示す図
成を示す図
【図２】本発明の実施の形態１に用いる動作回路に含ま
れる比較回路の回路図
れる比較回路の回路図
【図３】端子ＣＬＫに入力されるクロック信号および比
較回路の出力Ｑ、ＱＢの波形図
較回路の出力Ｑ、ＱＢの波形図
【図４】比較回路の入力信号Ｖｏ１、Ｖｏｂ１、Ｖｏ
２、Ｖｏｂ２の軌跡としきい値とを示した図
２、Ｖｏｂ２の軌跡としきい値とを示した図
【図５】本発明の実施の形態２によるＡ／Ｄ変換器の構
成を示す図
成を示す図
【図６】本発明の実施の形態３によるＡ／Ｄ変換器の構
成を示す図
成を示す図
【図７】本発明の実施の形態３に用いる入力信号電圧レ
ベル検出回路が接続された動作回路に含まれる比較回路
の回路図
ベル検出回路が接続された動作回路に含まれる比較回路
の回路図
【図８】トランジスタのレイアウトの一例を示す図
【図９】本発明のＡ／Ｄ変換器を用いたシステムを示す
図
図
【図１０】従来の並列型のＡ／Ｄ変換器の構成を示す図
【図１１】改良された別の従来技術の並列型のＡ／Ｄ変
換器の構成を示す図
換器の構成を示す図
【図１２】従来のＡ／Ｄ変換器に用いる比較回路の回路
図
図
１００ Ａ／Ｄ変換器
１０４ アナログ信号電圧入力端子
１０５ エンコード回路
１１１ 参照電圧生成回路
１１１ａ 高電位基準電圧
１１１ｂ 低電位基準電圧
１１２ 差動増幅器列
１１３ 動作回路
２００ 比較回路
Claims (10)
- 【請求項１】 複数の参照電圧を生成する参照電圧生成
手段と、 前記複数の参照電圧の各々と入力信号電圧との電圧差を
増幅し、複数の出力電圧セットを生成する差動増幅手段
であって、前記複数の出力電圧セットのそれぞれは相補
的な非反転出力電圧と反転出力電圧とを含む、差動増幅
手段と、 前記複数の出力電圧セットを受け取り、クロック信号に
従って動作する動作手段とを備え、 前記動作手段は、しきい値電圧Ｖｔｎを有する比較手段
を含み、 前記比較手段は、前記複数の出力電圧セットのうち第１
の出力電圧セットと第２の出力電圧セットとが入力され
る入力トランジスタ部と、前記クロック信号に従って動
作する正帰還部とを含み、 前記第１の出力電圧セットは第１の非反転出力電圧と第
１の反転出力電圧とを含み、前記第２の出力電圧セット
は第２の非反転出力電圧と第２の反転出力電圧とを含
み、 前記入力トランジスタ部は、所定の重み付け演算を行う
ことにより前記しきい値電圧Ｖｔｎを決定し、前記第１
の非反転出力電圧と前記第１の反転出力電圧との差分と
前記第２の非反転出力電圧と前記第２の反転出力電圧と
の差分とを比較した比較結果を前記正帰還部に出力し、 前記正帰還部は、前記クロック信号が所定のレベルにあ
る場合に前記入力トランジスタ部から出力される前記比
較結果を増幅し、前記増幅された比較結果を保持すると
ともに、前記増幅された比較結果をディジタル信号とし
て出力する、Ａ／Ｄ変換器。 - 【請求項２】 前記ディジタル信号をコード化するコー
ド化手段をさらに備える、請求項１に記載のＡ／Ｄ変換
器。 - 【請求項３】 前記第１の非反転出力電圧と前記第２の
非反転出力電圧とを補間する第１の補間手段と、前記第
１の反転出力電圧と前記第２の反転出力電圧とを補間す
る第２の補間手段とをさらに備える、請求項１に記載の
Ａ／Ｄ変換器。 - 【請求項４】 前記入力信号電圧を検出し、前記入力信
号電圧の電圧レベルに応じて前記動作手段を制御する入
力信号電圧レベル検出手段をさらに備える、請求項１に
記載のＡ／Ｄ変換器。 - 【請求項５】 前記入力トランジスタ部は複数のトラン
ジスタを含み、前記重み付け演算は、前記複数のトラン
ジスタのそれぞれのサイズを変更することにより行われ
る、請求項１に記載のＡ／Ｄ変換器。 - 【請求項６】 前記動作手段は、２ｎ個（ｎは整数）の
比較手段を含む、請求項１に記載のＡ／Ｄ変換器。 - 【請求項７】 前記複数のトランジスタは所定のトラン
ジスタパターンとなるように配置されており、前記トラ
ンジスタパターンの両端にダミートランジスタパターン
が隣接して配置される、請求項５に記載のＡ／Ｄ変換
器。 - 【請求項８】 前記複数のトランジスタは所定のトラン
ジスタパターンとなるように配置されており、前記トラ
ンジスタパターンは前記入力トランジスタ部の中心線に
対して線対称である、請求項５に記載のＡ／Ｄ変換器。 - 【請求項９】 前記参照電圧生成手段と、前記差動増幅
手段と、前記動作手段とが単一のチップ上に形成されて
いる、請求項１に記載のＡ／Ｄ変換器。 - 【請求項１０】 可変周波数を有するクロック信号を生
成するクロック信号生成手段と、 前記クロック信号生成手段が接続されたＡ／Ｄ変換器と を備えたシステムであって、 前記Ａ／Ｄ変換器は、 複数の参照電圧を生成する参照電圧生成手段と、 前記複数の参照電圧の各々と入力信号電圧との電圧差を
増幅し、複数の出力電圧セットを生成する差動増幅手段
であって、前記複数の出力電圧セットのそれぞれは相補
的な非反転出力電圧と反転出力電圧とを含む、差動増幅
手段と、 前記複数の出力電圧セットを受け取り、クロック信号に
従って動作する動作手段とを備え、 前記動作手段は、しきい値電圧Ｖｔｎを有する比較手段
を含み、 前記比較手段は、前記複数の出力電圧セットのうち第１
の出力電圧セットと第２の出力電圧セットとが入力され
る入力トランジスタ部と、前記クロック信号に従って動
作する正帰還部とを含み、 前記第１の出力電圧セットは第１の非反転出力電圧と第
１の反転出力電圧とを含み、前記第２の出力電圧セット
は第２の非反転出力電圧と第２の反転出力電圧とを含
み、 前記入力トランジスタ部は、所定の重み付け演算を行う
ことにより前記しきい値電圧Ｖｔｎを決定し、前記第１
の非反転出力電圧と前記第１の反転出力電圧との差分と
前記第２の非反転出力電圧と前記第２の反転出力電圧と
の差分とを比較した比較結果を前記正帰還部に出力し、 前記正帰還部は、前記クロック信号が所定のレベルにあ
る場合に前記入力トランジスタ部から出力される前記比
較結果を増幅し、前記増幅された比較結果を保持すると
ともに、前記増幅された比較結果をディジタル信号とし
て出力する、システム。
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