JP5973893B2 - サブレンジング型ａ／ｄ変換器 - Google Patents

Description

本発明は、回路規模、消費電流を増大させることなく、より高精度、高速化を達成するサブレンジング型Ａ／Ｄ変換器に関する。

高速なＡ／Ｄ変換を達成するためには、一般的に、フラッシュ型と呼ばれる図１６に示すような構成のＡ／Ｄ変換器を用いることが多い。これは、Ｎビットの出力デジタル信号を得る場合に、並列しておかれた複数個の電圧比較器からなる電圧比較器アレー２０を同時に動かし、入力端子１に入力する入力電圧Ｖｉｎと、電圧端子２の電圧Ｖref＋と電圧端子３の電圧Ｖref−の間に接続された抵抗アレー１０で生成される複数個の参照電圧とを同時に比較することで、入力電圧Ｖｉｎがどの参照電圧の付近にいるかという情報を得て、これをエンコーダ３０に入力し判定して、Ｎビットのデジタル信号に変換している。

しかし、このフラッシュ型の構成は高精度なＡ／Ｄ変換を達成するのが難しいので、それを高精度化させた場合は、図１７に示すような、サブレンジング型のＡ／Ｄ変換器が用いられる。これは、Ｎビットのうちの上位Ｍビットを前記した図１６と同様の構成の第１のフラッシュ型Ａ／Ｄ変換器（抵抗アレー１０Ａ、電圧比較器アレー２０Ａ、Ｍビットのデジタル信号を生成する上位ビット用エンコーダ３０Ａ）により確定する。そして、第２のフラッシュ型Ａ／Ｄ変換器で下位Ｌビットのデジタル信号を生成するものである。

第２のフラッシュ型Ａ／Ｄ変換器では、抵抗アレー１０Ｂのうちの１つの分割抵抗群１０Ｂ１を上位Ｍビットのデジタル信号に応じて電圧セレクタ４０で選択し、その選択した分割抵抗アレー１０Ｂ１で生成される各サブ参照電圧とサンプリングホールド回路５０で取り込んだ入力電圧Ｖｉｎとを電圧比較器アレー２０Ｂの各電圧比較器で比較して、その比較結果を下位ビット用エンコーダ３０Ｂに取り込むことで、下位Ｌビットのデジタル信号を生成している。

これによると、例えば、１２ビットの分解能を持つＡ／Ｄ変換器をつくるためには、６ビットの分解能を持つフラッシュ型Ａ／Ｄ変換器を２つ用意すればよいので、必要になる電圧比較器の数を劇的に削減することが可能となる。

ところが、このサブレンジング型Ａ／Ｄ変換器は、第２のフラッシュ型Ａ／Ｄ変換器における抵抗アレー１０Ｂのうちの１つの分割抵抗アレー１０Ｂ１を選択して電圧比較器アレー２０Ｂの各電圧比較器に参照電圧を与える際に時間がかかり、高速化が難しい。

そこでこれを解決するため、特許文献１のような先行特許がある。これは、第２のフラッシュ型Ａ／Ｄ変換器の部分の電圧比較器アレー２０Ｂに与える参照電圧を、あらかじめそれに近い電圧にプリチャージしておくことで、当該参照電圧が落ち着くまでにかかる時間を削減するというものである。

また、サブレンジング型Ａ／Ｄ変換器の別の手法として、非特許文献１のような構成も提案されている。これは、決定された上位ビットにしたがって、異なる入力オフセットを持った電圧増幅器のうちの１つを選択し、下位ビットを決定する第２のＡ／Ｄ変換器の入力電圧を生成するというものである。これならば、従来のサブレンジング型で必要とされていた、下位ビットを決定するための第２のＡ／Ｄ変換器に参照電圧を配るという動作が必要なく、特許文献１を含め、従来のサブレンジング型で必要とされていたおびただしい数の参照電圧と、それを生成するための大規模な抵抗アレーを配置する必要がない。本発明は、この非特許文献１の技術に立脚し、さらなる改良を提案するものである。

特開２００９−１８２５１３号公報

P.Low "A Fully Differential,Vretically Structured and Compensated Subranging A/D-Converter" IMTC'94 May 10-12,Hamamatsu,pp890-893

上記で紹介した従来技術の問題点を、下記にひとつずつ説明する。まず図１６に示したような、フラッシュ型Ａ／Ｄ変換器においては、たとえば８ビットの分解能のＡ／Ｄ変換器を作るためには、２⁸−１（＝２５５）個の異なる参照電圧と、それに対応する２５５個の電圧比較器を用意する必要がある。さらに分解能をあげるときは、必要な電圧比較器の個数が指数的に増大してしまう。このため、限られた回路規模と消費電力の要請の元では、高精度化が非常に難しい。また、高精度化を達成するためには、電圧比較器に許される入力換算オフセットも非常に小さなものにする必要があるので、この面からも高精度化はさらに困難となっている。

また、図１７で示したような従来のサブレンジング型のＡ／Ｄ変換器においては、下位ビットを決定するための第２のフラッシュ型Ａ／Ｄ変換器へ、決定した上位ビットに応じて異なる参照電圧をサンプリング周期毎に与える必要がある。このため、参照電圧のセトリング時間を考えると、サンプリング周期を短くすることができず、高速化が難しいという問題がある。

特許文献１は、上記の高精度化と高速化の２つの要求を同時にある程度満たす手法ではあるものの、下位ビットを決めるための第２のフラッシュ型Ａ／Ｄ変換器に与える参照電圧のプリチャージのためにトラックホールド回路などの追加回路部品が必要となる。また参照電圧のプリチャージをしたとしても、参照電圧自身のセトリングの時定数を縮めることにはならないので、参照電圧生成部の時定数以上にＡ／Ｄ変換器を高速に動作させることはできない。

サブレンジング型の別の手法としての非特許文献１に記した構成は、文献中のFig.1のWindow amplifiersには、その後段の下位ビットを決定するためのＡ／Ｄ変換器を高速にドライブするための駆動力が必要である。また下位ビットの最下位ビットにいたるまで正確に確定させるため、非常に小さい入力オフセット誤差しか許されない。

つまり、たとえば上位６ビットと下位６ビットで合計１２ビットの分解能を達成したい場合、Window amplifiersが６４個必要であり、その１つ１つのWindow amplifierのサイズが、駆動力と入力オフセット精度の関係上、非常に大きくなる。このため、システムオンチップ用ＩＰコアとして許される回路規模、消費電力にすることは、相当困難である。

本発明の目的は、回路規模、消費電流を増大させることなく、より高精度化、高速化を実現できるサブレンジング型Ａ／Ｄ変換器を提供することである。

上記目的を達成するために、請求項１にかかる発明は、同一電圧差で離間した互いに異なる複数の第１の参照電圧を生成する第１の参照電圧生成回路と、該第１の参照電圧生成回路で生成された前記複数の個々の第１の参照電圧と入力電圧とを比較する複数の電圧比較器からなる電圧比較器アレーと、前記複数の電圧比較器の出力値を取り込んでビット数がＭ（Ｍは２以上の整数）の上位ビットのコードを生成する上位ビット用エンコーダと、を備える上位ビット決定用Ａ／Ｄ変換器、同一電圧差で離間した互いに異なる複数の第２の参照電圧を生成する第２の参照電圧生成回路と、該第２の参照電圧生成回路から生成された複数の個々の第２の参照電圧と前記入力電圧とを比較してその差電圧に応じた大きさと極性の電流を生成する複数の電圧電流変換器からなる電圧電流変換器アレーと、前記複数の電圧電流変換器のうちの２以上の電圧電流変換器の出力電流を前記複数の電圧比較器の出力値の組み合わせに応じて選択して加算して出力する電流加算回路と、を備える下位ビット用アナログ信号生成回路、および、該下位ビット用アナログ信号生成回路で生成された下位ビット用アナログ信号を入力してビット数がＬ（Ｌは２以上の整数）の下位ビットのコードを生成する下位ビット決定用Ａ／Ｄ変換器、を有することを特徴とする。
請求項２にかかる発明は、請求項１に記載のサブレンジング型Ａ／Ｄ変換器において、前記複数の電圧電流変換器の個々の出力側と前記電流加算回路の入力側との間に個々に挿入され、又は前記電流加算回路の出力側と前記下位ビット決定用Ａ／Ｄ変換器の入力側との間に挿入され、入力する電流を所定のクロック周期ごとに、第１の保持手段と第２の保持手段に交互に保持させ、前記第１の保持手段に電流を入力するときは前記第２の保持手段から電流を出力し、前記第２の保持手段に電流を入力するときは前記第１の保持手段から電流を出力する、電流サンプルホールド回路を備えたことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のサブレンジング型Ａ／Ｄ変換器において、前記第２の参照電圧生成回路は、前記第１の参照電圧生成回路と共通又は独立に設けられると共に、前記第２の参照電圧の各電圧をそれぞれＫ個（Ｋは２以上の正の整数）に分割したＫ個のサブ参照電圧を生成するサブ参照電圧生成部分を備え、前記電圧電流変換器は、前記サブ参照電圧が入力し出力が共通接続されたＫ個のサブ電圧電流変換器で構成されていることを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のサブレンジング型Ａ／Ｄ変換器において、出力電流が加算されるよう選択される前記２以上の電圧電流変換器の個数を外部設定する設定回路を備えていることを特徴とする。
請求項５にかかる発明は、請求項１、２、３又は４に記載のサブレンジング型Ａ／Ｄ変換器において、前記下位ビット決定用Ａ／Ｄ変換器は、前記ビット数Ｌに対して冗長ビットが設定されていることを特徴とする。

本発明によれば、複数の電圧電流変換器を配して、その複数の電圧電流変換器のうちから、下位ビット決定用Ａ／Ｄ変換器を駆動する電圧電流変換器を２以上選択し、その出力電流を合計して下位ビット決定用Ａ／Ｄ変換器を駆動するので、高速化が可能となる。また、２以上の電圧電流変換器の出力電流を加算するので、個々の電圧電流変換器がもつオフセットを平均化することができ、実効的に高精度化も可能となる。また、電圧電流変換器の許容入力電圧範囲を拡大することにより、原理的には相当数の電圧電流変換器の出力電流を合流させて下位ビット決定用Ａ／Ｄ変換器を駆動できるので、更なる高速化、高精度化を達成することができる。しかも、複数の電圧電流変換器は、サブレンジング型Ａ／Ｄ変換器を構成するために必然的に設けられているものであり、高精度化のために新たに追加が必要であった回路ではない。したがって、電圧電流変換器の増加による面積の増大は発生しない。

本発明のサブレンジング型Ａ／Ｄ変換器の原理説明用のブロック図である。 差動型の入力信号を扱う本発明のサブレンジング型Ａ／Ｄ変換器の原理説明用のブロック図である。 本発明の第１の実施例のサブレンジング型Ａ／Ｄ変換器のブロック図である。 図３のサブレンジング型Ａ／Ｄ変換器の下位ビット用の電圧生成の説明図である。 本発明の第２の実施例のサブレンジング型Ａ／Ｄ変換器のブロック図である。 図５のサブレンジング型Ａ／Ｄ変換器の下位ビット用の電圧生成の説明図である。 図５のサブレンジング型Ａ／Ｄ変換器の下位ビット用の電圧生成の説明図である。 電圧電流変換器の説明図である。 差動入力電圧範囲を拡張した電圧電流変換器の説明図である。 差動入力電圧範囲を更に拡張した電圧電流変換器の説明図である。 前段にプリアンプを接続した電圧電流変換器の回路図である。 出力コモン電流を０にできるようにした電圧電流変換器の回路図である。 オフセット調整機能を付加した電圧電流変換器の回路図である。である。 電流サンプルホールド回路の回路図である。 スイッチ選択信号生成回路の回路図である。 従来のフラッシュ型Ａ／Ｄ変換器のブロック図である。 従来のサブレンジング型Ａ／Ｄ変換器のブロック図である。

本発明は、下位ビット決定用Ａ／Ｄ変換器に入力する下位ビット用アナログ信号の生成回路部分に、入力電圧とそれぞれ異なる参照電圧とが接続されている、同一のトランスコンダクタンスの複数の電圧電流変換器をアレー配置する。そして、電圧比較器アレーの個々の電圧比較器の出力値の組み合わせに応じて、複数の電圧電流変換器のうちの２以上の電圧電流変換器の出力電流を選択して加算し、これを下位ビット用アナログ信号として、下位ビット決定用Ａ／Ｄ変換器に入力させる。これにより、回路規模、消費電流を増大させることなく、より高精度、高速なＡ／Ｄ変換を達成する。

このように、２以上の電圧電流変換器の出力電流を、同時に下位ビット決定用Ａ／Ｄ変換器の駆動用に用いることで、全部の電圧電流変換器で消費される電流のうち、下位ビット決定用Ａ／Ｄ変換器の駆動に実際使われる電流消費の割合を増やすことができる。つまり、より高速に下位ビット決定用Ａ／Ｄ変換器を駆動することができる。

また、２以上の電圧電流変換器の出力電流を加算することで、個々の電圧電流変換器が持つ入力換算オフセットを実効的に平均化でき、個々の電圧電流変換器に要求される入力オフセット精度を緩めることができる。

また、１個の電圧電流変換器を複数のサブ電圧電流変換器の合成により構成する際に、その用途に応じてその個数を設定し、トランスコンダクタンスを広い入力電圧範囲にわたって一定にすることで、より数多くの電圧電流変換器を同時に下位ビット決定用Ａ／Ｄ変換器に接続可能となり、同じ消費電力、回路規模に対して、より高速化、高精度化を実現することができる。

＜本発明の原理＞
図１に本発明のサブレンジング型Ａ／Ｄ変換器の構成を示す。図１において、１００は２^M−１個（Ｍは上位ビットのビット数）の参照電圧を生成するための複数の抵抗からなる抵抗アレー、２００は抵抗アレー１００で生成された互いに異なる個々の参照電圧と入力端子１の入力電圧Ｖｉｎとを比較する２^M−１個の電圧比較器からなる電圧比較器アレー、３００は電圧比較器アレー２００の出力値を入力して、上位Ｍビットのデジタル信号を生成する上位ビット用エンコーダである。抵抗アレー１００は、高電圧端子２と低電圧端子３との間に接続され、両端子２，３の間の電圧を２^M−１個に均等分圧した電圧を参照電圧として生成する参照電圧生成回路を構成する。以上の抵抗アレー１００、電圧比較器アレー２００、および上位ビット用エンコーダ３００によって、フラッシュ型の上位ビット決定用Ａ／Ｄ変換器が構成される。

４００は２^M−１個の電圧電流変換器からなる電圧電流変換器アレー、５００は電圧電流変換器アレー４００の個々の電圧電流変換器の出力電流のうちの２以上の出力電流を取り出す２^M−１個の電流スイッチからなる電流スイッチアレー、６００は電流スイッチアレー５００から出力する電流値を保持する電流サンプルホールド回路である。以上の抵抗アレー１００、電圧電流変換器アレー４００、電流スイッチアレー５００、および電流サンプルホールド回路６００は、下位ビット用アナログ信号生成回路を構成する。７００は電流サンプルホールド回路６００から出力する電流値から下位Ｍビットのデジタル信号を生成する下位ビット決定用Ａ／Ｄ変換器である。電圧電流変換器アレー４００の個々の電圧電流変換器は、同一のトランスコンダクタンスを有し、入力端子１の入力電圧Ｖｉｎと抵抗アレー１００で生成された参照電圧との電圧差に応じた大きさと極性の電流を出力する。電流スイッチアレー５００は、電圧比較器アレー２００の個々の電圧比較器の出力値の組み合わせに応じて上位ビット決定用エンコーダ３００で生成されるスイッチ選択信号Ｓ１によって、２以上の電流スイッチをオンさせ、残りの電流スイッチをオフさせるよう働く電流加算回路を構成する。

上位Ｍビットのコードは、電圧比較器アレー２００のうちの出力が「１」を示す最も高い参照電圧に対応した第１の電圧比較器と当該第１の電圧比較器より参照電圧が１段だけ高い第２の電圧比較器（この電圧比較器は出力が「０」を示す）のアレー配置位置によって決まる。

スイッチ選択信号Ｓ１は、上記した第１および第２の電圧比較器に対応する隣接する第１および第２の電圧電流変換器の出力電流が選択加算されるように、電流スイッチアレー５００の２個の電流スイッチをＯＮさせ、他をオフさせる。第１の電圧比較器に対応する第１の電圧電流変換器の出力電流は正の電流、第２の電圧比較器に対応する第２の電圧電流変換器の出力電流は負の電流となるので、両電流を加算すると、第１の電圧比較器に対応する参照電圧と第２の電圧比較器に対応する参照電圧の間における、入力電圧Ｖｉｎに対応するレベルを示す電流を得ることができる。よって、このレベルの電流値をサンプルホールド回路６００で保持してから、下位ビット決定用Ａ／Ｄ変換器７００でＡ／Ｄ変換すれば、下位Ｌビットを決定することができる。

なお、電流サンプルホールド回路６００は、電流スイッチアレー５００の出力側と下位ビット決定用Ａ／Ｄ変換器７００の入力側との間に挿入しているが、複数の電圧電流変換器の個々の出力側と電流スイッチアレー５００の入力側との間に個々に挿入してもよい。

また、図１に示したサブレンジング型Ａ／Ｄ変換器は、差動の入力電圧Ｖｉｎ＋、Ｖｉｎ−が入力する場合には、図２に示すように差動型に構成することができる。非反転側には各符号にＡを付け、反転側には各符号にＢを付けた。Ｓ１Ａは非反転側のスイッチ選択信号、Ｓ１Ｂは反転側のスイッチ選択信号である。演算器８００によってＮ（＝Ｍ＋Ｌ）ビットのデジタル信号が生成される。ここで、抵抗アレー１００Ａ，１００Ｂは共通にしてもよい。

＜第１の実施例＞
図３に本発明の第１の実施例のサブレンジング型Ａ／Ｄ変換器を示す。ここでは、上位ビット数を６、下位ビット数を４とし、全体で１０ビットの分解能を達成するものとする。図４（ａ）〜（ｃ）は、入力電圧Ｖｉｎが入力端子１に入力することで、フラッシュ型の上位ビット決定用Ａ／Ｄ変換器のうちの１番目〜３１番目の電圧比較器２０００１〜２００３１の出力が「１」で、３２番目〜６３番目の電圧比較器２００３２〜２００６３の出力が「０」であるような例を示している。この場合は、３１番目の電圧電流変換器４００３１の出力電流と３２番目の電圧電流変換器４００３２の出力電流を、スイッチ選択信号Ｓ１により、電流スイッチアレー５００のスイッチ５００３１，５００３２をＯＮさせることで選択して加算し、電流サンプルホールド回路６００で保持してから、下位ビット決定用Ａ／Ｄ変換器７００に入力する。なお、下位ビット決定用Ａ／Ｄ変換器７００は、５２０ｍＶ〜６８０ｍＶの１６０ｍＶの幅を、４ビット（１ステップが１０ｍＶで１６ステップ）でデジタル化するものとする。なお、後述するが、下位の電圧範囲（５２０ｍＶ〜６８０ｍＶ）は便宜的なもので、実際の電圧値を示すものではない。

ここで、図４（ａ），（ｂ）で示したように、３１番目の参照電圧Ｖref３１＝５９５ｍＶ、３２番目の参照電圧Ｖref３２＝６０５ｍＶで、入力電圧Ｖｉｎ＝６０２．５ｍＶの電圧値例を想定し、３１番目と３２番目の電圧電流変換器４００３１，４００３２のトランスコンダクタンスＧｍ＝４０ｍＡ／Ｖで共通であるとする。この場合は、３１番目の電圧電流変換器４００３１の出力電流は３００μＡ［＝（６０２．５ｍＶ−５９５ｍＶ）×４０ｍＡ／Ｖ］の正の電流となり、３２番目の電圧電流変換器４００３２は１００μＡ［＝（６０２．５ｍＶ−６０５ｍＶ）×４０ｍＡ／Ｖ］の負の電流となる。

電圧電流変換器４００３１，４００３２の出力電流を足し合わせると２００μＡ（＝３００μＡ−１００μＡ）となり、この電流を前記した５２０ｍＶ〜６８０ｍＶの平均電圧であるコモン電圧（＝６００ｍＶ）に接続された抵抗Ｒ４（＝２００Ω）に流すと、下位ビット決定用Ａ／Ｄ変換器７００の入力電圧は、６４０ｍＶ（＝６００ｍＶ＋２００Ω×２００μＡ）となる。これは、電圧電流変換器４００３１，４００３２の並列２つと抵抗Ｒ４とをあわせて、実効的に１６倍のゲインを持つ電圧増幅器として捉えられる。

この電圧増幅の様子を詳しく図示したものが図４（ｃ）である。３１番目の参照電圧Ｖref３１＝５９５ｍＶから３２番目の参照電圧Ｖref３２＝６０５ｍＶまでの電圧範囲が、電圧電流変換器４００３１，４００３２によってゲインが拡張される。つまり、５９５ｍＶから６０５ｍＶまでの電位差１０ｍＶの範囲を、下位ビット決定用Ａ／Ｄ変換器７００でさらに細かい分解能でセンスするのではなく、コモン電圧の６００ｍＶはそのままに、上下に線形に８倍づつ、つまり全体として、１６倍拡大されて、見かけ上、５２０ｍＶから６８０ｍＶまでの電圧範囲に射影され、それが下位ビット決定用Ａ／Ｄ変換器７００に入力されることで、下位ビットのコードが特定され、入力電圧値６０２．５ｍＶが特定される。

非特許文献１では、複数設けられたWindow Amplifiersの内、１つのみが、Comparators Decoding-logicの出力に応じて選択される。これは、本実施例では、電圧電流変換器４００３１，４００３２の一方のみを選択し、動作させることに相当する。この場合、例えば、入力電圧Ｖｉｎが５９５ｍＶから６０５ｍＶまでの範囲で変化したときに、電圧電流変換器４００３１の出力電流は０〜４００μＡの範囲で変化する。電圧電流変換器４００３２の出力電流は−４００μＡ〜０μＡの範囲で変化する。すなわち、電圧電流変換器４００３１、４００３２のいずれを選択した場合でも、出力電流の変化の幅は４００μＡである。

これに対して、本実施例のように、電圧電流変換器４００３１と４００３２の両方を動作させた場合、合計の出力電流は−４００μＡ〜４００μＡの範囲で変化し、一方のみを動作させた場合の２倍の８００μＡに変化幅が得られる。これにより、出力電流を抵抗Ｒ４に流して、下位ビット決定用Ａ／Ｄ変換器７００の入力電圧を生成するために必要な時間を短縮し、高速化することが可能である。

また、２以上の電圧電流変換器の出力を加算することにより、個々の電圧電流変換器が持つ入力オフセット電圧が平均化され、高精度化される。

ここで、同時に動作させる電圧電流変換器４００３１，４００３２は、サブレンジング型Ａ／Ｄ変換器を構成するために設けられたものであり、電流供給能力を高めるために追加されたものではない。すなわち、非特許文献１では複数設けられた電圧電流変換器のうちの１つのみを選択して動作させるのに対して、本発明では、同様に複数設けられた電圧電流変換器から２以上を選択して同時に動作させる。従って、本発明のサブレンジング型Ａ／Ｄ変換器では、非特許文献１に比較して、回路規模や面積を増大させるこどなく高速化を実現することができる。

このように、電圧電流変換器４００３１と４００３２の両方を動作させることにより、電圧電流変換器アレー４００に設けられた複数の電圧電流変換器の全体を動作させた場合の電流消費に対する、実際に動作する霞圧電流変換器による電流消費に対する比率が大きくなる。これによって、高速化を実現していると考えることもできる。

図４（ｃ）には、入力電圧Ｖｉｎが３１番目の参照電圧Ｖref３１＝５９５ｍＶと３２番目の参照電圧Ｖref３２＝６０５ｍＶとの間にある例を示した。この場合、２つの参照電圧の平均電圧は６００ｍＶである。また、下位ビット決定用Ａ／Ｄ変換器７００のコモン電圧も６００ｍＶであり、２つの参照電圧の平均電圧と一致している。しかし、２つの参照電圧の平均電圧は入力電圧に応じて変化する。従って、一般的には、２つの参照電圧の平均電圧と下位ビット決定用Ａ／Ｄ変換器７００のコモン電圧とは一致しない。

また、同時に動作させる電圧電流変換器の個数を３以上とすることにより、さらなる高速化、高精度化が可能になる。ただし、同時に動作させる電圧電流変換器の個数を増やすと、消費電流が増大する。従って、必要とされる速度および精度と、許容される消費電流とに応じて、適切な同時動作個数を選択することが好ましい。

また、同時に動作させる電圧電流変換器の個数を増やすことによって精度を高めるためには、それぞれの電圧電流変換器が一定のトランスコンダクタンスを有する入力電圧範囲を広げる必要がある。これによって、トランスコンダクタンスが低下し、動作速度を高める効果が得られにくくなる可能性がある。この点も考慮して、適切な同時動作個数を選択することが好ましい。

また、具体的な利用形態として、システムオンチップ用ＩＰコアとして本発明のサブレンジング型Ａ／Ｄ変換器を用意し、製品仕様（許容される消費電力と、要求される変換速度）に応じて、同時に選択する電圧電流変換器の個数を設定することにより、製品ごとにＡ／Ｄ変換器を設計し直すことを不要にすることができる。

また、本発明のサブレンジング型Ａ／Ｄ変換器を備えた集積回路を、同時に動作させる電圧電流変換器の個数を外部信号（もしくはレジスタに格納する設定値）によって外部設定する設定回路を設けて、ユーザが要求仕様に応じた個数の同時動作個数を設定すること、もしくは、動作環境（ノイズレベル、電源電圧、等)に応じて同時動作個数を設定することもできる。

＜第２の実施例＞
ところで、上記したように、スイッチ選択信号Ｓ１によって３１番目と３２番目の電流電圧変換器３００３１，３００３２が選択されたとき、参照電圧はそれぞれＶref３１＝５９５ｍＶ、Ｖref３２＝６０５ｍＶであるが、仮に、このとき入力電圧Ｖｉｎ＝５９２．５ｍＶであった場合、本実施例では、参照電圧はそれぞれＶref３０＝５８５ｍＶ、Ｖref３１＝５９５ｍＶとなる筈である。しかしながら抵抗素子の特性や、電圧比較器アレーなどの出来の変動など実際の回路特性の変動による影響から、参照電圧が入力電圧を挟む範囲とは異なる範囲が上位Ａ／Ｄ変換器によって選択される場合がある。例えば１つ上隣Ｖref３１＝５９５ｍＶ，Ｖref３２＝６０５ｍＶが選択される、といった状況である。このとき、その入力電圧が、参照電圧Ｖref３１，Ｖref３２の範囲内から外れているので、下位ビット決定用Ａ／Ｄ変換器７００では正しくＡ／Ｄ変換ができない。

そこで、これに対する対策として、図５に示すように、下位ビット決定用Ａ／Ｄ変換器７００をビット数に冗長ビットを持たせ５ビットの下位ビット決定用Ａ／Ｄ変換器７００Ａに置き換え、隣の上位ビット判定で扱える入力電圧範囲とオーバーラップを持たせる。

このように、入力電圧Ｖｉｎ＝５９２．５ｍＶが３１番目の参照電圧Ｖref３１＝５９５ｍＶと３２番目の参照電圧Ｖref３２＝６０５ｍＶの間に無いにもかかわらず、電流スイッチアレー５００によって、３１番目の電圧電流変換器４００３１と３２番目の電圧電流変換器４００３２が選択されてしまった場合に、冗長ビットを持たせることによって、問題なく出力できることを確認してみる。

この場合は、参照電圧Ｖref３１とＶref３２の間を、拡張分の１ビットも含めて、５ビット（３２ステップ）に区分し、最低電圧を４４０ｍＶ、最大電圧を７６０ｍＶとすると、その中間電圧はやはり６００ｍＶである。このときは、図６（ａ）に示すように、３１番目の電圧電流変換器４００３１の出力電流は１００μＡ［＝（５９２．５ｍＶ−５９５ｍＶ）×４０ｍＡ／Ｖ］の負の電流となり、３２番目の電圧電流変換器４００３２は５００μＡ［＝（５９２．５ｍＶ−６０５ｍＶ）×４０ｍＡ／Ｖ］の負の電流となるので、抵抗Ｒ４を流れる電流は逆方向の６００μＡとなる。よって、下位ビット決定用Ａ／Ｄ変換器７００Ａの入力電圧は、４８０ｍＶ（＝６００ｍＶ−２００Ω×６００μＡ）となる。

図６（ｂ）を見ると分かるように、下位ビット決定用Ａ／Ｄ変換器７００Ａのビット拡張によって、下位ビット決定用Ａ／Ｄ変換器７００Ａが受ける電圧が、その下位ビット決定用Ａ／Ｄ変換器７００Ａを飽和させることなく、正しく扱われている。

以上のようにして、入力電圧Ｖｉｎが下位ビット決定用Ａ／Ｄ変換器７００Ａの入力レンジに収まるが、これを具体的にどのようにデコードするのかを簡単に説明するために、同じ入力電圧Ｖｉｎ＝５９２．５ｍＶを想定した２つのケースを図６（ｂ）と図７（ａ）で比較してみる。図７（ａ）は、入力電圧Ｖｉｎ＝５９２．５ｍＶは本来どの電圧電流変換器の出力電流を使ってＡ／Ｄ変換するべきかを説明するものである。入力電圧Ｖｉｎ＝５９２．５ｍＶなので、本来選択されるべき電圧電流変換器は４００３０と、４００３１であり、その参照電圧は、それぞれＶref３０＝５８５ｍＶ、Ｖref３１＝５９５ｍＶの２つであることを示している。

ところで図６（ｂ）と図７（ａ）は同じ入力電圧Ｖｉｎ＝５９２．５ｍＶであるので、同じＡ／Ｄ変換結果が得られなければならない。このためには、図６（ｂ）において、下位ビット決定用Ａ／Ｄ変換器７００Ａの入力レンジ冗長性により助かった状態を、図７（ａ）という通常の状態（冗長性がなくても大丈夫なケース）に翻訳すればよいことが分かる。そこで、図６（ｂ）と図７（ａ）の違いに着目して、図６（ｂ）の状態を図７（ａ）に翻訳するやり方を示したものが図７（ｂ）である。

ここでは、下位ビット決定用Ａ／Ｄ変換器７００Ａの出力コードを、ちょうど１つの参照電圧の範囲である１６０ｍＶ分繰り上げて、その代わり使った２個の電圧電流変換器の参照電圧を、１０ｍＶだけ下げると、図６（ｂ）が図７（ｂ）に変換されることが理解できる。なお、実際の回路では、拡張した最上位ビットの１ビットは上位ビットの最下位ビットと重なる。下位５ビットを出力後には、下位の最上位ビットと上位Ａ／Ｄ変換出力の最下位ビットを加算（または減算）して出力すればよく、加算器（または減算器）９００に類する回路を設ける以外に特別な回路は必要としない。たとえば、下位ビット決定用Ａ／Ｄ変換器７００Ａの出力コードを、５２０ｍＶ〜６８０ｍＶの間を「０００００」〜「０１０００」とし、４４０ｍＶ〜５２０ｍＶを「−０１０００」〜「０００００」とし、６８０ｍＶ〜７６０ｍＶを「０１０００」〜「１１０００」とすれば、上位６ビットに下位４ビットの「０」を補い、下位の５ビット目を加算するという構成で良い。このように、下位ビット決定用Ａ／Ｄ変換器７００Ａの入力レンジに冗長性を持たせたケースにおいても、冗長性のない通常のデジタルコード算出方法を用いたデジタルコード算出が可能となる。

＜電圧電流変換器について＞
図８（ａ）にＮＭＯＳトランジスタＭ１〜Ｍ３からなる一対の差動回路で構成した最も簡単な電圧電流変換器４１０を示す。図８（ｂ）はその電圧電流変換器４１０の電圧電流変換特性を示し、図８（ｃ）はその電圧電流変換器４１０のトランスコンダクタンス特性を示す。

ところで、一般的なＣＭＯＳテクノロジーにおいて、この電圧電流回路４１０のトランスコングクタンスＧｍが１％以内の精度で一定となるための許容される差動入力電圧範囲は、１０ｍＶにも満たないケースが多い。

本発明のサブレンジング型Ａ／Ｄ変換器では、入力電圧Ｖｉｎに応じて、２つもしくはそれ以上の電圧電流変換器を動作させ、その出力電流を加算して、下位ビット決定用Ａ／Ｄ変換器７００の入力電圧を生成する。従って、入力電圧Ｖｉｎの電圧を正確に反映する下位ビット決定用Ａ／Ｄ変換器７００の入力電圧を正確に生成するためには、同時に動作する２つもしくはそれ以上の電圧電流変換器が、想定される入力電圧Ｖｉｎの範囲全体にわたって、実質的に同一かつ一定のトランスコンダクタンスを有している必要がある。

例えば、第１の実施例の場合には、それぞれの電圧電流変換器は±１０ｍＶ、すなわち、参照電圧の間隔の２倍の幅の入力電圧範囲において、実質的に一定のトランスコンダクタンスを有する必要がある。３つ以上の電圧電流変換器を同時に動作させる場合には、参照電圧の間隔の同時に動作させる個数倍の幅の入力電圧範囲において、実質的に同一のトランスコンダクタンスを有する必要がある。第２の実施例の場合には３０ｍＶ、すなわち、第１の実施例の場合よりも参照電圧の間隔だけ広い入力電圧範囲において、実質的に一定のトランスコンダクタンスを有する必要がある。

また、奇数（例えば３）の電圧電流変換器を同時に動作させる場合には、入力電圧の範囲を＋側と−側とで同一にするためには、電圧電流変換器の参照電圧は、上位ビット決定用Ａ／Ｄ変換器が利用する参照電圧間の中央に設定するのが適当である。

そこで、図９（ａ）のようなＮＭＯＳトランジスタＭ１１〜Ｍ１８からなる２対の差動回路を並列接続して構成した電圧電流変換器４２０を採用する。この電圧電流変換器４２０は、非反転入力端子にゲートを接続したトランジスタＭ１１（小サイズ）と反転入力端子にゲートを接続したトランジスタＭ１２，Ｍ１３（大サイズ）と電流源トランジスタＭ１７からなる第１の差動回路、および反転入力端子にゲートを接続したトランジスタＭ１４（小サイズ）と非反転入力端子にゲートを接続したトランジスタＭ１５，Ｍ１６（大サイズ）と電流源トランジスタＭ１８からなる第２の差動回路とで構成され、第１および第２の差動回路の出力端子が並列接続されている。このように、２対の差動回路の相互で意図的に差動回路のトランジスタサイズをアンバランスにして、入力オフセットを持たせることで、図９（ｃ）に示すように、トランスコンダクタンスＧｍの平坦な領域を拡大して、許容差動入力電圧範囲を拡張することができる。図９（ｂ）は電圧電流変換器４２０の電圧電流変換特性を示す。

図１０（ａ）に、さらに差動許容入力電圧範囲を拡張させるための構成を示す。１個の電圧電流変換器４３０をＫ個の小さなサイズのサブ電圧電流変換器４３０１〜４３０Ｋに分割し、そのそれぞれのサブ電圧電流変換器４３０１〜４３０Ｋに与えるサブ参照電圧ＶrefＡ１〜ＶrefＡＫの平均値が、元々の参照電圧ＶrefＡに等しくなるように、そのサブ参照電圧ＶrefＡ１〜ＶrefＡＫを設定することで、さらに広い差動入力電圧範囲において、一定のトランスコンダクタンスを達成することができる。図１０（ｂ）に、そのの電圧電流変換器４３０のトランスコンダクタンス特性を示している。これはＫ＝４の場合の例である。

また、電圧電流変換器を実際に設計するときには、トランスコングクタンスＧｍの値をなるべく稼ぎたいので、新たに電圧増幅器を初段に設置する場合が考えられる。たとえば図１１のように、電圧電流変換器４２０の前段にＮＭＯＳトランジスタＭ２１〜Ｍ２８と負荷抵抗Ｒ１，Ｒ２からなるプリアンプ４４０を配置した設計例が考えられる。図１２は、図１１の電圧電流変換器４２０の負荷側に同じ電流値の電流源Ｉ１，Ｉ２を接続して出力コモン電流を０にできるようにした電圧電流変換器４５０の設計例、図１３は電圧電流変換器４５０を改善して、２個の電流源Ｉ１，Ｉ２をオフセット補正信号Ｓ２で制御できるようにして、オフセットキャンセルのためのオフセット調整機能を付加した電圧電流変換器４６０の設計例である。

＜電流サンプルホールド回路について＞
図１４（ａ）に電流サンプルホールド回路６００の基本構成を示す。この電流サンプルホールド回路６００は、ゲートとドレインが共通接続されたＮＭＯＳトランジスタＭ３１と、そのトランジスタＭ３１のドレインがスイッチ６１０によって選択的にゲートに接続され、入力電流をゲート容量に電圧として保持する第１，第２の電流保持手段としてのＮＭＯＳトランジスタＭ３２，Ｍ３３と、そのトランジスタＭ３２，Ｍ３３の一方のドレイン電流を取り出すスイッチ６２０とで構成されている。スイッチ６１０と６２０は、逆相でクロックＣＬＫの周期毎に切り替わり、そのたびに入力電流をその周期毎にサンプリングした出力電流が切り替わる。

図１４（ｂ）に電流サンプルホールド回路６００の具体回路を示す。スイッチ６１０はアナログスイッチ６１１，６１２で構成され、スイッチ６２０はアナログスイッチ６２１，６２２で構成される。アナログスイッチ６３１は帯域補償用ＭＯＳ抵抗として働く。アナログスイッチ６４１，６４２はスイッチ６１０のＯＦＦ時のゲート電荷を吸収するチャージインジェクション補償用である。各アナログスイッチ６１１，６１２，６２１，６２２，６４１，６４２はクロックＣＬＫと反転クロックＣＬＫＢでＯＮ／ＯＦＦする。

例えば、クロックＣＬＫがＨである期間に、１つ目の入力電圧Ｖｉｎを上位ビット決定用Ａ／Ｄ変換器に入力し、電圧電流変換器の出力電流を第２の電流保持手段であるトランジスタＭ３３に保持する。次に、反転クロックＣＬＫＢがＨになる期間に、トランジスタＭ３３のドレインから電流を取り出して抵抗Ｒ４（図４（ｂ）参照）に流して電圧に変換し、下位ビット決定用Ａ／Ｄ変換器７００に入力する。

そして、これと同時に、２つ目の入力電圧Ｖｉｎを上位ビット決定用Ａ／Ｄ変換器に入力する。これにより、クロック周波数の２倍のサンプルレートでＡ／Ｄ変換を行うことができる。なお、サンプルホールドを、電圧電流変換器の出力電流を抵抗に流して電圧に変換してから行う以前の、電流の状態で行うことにより、より高速のクロックＣＬＫで動作させることが可能になる。

＜スイッチ選択信号生成回路について＞
図１５に、スイッチ選択信号Ｓ１を生成するスイッチ選択信号生成回路３１０を示す。３１１は一方の入力を反転してから論理和をとる２入力アンドゲート、３１２は２入力アンドゲート、３１３は２入力オアゲートである。この例では、図１０に示した場合と同様に、広い差動入力電圧範囲において、一定のトランスコンダクタンスを達成するため、サブ電圧電流変換器を４つ選択している。すなわち、「１」（＝ＯＮ）となる電流スイッチは必ず４つ選択される。例えば、図１５の回路では、−１番目〜３６番目の電圧比較器出力が「１」で、３７番目〜６５番目の電圧比較器出力が「０」の場合、−１番目〜３４番目の電流スイッチと３９番目〜６８番目の電流スイッチが「０」で、３５から３８番目の４つの電流スイッチが「１」になる。このように、「１」から「０」への変化位置（電流スイッチ３６，３７）とその上下（電流スイッチ３５，３８）の電流スイッチを「１」にする回路になっている。

しかしながら、図１５では、選択されてＯＮされる電流スイッチは必ずしも隣接していない。選択の方法としては、なるべく下位ビットを決定する上位エンコーダ３００が受ける入力が「０」に近い値になるような、つまり下位ビット用アナログ信号生成回路の電圧電流変換器の出力について対象となる出力付近のスイッチをＯＮとするように、電圧比較器出力の「１」と「０」の境界付近になるような、アルゴリズムが適当であり、その意味では選択されてＯＮされる電流スイッチは必ずしも隣り合うものにはならない。

電圧比較器出力が「０」で連続している領域と「１」で連続している領域の境界は、通常は一箇所である。しかし、図１５に示すように、３４番目の電圧比較器出力が「１」を、３５番目の電圧比較器出力が「０」を出力しているにも関わらず、抵抗素子の特性や、電圧比較器アレーなどのデバイスの出来の変動など実際の回路特性による影響から、３６番目の電圧比較器出力では「０」ではなく「１」を出力しているようなケースがあり得る。このように、電圧比較器出力が「０」の領域と出力が「１」の領域の境界が複数あるケースを「バブル」と呼んでおり、このような状況下であっても、電流スイッチの選択を問題なく行うことが要求される。

図１５では、バブル発生時においても電流スイッチの選択について下記の要領を満たしていることが確認できる。その１つは「１」（＝ＯＮ）となる電流スイッチの個数は４つであること、もう１つは「１」となって選択された４つの電流スイッチの中心位置はバブル発生ポイント（３５番目と３６番目の電流スイッチの間）と同じであることである。

図１５では、バブル発生下においては、「１」となって選択された電流スイッチの４つの位置は連続していないが、もちろんバブル発生時においても、選択する電圧電流変換器４つが連続したものになるような組み合わせ回路を組んでもよい。また、同時選択される電流スイッチの数は、この例において４つとしたが、これも電圧電流変換器の許容入力差動電圧範囲次第で、８つや、その他もっと大きな数を指定することもできる。

このスイッチ選択信号生成回路３１０の条件として大事なことは、電流スイッチの選択個数が複数であること、選択された電流スイッチの中心位置は電圧比較器出力が「０」の領域と「１」の領域の境界付近になること、を満たすことである。

また、下位ビットのコードを生成するときには、下記の２つの情報が必要になる。その１つはスイッチ選択信号生成回路３１０の出力（どの電流スイッチが選択されるかの情報）、もう１つは選択された電圧電流変換器による２段目の下位ビットのＡ／Ｄ変換器７００の出力である。ここで注意すべきは、上位ビット決定用エンコーダ３００の出力は必ずしも必要ないということである。あくまで、どの電流スイッチがいくつＯＮしているか、という情報があればよい。

１００，１００Ａ，１００Ｂ：抵抗アレー
２００，２００Ａ，２００Ｂ：電圧比較器アレー
３００，３００Ａ，３００Ｂ：上位ビット用エンコーダ、３１０：スイッチ選択信号生成回路
４００，４００Ａ，４００Ｂ：電圧電流変換器アレー、４１０，４２０，４３０，４５０，４６０：電圧電流変換器、４４０：プリアンプ
５００，５００Ａ，５００Ｂ：電流スイッチアレー
６００：電流サンプルホールド回路、６１０，６２０：スイッチ
７００，７００Ａ：下位ビット決定用Ａ／Ｄ換器
８００：演算器
９００：加算器

Claims (5)

1. 同一電圧差で離間した互いに異なる複数の第１の参照電圧を生成する第１の参照電圧生成回路と、該第１の参照電圧生成回路で生成された前記複数の個々の第１の参照電圧と入力電圧とを比較する複数の電圧比較器からなる電圧比較器アレーと、前記複数の電圧比較器の出力値を取り込んでビット数がＭ（Ｍは２以上の整数）の上位ビットのコードを生成する上位ビット用エンコーダと、を備える上位ビット決定用Ａ／Ｄ変換器、
   同一電圧差で離間した互いに異なる複数の第２の参照電圧を生成する第２の参照電圧生成回路と、該第２の参照電圧生成回路から生成された複数の個々の第２の参照電圧と前記入力電圧とを比較してその差電圧に応じた大きさと極性の電流を生成する複数の電圧電流変換器からなる電圧電流変換器アレーと、前記複数の電圧電流変換器のうちの２以上の電圧電流変換器の出力電流を前記複数の電圧比較器の出力値の組み合わせに応じて選択して加算して出力する電流加算回路と、を備える下位ビット用アナログ信号生成回路、
   および、該下位ビット用アナログ信号生成回路で生成された下位ビット用アナログ信号を入力してビット数がＬ（Ｌは２以上の整数）の下位ビットのコードを生成する下位ビット決定用Ａ／Ｄ変換器、
   を有することを特徴とするサブレンジング型Ａ／Ｄ変換器。
2. 請求項１に記載のサブレンジング型Ａ／Ｄ変換器において、
   前記複数の電圧電流変換器の個々の出力側と前記電流加算回路の入力側との間に個々に挿入され、又は前記電流加算回路の出力側と前記下位ビット決定用Ａ／Ｄ変換器の入力側との間に挿入され、入力する電流を所定のクロック周期ごとに、第１の保持手段と第２の保持手段に交互に保持させ、前記第１の保持手段に電流を入力するときは前記第２の保持手段から電流を出力し、前記第２の保持手段に電流を入力するときは前記第１の保持手段から電流を出力する、電流サンプルホールド回路を備えたことを特徴とするサブレンジング型Ａ／Ｄ変換器。
3. 請求項１又は２に記載のサブレンジング型Ａ／Ｄ変換器において、
   前記第２の参照電圧生成回路は、前記第１の参照電圧生成回路と共通又は独立に設けられると共に、前記第２の参照電圧の各電圧をそれぞれＫ個（Ｋは２以上の正の整数）に分割したＫ個のサブ参照電圧を生成するサブ参照電圧生成部分を備え、
   前記電圧電流変換器は、前記サブ参照電圧が入力し出力が共通接続されたＫ個のサブ電圧電流変換器で構成されている、
   ことを特徴とするサブレンジング型Ａ／Ｄ変換器。
4. 請求項１、２又は３に記載のサブレンジング型Ａ／Ｄ変換器において、
   出力電流が加算されるよう選択される前記２以上の電圧電流変換器の個数を外部設定する設定回路を備えていることを特徴とするサブレンジング型Ａ／Ｄ変換器。
5. 請求項１、２、３又は４に記載のサブレンジング型Ａ／Ｄ変換器において、
   前記下位ビット決定用Ａ／Ｄ変換器は、前記ビット数Ｌに対して冗長ビットが設定されていることを特徴とするサブレンジング型Ａ／Ｄ変換器。
   

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