JP2006019818A - 過渡応答特性を形成する方法および装置 - Google Patents

Abstract

【課題】 過渡応答誤差を低減するのに適した、過渡応答特性を形成する装置を提供する。
【解決手段】 過渡応答発生回路Ａは、第１極性方向の過渡応答ＯＵＴ１を発生する第１の回路３と、第１極性とは逆の第２極性方向の過渡応答ＯＵＴ２を発生する第２の回路４と、第１極性方向過渡応答ＯＵＴ１と第２極性方向過渡応答ＯＵＴ２とを組み合わせて、合成過渡応答ＯＵＴＣを発生する過渡応答合成回路６と、を備える。
【選択図】 図３

Description

本発明は、オペアンプ、デジタル−アナログ（Ｄ／Ａ）変換器（ＤＡＣ）等の種々の電気回路を含む回路デバイスの過渡応答特性を形成するための方法および装置に関し、特にそれら回路デバイスの過渡応答誤差を低減するのに適した方法および装置に関するものである。

図１は、従来から用いられているセグメントＤＡＣの１例のブロック図を示している。このセグメントＤＡＣは、任意の数のセグメントと、これらセグメントと同数のＤ型フリップフロップ（ＤＦＦ）から構成されている。ＤＡＣに含まれるセグメントの各々は、デジタル部からＤＦＦのＱ出力およびＱ＊出力（＊は反転を示す）を介して１ビットの信号を受け取る。この１ビット信号に従い、各セグメントは“＋１”もしくは“−１”の信号を、差動信号の形態（正出力と負出力）で出力する。これらのセグメントからの各差動出力を構成する正出力と負出力とは、正出力ラインと負出力ラインとにそれぞれ接続されることにより、互いに加算され、これによってアナログ出力が得られる。

図２には、この構成を用いたセグメントＤＡＣにおける１つのセグメントの出力波形を示す。図２上が理想的な波形であるのに対し、図２下は実際の出力波形である。セグメントＤＡＣの出力は、図２上に示すように過渡的な応答を伴わず瞬間に値が変化するのが理想である。しかし、実際の回路では、そのような特性の実現は困難であり、ＤＡＣの出力は、図２下に示すような過渡的な応答を伴って出力値が変化する。このような実際の回路の場合、“−１”から“＋１”へ変化する時の立ち上がり過渡応答と、“＋１”から“−１”へと変化するときの立ち下がり過渡応答が完全に一致していれば、ＤＡＣの性能には影響がない。しかし、実際の回路では、各セグメントの回路構成、および使用される回路素子のミスマッチの影響により、立ち上がり過渡応答特性と立ち下がり過渡応答特性では差が生じ、この差がＤＡＣの歪性能を悪化させる。したがって、この構成を用いる場合、各セグメントの過渡応答の差を発生させるミスマッチを低減するような回路設計が求められる。

このようなミスマッチ低減のための１つの回路設計法としては、従来、上記各セグメントに含まれるトランジスタ、抵抗器等の回路素子の面積を大きくして各回路素子の寸法誤差を低減する、という手法がある。しかし、この手法では、各セグメントの実現のために非常に大きな回路面積を必要とすることになり、また、ＤＡＣのためのＩＣチップ面積の増大を招く。

また、ミスマッチ低減のための別の回路技術としては、補正電流源を使用する手法がある（例えば、特許文献１参照）。この手法では、電流加算型Ｄ／Ａ変換器において、変換器出力電圧の立ち上がりと立ち下がりの速度の違いによる２次歪みを減少させるため、補正電流源が設けられている。この補正電流源は、遅い方の立ち上がり速度を早くするため、一時的に補正電流を供給するように構成されている。また、補正電流源からの補正電流の供給を制御するため、デジタル入力値の変化点検出回路等がさらに設けられている。したがって、この手法では、高精度な出力を発生するためには、補正電流源および変化点検出回路等の追加の回路は、精度を高くするために精巧な回路とする必要があるため、回路構成が複雑となり、回路面積が増大する。

上述した過渡応答誤差の問題は、ＤＡＣ以外のその他の任意の電気回路、回路デバイスにおいても同様に生ずるものである。
特開２０００−３３２６１０号公報

したがって、本発明の目的は、過渡応答誤差を低減するのに適した、過渡応答特性を形成する方法および装置を提供することである。
本発明の別の目的は、過渡応答誤差を低減するのに適した、過渡応答を発生する方法および装置を提供することである。

本発明の別の目的は、過渡応答誤差を低減する方法および回路デバイスを提供することである。
本発明の別の目的は、マッチング（整合）した過渡応答特性をもつ回路デバイスを提供することである。

本発明の別の目的は、上記方法または回路デバイスを用いたＤ／Ａ変換器を提供することである。

上記目的を達成するため、本発明による、過渡応答特性を形成する方法は、回路の第１極性方向の過渡応答特性と、前記回路の前記第１極性とは逆の第２極性方向の過渡応答特性を組み合わせて、合成過渡応答特性を形成する。

本発明によれば、過渡応答特性形成方法は、前記回路の第１極性方向の過渡応答と、前記第１極性とは逆の第２極性方向の過渡応答とを発生するステップと、前記第１極性方向の過渡応答と前記第２極性方向の過渡応答とを組み合わせて、合成過渡応答を発生するステップと、を備えるようにできる。さらに、前記の過渡応答を発生するステップは、前記回路として使用する第１の回路に、前記第１極性方向の過渡応答を発生させるステップと、前記回路として使用する、前記第１回路と実質上等しい第２の回路に、前記第２極性方向の過渡応答を発生させるステップと、を含むようにできる。さらに、前記第１回路の過渡応答特性は、前記第２回路の過渡応答特性とは、前記第１極性方向過渡応答と前記第２極性過渡応答との誤差に関して実質上同じ傾向を有するようにできる。また、前記合成過渡応答特性は、第１極性方向と第２極性方向とで実質上等しい過渡応答特性を有し、これにより、前記回路の第１極性方向過渡応答と第２極性方向過渡応答との間の前記誤差を低減するようにできる。また、前記第１回路と前記第２回路は、互いに別個の回路のものとすることができる。さらにまた、前記第１極性方向過渡応答は、立ち上がり過渡応答および立ち下がり過渡応答のうちの一方であり、前記第２極性方向過渡応答は、その他方であるようにできる。

また、本発明による、回路の過渡応答を発生する方法は、前記回路の第１極性方向の過渡応答と、前記第１極性とは逆の第２極性方向の過渡応答とを発生するステップと、前記第１極性方向の過渡応答と前記第２極性方向の過渡応答とを組み合わせて、合成過渡応答を発生するステップと、を備える。

さらにまた、本発明による、回路デバイスの応答における誤差を低減する低減方法は、回路デバイスの応答における第１極性方向の過渡応答特性と前記第１極性とは逆の第２極性方向の過渡応答特性の各々を、前記回路デバイス内の所定の回路要素の第１極性方向の過渡応答特性と第２極性方向の過渡応答特性の組み合わせで形成する。

本発明による、過渡応答発生回路は、第１極性方向の過渡応答を発生する第１の回路と、前記第１極性とは逆の第２極性方向の過渡応答を発生する第２の回路と、前記第１極性方向過渡応答と前記第２極性方向過渡応答とを組み合わせて、合成過渡応答を発生する過渡応答合成回路と、を備える。

本発明によれば、前記の過渡応答発生回路において、前記第１回路と前記第２回路は、互いに実質上等しいものとすることができる。さらに、前記第１回路と前記第２回路の各々は、互いに実質上等しい多数の回路のうちの任意のものとすることができる。また、前記第１回路の過渡応答特性は、前記第２回路の過渡応答特性とは、前記第１極性方向過渡応答と前記第２極性過渡応答との誤差に関して実質上同じ傾向を有するものとすることができる。この場合、前記合成過渡応答特性は、第１極性方向と第２極性方向とで実質上等しい過渡応答特性を有し、これにより、前記回路の第１極性方向過渡応答と第２極性方向過渡応答との間の前記誤差を低減するようにできる。

また、本発明によれば、前記第１回路は、第１の入力に応答して第１の出力を発生し、該第１出力が、前記第１極性方向過渡応答を有し、前記第２回路は、前記第１入力の反転である第２の入力に応答して第２の出力を発生し、該第２出力が、前記第２極性方向過渡応答を有するようにできる。この場合、前記の過渡応答発生回路は、さらに、前記第１入力を反転させて前記第２入力を発生する反転回路を有し、これにより、前記第１入力を前記第１回路に印加するのと同時に、前記第２入力を前記第２回路に印加するようにすることができる。

また、本発明によれば、前記第１極性方向過渡応答は、立ち上がり過渡応答および立ち下がり過渡応答のうちの一方であり、前記第２極性方向過渡応答は、その他方とすることができる。また、前記第１回路と前記第２回路は、互いに別個の回路とすることができる。また、前記過渡応答合成回路は、前記第１出力と前記第２出力との差分を発生する減算回路とすることができる。

本発明により提供する差動回路は、第１の入力を受けて第１の出力を発生する第１の回路と、前記第１入力の反転である第２の入力を受けて第２の出力を発生する第２の回路であって、前記第１回路と実質上等しい回路である、前記の第２の回路と、前記第１出力と前記第２出力との差分を発生する減算回路と、を備える。本発明によれば、前記第１回路と前記第２回路は、互いに別個の回路のものとすることができる。また、前記第１入力は、第１の対の差動入力から成り、前記第２入力は、第２の対の差動入力から成り、前記第１出力は、第１の対の差動出力から成り、前記第２出力は、第２の対の差動出力から成り、前記第２対の差動入力は、前記第１対の差動入力を逆にしたものであり、前記減算回路は、前記第１の対の差動出力と、前記第２の対の差動出力とを、逆極性で結合する接続から成るようにすることができる。

本発明により提供される回路デバイスは、イ）第１の入力に応答して第１の出力を発生する第１の回路であって、前記第１出力が、所定の第１極性方向過渡応答特性と第２極性方向過渡応答特性とを有する、前記の第１の回路と、ロ）前記第１回路の前記第１出力における過渡応答誤差を低減して、誤差低減済み出力を発生する誤差低減回路と、を備える。

本発明によれば、前記誤差低減済み出力が有する第１極性方向過渡応答特性と第２極性方向過渡応答特性とは、互いに実質上等しいものとすることができる。さらに、前記誤差低減済み出力の前記第１極性方向過渡応答特性と前記第２極性方向過渡応答特性の各々は、前記第１回路の前記第１極性方向過渡応答特性と前記第２極性方向過渡応答特性の組み合わせから成るようにできる。また、前記誤差低減回路は、前記第１入力と前記第１回路の前記第１出力とを受けるように接続することができる。この場合、前記誤差低減回路は、イ）第２の入力を受けて第２の出力を発生する第２の回路であって、前記第１回路と実質上等しい回路である、前記の第２の回路と、ロ）前記第１と第２の回路に接続しており、過渡応答特性を整合させた前記誤差低減済み出力を発生する整合回路であって、前記誤差低減済み出力が、互いに整合した第１極性方向過渡応答特性と第２極性方向過渡応答特性を有する、前記の整合回路と、を備えるようにできる。さらに、前記整合回路は、イ）前記第１入力を反転させて前記第２入力を発生する反転回路であって、前記第１入力を前記第１回路に印加して前記第１出力を発生させ、前記第２入力を前記第２回路に印加して前記第２出力を発生させ、これによって前記第１および第２の回路のうちの一方の前記第１極性方向過渡応答および第２極性方向過渡応答のうちの一方が、前記第１および第２回路のうちの他方の前記第１極性方向過渡応答および第２極性方向過渡応答のうちの他方と同時に発生させるようにする、前記の反転回路と、ロ）前記第１出力と前記第２出力とを組み合わせて前記誤差低減済み出力を発生する合成回路と、
を備えるようにできる。

本発明によれば、前記回路デバイスは、Ｄ／Ａ変換器内の複数の重み発生要素のうちの任意の２つの重み発生要素を構成し、前記第１回路と前記第２回路の各々は、各前記重み発生要素のための重み発生回路を構成するようにできる。さらに、前記任意の２つの重み発生要素は、前記複数の重み発生要素から所定の方法で選択することができる。

また、本発明によれば、前記回路デバイスは、Ｄ／Ａ変換器内の複数の重み発生要素のうちの１つを構成し、前記第１回路と前記第２回路は、各前記重み発生要素のための重み発生回路を構成することができる。この場合、前記重み発生回路は、電流源または電圧源を備えることができる。また、前記複数の重み発生要素は、複数の異なった大きさの重みを発する重み発生要素のうちの、同じ大きさの重みを発生する１群の複数の重み発生要素とすることができる。

また、本発明によれば、前記回路デバイスは、差動形の回路構成、またはシングルエンデッド形の回路構成を有するようにすることができる。
本発明により提供されるＤ／Ａ変換器は、イ）デジタル信号をアナログ信号に変換するための複数の重み発生要素と、ロ）前記複数の重み発生要素にそれぞれ印加する複数の２進信号を、前記デジタル信号から発生するデジタル処理回路と、を備え、前記複数の重み発生要素の任意の２つが、上記の回路デバイスで構成される。

また、本発明により提供されるＤ／Ａ変換器は、イ）デジタル信号をアナログ信号に変換するための複数の重み発生要素と、ロ）前記複数の重み発生要素にそれぞれ印加する複数の２進信号を、前記デジタル信号から発生するデジタル処理回路と、を備え、前記複数の重み発生要素の各々が、上記の回路デバイスで構成される。

本発明によれば、上記のＤ／Ａ変換器において、前記重み発生要素は、電流源で構成されたものとすることができる。また、前記重み発生要素は、電圧源で構成されたものとできる。また、前記Ｄ／Ａ変換器は、１つの大きさの重みを使用し、前記Ｄ／Ａ変換器の前記複数の重み発生要素の各々は、前記１つの大きさの重みを発生するようにできる。この場合、前記デジタル処理回路は、前記複数の重み発生要素へ印加する２進信号を、前記複数の２進信号から所定の方法で選択するローテーション回路、を含むようにできる。

また、本発明によれば、上記のＤ／Ａ変換器において、前記Ｄ／Ａ変換器は、複数の異なった大きさの重みを使用し、前記Ｄ／Ａ変換器の前記複数の重み発生要素は、各１つの重みに対し複数の重み発生要素を含むようにできる。この場合、前記デジタル処理回路は、前記複数の重み発生要素へ印加する２進信号を、前記複数の２進信号から所定の方法で選択するローテーション回路、を含むようにできる。さらに、前記ローテーション回路は、異なった複数の重みに対し設けた複数の重み発生要素へ印加する２進信号を、前記複数の２進信号から所定の方法で選択するローテーション回路、を含むようにできる。

本発明によれば、過渡応答誤差が低減した過渡応答特性を形成することができる。また、過渡応答誤差に起因するオフセットを低減することも可能である。さらに、本発明によれば、Ｄ／Ａ変換器の歪性能を改善することができ、この場合、多数のセグメントを含むＤ／Ａ変換器の場合には、セグメント数を増加させることなく、過渡応答誤差の低減、したがって歪み性能を向上させることができる。このため、歪み性能改善のための従来の構成で必要とされる面積よりも小さな回路面積で、所望の歪性能を実現することができる。さらにまた、立ち上がり過渡応答と立ち下がり過渡応答との整合により、過渡応答誤差の低減を、従来と比べ簡単な手法で実現することができる。すなわち、従来のような誤差低減用の複雑な付加回路を追加するのではなく、同じ回路を少なくとも２個用いることを含む極めて簡単な方法で、過渡応答誤差低減を実現することができる。さらにまた、多数の同一の回路要素が設けられている回路デバイスにおいては、回路要素への信号の論理の反転、および回路要素からの差動出力の反転のみで実現できるため、既存の回路にも容易に適用可能である。

以下、本発明の種々の実施形態について、図面を参照して詳細に説明する。
先ず、図３は、本発明による過渡応答発生回路Ａを示すブロック図である。この過渡応答発生回路Ａは、入力ＩＮ１を受ける入力端子１と、入力ＩＮ２を受ける入力端子２と、第１極性方向の過渡応答を発生する第１極性方向過渡応答発生回路３と、第２極性方向の過渡応答を発生する第２極性方向過渡応答発生回路４と、過渡応答を合成する過渡応答合成回路６と、この合成回路６が発生回路３からの出力ＯＵＴ１と発生回路４からの出力ＯＵＴ２とを合成して合成過渡応答出力ＯＵＴＣを出力する出力端子７とを備えている。

図４も参照して詳細に説明すると、発生回路３は、入力ＩＮ１（図４(ａ)）を受けて第１極性方向における過渡応答出力ＯＵＴ１（図４（ｃ））を発生する一方、発生回路４は、入力ＩＮ１の反転である入力ＩＮ２（図４（ｂ））を受けて第２極性方向における過渡応答出力ＯＵＴ２（図４（ｄ））を発生する。図４の図示例では、入力ＩＮ１および入力ＩＮ２の双方とも、急峻にすなわち瞬時に立ち上がりかつ立ち下がるものとして示している。ここで、第１極性方向と第２極性方向の各々は、一定の極性方向を指すのではない。すなわち、第１極性方向は、負から正への立ち上がり方向または正から負への立ち下がり方向を指し、そして第２極性方向は、第１極性方向が立ち上がり方向のときには逆の立ち下がり方向、そして立ち下がり方向のときには逆の立ち上がり方向を指す。したがって、発生回路３と発生回路４の各々は、立ち上がり過渡応答出力だけでなく、立ち下がり過渡応答出力も発生する。このような過渡応答出力ＯＵＴ１およびＯＵＴ２を受ける合成回路６は、これら出力を合成することによって合成過渡応答出力ＯＵＴＣ（図４（ｇ））を発生する。詳細には、合成回路６は、１例として過過渡応答出力ＯＵＴ１とＯＵＴ２の差を発生するものであって、（ＯＵＴ２−ＯＵＴ１）の減算結果を合成出力ＯＵＴＣ（図４（ｇ））として出力する。尚、図４においては、減算を加算として分かりやすく示すため、ＯＵＴ１の反転であるＯＵＴ１＊（図４（ｅ））とＯＵＴ２（図４（ｆ））を、合成出力ＯＵＴＣの上と下に示している。

ここで、発生回路３と発生回路４とは、互いに実質上同じあるいは類似の過渡応答特性、すなわち、急峻な立ち下がり応答特性とそれより緩やかな立ち上がり応答特性を有していると仮定する。この場合、発生回路３は、図４（ｃ）に示すように、入力ＩＮ１に応答して、ｔ１時に急峻な立ち下がり応答Ｒｆ１を有し、そしてｔ２時に緩やかな立ち上がり応答Ｒｒ１を有する過渡応答出力ＯＵＴ１を発生する。一方、発生回路４は、図４（ｄ）に示すように、入力ＩＮ１の反転の入力ＩＮ２に応答して、ｔ１時に緩やかな立ち上がり応答Ｒｒ２を有し、そしてｔ２時に急峻な立ち下がり応答Ｒｆ２を有する過渡応答出力ＯＵＴ２（図４（ｄ））を発生する。すなわち、ｔ１時には、立ち下がり応答が発生回路３でそして逆の立ち上がり応答が発生回路４で、そしてまたｔ２時には、立ち上がり応答が発生回路３でそして逆の立ち下がり応答が発生回路４で、というように、互いに反対極性方向の過渡応答が同時に発生している。

これら出力ＯＵＴ１およびＯＵＴ２を受ける合成回路６は、図４（ｇ）に示すように、ｔ１時には合成の立ち上がり応答Ｒｒｃをそしてｔ２時に合成の立ち下がり応答Ｒｆｃを示す合成過渡応答出力ＯＵＴＣを発生する。詳細には、合成立ち上がり応答Ｒｒｃは、ＯＵＴ１の立ち下がり応答Ｒｆ１とＯＵＴ２の立ち上がり応答Ｒｒ２の組み合わせとなり、一方で、合成立ち下がり応答Ｒｆｃは、ＯＵＴ２の立ち下がり応答Ｒｆ２とＯＵＴ１の立ち上がり応答Ｒｒ１の組み合わせとなっている。図示したように、発生回路３と発生回路４が、回路として実質上等しいもの、言い換えれば、少なくとも過渡応答特性、すなわち立ち上がり過渡応答Ｒｒ１とＲｒ２が実質上等しく、かつ立ち下がり過渡応答Ｒｆ１とＲｆ２が実質上等しい場合、このときには、合成出力ＯＵＴＣの立ち上がり過渡応答と立ち下がり過渡応答の特性は、実質上等しくなる。この結果、合成出力ＯＵＴＣの過渡応答誤差、すなわち立ち上がり過渡応答と立ち下がり過渡応答の誤差が実質上ゼロになる。尚、合成出力ＯＵＴＣにおける過渡応答誤差は、発生回路３と発生回路４が互いに類似の過渡応答特性を有すれば有するほど低下することになり、そして図４に示すように、実質上同一の過渡応答特性を有する場合には、上記のように誤差がゼロとなる。

尚、図４の図示例では、立ち上がりが立ち下がりよりも緩やかな例で示したが、その逆の関係となっても良く、この場合も、上記と同様に過渡応答誤差の低減が実現できる。ここで、合成過渡応答における立ち上がり過渡応答と立ち下がり過渡応答との間のマッチングの度合いすなわち整合度は、２つの過渡応答発生回路３および４の過渡応答特性の整合度に依存し、各発生回路３および４の過渡応答特性の整合度が高まるにつれ、合成過渡応答の整合度も高まる。したがって、合成過渡応答の整合度を高くするには、発生回路３と発生回路４を実質上同じ回路とするのが好ましい。

次に、図５を参照して、図３の過渡応答特性形成回路の１実施形態の回路デバイスＢについて説明する。尚、図３の要素と対応する要素には、同じ参照番号の後に記号“Ｂ”を付してある。図示のように、回路デバイスＢは、この回路デバイス内に含まれる回路要素の過渡応答誤差を低減する機能を有するものである。詳細には、回路デバイスＢは、入力ＩＮ１を受ける入力端子１Ｂと、この端子１Ｂに接続した入力をもちそして主回路として作用する第１回路３Ｂと、この主回路の過渡応答誤差を低減するための過渡応答誤差低減回路５と、この誤差低減回路５が誤差低減済みの出力ＯＵＴＣＢを発生する出力端子７Ｂとを備えている。尚、第１回路３Ｂは、この回路デバイスＢが過渡応答誤差低減の対象としている回路要素である。誤差低減回路５は、入力端子１Ｂと第１回路３Ｂの出力に接続しており、そして回路デバイスＢの立ち上がり過渡応答と立ち下がり過渡応答を整合させるための整合回路６Ｂと、この整合に使用する第２回路４Ｂとを備えている。第２回路４Ｂは、主回路である第１回路３Ｂに対して副回路として作用する。また、整合回路６Ｂは、入力端子１Ｂに入力が接続したインバータ６０Ｂと、第１回路３Ｂからの出力と第２回路４Ｂからの出力を受ける入力を有した合成回路６２Ｂとを備えている。第２回路４Ｂは、インバータ６０Ｂからの入力ＩＮ１の反転である入力ＩＮ２を入力で受けて対応する出力ＯＵＴ２Ｂを発生する。同様に、第１回路３Ｂは、入力ＩＮ１を受けて対応する出力ＯＵＴ１Ｂを発生する。尚、この第２回路４Ｂとして、第１回路３Ｂと実質上等しいあるいは類似の過渡応答特性をもつ回路を使用する。また、合成回路６２Ｂは、単なる減算で実現することができる。

以上の構成の回路デバイスＢの動作について説明すると、第１回路３Ｂと第２回路４Ｂとは、実質上等しいまたは類似の過渡応答特性を有しており、またこれら回路への入力は互いに反転関係にあるため、図３の回路と同様に、第１回路３Ｂが立ち上がり応答をしているときには、第２回路４Ｂは逆の立ち下がり応答をしていることになり、逆も同様である。これにより、合成回路６２Ｂが受ける第１回路３Ｂの出力ＯＵＴ１Ｂと第２回路４Ｂの出力ＯＵＴ２Ｂは、図４の（ｃ）と（ｄ）に示したのと同じような波形となる。この結果、合成回路６２Ｂは、図３の回路と同様に減算という合成を行うと、図４（ｇ）に示したのと同様の波形、すなわち、合成の立ち上がり過渡応答と合成の立ち下がり過渡応答が実質上同一の応答特性で変化する波形となる。これにより、回路デバイスＢでは、主回路である第１回路３Ｂの立ち上がりと立ち下がりの過渡応答における誤差の低減を、合成回路出力の立ち上がりと立ち下がりの過渡応答を互いに整合させることによって実現することができる。

次に、図６を参照して、図３および図５で説明した本発明を適用した、１実施形態のセグメントＤ／Ａ変換器Ｃについて説明する。尚、図３および図５における要素と対応する要素には、同じ参照番号に記号“Ｃ”を付してある。このセグメントＤ／Ａ変換器Ｃは、重み発生要素である各セグメントが互いに均等の重みを発生するものである。図示のように、セグメントＤ／Ａ変換器Ｃは、図１に示した従来のものとほぼ同様であるが、異なっているのは、１つ置きのセグメントに対しインバータを設けている点、並びにインバータを設けたセグメントの差動出力を反転接続で出力している点である。詳細には、セグメントＤ／Ａ変換器Ｃは、図１の従来回路と同様に、デジタル部１Ｃと、多数のセグメント３Ｃ−１〜３および４Ｃ−１〜４他と、１対の差動出力ライン（正出力ライン７Ｃ−１および負出力ライン７Ｃ−２）と、セグメントの数に対応した数のＤ型フリップフロップ（ＤＦＦ）とを備えている。これら従来と同様の回路要素は、従来のものと同じ機能を有するものである。すなわち、デジタル部１Ｃは、多数の出力の各々に、対応するセグメントで重みに変換すべき１ビットの信号を発生する。この１ビットの信号を受けるＤＦＦは、その１ビットと反転した１ビットをＱおよびＱ＊出力に発生する。これら出力を受ける１対の差動入力（＋）および（−）をもつ各セグメントは、１つの電流源と差動スイッチとの組み合わせや1対の電圧源といった既知の回路で構成することができ、そして差動入力に受けた信号に対応する重み出力（セグメント間で均等）を、差動出力（＋）および（−）間に発生する。

上記のように、セグメントＤ／Ａ変換器Ｃが従来と異なっているのは、インバータ６０Ｃ−１〜４等のそれぞれを、互いに隣接する２つのセグメント（４Ｃ−１と３Ｃ−１、４Ｃ−２と３Ｃ−２、４Ｃ−３と３Ｃ−３他）のうちの一方のセグメント（４Ｃ−１〜４等）に設けている点である。また、もう１つの異なっている点は、２つの隣接セグメントの出力を減算回路６２Ｃ−１〜３等を介して差動出力ラインに接続している点である。すなわち、セグメント４Ｃ−１とセグメント３Ｃ−１の隣接対で説明すると、減算回路６２Ｃ−１により、セグメント３Ｃ−１の正出力は正出力ライン７Ｃ−１に負出力は負出力ライン７Ｃ−２に接続するという同一極性どうしの接続すなわち通常接続をしているのに対し、セグメント４Ｃ−１の正出力は負出力ライン７Ｃ−２に負出力は正出力ライン７Ｃ−１に接続するという逆極性どうしの接続すなわち反転接続６２０Ｃ−１をしている。この通常接続と反転接続６２０Ｃ−１の組み合わせにより、減算回路６２Ｃ−１を実現している。尚、インバータを反転接続と組み合わせているため、Ｄ／Ａ変換器のアナログ出力の大きさは、従来型と変わることはない。変わる点は、隣接するセグメントの一方で立ち上がり応答が発生している間他方では逆の立ち下がり応答が発生していることである。

次に、図７を参照して、図６のセグメントＤ／Ａ変換器Ｃの動作について、図１に示した従来型セグメントＤＡＣと比較して説明する。尚、図７では、隣接するセグメント対の動作に関するものである。従来型セグメントＤＡＣに（ａ）の信号を入力すると、各ＤＦＦには入力信号と同一波形の信号が供給され、そして各セグメントからは、（ｄ）および（ｅ）に示すように互いに同一の過渡特性（緩やかな立ち上がりと急峻な立ち下がりという過渡特性）の出力が発生される。この過渡特性は、加算後の波形（ｆ）でも全く変化せず、したがって立ち上がりと立ち下がりの速度の違いにより大きな歪が生ずる。これに対して、図４に示したのと同じように、図６の本発明の構成では、入力波形（ｇ）に対し、片方の信号はＤＦＦの直前で反転されるため、（ｈ）と（Ｉ）で示すような信号となる。ＤＦＦとセグメントの過渡特性が従来型で示したものと全く同じ特性を持つとすると、各セグメントの出力は（ｊ）および（ｋ）で示すような波形となり、一方の出力で立ち下がり応答が発生している間に他方では立ち上がり応答が発生している。この（ｊ）と（ｋ）を反転して加算、つまり減算すると、（ｌ）で示すような波形となり、“−２”から“＋２”への過渡応答と“＋２”から“−２”への過渡応答が全く等しくなる。

したがって、図６の本発明の構成では、隣接するセグメントの特性が同じあるいは類似であれば、これらセグメントの特性にかかわらず歪を発生しないかあるいはほとんど発生しない。尚、各セグメントの同一性または類似性に関しては、同一ＩＣチップ内で多数のセグメントを実装した場合、これらセグメントは、過渡応答特性に関して互いに似たような傾向を有し、さらに隣接している回路では特にその傾向が強くなる、ということが経験的に分かっている。したがって、図６に示したような互いに実質上同一または類似の過渡応答特性をもつセグメントを実現することは、集積回路上においても可能である。以上のように、図６の回路構成によれば、多数の実質上同一の回路が設けられている回路デバイスにおいては、本発明を実現するためには、設けられている同一回路の数の半分の数のインバータと反転接続のみである。このインバータは、回路デバイス内の既存の回路で代用することができる場合には、省略することができる。また、反転接続は、差動出力構成の場合には、接続を逆にするだけであり、回路要素の追加はない。このような場合、図６の本発明は、全く追加回路を必要とせず、したがって回路規模および回路面積の増加を全く伴わずに実現することができる。尚、図６の図示例では、１つ置きのセグメントにインバータおよび反転接続を適用したが、１つ置きに適用する必要はなく、半数のセグメントに設けられる限り、任意のセグメントに適用することもできる(例えば、２つづつペアにして適用したり、もしくは全体として半分に分けて適用したりすることができる)。

次に、図８を参照して、図６のセグメントＤ／Ａ変換器をより具体化した１実施形態の電流セグメントＤ／Ａ変換器Ｄについて説明する。尚、図８では、図６の変換器と対応する要素には、同じ参照番号に記号“Ｄ”を付してある。詳細には、異なっている点は、図８では、セグメントとして、電流セグメント３Ｄ−１〜３および４Ｄ−１〜３他を使用している点のみである。その他のデジタル部１Ｄ、Ｄ型フリップフロップＤＦＦ、インバータ６０Ｄ−１〜３等、反転接続６２０Ｄ−１〜３を含む減算回路６２Ｄ−１〜３等、差動出力ライン７Ｄ−１および７Ｄ−２は、図６と同様である。すなわち、各セグメントは、図示しないが、１つの電流源と、差動スイッチの既知の回路構成のもので実現している。このように、高精度な電流セグメントは、通常、差動スイッチを用いて構成されるため、１対の差動出力を図８のように反転して接続することにより本発明で提案する構成とすることができる。このように、各セグメントが重み出力として電流を発生するタイプのものにおいても、同様に本発明の作用効果を達成することができる。

次に、図９を参照して、図６のセグメントＤ／Ａ変換器をより具体化した１実施形態のインバータＤ／Ａ変換器Ｅについて説明する。図９においては、図６の要素と対応する要素には、同様に、同じ参照番号に記号“Ｅ”を付している。図８の電流セグメントＤ／Ａ変換器Ｄと異なっているのは、図９のＤ／Ａ変換器Ｅでは、各セグメント３Ｅ−１〜３および４Ｅ−１〜３他が、重み出力を電圧の形式で発生するインバータ・タイプのセグメントで構成されている点である。このため、各セグメントは、図示のように、電圧源として機能するインバータ４０または４２と抵抗器４４または４６の直列接続したもの１対で構成されている。デジタル部１Ｅ、ＤＦＦ、インバータ６０Ｅ−１〜３等、反転接続６２０Ｅ−１〜３を含む減算回路６２Ｅ−１〜３等、差動出力ライン７Ｅ−１および７Ｅ−２は、図８と同様である。このように、インバータＤ／Ａ変換器においても、高精度なＤ／Ａ変換器の場合は、正論理と負論理の２つのインバータがペアとされて擬似的な差動構成として用いられるため、差動出力の反転接続が適用でき、これにより本発明を構成することができる。したがって、この電圧タイプのＤＡＣでも、本発明の作用効果を同様に実現することができる。

次に、図１０を参照して、図６のセグメントＤ／Ａ変換器にエレメント・ローテーションを追加した１実施形態のセグメントＤ／Ａ変換器Ｆについて説明する。尚、図１０において、図６の要素と対応する要素には、同じ参照番号に記号“Ｆ”を付してある。図６のものと異なっているのは、図１０の構成では、エレメント・ローテーション回路１２Ｆを追加した点である。その他のデジタル部１０Ｆ、Ｄ型フリップフロップＤＦＦ、セグメント３Ｆ−１〜３および４Ｆ−１〜３他、反転接続６２０Ｆ−１〜３を含む減算回路６２Ｆ−１〜３等、差動出力ライン７Ｆ−１および７Ｆ−２は、図６と同様である。詳細には、エレメント・ローテーションは、ダイナミック・エレメント・マッチングとも呼ばれ、ＤＡＣに用いられる各セグメント間におけるミスマッチによる問題を低減する公知の技術である。尚、このダイナミック・エレメント・マッチングは、以下の文献に詳細に説明されている。
1: Rudy J. Van de Plassche, "Dynamic element matching for high-accuracy monolithic D/A converters," IEEE J. Solid-State Circuits, vol. SC-11, pp. 795-800, Dec. 1976.
2: L. Richard Carley, "A noise-shaping coder topology for 15+ bi converters," IEEE J. Solid-State Circuits, vol. SC-24, pp. 267-273, 1989.
3: Bosco H. Leung, "Architectures for multi-bit oversampled A/D converter employing dynamic element matching techniques," IEEE ISCAS 1991, pp. 1657-1660.

このエレメント・ローテーションによるミスマッチ低減効果は、各セグメントの使用頻度を平均化することでもたらされる。このため、エレメント・ローテーション回路１２Ｆは、デジタル部１０Ｆから受ける信号に応答して、重み発生のために使用するセグメントを選択してこれら選択セグメントに信号を供給するよう動作する。このようなエレメント・ローテーションを備えたＤＡＣに本発明を適用することで、通常のセグメント（例えば３Ｆ−１〜３）と反転されたセグメント（４Ｆ−１〜３）の使用頻度も平均化されるため、本発明の歪低減効果もより一層大きくなる。

次に、図１１を参照して、本発明を非均等重み発生要素を使用するＤＡＣに適用して構成した、１実施形態の２進重み付け型Ｄ／Ａ変換器（Binary weighted DAC）Ｇについて説明する。尚、図１１では、図６の要素と対応する要素には、同じ参照番号に“Ｇ”を付している。図６と異なっているのは、図１１のデジタル部１Ｇの発生する信号が、均等重みのコードではなく２進重み付けコードである点である。また、本発明の２進重み付け型Ｄ／Ａ変換器Ｇが、従来の同じタイプのＤ／Ａ変換器と異なっている点は、１倍の重みの発生要素、２倍の重みの発生要素、および４倍の重みの発生要素として、１倍（１Ｉ）、２倍（２Ｉ）および４倍（４Ｉ）の電流値をもつ差動出力電流源（電流セグメント）をそれぞれ２つずつ（すなわち、セグメント４Ｇ−１と３Ｇ−１、４Ｇ−２と３Ｇ−２等）設けている点である。その他のＤ型フリップフロップＤＦＦ、インバータ６０Ｇ−１〜３等、反転接続６２０Ｇ−１〜３を含む減算回路６２Ｇ−１〜３等、差動出力ライン７Ｇ−１および７Ｇ−２は、図６等と同様である。このように、各重みに対して１対のセグメントを設けることにより、上述した本発明の過渡応答特性誤差低減を実現することができる。

さらに、図１２を参照して、均等重み発生要素と非均等重み発生要素の両方を使用するＤ／Ａ変換器に本発明を適用して構成した、１実施形態の部分セグメント型Ｄ／Ａ変換器（Partially Segmented DAC）Ｈについて説明する。同様に、図１２において、図６の要素と対応する要素には、同じ参照番号に“Ｈ”を付している。この部分セグメント型Ｄ／Ａ変換器Ｈは、図８の電流セグメントＤ／Ａ変換器Ｄと図１１の２進重み付け型Ｄ／Ａ変換器Ｇの両方を組み合わせたものに等しい。すなわち、２進コード（Binary Code）動作を行う部分は、図１１の場合と同様に各重みに対し２つずつの電流源（電流セグメント４Ｈ−１０と３Ｈ−１０、４Ｈ−１１と３Ｈ−１１、４Ｈ−１２と３Ｈ−１２等）を設ける必要がある一方で、サーモメータ・コード（Thermometer Code）により動作する部分は、図８の場合と同様の均等重みのセグメント（電流セグメント４Ｈ−２０〜２１、３Ｈ−２０〜２１等）を設けることで構成することができる。その他のＤ型フリップフロップＤＦＦ、インバータ６０Ｈ−１０〜１２、６０Ｈ−２０〜２１等、反転接続６２０Ｈ−１０〜１２、６２０Ｈ−２０〜２１を含む減算回路６２Ｈ−１０〜１２、６２Ｈ−２０〜２１等、差動出力ライン７Ｈ−１および７Ｈ−２は、図８または図１１と同様である。したがって、このような部分セグメント・タイプのＤＡＣにも、本発明を適用して過渡応答誤差低減の効果を得ることができることが分かる。

以上、本発明をＤＡＣに適用した実施形態について説明したが、以下では、本発明を他の回路デバイスに適用した実施形態について説明することにする。
図１３は、図５の回路デバイスをより具体化した１実施形態のオペアンプ回路Ｊを示している。尚、図１３においては、図５の要素と対応する要素には、同じ参照番号に記号“Ｊ”を付してある。図示のオペアンプ回路Ｊは、図５の第１回路３Ｂおよび第２回路４Ｂに対応するものとして、１対のオペアンプ３Ｊおよび４Ｊを備えており、各オペアンプは、差動入力でかつ差動出力を有している。詳細には、入力端子１Ｊ−１および１Ｊ−２で受ける１対の差動入力電圧Ｖｉｎ＋とＶｉｎ−は、オペアンプ３Ｊの非反転入力（＋）および反転入力（−）で受け、そしてこれに応答する差動出力が、オペアンプ３Ｊの反転出力（−）と非反転出力（＋）間に発生する。また、同じ差動入力電圧Ｖｉｎ＋およびＶｉｎ−は、反転接続６０Ｊを介して、オペアンプ４Ｊが反転入力（−）および非反転入力（＋）で受け、そしてこれに応答して出力を反転出力（−）と非反転出力（＋）間に発生する。オペアンプ４Ｊのこの反転出力（−）と非反転出力（＋）は、反転接続６２Ｊにより、オペアンプ３Ｊの差動出力に対し逆極性で接続する。すなわち、オペアンプ４Ｊの反転出力（−）はオペアンプ３Ｊの非反転出力（＋）に接続され、そしてオペアンプ４Ｊの非反転出力（＋）はオペアンプ３Ｊの反転出力（−）に接続される。これにより、２つの差動出力間の差が、出力端子７Ｊ−１および７Ｊ−２において出力電圧Ｖｏｕｔ−およびＶｏｕｔ＋として発生される。尚、反転接続６０Ｊ、副回路のオペアンプ４Ｊおよび反転接続６２Ｊが、過渡応答誤差低減回路５Ｊを構成している。

図１３のこのオペアンプ回路Ｊにおいては、主回路であるオペアンプ３Ｊの過渡応答誤差は、過渡応答誤差低減回路４Ｊが低減させるように動作し、これによってオペアンプの特にスルーレート特性を改善することができる。このように、回路デバイス内のある１つの回路要素の過渡応答誤差は、その回路要素と実質上同じあるいは類似のもう１つの回路要素を別個の回路として設けることによって低減させることができる。しかも、差動入力でかつ差動出力の差動構成の回路要素の場合、追加の回路要素を設ける以外は、反転接続６０Ｊと反転接続６２Ｊという簡単な回路変更を行うだけで良い。このため、従来と比べ極めて簡単な方法で、過渡応答における誤差の低減を図ることができるようになる。

図１４は、図５の回路デバイスをより具体化した別の実施形態のＯＴＡ（Operational Transconductance Amplifier）回路Ｋを示している。このＯＴＡ回路Ｋは、図１発生回路３のオペアンプ回路Ｊと同様のものであり、異なっている点は、オペアンプの代わりにＯＴＡ３Ｋおよび４Ｋを使用していることだけであり、その他の構成（入力端子１Ｋ−１および１Ｋ−２、反転接続６０Ｋ、反転接続６２Ｋ、出力端子７Ｋ−１および７Ｋ−２）は全く同じである。このＯＴＡ回路Ｋも、オペアンプ回路Ｊと同様に、ＯＴＡの過渡応答誤差の低減によりスルーレート特性を改善することができる。

次に、図１５を参照して、図５の回路デバイスをより具体化した１実施形態であるチャージポンプ回路Ｌについて説明する。このチャージポンプ回路Ｌは、ディジタル回路から出力されるＵＰもしくはＤＯＷＮ信号をもとにアナログの信号を作り出すための回路であって、１対の同一であるが別個のチャージポンプ３Ｌおよび４Ｌを備えており、これらは、電源電圧ＶＤＤとグランドＧＮＤとの間に接続されている。また、チャージポンプ回路Ｌは、図１３および図１４の実施形態とは異なり、２対の差動入力、すなわち、第１の対の差動入力ＵＰおよびＵＰ＊と、第２の対の差動入力ＤＯＷＮおよびＤＯＷＮ＊を有しており、そしてこれら２対の差動入力を各チャージポンプが受けるように接続している。詳細には、チャージポンプ３Ｌは、２つの電流源Ｃ１ａおよびＣ２ａと４つのトランジスタＴ１ａ、Ｔ２ａ、Ｔ３ａおよびＴ４ａで構成されている。同様にチャージポンプ４Ｌも２つの電流源Ｃ１ｂおよびＣ２ｂと４つのトランジスタＴ１ｂ、Ｔ２ｂ、Ｔ３ｂおよびＴ４ｂを備えている。

より詳細には、電流源Ｃ１ａ、トランジスタＴ１ａおよびＴ２ａで構成されるブロック３Ｌ−１に対する入力ＵＰおよびＵＰ＊は、反転接続６０Ｌ−１を介して電流源Ｃ１ｂ、トランジスタＴ１ｂおよびＴ２ｂで構成されるブロック４Ｌ−１にも接続されている。同様に電流源Ｃ２ａ、トランジスタＴ３ａおよびＴ４ａで構成されるブロック３Ｌ−２に対しての入力ＤＯＷＮおよびＤＯＷＮ＊は、反転接続６０Ｌ−２を介することで電流源Ｃ２ｂ、トランジスタＴ３ｂおよびＴ４ｂで構成されるブロック４Ｌ−２に反転接続されている。これにより図５のインバータ６０Ｂあるいは図１３の反転接続６０Ｊが実現されている。また回路ブロック３Ｌ−１および３Ｌ−２ではＴ２ａおよびＴ４ａが出力７Ｌに接続されているのに対し、回路ブロック４Ｌ−１および４Ｌ−２は反転接続６２Ｌを介することで、Ｔ１ｂおよびＴ３ｂが出力７Ｌに接続され、これにより図１３の反転接続６２Ｊを実現している。

チャージポンプ回路Ｌの動作について説明すると、入力ＵＰがハイでＤＯＷＮがローのとき、電流源Ｃ１ａからの電流がＴ２ａを通して出力端子ＯＵＴ１へと流れ込むと同時に、電流源Ｃ１ｂからの電流がＴ１ｂを通して出力端子ＯＵＴ２へ流れ込み、これら電流が出力端子ＯＵＴＰＵＴに流れる。ここで、各チャージポンプ回路において、右側（Ｔ２ａ、Ｔ４ａおよびＴ２ｂ，Ｔ４ｂ）を差動のプラス出力と考え、逆側（Ｔ１ａ，Ｔ３ａおよびＴ１ｂ、Ｔ３ｂ）をマイナス出力として考えると、回路ブロック３Ｌ−１の立ち上がり電流と４Ｌ−１の立下り電流が出力に流れ込むことになり、これにより、立ち上がり応答と立ち下がり応答が同時に発生していることになる。一方、入力ＵＰがローでＤＯＷＮがハイのとき、電流源Ｃ２ａが電流をＴ４ａを通して出力端子ＯＵＴ１から引き込むと同時に、電流源Ｃ２ｂが電流をＴ３ｂを通して出力端子ＯＵＴ２から引き込むため、それら電流の両方が出力端子ＯＵＴＰＵＴから引き込まれる。この場合も、上記と同様に、立ち上がり応答と立ち下がり応答が同時に発生している。このように、本発明を適用したこのチャージポンプ回路Ｌは、過渡応答誤差が低減することによって精度の高い回路とすることができる。

尚、図１５に示したチャージポンプ３Ｌおよび４Ｌの各々においては、説明の都合上、図１３の回路との関係を分かりやすくするため、右側（Ｔ２ａ，Ｔ４ａ，Ｔ２ｂ，Ｔ４ｂ）を差動のプラス側、左側（Ｔ１ａ，Ｔ３ａ，Ｔ１ｂ，Ｔ３ｂ）をマイナス側と定めて説明したが、逆に左側を差動のプラス側、右側をマイナス側と定めても良い。差動回路では、プラス側とマイナス側の回路は交換可能だからである。尚、図１５の回路図における、チャージポンプ３Ｌおよび４Ｌの各々の右側および左側という配置関係は、実際の回路配置、例えばＩＣ上に実装する回路の配置においても同じとすることが、３Ｌと４Ｌ間の回路マッチング度を高める上で好ましい。しかし、このように回路図と実際の回路配置との間で同じ配置関係にすることは、必ずしも必要でないため、３Ｌと４Ｌで左右の配置関係を逆転させても良く、この場合でも、ある程度の回路マッチングを実現することができる。したがって、右側あるいは左側のどちらの回路部分をプラス側あるいはマイナス側と定めようとも、プラス側およびマイナス側の関係が一旦定められれば、すなわちプラス入力／マイナス入力およびプラス出力／マイナス出力が一旦定められれば、このような差動入力／差動出力をもつ回路に対して、本発明を適用することによって過渡応答誤差を低減することができる。差動回路においてプラス側とマイナス側の回路部分をどのように定めるか、また回路図と実際の回路配置間の配置関係の点については、図１３および図１４の実施形態だけでなく、図６、図８〜１２の実施形態、並びに後述する図１６の実施形態についても同様である。

最後に、図１６を参照して、図５の回路デバイスをより具体化した別の実施形態であるギルバート・ミキサ回路Ｍについて説明する。この回路も、１対の同一の既知のギルバート・ミキサ３Ｍおよび４Ｍを、電源電圧とグランドとの間に接続して備えている。各ミキサは、２対の差動入力、すなわち、入力ＩＮ１−とＩＮ１＋と、入力ＩＮ２−とＩＮ２＋を受けるようになっており、そしてこのミキサは、これら２つの差動入力を互いに混合した出力を差動出力ＯＵＴ−およびＯＵＴ＋間に発生するものである。

詳細には、ミキサ３Ｍは、既知の回路構成のものであって、電流源Ｃ１０ａと、３対のトランジスタＴ１１ａとＴ１２ａ、Ｔ１３ａとＴ１４ａ、Ｔ１５ａとＴ１６ａでそれぞれ構成される３つの差動対と、２つの抵抗器Ｒ１ａとＲ２ａとを備えている。ミキサ４Ｍも、同様に電流源Ｃ１０ｂと、３対のトランジスタＴ１１ｂとＴ１２ｂ、Ｔ１３ｂとＴ１４ｂ、Ｔ１５ｂとＴ１６ｂでそれぞれ構成される３つの差動対と、２つの抵抗器Ｒ１ｂとＲ２ｂとを備えている。図示のように、入力ＩＮ１−は、ミキサ３Ｍでは内側の２つのトランジスタＴ１２ａおよびＴ１３ａに接続されるのに対し、ミキサ４Ｍでは反転接続６０Ｍを介することにより、外側のトランジスタＴ１１ｂおよびＴ１４ｂに接続されていて、逆極性での接続が行われている。入力ＩＮ１＋は、これとは逆ではあるが、ミキサ３Ｍとミキサ４Ｍとでは逆極性での接続となっている。この点は、入力ＩＮ２−およびＩＮ２＋でも同様である。このようにして、図１３における反転接続６０Ｊが構成されている。一方、ミキサ３ＭのＲ１ａの下側の出力ＯＵＴ−ａは、ミキサ４ＭのＲ２ｂの下側の出力ＯＵＴ＋bと共に出力端子ＯＵＴ−に接続され、また、ミキサ３ＭのＲ２ａの下側の出力ＯＵＴ＋aは、ミキサ４ＭのＲ１ｂの下側の出力ＯＵＴ−bと共に出力端子ＯＵＴ＋に接続されている。この出力を反転接続している部分６２Mにおいて、図１３の反転接続６２Ｊが実現されている。このようにして、ギルバート・ミキサ回路Ｍにおいても、本発明を適用することによって、精度の高いミキサが実現される。

以上、本発明の種々の実施形態を参照して本発明について詳細に説明したが、上記に示した実施形態は、単なる１例に過ぎず、他の各種の回路にも本発明を適用することができることは当業者には明かである。また、上述の実施形態では、差動構成の回路に関して詳細に説明したが、本発明は、シングルエンデッドの回路にも同様に適用することができる。この場合、差動構成における反転接続の代わりにインバータおよび差動回路を使用すれば良い。さらに、本発明は、小規模な回路だけでなく、大規模な回路までの任意の規模の回路にも適用することができる。また、上記したように、図５の第１回路３Ｂと第２回路４Ｂとは、完全にマッチングしていない場合でも、本発明を適用することによりマッチングの程度に応じた効果を得ることができる。

図１は、従来のセグメントＤ／Ａ変換器の１例のブロック図。 図２は、図１の従来のセグメントＤ／Ａ変換器における１つのセグメントの出力波形を示す波形図であって、過渡応答誤差を説明する図。 図３は、本発明による過渡応答発生回路Ａを示すブロック図。 図４は、図３の過渡応答発生回路Ａの各部の波形を示す波形図。 図５は、図３の過渡応答特性形成回路の１実施形態の回路デバイスＢを示すブロック図。 図６は、図３および図５で説明した本発明を適用した、１実施形態のセグメントＤ／Ａ変換器Ｃを示すブロック図。 図７は、図６の本発明のセグメントＤ／Ａ変換器Ｃ内の各部の波形を、図１の従来のセグメントＤ／Ａ変換器のものと対比して示す波形図。 図８は、図６のセグメントＤ／Ａ変換器をより具体化した１実施形態の電流セグメントＤ／Ａ変換器Ｄを示すブロック図。 図９は、図６のセグメントＤ／Ａ変換器をより具体化した１実施形態のインバータＤ／Ａ変換器Ｅを示すブロック図。 図１０は、図６のセグメントＤ／Ａ変換器にエレメント・ローテーションを追加した１実施形態のセグメントＤ／Ａ変換器Ｆを示すブロック図。 図１１は、本発明を非均等重み発生要素を使用するＤＡＣに適用して構成した、１実施形態の２進重み付け型Ｄ／Ａ変換器Ｇを示すブロック図。 図１２は、均等重み発生要素と非均等重み発生要素の両方を使用するＤ／Ａ変換器に本発明を適用して構成した、１実施形態の部分セグメント型Ｄ／Ａ変換器Ｈを示すブロック図。 図１３は、図５の回路デバイスをより具体化した１実施形態のオペアンプ回路Ｊを示すブロック図。 図１４は、図５の回路デバイスをより具体化した別の実施形態のＯＴＡ回路Ｋを示すブロック図。 図１５は、図５の回路デバイスをより具体化した１実施形態であるチャージポンプ回路Ｌを示す回路図。 図１６は、図５の回路デバイスをより具体化した別の実施形態であるギルバート・ミキサ回路Ｍを示す回路図。

符号の説明

Ａ 過渡応答発生回路
Ｂ 回路デバイス
Ｃ セグメントＤ／Ａ変換器
Ｄ 電流セグメントＤ／Ａ変換器
Ｅ インバータＤ／Ａ変換器
Ｆ セグメントＤ／Ａ変換器
Ｇ ２進重み付け型Ｄ／Ａ変換器
Ｈ 部分セグメント型Ｄ／Ａ変換器
Ｊ オペアンプ回路
Ｍ ギルバート・ミキサ回路
１ 入力端子
１Ｃ デジタル部
１２Ｆ エレメント・ローテーション回路
２ 入力端子
３ 第１極性方向過渡応答発生回路
３Ｂ 第１回路
４ 第２極性方向過渡応答発生回路
４Ｂ 第２回路
３Ｃ−１〜３，４Ｃ−１〜４ セグメント
３Ｄ−１〜３，４Ｄ−１〜３ 電流セグメント
３Ｅ−１〜３，４Ｅ−１〜３ セグメント
３Ｊ，４Ｊ オペアンプ
３Ｊ，４Ｊ ＯＴＡ
３Ｌ，４Ｌ チャージポンプ
３Ｍ，４Ｍ ギルバート・ミキサ
５ 過渡応答誤差低減回路
６ 過渡応答合成回路
６Ｂ 整合回路
６０Ｂ インバータ
６０Ｃ−１〜４ インバータ
６０Ｊ 反転接続
６２Ｂ 合成回路
６２Ｃ−１ 減算回路
６２Ｊ 反転接続
６２０Ｃ−１ 反転接続
７ 出力端子
７Ｃ−１，７Ｃ−２ 差動出力ライン

Claims (20)

1. 過渡応答特性を形成する方法であって、
   回路の第１極性方向の過渡応答特性と、前記回路の前記第１極性とは逆の第２極性方向の過渡応答特性を組み合わせて、合成過渡応答特性を形成すること、
   を特徴とする過渡応答特性形成方法。
2. 請求項１記載の方法であって、
   前記回路の第１極性方向の過渡応答と、前記第１極性とは逆の第２極性方向の過渡応答とを発生するステップと、
   前記第１極性方向の過渡応答と前記第２極性方向の過渡応答とを組み合わせて、合成過渡応答を発生するステップと、
   を備えたこと、を特徴とする過渡応答特性形成方法。
3. 請求項２記載の方法において、
   前記の過渡応答を発生するステップは、
   前記回路として使用する第１の回路に、前記第１極性方向の過渡応答を発生させるステップと、
   前記回路として使用する、前記第１回路と実質上等しい第２の回路に、前記第２極性方向の過渡応答を発生させるステップと、
   を含むこと、を特徴とする過渡応答特性形成方法。
4. 請求項３記載の方法において、前記第１回路の過渡応答特性は、前記第２回路の過渡応答特性とは、前記第１極性方向過渡応答と前記第２極性過渡応答との誤差に関して実質上同じ傾向を有すること、を特徴とする過渡応答特性形成方法。
5. 請求項３記載の方法において、前記第１回路と前記第２回路は、互いに別個の回路であること、を特徴とする過渡応答特性形成方法。
6. 請求項２記載の方法において、前記第１極性方向過渡応答は、立ち上がり過渡応答および立ち下がり過渡応答のうちの一方であり、前記第２極性方向過渡応答は、その他方であること、を特徴とする過渡応答特性形成方法。
7. 回路の過渡応答を発生する方法であって、
   前記回路の第１極性方向の過渡応答と、前記第１極性とは逆の第２極性方向の過渡応答とを発生するステップと、
   前記第１極性方向の過渡応答と前記第２極性方向の過渡応答とを組み合わせて、合成過渡応答を発生するステップと、
   を備えた過渡応答発生方法。
8. 回路デバイスの応答における誤差を低減する低減方法であって、
   回路デバイスの応答における第１極性方向の過渡応答特性と前記第１極性とは逆の第２極性方向の過渡応答特性の各々を、前記回路デバイス内の所定の回路要素の第１極性方向の過渡応答特性と第２極性方向の過渡応答特性の組み合わせで形成すること、
   を特徴とする回路応答誤差低減方法。
9. 過渡応答発生回路であって、
   第１極性方向の過渡応答を発生する第１の回路と、
   前記第１極性とは逆の第２極性方向の過渡応答を発生する第２の回路と、
   前記第１極性方向過渡応答と前記第２極性方向過渡応答とを組み合わせて、合成過渡応答を発生する過渡応答合成回路と、
   を備えた過渡応答発生回路。
10. 差動回路であって、
    第１の入力を受けて第１の出力を発生する第１の回路と、
    前記第１入力の反転である第２の入力を受けて第２の出力を発生する第２の回路であって、前記第１回路と実質上等しい回路である、前記の第２の回路と、
    前記第１出力と前記第２出力との差分を発生する減算回路と、
    を備えたこと、を特徴とする差動回路。
11. 回路デバイスであって、
    イ）第１の入力に応答して第１の出力を発生する第１の回路であって、前記第１出力が、所定の第１極性方向過渡応答特性と第２極性方向過渡応答特性とを有する、前記の第１の回路と、
    ロ）前記第１回路の前記第１出力における過渡応答誤差を低減して、誤差低減済み出力を発生する誤差低減回路と、
    を備えた回路デバイス。
12. 請求項１１記載のデバイスにおいて、前記誤差低減済み出力が有する第１極性方向過渡応答特性と第２極性方向過渡応答特性とは、互いに実質上等しいこと、を特徴とする回路デバイス。
13. 請求項１１記載のデバイスにおいて、前記誤差低減回路は、前記第１入力と前記第１回路の前記第１出力とを受けるように接続していること、を特徴とする回路デバイス。
14. 請求項１１記載のデバイスにおいて、
    前記回路デバイスは、Ｄ／Ａ変換器内の複数の重み発生要素のうちの任意の２つの重み発生要素を構成し、
    前記第１回路と前記第２回路の各々は、各前記重み発生要素のための重み発生回路を構成すること、を特徴とする回路デバイス。
15. 請求項１１記載のデバイスにおいて、
    前記回路デバイスは、Ｄ／Ａ変換器内の複数の重み発生要素のうちの１つを構成し、
    前記第１回路と前記第２回路は、各前記重み発生要素のための重み発生回路を構成すること、を特徴とする回路デバイス。
16. 請求項１１記載のデバイスにおいて、前記回路デバイスは、差動形の回路構成、またはシングルエンデッド形の回路構成を有すること、を特徴とする回路デバイス。
17. Ｄ／Ａ変換器であって、
    イ）デジタル信号をアナログ信号に変換するための複数の重み発生要素と、
    ロ）前記複数の重み発生要素にそれぞれ印加する複数の２進信号を、前記デジタル信号から発生するデジタル処理回路と、
    を備え、前記複数の重み発生要素の任意の２つが、請求項１１から１６のいずれかに記載の回路デバイスで構成されたこと、
    を特徴とするＤ／Ａ変換器。
18. Ｄ／Ａ変換器であって、
    イ）デジタル信号をアナログ信号に変換するための複数の重み発生要素と、
    ロ）前記複数の重み発生要素にそれぞれ印加する複数の２進信号を、前記デジタル信号から発生するデジタル処理回路と、
    を備え、前記複数の重み発生要素の各々が、請求項１１から１６のいずれかに記載の回路デバイスで構成されたこと、
    を特徴とするＤ／Ａ変換器。
19. 請求項１７または１８に記載のＤ／Ａ変換器において、
    前記Ｄ／Ａ変換器は、１つの大きさの重みを使用し、
    前記Ｄ／Ａ変換器の前記複数の重み発生要素の各々は、前記１つの大きさの重みを発生すること、
    を特徴とするＤ／Ａ変換器。
20. 請求項１７または１８に記載のＤ／Ａ変換器において、
    前記Ｄ／Ａ変換器は、複数の異なった大きさの重みを使用し、
    前記Ｄ／Ａ変換器の前記複数の重み発生要素は、各１つの重みに対し複数の重み発生要素を含むこと、
    を特徴とするＤ／Ａ変換器。
    
    

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