JP2006019818A - 過渡応答特性を形成する方法および装置 - Google Patents
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Abstract
【解決手段】 過渡応答発生回路Aは、第1極性方向の過渡応答OUT1を発生する第1の回路3と、第1極性とは逆の第2極性方向の過渡応答OUT2を発生する第2の回路4と、第1極性方向過渡応答OUT1と第2極性方向過渡応答OUT2とを組み合わせて、合成過渡応答OUTCを発生する過渡応答合成回路6と、を備える。
【選択図】 図3
Description
本発明の別の目的は、過渡応答誤差を低減するのに適した、過渡応答を発生する方法および装置を提供することである。
本発明の別の目的は、マッチング(整合)した過渡応答特性をもつ回路デバイスを提供することである。
を備えるようにできる。
本発明により提供されるD/A変換器は、イ)デジタル信号をアナログ信号に変換するための複数の重み発生要素と、ロ)前記複数の重み発生要素にそれぞれ印加する複数の2進信号を、前記デジタル信号から発生するデジタル処理回路と、を備え、前記複数の重み発生要素の任意の2つが、上記の回路デバイスで構成される。
先ず、図3は、本発明による過渡応答発生回路Aを示すブロック図である。この過渡応答発生回路Aは、入力IN1を受ける入力端子1と、入力IN2を受ける入力端子2と、第1極性方向の過渡応答を発生する第1極性方向過渡応答発生回路3と、第2極性方向の過渡応答を発生する第2極性方向過渡応答発生回路4と、過渡応答を合成する過渡応答合成回路6と、この合成回路6が発生回路3からの出力OUT1と発生回路4からの出力OUT2とを合成して合成過渡応答出力OUTCを出力する出力端子7とを備えている。
1: Rudy J. Van de Plassche, "Dynamic element matching for high-accuracy monolithic D/A converters," IEEE J. Solid-State Circuits, vol. SC-11, pp. 795-800, Dec. 1976.
2: L. Richard Carley, "A noise-shaping coder topology for 15+ bi converters," IEEE J. Solid-State Circuits, vol. SC-24, pp. 267-273, 1989.
3: Bosco H. Leung, "Architectures for multi-bit oversampled A/D converter employing dynamic element matching techniques," IEEE ISCAS 1991, pp. 1657-1660.
このエレメント・ローテーションによるミスマッチ低減効果は、各セグメントの使用頻度を平均化することでもたらされる。このため、エレメント・ローテーション回路12Fは、デジタル部10Fから受ける信号に応答して、重み発生のために使用するセグメントを選択してこれら選択セグメントに信号を供給するよう動作する。このようなエレメント・ローテーションを備えたDACに本発明を適用することで、通常のセグメント(例えば3F−1〜3)と反転されたセグメント(4F−1〜3)の使用頻度も平均化されるため、本発明の歪低減効果もより一層大きくなる。
図13は、図5の回路デバイスをより具体化した1実施形態のオペアンプ回路Jを示している。尚、図13においては、図5の要素と対応する要素には、同じ参照番号に記号“J”を付してある。図示のオペアンプ回路Jは、図5の第1回路3Bおよび第2回路4Bに対応するものとして、1対のオペアンプ3Jおよび4Jを備えており、各オペアンプは、差動入力でかつ差動出力を有している。詳細には、入力端子1J−1および1J−2で受ける1対の差動入力電圧Vin+とVin−は、オペアンプ3Jの非反転入力(+)および反転入力(−)で受け、そしてこれに応答する差動出力が、オペアンプ3Jの反転出力(−)と非反転出力(+)間に発生する。また、同じ差動入力電圧Vin+およびVin−は、反転接続60Jを介して、オペアンプ4Jが反転入力(−)および非反転入力(+)で受け、そしてこれに応答して出力を反転出力(−)と非反転出力(+)間に発生する。オペアンプ4Jのこの反転出力(−)と非反転出力(+)は、反転接続62Jにより、オペアンプ3Jの差動出力に対し逆極性で接続する。すなわち、オペアンプ4Jの反転出力(−)はオペアンプ3Jの非反転出力(+)に接続され、そしてオペアンプ4Jの非反転出力(+)はオペアンプ3Jの反転出力(−)に接続される。これにより、2つの差動出力間の差が、出力端子7J−1および7J−2において出力電圧Vout−およびVout+として発生される。尚、反転接続60J、副回路のオペアンプ4Jおよび反転接続62Jが、過渡応答誤差低減回路5Jを構成している。
B 回路デバイス
C セグメントD/A変換器
D 電流セグメントD/A変換器
E インバータD/A変換器
F セグメントD/A変換器
G 2進重み付け型D/A変換器
H 部分セグメント型D/A変換器
J オペアンプ回路
M ギルバート・ミキサ回路
1 入力端子
1C デジタル部
12F エレメント・ローテーション回路
2 入力端子
3 第1極性方向過渡応答発生回路
3B 第1回路
4 第2極性方向過渡応答発生回路
4B 第2回路
3C−1〜3,4C−1〜4 セグメント
3D−1〜3,4D−1〜3 電流セグメント
3E−1〜3,4E−1〜3 セグメント
3J,4J オペアンプ
3J,4J OTA
3L,4L チャージポンプ
3M,4M ギルバート・ミキサ
5 過渡応答誤差低減回路
6 過渡応答合成回路
6B 整合回路
60B インバータ
60C−1〜4 インバータ
60J 反転接続
62B 合成回路
62C−1 減算回路
62J 反転接続
620C−1 反転接続
7 出力端子
7C−1,7C−2 差動出力ライン
Claims (20)
- 過渡応答特性を形成する方法であって、
回路の第1極性方向の過渡応答特性と、前記回路の前記第1極性とは逆の第2極性方向の過渡応答特性を組み合わせて、合成過渡応答特性を形成すること、
を特徴とする過渡応答特性形成方法。 - 請求項1記載の方法であって、
前記回路の第1極性方向の過渡応答と、前記第1極性とは逆の第2極性方向の過渡応答とを発生するステップと、
前記第1極性方向の過渡応答と前記第2極性方向の過渡応答とを組み合わせて、合成過渡応答を発生するステップと、
を備えたこと、を特徴とする過渡応答特性形成方法。 - 請求項2記載の方法において、
前記の過渡応答を発生するステップは、
前記回路として使用する第1の回路に、前記第1極性方向の過渡応答を発生させるステップと、
前記回路として使用する、前記第1回路と実質上等しい第2の回路に、前記第2極性方向の過渡応答を発生させるステップと、
を含むこと、を特徴とする過渡応答特性形成方法。 - 請求項3記載の方法において、前記第1回路の過渡応答特性は、前記第2回路の過渡応答特性とは、前記第1極性方向過渡応答と前記第2極性過渡応答との誤差に関して実質上同じ傾向を有すること、を特徴とする過渡応答特性形成方法。
- 請求項3記載の方法において、前記第1回路と前記第2回路は、互いに別個の回路であること、を特徴とする過渡応答特性形成方法。
- 請求項2記載の方法において、前記第1極性方向過渡応答は、立ち上がり過渡応答および立ち下がり過渡応答のうちの一方であり、前記第2極性方向過渡応答は、その他方であること、を特徴とする過渡応答特性形成方法。
- 回路の過渡応答を発生する方法であって、
前記回路の第1極性方向の過渡応答と、前記第1極性とは逆の第2極性方向の過渡応答とを発生するステップと、
前記第1極性方向の過渡応答と前記第2極性方向の過渡応答とを組み合わせて、合成過渡応答を発生するステップと、
を備えた過渡応答発生方法。 - 回路デバイスの応答における誤差を低減する低減方法であって、
回路デバイスの応答における第1極性方向の過渡応答特性と前記第1極性とは逆の第2極性方向の過渡応答特性の各々を、前記回路デバイス内の所定の回路要素の第1極性方向の過渡応答特性と第2極性方向の過渡応答特性の組み合わせで形成すること、
を特徴とする回路応答誤差低減方法。 - 過渡応答発生回路であって、
第1極性方向の過渡応答を発生する第1の回路と、
前記第1極性とは逆の第2極性方向の過渡応答を発生する第2の回路と、
前記第1極性方向過渡応答と前記第2極性方向過渡応答とを組み合わせて、合成過渡応答を発生する過渡応答合成回路と、
を備えた過渡応答発生回路。 - 差動回路であって、
第1の入力を受けて第1の出力を発生する第1の回路と、
前記第1入力の反転である第2の入力を受けて第2の出力を発生する第2の回路であって、前記第1回路と実質上等しい回路である、前記の第2の回路と、
前記第1出力と前記第2出力との差分を発生する減算回路と、
を備えたこと、を特徴とする差動回路。 - 回路デバイスであって、
イ)第1の入力に応答して第1の出力を発生する第1の回路であって、前記第1出力が、所定の第1極性方向過渡応答特性と第2極性方向過渡応答特性とを有する、前記の第1の回路と、
ロ)前記第1回路の前記第1出力における過渡応答誤差を低減して、誤差低減済み出力を発生する誤差低減回路と、
を備えた回路デバイス。 - 請求項11記載のデバイスにおいて、前記誤差低減済み出力が有する第1極性方向過渡応答特性と第2極性方向過渡応答特性とは、互いに実質上等しいこと、を特徴とする回路デバイス。
- 請求項11記載のデバイスにおいて、前記誤差低減回路は、前記第1入力と前記第1回路の前記第1出力とを受けるように接続していること、を特徴とする回路デバイス。
- 請求項11記載のデバイスにおいて、
前記回路デバイスは、D/A変換器内の複数の重み発生要素のうちの任意の2つの重み発生要素を構成し、
前記第1回路と前記第2回路の各々は、各前記重み発生要素のための重み発生回路を構成すること、を特徴とする回路デバイス。 - 請求項11記載のデバイスにおいて、
前記回路デバイスは、D/A変換器内の複数の重み発生要素のうちの1つを構成し、
前記第1回路と前記第2回路は、各前記重み発生要素のための重み発生回路を構成すること、を特徴とする回路デバイス。 - 請求項11記載のデバイスにおいて、前記回路デバイスは、差動形の回路構成、またはシングルエンデッド形の回路構成を有すること、を特徴とする回路デバイス。
- D/A変換器であって、
イ)デジタル信号をアナログ信号に変換するための複数の重み発生要素と、
ロ)前記複数の重み発生要素にそれぞれ印加する複数の2進信号を、前記デジタル信号から発生するデジタル処理回路と、
を備え、前記複数の重み発生要素の任意の2つが、請求項11から16のいずれかに記載の回路デバイスで構成されたこと、
を特徴とするD/A変換器。 - D/A変換器であって、
イ)デジタル信号をアナログ信号に変換するための複数の重み発生要素と、
ロ)前記複数の重み発生要素にそれぞれ印加する複数の2進信号を、前記デジタル信号から発生するデジタル処理回路と、
を備え、前記複数の重み発生要素の各々が、請求項11から16のいずれかに記載の回路デバイスで構成されたこと、
を特徴とするD/A変換器。 - 請求項17または18に記載のD/A変換器において、
前記D/A変換器は、1つの大きさの重みを使用し、
前記D/A変換器の前記複数の重み発生要素の各々は、前記1つの大きさの重みを発生すること、
を特徴とするD/A変換器。 - 請求項17または18に記載のD/A変換器において、
前記D/A変換器は、複数の異なった大きさの重みを使用し、
前記D/A変換器の前記複数の重み発生要素は、各1つの重みに対し複数の重み発生要素を含むこと、
を特徴とするD/A変換器。
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