JP5711013B2

JP5711013B2 - 抵抗ストリング型ｄ／ａコンバータ

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Publication number: JP5711013B2
Application number: JP2011059153A
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Inventors: 中谷　寧一; 寧一中谷
Original assignee: Ricoh Electronic Devices Co Ltd
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Filing date: 2011-03-17
Publication date: 2015-04-30
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Also published as: JP2012195825A

Description

本発明は、Ｄ／Ａ（デジタル／アナログ）変換回路に関し、特に、差動出力端子を有する抵抗ストリング型Ｄ／Ａ変換回路に関する。

差動入出力増幅回路を用いた演算増幅回路において、その出力電圧のＤＣオフセット電圧が可変である回路を構成する場合、演算増幅回路に対して加算回路を付加し、その加算回路においてＤＣオフセット電圧調整用電圧源（例えば、Ｄ／Ａコンバータ）を配置する。

抵抗ストリング型Ｄ／Ａコンバータは、回路的に単調増加性が確保されているため、ＤＣオフセット電圧調整用電圧源に用いられることが多い。

従来、図６に示すように、差動入出力増幅回路を用いた演算増幅回路５３において、その出力電圧のＤＣオフセット電圧が可変である回路を構成する場合、演算増幅回路５３に加算回路６２を付加し、その加算回路６２内でＤＣオフセット電圧調整用電圧源（例えば、抵抗ストリング型Ｄ／Ａコンバータ６４）を用いている。この場合、差動入出力増幅回路５３では、反転信号及び非反転信号（ＩＮＭ、ＩＭＰ）に対して、夫々にＤＣオフセット電圧が加えられる。このことに対応するために、加算回路６２内に同一の抵抗ストリング型Ｄ／Ａコンバータ（６４、６４’）を二つ設けて、二つのＤＣオフセット電圧を形成している。このように加算回路６２を構成すると、同一の回路（抵抗ストリング型Ｄ／Ａコンバータ）を二つ配置することになるため、加算回路の全体面積が増大してしまう。また、加算回路における回路電流も増加することになる。

引用文献１は、２つの出力を有する抵抗ストリング型Ｄ／Ａコンバータ回路を開示している。引用文献１のＤ／Ａコンバータ回路は、第一の出力に対して第一の上下ビットデコーダを、第二の出力に対して第二の上下ビットデコーダを有し、高電位側基準電圧から低電位側基準電圧の間に直列接続されている抵抗体の各ノードからは、各々２個のスイッチが設けられている。第一のデコーダによる第一のデコード結果、及び、第二のデコーダによる第二のデコード結果に応じてそれぞれのスイッチがオンし、それぞれのＤ／Ａ変換の結果としてＤＡＯＵＴ１及びＤＡＯＵＴ２から電圧が出力されるようになっている。このため、引用文献１の構成では、出力端子を一つ有する従来の抵抗ストリング型Ｄ／Ａコンバータ回路に比べて、抵抗体を除く構成回路が２倍になってしまい、結局、素子数及び面積が増加する、という問題がある。

本発明は、シングル出力の抵抗ストリング型Ｄ／Ａコンバータと略同等の素子数とセル面積を保ちながら、差動出力電圧を得られる抵抗ストリング型Ｄ／Ａコンバータを提供することを目的とする。

本発明は、上記の目的を達成するために為されたものである。本発明に係る抵抗ストリング型Ｄ／Ａコンバータ回路は、
ｎビットのデジタルデータを被変換データとする抵抗ストリング型Ｄ／Ａコンバータ回路であって、
第１の抵抗ストリング部と、
第２の抵抗ストリング部と、
データ反転回路と、
出力選択スイッチと、
変換されたアナログ電圧を出力する第１の出力端子及び第２の出力端子と
を備え、
前記第１の抵抗ストリング部及び前記第２の抵抗ストリング部は、（ｎ−１）ビットの入力データに応じたアナログ電圧を夫々前記第１の出力端子及び前記第２の出力端子に対して出力し、前記データ反転回路は、（ｎ−１）ビットの入力データが変動するとき前記第１の抵抗ストリング部と前記第２の抵抗ストリング部との夫々の出力の電圧変動の方向が逆となるように制御し、
前記出力選択スイッチは、前記被変換データの所定ビットの“０”と“１”の切り替わりにより、前記第１の出力端子及び前記第２の出力端子に対して、前記第１の抵抗ストリング部の出力電圧及び前記第２の抵抗ストリング部の出力電圧を切り替えて出力するものであり、
前記第１と第２の抵抗ストリング部は、夫々２ ^{（ｎ−１）} 個の抵抗が直列に接続されて形成されており、各抵抗の接続点には、該接続点の電圧を取り出すためのスイッチが接続され、
更に、
前記第１の抵抗ストリング部の一端は、第１の基準電圧の入力端子と接続され、
前記第２の抵抗ストリング部の一端は、前記第１の基準電圧より低い第２の基準電圧の入力端子と接続され、
前記第１の抵抗ストリング部の他端と前記第２の抵抗ストリング部の他端とが、接続され、
更に、
前記被変換データのデジタルのコードに応じて前記スイッチを選択して、前記第１の抵抗ストリング部からのアナログ電圧出力と、前記第２の抵抗ストリング部からのアナログ電圧出力を、出力させるデコーダを備え、
前記スイッチに関しては、前記第１の基準電圧の入力端子側から数えて２ ^{（ｎ−１）} 番目の抵抗と２ ^{（ｎ−１）} ＋１番目の抵抗との間を境界として、上側半分と下側半分を折り返した位置のものが同時にオンするものであり、
更に、
前記データ反転回路と前記第１の抵抗ストリング部及び前記第２の抵抗ストリング部との間に接続された制御回路（デコーダ）を備え、前記制御回路（デコーダ）は、第１の抵抗ストリング部のスイッチと第２の抵抗ストリング部のスイッチを共通線で制御する。

本発明を利用することにより、同程度の分解能を有するシングル出力の抵抗ストリング型Ｄ／Ａコンバータと比較して、素子数を僅かに増加させることで、略同等の回路面積でありながら、差動出力電圧（信号）を得ることができる。この差動出力電圧（信号）は、差動入出力増幅回路における反転信号及び非反転信号に対して夫々加えられるべきＤＣオフセット電圧となり得る。

また、本発明に係る抵抗ストリング型Ｄ／Ａコンバータは、一連の抵抗体を使用しているのでコモンモード雑音を低減できる。

本発明の第１の実施形態に係る抵抗ストリング型Ｄ／Ａコンバータの回路図である。（１）は、データ反転回路の回路図の例である。（２）は、下位ビット反転回路の回路図の例である。（３）は、出力切替回路の回路図の例である。差動入出力増幅回路における、本発明に係る抵抗ストリング型Ｄ／Ａコンバータの利用例を示すブロック図である。（１）は、被変換データが“００ｈ”から“３Ｆｈ”まで段階的に変化する場合の、内部ノードＭＢ０の電位の変化と内部ノードＭＢ１の電位の変化を示すグラフである。（２）は、被変換データが“００ｈ”から“３Ｆｈ”まで段階的に変化する場合の、出力端子ＯＵＴの電位の変化と出力端子ＯＵＴＢの電位の変化を示すグラフである。（３）は、Ｄ／Ａコンバータの出力電圧を示すグラフである。（１）に示す表は、本発明に係る上位ビットデコーダへの入力データ（Ｄ３、Ｄ４）と出力データ（Ｇ０〜Ｇ３）の関係を示している。（２）に示す表は、従来技術の上位ビットデコーダの入力データ（Ｄ３〜Ｄ５）と出力データ（Ｇ０〜Ｄ７）の関係を示している。（３）に示す表においては、従来技術の下位ビット反転回路及び下位ビットデコーダへの、入力データ（Ｄ０〜Ｄ３）と出力データ（Ｌ０〜Ｌ７）の関係を示すと同時に、本発明に係る下位ビット反転回路及び下位ビットデコーダへの、入力データ（Ｄ０〜Ｄ３）と出力データ（Ｌ０〜Ｌ７）の関係を示している。差動入出力増幅回路における、従来の抵抗ストリング型Ｄ／Ａコンバータの利用例を示すブロック図である。

以下、図面を参照して、本発明に係る好適な実施形態を説明する。なお、本明細書中では、例えば、「／Ｄ５」は、Ｄ５の反転信号であることを表している。

１．第１の実施形態
１．１．抵抗ストリング型Ｄ／Ａコンバータの構成
図１は、本発明の第１の実施形態に係る抵抗ストリング型Ｄ／Ａコンバータの回路図である。図１（１）は、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が入力するデータ反転回路１１及び出力切替回路１２の回路図を示している。図１（２）は、データ反転回路１１及び出力切替回路１２が出力するデータ（Ｄ０〜Ｄ５、／Ｄ５）を入力してＤ／Ａ変換を行い更に差動出力する抵抗ストリング型Ｄ／Ａコンバータの本体部の回路図を示している。

被変換データ（Ｄａｔａ０〜Ｄａｔａ５）のうち、Ｄａｔａ５が最上位ビット（ＭＳＢ）であり、Ｄａｔａ０が最下位ビット（ＬＳＢ）である。第１の実施形態に係る抵抗ストリング型Ｄ／Ａコンバータは、入力される被変換データ（Ｄａｔａ０〜Ｄａｔａ５）に応じてデジタル・アナログ変換を行い、デジタル・アナログ変換後の出力電圧を差動出力端子ＯＵＴ、ＯＵＴＢから出力する。出力ＯＵＴと出力ＯＵＴＢは、図４（２）に示すように、一方が階段状に単調増加し他方が階段状に単調減少する、相補的な電圧を夫々出力する。

図１（２）に示す抵抗ストリング型Ｄ／Ａコンバータの本体部においては、高電位側基準電圧入力端子ＶＲＴと低電位側基準電圧入力端子ＶＲＢの間で、２^６個（即ち、６４個）の抵抗が直列に接続され、それぞれの抵抗の間には、そのノード電圧を取り出すためのスイッチ（ＳＷ１Ａ〜ＳＷ３２Ａ、ＳＷ１Ｂ〜ＳＷ３２Ｂ）が接続されている。

このように２^６個（即ち、６４個）の抵抗が直列に接続されて形成される抵抗ストリング部は、回路的には連続した一本の抵抗体とみなされ得る。ここで、半導体集積回路のレイアウト面積の制約から、抵抗体は折り返されて行列状に配置されている。これにより、行、列それぞれの位置を上位ビット及び下位ビットのデコードの結果として選択することで、所定の電圧が差動出力端子ＯＵＴ、ＯＵＴＢから取り出される。

図１（２）に示すように抵抗ストリング部（抵抗体）を折り返して配置していることにより、低電位側基準電圧入力端子ＶＲＢ側から見て奇数番目の行と偶数番目の行とにおいて電圧の大小関係が左右逆転してしまう。即ち、奇数番目の行では図１の左に進む程、電位が高くなるが、偶数番目の行では図１の右に進む程、電位が高くなる。よって、選択されている行が奇数番目のものか偶数番目のものかによって列の選択位置を入れ替えるために、下位ビットデータ反転回路１６が用意されている。図２（２）は、下位ビット反転回路１６の回路図の例である。この下位ビットデータ反転回路１６により、データＤ３が“０”のときと“１”のときの下位ビットデコーダ１５の出力データ（Ｌ７〜Ｌ０）の並びが反転することで、抵抗間のノード電圧の大小関係の反転に対応している。つまり、入力データに対して出力データの大小関係を反転させる回路となっている。図５（３）に示す表においては、下位ビット反転回路１６及び下位ビットデコーダ１５への、入力データ（Ｄ０〜Ｄ３）と出力データ（Ｌ０〜Ｌ７）の関係を示している。

なお、上位ビットのデコードの結果は、個々の抵抗の間に接続されるスイッチを選択することで反映される。下位ビットのデコードの結果は、各列に一つ備わるスイッチ（Ｓ００〜Ｓ０７、Ｓ１０〜Ｓ１７）を選択することで反映される。スイッチＳ００、Ｓ１０のゲートには下位ビットデコーダ１５の出力データＬ０が、スイッチＳ０１、Ｓ１１のゲートには出力データＬ１が、スイッチＳ０２、Ｓ１２のゲートには出力データＬ２が、スイッチＳ０３、Ｓ１３のゲートには出力データＬ３が、スイッチＳ０４、Ｓ１４のゲートには出力データＬ４が、スイッチＳ０５、Ｓ１５のゲートには出力データＬ５が、スイッチＳ０６、Ｓ１６のゲートには出力データＬ６が、スイッチＳ０７、Ｓ１７のゲートには出力データＬ７が、夫々繋がっている。

特に、本実施形態の抵抗ストリング型Ｄ／Ａコンバータでは、高電位側基準電圧入力端子ＶＲＴに近い抵抗Ｒ１Ａ〜抵抗Ｒ３２Ａと、それら抵抗の間に接続するスイッチＳＷ１Ａ〜スイッチＳＷ３２Ａと、列ごとに設定されるスイッチ（ＳＷ１０、ＳＷ１１・・・ＳＷ１７）とは、第１の抵抗ストリング部１７を構成している。更に、低電位側基準電圧入力端子ＶＲＢに近い抵抗Ｒ１Ｂ〜抵抗Ｒ３２Ｂと、それら抵抗の間に接続するスイッチＳＷ１Ｂ〜スイッチＳＷ３２Ｂと、列ごとに設定されるスイッチ（ＳＷ００、ＳＷ０１・・・ＳＷ０７）とは、第２の抵抗ストリング部１８を構成している。

後で説明するように、第１の抵抗ストリング部１７の形成する電圧は、内部ノードＭＢ１の電位として表れ、第２の抵抗ストリング部１８の形成する電圧は、内部ノードＭＢ０の電位として表れる。第１の抵抗ストリング部１７の形成する電圧は、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が“００ｈ”から“３Ｆｈ”へと変化していくと、図４（１）に示すように、中央まで単調に減少し、中央以降単調に増加する。第２の抵抗ストリング部１８の形成する電圧は、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が“００ｈ”から“３Ｆｈ”へと変化していくと、同様に図４（１）に示すように、中央まで単調に増加し、中央以降単調に減少する。本実施形態の抵抗ストリング型Ｄ／Ａコンバータは、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）の“００ｈ”と“３Ｆｈ”の中央（即ち、“１Ｆｈ”と“２０Ｆｈ”の間）において、内部ノードＭＢ０の出力と、内部ノードＭＢ１の出力とを切り替えることにより、図４（２）に示すような、一方が階段状に単調増加し他方が階段状に単調減少する、相補的な電圧出力である、出力ＯＵＴと出力ＯＵＴＢ（即ち、差動出力電圧）を形成する。この切り替えは、（後で説明する）出力選択スイッチ１９が、被変換データＤａｔａ５の非反転データＤ５及び反転データ／Ｄ５とに基づいて行う。

１．２．抵抗ストリング型Ｄ／Ａコンバータの動作
図面に従って、第１の実施形態に係る抵抗ストリング型Ｄ／Ａコンバータの動作を説明する。まず、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）はデータ反転回路１１に入力され、データ反転回路１１はデータＤ０〜Ｄ４を出力する。図２（１）は、データ反転回路１１の回路図の例を示している。

データ反転回路１１は、最上位の被変換データＤａｔａ５が“０”であれば、下位の被変換データＤａｔａ０〜Ｄａｔａ４をそのまま出力し、最上位の被変換データＤａｔａ５が“１”であれば、下位の被変換データＤａｔａ０〜Ｄａｔａ４を反転させて出力する回路である。

データ反転回路１１の出力するデータのうち、データＤ０〜Ｄ２は、下位ビットデータ反転回路１６を経て下位ビットデコーダ１５に入力されてデコードされる。ここで、図２（２）は、下位ビット反転回路１６の回路図であり、図５（３）に示す表は、下位ビット反転回路１６及び下位ビットデコーダ１５への、入力データ（Ｄ０〜Ｄ３）と出力データ（Ｌ０〜Ｌ７）の関係を示す表である。よって、図５（３）に示すように、Ｌ０〜Ｌ７のいずれかが“Ｈｉｇｈ”出力となり、スイッチＳ１０〜Ｓ１７のうちの一つ、及びスイッチＳ００〜Ｓ０７のうちの一つが、オンすることで、第１の抵抗ストリング部１７からの列（即ち、電圧）、及び、第２の抵抗ストリング部１８からの列（即ち、電圧）を選択する。

一方、データ反転回路１１の出力するデータのうち、データＤ３、Ｄ４は、上位ビットデコーダ１３に入力されデコードされる。ここで、図５（１）に示す表は、上位ビットデコーダ１３への入力データ（Ｄ３、Ｄ４）と出力データ（Ｇ０〜Ｇ３）の関係を示す表である。よって、図５（１）に示すように、上位ビットデコーダ１３の出力データＧ０〜Ｇ３のいずれかが“Ｈｉｇｈ”となり、第１の抵抗ストリング部１７のスイッチ、及び第２の抵抗ストリング部１８のスイッチにおいて、夫々１行分（即ち、８個分）オンとなる。このような１行分のオン動作と、入力データＤ０〜Ｄ４による下位ビットデータ反転回路１６・下位ビットデコーダ１５の動作とによって、図１（２）における内部ノードＭＢ１の出力電圧は第１の抵抗ストリング部１７からの電圧となり、内部ノードＭＢ０の出力電圧は第２の抵抗ストリング部１８からの電圧となる。

ここで、図１（２）に示す第１の抵抗ストリング部１７におけるノード２が、第１の抵抗ストリング部１７内の最小電位（（ＶＲＴ−ＶＲＢ）／２）を示すノードとなる。同様に、図１（２）に示す第２の抵抗ストリング部１８におけるノード１が、第２の抵抗ストリング部１８内の最大電位（（ＶＲＴ−ＶＲＢ）／２−１ＬＳＢ）を示すノードとなる。なお、「１ＬＳＢ」は、図１（２）に示すように、一つの抵抗に対応する電位差である。

更に、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が、“００ｈ”から“３Ｆｈ”まで変動する場合の、第１の抵抗ストリング部１７の内部ノードＭＢ１の電位変動と、第２の抵抗ストリング部１８の内部ノードＭＢ０の電位変動とを、図４（１）に示している。内部ノードＭＢ１の電位は、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が“００ｈ”から“３Ｆｈ”へと変化していくと、「１ＬＳＢ」ずつ、中央まで単調に階段状に減少し、中央以降単調に階段状に増加する。内部ノードＭＢ０の電位は、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が“００ｈ”から“３Ｆｈ”へと変化していくと、「１ＬＳＢ」ずつ、中央まで単調に階段状に増加し、中央以降単調に階段状に減少する。

内部ノードＭＢ０の電位は、入力データ（被変換データ）（Ｄａｔａ０〜Ｄａｔａ５）が“００ｈ”から増加するにつれて「１ＬＳＢ」ずつ増加する。このとき、内部ノードＭＢ１の電位は、ＶＲＴの電位から「１ＬＳＢ」ずつ減少する。被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が“１Ｆｈ”から“２０ｈ”に移るとき、被変換データＤａｔａ５が“０”から“１”に変化する。そうすると、データ反転回路１１の作用により、下位ビットデコーダ１５は、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が“００ｈ”から“１Ｆｈ”まで変動するときと逆の出力を、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）の“２０ｈ”から“３Ｆｈ”の間に、行う（図５（３）参照）。このとき、内部ノードＭＢ０の電位は、「１ＬＳＢ」ずつ減少し、内部ノードＭＢ１の電位は、ＶＲＴの電位から「１ＬＳＢ」ずつ増加する。よって、図４（１）に示すような、電位の変動を行うことになる。

次に、被変換データＤａｔａ５によって、出力選択スイッチ１９内のスイッチのオンオフが制御される。つまり、被変換データＤａｔａ５が“０”のとき出力切替回路１２（図２（３）参照）により出力されるデータＤ５、／Ｄ５が“０”、“１”となり、スイッチＳＷＡ０、ＳＷＡ１がオフしスイッチＳＷＢ０、ＳＷＢ１がオンする。被変換データＤａｔａ５が“１”のとき出力切替回路１２（図２（３）参照）により出力されるデータＤ５、／Ｄ５が“１”、“０”となり、スイッチＳＷＡ０、ＳＷＡ１がオンしスイッチＳＷＢ０、ＳＷＢ１がオフする。これにより、内部ノードＭＢ０、ＭＢ１の電圧の出力先が、被変換データＤａｔａ５によって、出力端子ＯＵＴと出力端子ＯＵＴＢとのいずれかに切り替わり、図４（２）に示すように、出力端子ＯＵＴは、ＶＲＢ（の電位）から（ＶＲＴ−１ＬＳＢ）（の電位）まで、出力することが可能となる。出力端子ＯＵＴＢは、（ＶＲＴ−１ＬＳＢ）からＶＲＢまで、出力することが可能となる。また、「ＶＯＵＴ＝ＯＵＴ−ＯＵＴＢ」とＤ／Ａコンバータの出力電圧を定義すると、図４（３）に示すように、出力電圧ＶＯＵＴは、{−（ＶＲＴ−ＶＲＢ）＋（１ＬＳＢ／２）}から{（ＶＲＴ−ＶＲＢ）−（１ＬＳＢ／２）}まで、変動することになる。

なお、図２（３）は、出力切替回路１２の回路図の例であり、被変換データＤａｔａ５をそのままデータＤ５として出力し、同時に反転させてデータ／Ｄ５として出力する回路である。

また、図１（２）に示すように、第１の抵抗ストリング部１７と第２の抵抗ストリング部１８は、両者の境となる中心横線ＡＡ’に関して、対称に配置されている。つまり、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）に応じてオンする電圧選択のためのスイッチは、低電位側基準電圧入力端子（ＶＲＴ）側から数えて３２（＝２^{（６−１）}）番目の抵抗と３３（＝２^{（６−１）}＋１）番目の抵抗を境にして、下側半分と上側半分を折り返した位置のものが同時にオンすることになる。

以上のように構成された抵抗ストリング型Ｄ／Ａコンバータを動作することにより、入力するデジタルデータの値に比例した相補的な二つのアナログ電圧を得ることができる。

１．３．抵抗ストリング型Ｄ／Ａコンバータの具体的動作
具体的に、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が、“１Ｆｈ”、“２０ｈ” 、“２１ｈ”と変化したときの、第１の実施形態に係る抵抗ストリング型Ｄ／Ａコンバータの動作について説明する。

（１）被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が“１Ｆｈ”の場合。
まず、被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が“１Ｆｈ”のとき、Ｄａｔａ０〜Ｄａｔａ４は“１”であり、Ｄａｔａ５は“０”である。下位ビットデコーダ１５の出力は、図５（３）の表に示すように、Ｌ０＝“Ｈｉｇｈ”（その他の出力Ｌ１〜Ｌ７は“Ｌｏｗ”）となり、スイッチＳ００、及びスイッチＳ１０がオン状態となる。

一方、上位ビットデコーダ１３の出力は、図５（１）の表に示すように、Ｇ０３＝“Ｈｉｇｈ”となり、第１の抵抗ストリング部１７のスイッチＳＷ２５Ａ、ＳＷ２６Ａ・・・ＳＷ３２Ａの８個、及び、第２の抵抗ストリング部１８のスイッチＳＷ２５Ｂ、ＳＷ２６Ｂ・・・ＳＷ３２Ｂの８個が、同時にオン状態となる。

これら上位ビットデコーダ１３及び下位ビットデコーダ１５により、内部ノードＭＢ０は、ノード１の電位になり、内部ノードＭＢ１は、ノード２の電位となる。また、被変換データＤａｔａ５が“０”であるので、出力選択スイッチ１９における、スイッチＳＷＢ０及びスイッチＳＷＢ１がオンとなり、出力端子ＯＵＴにはノード１の電位が、出力端子ＯＵＴＢにはノード２の電位が、それぞれ出力される。

（２）被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が“２０ｈ”の場合。
被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が“２０ｈ”のとき、Ｄａｔａ０〜Ｄａｔａ４は“０”であり、Ｄａｔａ５は“１”である。ここで、被変換データＤａｔａ５が“１”である場合、データ反転回路１１によって、データＤ０〜Ｄ４＝“Ｈｉｇｈ”となる（図２（１）参照）ため、下位ビットデコーダ１５の出力は、Ｌ０＝“Ｈｉｇｈ”（その他の出力Ｌ１〜Ｌ７は“Ｌｏｗ”）のままである。

上位ビットデコーダ１３の出力も、データＤ３、Ｄ４の値が共に“Ｈｉｇｈ”のままであるので、Ｇ０３＝“Ｈｉｇｈ”である。

被変換データＤａｔａ５が“０”から“１”に変わったため、出力選択スイッチ１９への入力データＤ５、／Ｄ５の極性が反転する。その結果、出力端子ＯＵＴにはノード２の電圧が、出力端子ＯＵＴＢにはノード１の電圧が、それぞれ出力される。

（３）被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が“２１ｈ”の場合。
さらに被変換データ（Ｄａｔａ０〜Ｄａｔａ５）が“２１ｈ”になった場合、下位ビットデコーダ１５の出力は、Ｌ１＝“Ｈｉｇｈ”（その他の出力Ｌ０、Ｌ２〜Ｌ７は“Ｌｏｗ”）となり、スイッチＳ０１、及びスイッチＳ１１がオン状態になる。これにより、それぞれの出力電圧は抵抗一つ分、つまり１ＬＳＢ分だけ変動する。

以上のことから、被変換データが“００ｈ”から“３Ｆｈ”まで段階的に変化する場合、第１の抵抗ストリング部１７の選択電圧（ノードＭＢ１の電位）は、被変換データが“００ｈ”のとき（ＶＲＴ−１ＬＳＢ）の電位であり、“１Ｆｈ”のとき（ＶＲＴ−ＶＲＢ）／２の電位となる。また、“２０ｈ”のときも（ＶＲＴ−ＶＲＢ）／２の電位となり、“３Ｆｈ”のとき（ＶＲＴ−１ＬＳＢ）の電位に戻る。このことは、図４（１）の上部グラフに示されている。

同様に、第２の抵抗ストリング部１８の選択電圧（ノードＭＢ０の電位）は、“００ｈ”及び“３Ｆｈ”のときＶＲＢの電位であり、“１Ｆｈ”及び“２０ｈ”のとき（（ＶＲＴ−ＶＲＢ）／２−１ＬＳＢ）の電位となる。このことは、図４（１）の下部グラフに示されている。

被変換データの最上位ビットＤａｔａ５の状態によって、出力選択スイッチ１９により、ＭＢ０とＭＢ１とを切り替えることで、出力端子ＯＵＴ、及び、出力端子ＯＵＴＢの出力が、夫々、ＶＲＢから（ＶＲＴ−１ＬＳＢ）まで、及び、（ＶＲＴ−１ＬＳＢ）からＶＲＢまで変動する。このことは、図４（２）のグラフに示されている。

このように、本発明を利用することにより、同じ分解能を有するシングル出力の抵抗ストリング型Ｄ／Ａコンバータと比較して、素子数を僅かに増加させれば、略同等の回路面積でありながら、差動出力電圧（信号）を得ることができる。

図３に示すような差動入出力増幅回路を用いた演算増幅回路３において、その出力電圧のＤＣオフセット電圧が可変である回路を構成する場合、演算増幅回路３に加算回路２を付加し、その加算回路２内で、通常、ＤＣオフセット電圧調整用電圧源（抵抗ストリング型Ｄ／Ａコンバータ１）が用いられる。この場合、差動入出力増幅回路３では、反転信号及び非反転信号（ＩＮＭ、ＩＭＰ）に対して夫々にＤＣオフセット電圧が加えられるが、図３に示すように、加算回路２内に本発明に係るＤ／Ａコンバータ１を一つ設ければ、差動出力信号により、二つのＤＣオフセット電圧を形成することができる。このとき、加算回路２の全体の面積を削減することができる。同時に、加算回路２における回路電流も削減できる。

以上のように、第１の実施形態に係る抵抗ストリング型Ｄ／Ａコンバータは、第１の抵抗ストリング部１７、第２の抵抗ストリング部１８、データ反転回路１１、及び、出力選択スイッチ１９を備える、６ビットの抵抗ストリング型Ｄ／Ａコンバータである。この抵抗ストリング型Ｄ／Ａコンバータにおいて、第１の抵抗ストリング部１７及び第２の抵抗ストリング部１８は、５（即ち、６−１）ビットの入力データに応じたアナログ電圧を出力するものであり、且つ、下位５ビットの入力データが変動するとき第１の抵抗ストリング部１７と第２の抵抗ストリング部１８との電圧変動方向が逆である。更に、データ反転回路１１は、被変換データ２^５−１と被変換データ２^５との間を境界として、下位５ビットの被変換データを反転させて第１の抵抗ストリング部１７及び第２の抵抗ストリング部１８に出力する。更に、出力選択スイッチは、最上位の被変換データの“０”と“１”の切り替わりにより、二つの出力端子に対して、第１の抵抗ストリング部１７のアナログ電圧出力と、第２の抵抗ストリング部１８のアナログ電圧出力とを切り替える。このように抵抗ストリング型Ｄ／Ａコンバータを構成することにより、入力するデジタルデータの値に比例した相補的な二つのアナログ電圧（差動出力電圧）を得ることができる。

２．その他の実施形態
以上の第１の実施形態では、６ビットのデジタルデータを被変換データとするＤ／Ａコンバータを示しているが、本発明に係る抵抗ストリング型Ｄ／Ａコンバータの被変換データ（入力データ）は、６ビットに限定されるものではなく、それ以外のビット数のデータを被変換データ（入力データ）として扱う抵抗ストリング型Ｄ／Ａコンバータにおいても、本発明を実現することは当然ながら可能である。

例えば、被変換（入力）データがｎビットであれば、第１の抵抗ストリング部と第２の抵抗ストリング部は、夫々、２^{（ｎ−１）}個の抵抗が直列に接続されて形成されればよい。下位（ｎ−１）ビットの入力データが変動するとき第１の抵抗ストリング部と第２の抵抗ストリング部との電圧変動方向は逆となるように構成されればよい。更に、データ反転回路は、被変換データ２^{（ｎ−１）}−１と被変換データ２^{（ｎ−１）}との間を境界として、下位（ｎ−１）ビットの被変換データを反転させて出力するものであればよい。

１１・・・データ反転回路、１２・・・出力切替回路、１３・・・上位ビットデコーダ、１５・・・下位ビットデコーダ、１６・・・下位ビット反転回路、１７・・・第１の抵抗ストリング部、１８・・・第２の抵抗ストリング部、１９・・・出力選択スイッチ。

特開２００５−２１０５９２号公報

Claims

ｎビットのデジタルデータを被変換データとする抵抗ストリング型Ｄ／Ａコンバータ回路であって、
第１の抵抗ストリング部と、
第２の抵抗ストリング部と、
データ反転回路と、
出力選択スイッチと、
変換されたアナログ電圧を出力する第１の出力端子及び第２の出力端子と
を備え、
前記第１の抵抗ストリング部及び前記第２の抵抗ストリング部は、（ｎ−１）ビットの入力データに応じたアナログ電圧を夫々前記第１の出力端子及び前記第２の出力端子に対して出力し、前記データ反転回路は、（ｎ−１）ビットの入力データが変動するとき前記第１の抵抗ストリング部と前記第２の抵抗ストリング部との夫々の出力の電圧変動の方向が逆となるように制御し、
前記出力選択スイッチは、前記被変換データの所定ビットの“０”と“１”の切り替わりにより、前記第１の出力端子及び前記第２の出力端子に対して、前記第１の抵抗ストリング部の出力電圧及び前記第２の抵抗ストリング部の出力電圧を切り替えて出力するものであり、
前記第１と第２の抵抗ストリング部は、夫々２ ^{（ｎ−１）} 個の抵抗が直列に接続されて形成されており、各抵抗の接続点には、該接続点の電圧を取り出すためのスイッチが接続され、
更に、
前記第１の抵抗ストリング部の一端は、第１の基準電圧の入力端子と接続され、
前記第２の抵抗ストリング部の一端は、前記第１の基準電圧より低い第２の基準電圧の入力端子と接続され、
前記第１の抵抗ストリング部の他端と前記第２の抵抗ストリング部の他端とが、接続され、
更に、
前記被変換データのデジタルのコードに応じて前記スイッチを選択して、前記第１の抵抗ストリング部からのアナログ電圧出力と、前記第２の抵抗ストリング部からのアナログ電圧出力を、出力させるデコーダを備え、
前記スイッチに関しては、前記第１の基準電圧の入力端子側から数えて２ ^{（ｎ−１）} 番目の抵抗と２ ^{（ｎ−１）} ＋１番目の抵抗との間を境界として、上側半分と下側半分を折り返した位置のものが同時にオンするものであり、
更に、
前記データ反転回路と前記第１の抵抗ストリング部及び前記第２の抵抗ストリング部との間に接続された制御回路（デコーダ）を備え、前記制御回路（デコーダ）は、第１の抵抗ストリング部のスイッチと第２の抵抗ストリング部のスイッチを共通線で制御する
ことを特徴とする抵抗ストリング型Ｄ／Ａコンバータ回路。