JPH0494220A - D―a変換回路 - Google Patents

D―a変換回路

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JPH0494220A
JPH0494220A JP21123190A JP21123190A JPH0494220A JP H0494220 A JPH0494220 A JP H0494220A JP 21123190 A JP21123190 A JP 21123190A JP 21123190 A JP21123190 A JP 21123190A JP H0494220 A JPH0494220 A JP H0494220A
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JP
Japan
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converter
resistance
circuit
resistor
resistance value
Prior art date
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Pending
Application number
JP21123190A
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English (en)
Inventor
Yoshinori Miyata
美模 宮田
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Publication of JPH0494220A publication Critical patent/JPH0494220A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はD−A変換回路に関し、特にオーディオ等多ビ
ットのディジタルデータに適するD−A変換回路に関す
る。
〔従来の技術〕
従来のD−A変換回路は、第2図に示すように、上位ビ
ット用D−A変換部1と、下位ビット用D−A変換部2
と、アナログ加算器3とから構成されていた。
上位ビット用D−A変換部1は、デコーダ11と、分圧
回路12と、スイッチ回路13と、最下位抵抗14と、
補正抵抗15とから構成され、Nビットのうち、上位に
ビットを変換するものである。
下位ビット用D−A変換部2は、デコーダ21と、分圧
回路22と、スイッチ回路23とから構成されNビット
のうち、下位Lビットを変換するものである。
上位および下位の両方のD−A変換部1,2の出力をア
ナログ加算器3で加算してD−A変換回路の出力とする
ものであった。
次に、動作について説明する。
上位ビット用D−A変換部1の分圧回路12は、抵抗値
RMの基準抵抗を複数個直列接続した抵抗ストリングで
あり、正基準電圧VRIと負基準電圧VR2との間の電
圧を分圧している。
分圧回路22は、抵抗値R8の基準抵抗を2L(=n)
個直列接続した抵抗ストリングであり、その両端を、上
位ビット用D−A変換部1の分圧回路12の最下位抵抗
14と補正抵抗15との直列回路に並列接続している。
ここで、分圧回路22の基準抵抗の抵抗値R3は、分圧
回路12の基準抵抗の抵抗値RMとほぼ同一、すなわち
、RSミRMである。
入力したNビットのデータは、上位にビットと、下位L
ビットとに分られ、それぞれ、上位ヒツト用D−A変換
部1と、下位ビット用D−A変換部2に入力される。
入力した上位にビットと下位Lビットデータは、デコー
ダ11およびデコーダ21で別々にデコードされ、分圧
回路12.22と、スイッチ回路13.23により、そ
れぞれ、I)−A変換され、これら両者の出力をアナロ
グ加算器により加算してアナログ出力■Oとして出力す
る。
ここで、N=16.に=L=8とし、かつ、RM=R3
=20Ωの場合を想定する。
このとき、上位ヒツト用D−A変換部1と、下位ビット
用D−A変換部2のそれぞれの出力レベルの比は、それ
ぞれの最小ステップ比、すなわち、256対1であるか
ら、補正抵抗15の抵抗値RHは次式で示される。
RH=4151Ω もし、この補正抵抗15がなければ、下位ビット用D−
A変換部2の最大出力レベルは、理想値に対して、次式
に示す値だけ小さくなる。
256−256・[(20・20・256/(20+2
0・256) ) /20 ]・1すなわち、D−A変
換回路の最小分解能であるILSB分の誤差を生ずる。
〔発明が解決しようとする課題〕
上述した従来のD−A変換回路では、分圧回路を構成す
る基準抵抗の抵抗値に比し非常に小さい値の補正抵抗を
必要とするという欠点があった。
前述の従来例では、この補正抵抗の値は、4151Ωと
なるが、これを集積回路上で実現する場合には、基準抵
抗を生成する基板のポリシリコン上では不可能であり、
配線用のアルミニューム層に生成しなければならないの
で、両者の抵抗値の相対値の制御が困難であり、したが
って、高精度化が困難という欠点があった。
この結果、上位データと下位データとの切替点において
誤差が大きくなり、直線性が損なわれるという欠点があ
った。
〔課題を解決するための手段〕
本発明のD−A変換回路は、入力データを上位ビットと
下位ビットに分割し、前記上位ビットをD−A変換する
第一のD−A変換部と前記下位ビットをD−A変換する
第二のD−A変換部の出力を加算することにより前記入
力データのl1ll−A変換するD−A変換回路におい
て、 前記第一のD−A変換部は第一の基準電圧を最小分解能
の電圧に分圧する第一の単位抵抗の直列回路で構成され
た第一の分圧回路と、 前記第二のD−A変換部は第二の基準電圧を最小分解能
の電圧に分圧する第二の単位抵抗の直列回路で構成され
、前記第二の単位抵抗の抵抗値は、前記第一の単位抵抗
の抵抗値に比較して十分大きく、前記第一の単位抵抗の
抵抗値が、2の下位ビット長倍した数の前記第二の単位
抵抗の直列回路と並列接続したときの合成抵抗値と等価
とみなせる第二の分圧回路とを有するものである。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は、本発明の一実施例を示す回路図である。
第1図において、本発明のD−A変換回路は、従来例と
同様、上位ビット用D−A変換部1と、下位ビット用D
−A変換部2と、アナログ加算器3とから構成される。
上位ビット用D−A変換部1は、デコーダ11と、分圧
回路12と、スイッチ回路13と、最下位抵抗14とか
ら構成され、Nビットのうち、上位にビットを変換する
ものである。
下位ビット用D−A変換部2は、デコーダ21と、分圧
回路22と、スイッチ回路23とから構成されNビット
のうち、下位Lビットを変換するものである。
上位および下位の両方のD−A変換部]、2の出力をア
ナログ加算器3て加算してD−A変換回路の出力とする
ものである。
前述の従来例との相違点は、下位ビット用DA変換部2
の分圧回路22の基準抵抗の抵抗値R8が、上位ビット
用D−A変換部1の分圧回路]2を構成する基準抵抗の
抵抗値RMに比し極めて大きい、すなわち、R8>RM
であることである。
さらに、従来例における上位ビット用D−A変換部1の
補正抵抗15がなくなり、下位ビット用D−A変換部2
の分圧回路22の両端は、上位ビット用I)−A変換部
1の分圧回路12の最下位抵抗]4と並列接続している
この場合の下位ビット用D−A変換部2の最大出力レベ
ルの精度は、基準抵抗値RMに対する、分圧口F!@2
2を構成する抵抗値R8の基準抵抗を2L (=n)個
直列接続した抵抗ストリンクと1本の抵抗値RMの基準
抵抗との並列接続回路の合成抵抗値との差に依存する。
次に、本実施例の動作について説明する。
ここで、分圧口F!!!12の基準抵抗の抵抗値RM=
20Ωとし、分圧口1i122の基準抵抗の抵抗値R3
=400Ωとする。
また、入力データのビット長N、上位ビット長K、下位
ビット長しは、従来例と同様、それぞれ、N−=16.
に=8.L=8とする。
この場合の、下位ビット用D−A変換部2の最大出力レ
ベルにおける誤差は以下のようになる。
256・ +  1−(RM−R8・2’/RM(RM
十R8・2L))=256/  + (RMR5・2L
)+1 + =0.05 (LSB) (l(LSB)
以上の値は、誤差としては十分小さい。
集積回路の製造時には、上位ビット用D−A変換部1の
分圧回路12の基準抵抗RMと、下位ビット用D−A変
換部2の分圧回路22の基準抵抗R5とは抵抗値が大き
く異なるため、異なる工程で生成する。
したがって、抵抗値RMと、R3との相対比を管理する
ことは一般に、困難である。
しかし、R5が設定値に対し、たとえば、±50%の分
散を持た場合でも、これにより発生する誤差は最大0.
ILSBであり、精度には殆ど影響しないといえる。
〔発明の効果〕
以上説明したように本発明は、入力データの上位ビット
用D−A変換部の分圧回路の基準抵抗の抵抗値に対して
、下位ビット用1)−A変換部の分圧回路の基準抵抗の
抵抗値を十分大きくすることにより、下位ビット用D−
A変換部の出力レベルの誤差を小さくできるという効果
かある。
したがって、下位ビット用D−A変換部の補正用の抵抗
が不用であるという効果がある。
この結果、上位データと下位データとの切替点における
誤差も小さくなり、良い直線性が得られれるという効果
がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示す回路図、第2図は従来
のD−A変換回路の一例を示す回路図である6 1・・・上位ビット用D−A変換部、2・・・下位ビッ
ト用D−A変換部、3・・・アナログ加算器、1121
・・デコーダ、12.22・・・分圧回路、1323・
・・スイッチ回路、14・・最下位抵抗、15・・・補
正抵抗。

Claims (1)

  1. 【特許請求の範囲】 入力データを上位ビットと下位ビットに分割し、前記上
    位ビットをD−A変換する第一のD−A変換部と前記下
    位ビットをD−A変換する第二のD−A変換部の出力を
    加算することにより前記入力データのD−A変換するD
    −A変換回路において、 前記第一のD−A変換部は第一の基準電圧を最小分解能
    の電圧に分圧する第一の単位抵抗の直列回路で構成され
    た第一の分圧回路と、 前記第二のD−A変換部は第二の基準電圧を最小分解能
    の電圧に分圧する第二の単位抵抗の直列回路で構成され
    、前記第二の単位抵抗の抵抗値は、前記第一の単位抵抗
    の抵抗値に比較して十分大きく、前記第一の単位抵抗の
    抵抗値が、2の前記下位ビット長倍した数の前記第二の
    単位抵抗の直列回路と並列接続したときの合成抵抗値と
    等価とみなせる第二の分圧回路とを有することを特徴と
    するD−A変換回路。
JP21123190A 1990-08-09 1990-08-09 D―a変換回路 Pending JPH0494220A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163288A (en) * 1997-10-09 2000-12-19 Kabushiki Kaisha Toshiba Digital-to-analog converter in which an analog output of low order bits is attenuated, and added to an analog output of high order bits
JP2008236301A (ja) * 2007-03-20 2008-10-02 Nec Electronics Corp D/a変換器
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