JPH0494220A - Ｄ―ａ変換回路 - Google Patents
Ｄ―ａ変換回路Info
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- JPH0494220A JPH0494220A JP21123190A JP21123190A JPH0494220A JP H0494220 A JPH0494220 A JP H0494220A JP 21123190 A JP21123190 A JP 21123190A JP 21123190 A JP21123190 A JP 21123190A JP H0494220 A JPH0494220 A JP H0494220A
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- converter
- resistance
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- resistor
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- 238000006243 chemical reaction Methods 0.000 claims description 11
- 239000002131 composite material Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 101100037603 Arabidopsis thaliana RMR5 gene Proteins 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ−Ａ変換回路に関し、特にオーディオ等多ビ
ットのディジタルデータに適するＤ−Ａ変換回路に関す
る。
ットのディジタルデータに適するＤ−Ａ変換回路に関す
る。
従来のＤ−Ａ変換回路は、第２図に示すように、上位ビ
ット用Ｄ−Ａ変換部１と、下位ビット用Ｄ−Ａ変換部２
と、アナログ加算器３とから構成されていた。
ット用Ｄ−Ａ変換部１と、下位ビット用Ｄ−Ａ変換部２
と、アナログ加算器３とから構成されていた。
上位ビット用Ｄ−Ａ変換部１は、デコーダ１１と、分圧
回路１２と、スイッチ回路１３と、最下位抵抗１４と、
補正抵抗１５とから構成され、Ｎビットのうち、上位に
ビットを変換するものである。
回路１２と、スイッチ回路１３と、最下位抵抗１４と、
補正抵抗１５とから構成され、Ｎビットのうち、上位に
ビットを変換するものである。
下位ビット用Ｄ−Ａ変換部２は、デコーダ２１と、分圧
回路２２と、スイッチ回路２３とから構成されＮビット
のうち、下位Ｌビットを変換するものである。
回路２２と、スイッチ回路２３とから構成されＮビット
のうち、下位Ｌビットを変換するものである。
上位および下位の両方のＤ−Ａ変換部１，２の出力をア
ナログ加算器３で加算してＤ−Ａ変換回路の出力とする
ものであった。
ナログ加算器３で加算してＤ−Ａ変換回路の出力とする
ものであった。
次に、動作について説明する。
上位ビット用Ｄ−Ａ変換部１の分圧回路１２は、抵抗値
ＲＭの基準抵抗を複数個直列接続した抵抗ストリングで
あり、正基準電圧ＶＲＩと負基準電圧ＶＲ２との間の電
圧を分圧している。
ＲＭの基準抵抗を複数個直列接続した抵抗ストリングで
あり、正基準電圧ＶＲＩと負基準電圧ＶＲ２との間の電
圧を分圧している。
分圧回路２２は、抵抗値Ｒ８の基準抵抗を２Ｌ（＝ｎ）
個直列接続した抵抗ストリングであり、その両端を、上
位ビット用Ｄ−Ａ変換部１の分圧回路１２の最下位抵抗
１４と補正抵抗１５との直列回路に並列接続している。
個直列接続した抵抗ストリングであり、その両端を、上
位ビット用Ｄ−Ａ変換部１の分圧回路１２の最下位抵抗
１４と補正抵抗１５との直列回路に並列接続している。
ここで、分圧回路２２の基準抵抗の抵抗値Ｒ３は、分圧
回路１２の基準抵抗の抵抗値ＲＭとほぼ同一、すなわち
、ＲＳミＲＭである。
回路１２の基準抵抗の抵抗値ＲＭとほぼ同一、すなわち
、ＲＳミＲＭである。
入力したＮビットのデータは、上位にビットと、下位Ｌ
ビットとに分られ、それぞれ、上位ヒツト用Ｄ−Ａ変換
部１と、下位ビット用Ｄ−Ａ変換部２に入力される。
ビットとに分られ、それぞれ、上位ヒツト用Ｄ−Ａ変換
部１と、下位ビット用Ｄ−Ａ変換部２に入力される。
入力した上位にビットと下位Ｌビットデータは、デコー
ダ１１およびデコーダ２１で別々にデコードされ、分圧
回路１２．２２と、スイッチ回路１３．２３により、そ
れぞれ、Ｉ）−Ａ変換され、これら両者の出力をアナロ
グ加算器により加算してアナログ出力■Ｏとして出力す
る。
ダ１１およびデコーダ２１で別々にデコードされ、分圧
回路１２．２２と、スイッチ回路１３．２３により、そ
れぞれ、Ｉ）−Ａ変換され、これら両者の出力をアナロ
グ加算器により加算してアナログ出力■Ｏとして出力す
る。
ここで、Ｎ＝１６．に＝Ｌ＝８とし、かつ、ＲＭ＝Ｒ３
＝２０Ωの場合を想定する。
＝２０Ωの場合を想定する。
このとき、上位ヒツト用Ｄ−Ａ変換部１と、下位ビット
用Ｄ−Ａ変換部２のそれぞれの出力レベルの比は、それ
ぞれの最小ステップ比、すなわち、２５６対１であるか
ら、補正抵抗１５の抵抗値ＲＨは次式で示される。
用Ｄ−Ａ変換部２のそれぞれの出力レベルの比は、それ
ぞれの最小ステップ比、すなわち、２５６対１であるか
ら、補正抵抗１５の抵抗値ＲＨは次式で示される。
ＲＨ＝４１５１Ω
もし、この補正抵抗１５がなければ、下位ビット用Ｄ−
Ａ変換部２の最大出力レベルは、理想値に対して、次式
に示す値だけ小さくなる。
Ａ変換部２の最大出力レベルは、理想値に対して、次式
に示す値だけ小さくなる。
２５６−２５６・［（２０・２０・２５６／（２０＋２
０・２５６） ） ／２０ ］・１すなわち、Ｄ−Ａ変
換回路の最小分解能であるＩＬＳＢ分の誤差を生ずる。
０・２５６） ） ／２０ ］・１すなわち、Ｄ−Ａ変
換回路の最小分解能であるＩＬＳＢ分の誤差を生ずる。
上述した従来のＤ−Ａ変換回路では、分圧回路を構成す
る基準抵抗の抵抗値に比し非常に小さい値の補正抵抗を
必要とするという欠点があった。
る基準抵抗の抵抗値に比し非常に小さい値の補正抵抗を
必要とするという欠点があった。
前述の従来例では、この補正抵抗の値は、４１５１Ωと
なるが、これを集積回路上で実現する場合には、基準抵
抗を生成する基板のポリシリコン上では不可能であり、
配線用のアルミニューム層に生成しなければならないの
で、両者の抵抗値の相対値の制御が困難であり、したが
って、高精度化が困難という欠点があった。
なるが、これを集積回路上で実現する場合には、基準抵
抗を生成する基板のポリシリコン上では不可能であり、
配線用のアルミニューム層に生成しなければならないの
で、両者の抵抗値の相対値の制御が困難であり、したが
って、高精度化が困難という欠点があった。
この結果、上位データと下位データとの切替点において
誤差が大きくなり、直線性が損なわれるという欠点があ
った。
誤差が大きくなり、直線性が損なわれるという欠点があ
った。
本発明のＤ−Ａ変換回路は、入力データを上位ビットと
下位ビットに分割し、前記上位ビットをＤ−Ａ変換する
第一のＤ−Ａ変換部と前記下位ビットをＤ−Ａ変換する
第二のＤ−Ａ変換部の出力を加算することにより前記入
力データのｌ１ｌｌ−Ａ変換するＤ−Ａ変換回路におい
て、 前記第一のＤ−Ａ変換部は第一の基準電圧を最小分解能
の電圧に分圧する第一の単位抵抗の直列回路で構成され
た第一の分圧回路と、 前記第二のＤ−Ａ変換部は第二の基準電圧を最小分解能
の電圧に分圧する第二の単位抵抗の直列回路で構成され
、前記第二の単位抵抗の抵抗値は、前記第一の単位抵抗
の抵抗値に比較して十分大きく、前記第一の単位抵抗の
抵抗値が、２の下位ビット長倍した数の前記第二の単位
抵抗の直列回路と並列接続したときの合成抵抗値と等価
とみなせる第二の分圧回路とを有するものである。
下位ビットに分割し、前記上位ビットをＤ−Ａ変換する
第一のＤ−Ａ変換部と前記下位ビットをＤ−Ａ変換する
第二のＤ−Ａ変換部の出力を加算することにより前記入
力データのｌ１ｌｌ−Ａ変換するＤ−Ａ変換回路におい
て、 前記第一のＤ−Ａ変換部は第一の基準電圧を最小分解能
の電圧に分圧する第一の単位抵抗の直列回路で構成され
た第一の分圧回路と、 前記第二のＤ−Ａ変換部は第二の基準電圧を最小分解能
の電圧に分圧する第二の単位抵抗の直列回路で構成され
、前記第二の単位抵抗の抵抗値は、前記第一の単位抵抗
の抵抗値に比較して十分大きく、前記第一の単位抵抗の
抵抗値が、２の下位ビット長倍した数の前記第二の単位
抵抗の直列回路と並列接続したときの合成抵抗値と等価
とみなせる第二の分圧回路とを有するものである。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す回路図である。
第１図において、本発明のＤ−Ａ変換回路は、従来例と
同様、上位ビット用Ｄ−Ａ変換部１と、下位ビット用Ｄ
−Ａ変換部２と、アナログ加算器３とから構成される。
同様、上位ビット用Ｄ−Ａ変換部１と、下位ビット用Ｄ
−Ａ変換部２と、アナログ加算器３とから構成される。
上位ビット用Ｄ−Ａ変換部１は、デコーダ１１と、分圧
回路１２と、スイッチ回路１３と、最下位抵抗１４とか
ら構成され、Ｎビットのうち、上位にビットを変換する
ものである。
回路１２と、スイッチ回路１３と、最下位抵抗１４とか
ら構成され、Ｎビットのうち、上位にビットを変換する
ものである。
下位ビット用Ｄ−Ａ変換部２は、デコーダ２１と、分圧
回路２２と、スイッチ回路２３とから構成されＮビット
のうち、下位Ｌビットを変換するものである。
回路２２と、スイッチ回路２３とから構成されＮビット
のうち、下位Ｌビットを変換するものである。
上位および下位の両方のＤ−Ａ変換部］、２の出力をア
ナログ加算器３て加算してＤ−Ａ変換回路の出力とする
ものである。
ナログ加算器３て加算してＤ−Ａ変換回路の出力とする
ものである。
前述の従来例との相違点は、下位ビット用ＤＡ変換部２
の分圧回路２２の基準抵抗の抵抗値Ｒ８が、上位ビット
用Ｄ−Ａ変換部１の分圧回路］２を構成する基準抵抗の
抵抗値ＲＭに比し極めて大きい、すなわち、Ｒ８＞ＲＭ
であることである。
の分圧回路２２の基準抵抗の抵抗値Ｒ８が、上位ビット
用Ｄ−Ａ変換部１の分圧回路］２を構成する基準抵抗の
抵抗値ＲＭに比し極めて大きい、すなわち、Ｒ８＞ＲＭ
であることである。
さらに、従来例における上位ビット用Ｄ−Ａ変換部１の
補正抵抗１５がなくなり、下位ビット用Ｄ−Ａ変換部２
の分圧回路２２の両端は、上位ビット用Ｉ）−Ａ変換部
１の分圧回路１２の最下位抵抗］４と並列接続している
。
補正抵抗１５がなくなり、下位ビット用Ｄ−Ａ変換部２
の分圧回路２２の両端は、上位ビット用Ｉ）−Ａ変換部
１の分圧回路１２の最下位抵抗］４と並列接続している
。
この場合の下位ビット用Ｄ−Ａ変換部２の最大出力レベ
ルの精度は、基準抵抗値ＲＭに対する、分圧口Ｆ！＠２
２を構成する抵抗値Ｒ８の基準抵抗を２Ｌ （＝ｎ）個
直列接続した抵抗ストリンクと１本の抵抗値ＲＭの基準
抵抗との並列接続回路の合成抵抗値との差に依存する。
ルの精度は、基準抵抗値ＲＭに対する、分圧口Ｆ！＠２
２を構成する抵抗値Ｒ８の基準抵抗を２Ｌ （＝ｎ）個
直列接続した抵抗ストリンクと１本の抵抗値ＲＭの基準
抵抗との並列接続回路の合成抵抗値との差に依存する。
次に、本実施例の動作について説明する。
ここで、分圧口Ｆ！！！１２の基準抵抗の抵抗値ＲＭ＝
２０Ωとし、分圧口１ｉ１２２の基準抵抗の抵抗値Ｒ３
＝４００Ωとする。
２０Ωとし、分圧口１ｉ１２２の基準抵抗の抵抗値Ｒ３
＝４００Ωとする。
また、入力データのビット長Ｎ、上位ビット長Ｋ、下位
ビット長しは、従来例と同様、それぞれ、Ｎ−＝１６．
に＝８．Ｌ＝８とする。
ビット長しは、従来例と同様、それぞれ、Ｎ−＝１６．
に＝８．Ｌ＝８とする。
この場合の、下位ビット用Ｄ−Ａ変換部２の最大出力レ
ベルにおける誤差は以下のようになる。
ベルにおける誤差は以下のようになる。
２５６・ ＋ １−（ＲＭ−Ｒ８・２’／ＲＭ（ＲＭ
十Ｒ８・２Ｌ））＝２５６／ ＋ （ＲＭＲ５・２Ｌ
）＋１ ＋ ＝０．０５ （ＬＳＢ） （ｌ（ＬＳＢ）
以上の値は、誤差としては十分小さい。
十Ｒ８・２Ｌ））＝２５６／ ＋ （ＲＭＲ５・２Ｌ
）＋１ ＋ ＝０．０５ （ＬＳＢ） （ｌ（ＬＳＢ）
以上の値は、誤差としては十分小さい。
集積回路の製造時には、上位ビット用Ｄ−Ａ変換部１の
分圧回路１２の基準抵抗ＲＭと、下位ビット用Ｄ−Ａ変
換部２の分圧回路２２の基準抵抗Ｒ５とは抵抗値が大き
く異なるため、異なる工程で生成する。
分圧回路１２の基準抵抗ＲＭと、下位ビット用Ｄ−Ａ変
換部２の分圧回路２２の基準抵抗Ｒ５とは抵抗値が大き
く異なるため、異なる工程で生成する。
したがって、抵抗値ＲＭと、Ｒ３との相対比を管理する
ことは一般に、困難である。
ことは一般に、困難である。
しかし、Ｒ５が設定値に対し、たとえば、±５０％の分
散を持た場合でも、これにより発生する誤差は最大０．
ＩＬＳＢであり、精度には殆ど影響しないといえる。
散を持た場合でも、これにより発生する誤差は最大０．
ＩＬＳＢであり、精度には殆ど影響しないといえる。
以上説明したように本発明は、入力データの上位ビット
用Ｄ−Ａ変換部の分圧回路の基準抵抗の抵抗値に対して
、下位ビット用１）−Ａ変換部の分圧回路の基準抵抗の
抵抗値を十分大きくすることにより、下位ビット用Ｄ−
Ａ変換部の出力レベルの誤差を小さくできるという効果
かある。
用Ｄ−Ａ変換部の分圧回路の基準抵抗の抵抗値に対して
、下位ビット用１）−Ａ変換部の分圧回路の基準抵抗の
抵抗値を十分大きくすることにより、下位ビット用Ｄ−
Ａ変換部の出力レベルの誤差を小さくできるという効果
かある。
したがって、下位ビット用Ｄ−Ａ変換部の補正用の抵抗
が不用であるという効果がある。
が不用であるという効果がある。
この結果、上位データと下位データとの切替点における
誤差も小さくなり、良い直線性が得られれるという効果
がある。
誤差も小さくなり、良い直線性が得られれるという効果
がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
のＤ−Ａ変換回路の一例を示す回路図である６ １・・・上位ビット用Ｄ−Ａ変換部、２・・・下位ビッ
ト用Ｄ−Ａ変換部、３・・・アナログ加算器、１１２１
・・デコーダ、１２．２２・・・分圧回路、１３２３・
・・スイッチ回路、１４・・最下位抵抗、１５・・・補
正抵抗。
のＤ−Ａ変換回路の一例を示す回路図である６ １・・・上位ビット用Ｄ−Ａ変換部、２・・・下位ビッ
ト用Ｄ−Ａ変換部、３・・・アナログ加算器、１１２１
・・デコーダ、１２．２２・・・分圧回路、１３２３・
・・スイッチ回路、１４・・最下位抵抗、１５・・・補
正抵抗。
Claims (1)
- 【特許請求の範囲】 入力データを上位ビットと下位ビットに分割し、前記上
位ビットをＤ−Ａ変換する第一のＤ−Ａ変換部と前記下
位ビットをＤ−Ａ変換する第二のＤ−Ａ変換部の出力を
加算することにより前記入力データのＤ−Ａ変換するＤ
−Ａ変換回路において、 前記第一のＤ−Ａ変換部は第一の基準電圧を最小分解能
の電圧に分圧する第一の単位抵抗の直列回路で構成され
た第一の分圧回路と、 前記第二のＤ−Ａ変換部は第二の基準電圧を最小分解能
の電圧に分圧する第二の単位抵抗の直列回路で構成され
、前記第二の単位抵抗の抵抗値は、前記第一の単位抵抗
の抵抗値に比較して十分大きく、前記第一の単位抵抗の
抵抗値が、２の前記下位ビット長倍した数の前記第二の
単位抵抗の直列回路と並列接続したときの合成抵抗値と
等価とみなせる第二の分圧回路とを有することを特徴と
するＤ−Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21123190A JPH0494220A (ja) | 1990-08-09 | 1990-08-09 | Ｄ―ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21123190A JPH0494220A (ja) | 1990-08-09 | 1990-08-09 | Ｄ―ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0494220A true JPH0494220A (ja) | 1992-03-26 |
Family
ID=16602458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21123190A Pending JPH0494220A (ja) | 1990-08-09 | 1990-08-09 | Ｄ―ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0494220A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163288A (en) * | 1997-10-09 | 2000-12-19 | Kabushiki Kaisha Toshiba | Digital-to-analog converter in which an analog output of low order bits is attenuated, and added to an analog output of high order bits |
| JP2008236301A (ja) * | 2007-03-20 | 2008-10-02 | Nec Electronics Corp | Ｄ／ａ変換器 |
| WO2019098239A1 (ja) * | 2017-11-14 | 2019-05-23 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
-
1990
- 1990-08-09 JP JP21123190A patent/JPH0494220A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163288A (en) * | 1997-10-09 | 2000-12-19 | Kabushiki Kaisha Toshiba | Digital-to-analog converter in which an analog output of low order bits is attenuated, and added to an analog output of high order bits |
| JP2008236301A (ja) * | 2007-03-20 | 2008-10-02 | Nec Electronics Corp | Ｄ／ａ変換器 |
| WO2019098239A1 (ja) * | 2017-11-14 | 2019-05-23 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
| CN111247742A (zh) * | 2017-11-14 | 2020-06-05 | 松下知识产权经营株式会社 | 数模转换器 |
| JPWO2019098239A1 (ja) * | 2017-11-14 | 2020-11-19 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
| US11050434B2 (en) | 2017-11-14 | 2021-06-29 | Panasonic Intellectual Property Management Co., Ltd. | Digital-to-analog converter |
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