JP4646988B2 - 比較器及びa/d変換器 - Google Patents
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Description
図1は、本実施形態1によるダイナミック型比較器100の構成の一例を示す図である。
G11=μn・Cox・
(W1/L)(Vo1−Vth−VDS1) (1.1)
G12=μn・Cox・
(W2/L)(Vo2−Vth−VDS1) (1.2)
G21=μn・Cox・
(W1/L)(Vob1−Vth−VDS2) (1.3)
G22=μn・Cox・
(W2/L)(Vob2−Vth−VDS2) (1.4)
と表すことができる。
VDS1=VDS2(=VDS)
の場合、且つ、トランジスタm11及びm12のドレインコンダクタンスG11及びG12の和と、トランジスタm21及びm22のドレインコンダクタンスG21及びG22の和とが等しい場合に得られるため、
G11+G12=G21+G22
μn・Cox・((W1/L)(Vo1−Vth−VDS1)+
(W2/L)(Vo2−Vth−VDS1))=
μn・Cox・((W1/L)(Vob1−Vth−VDS2)+
(W2/L)(Vob2−Vth−VDS2))
W1(Vo1−Vth−VDS)+ W2(Vo2−Vth−VDS)=
W1(Vob1−Vth−VDS)+W2(Vob2−Vth−VDS)
W1・Vo1+W2・Vo2=W1・Vob1+W2・Vob2
(1.5)
となる。
W1:W2=n/m:(m−n)/m (1.6)
とすると、
(n・Vo1+(m−n)・Vo2)/m=
(n・Vob1+(m−n)・Vob2)/m (1.7)
となる。
図4は、実施形態1のダイナミック型比較器400の構成の一例を示す図である。比較器400は、NMOSトランジスタm11、m12、m21、m22を含む入力トランジスタ部と、NMOSトランジスタm1a、m1b及びPMOSトランジスタm3a、m3bを含む正帰還部(クロスカップルインバータラッチ部)とを備え、正帰還部のトランジスタm1a、m3aのゲート端子及びトランジスタm3bのドレイン端子に出力端子QBが、正帰還部のトランジスタm1b、m3bのゲート端子及びトランジスタm3aのドレイン端子に出力端子Qが接続されている。また、NMOSトランジスタm1aのドレイン端子とPMOSトランジスタm3aのドレイン端子との間にクロック信号CLKに同期してスイッチとして作用するNMOSトランジスタm2aが接続され、NMOSトランジスタm1bのドレイン端子とPMOSトランジスタm3bのドレイン端子との間にCLKに同期してスイッチとして作用するNMOSトランジスタm2bが接続されている。PMOSトランジスタm3a、m3bのソース端子は、電源VDDに接続されている。また、PMOSトランジスタm3aのドレイン端子と電源VDDとの間にクロック信号CLKに同期してスイッチとして作用するPMOSトランジスタm4aが接続され、PMOSトランジスタm3bのドレイン端子と電源VDDとの間にCLKに同期してスイッチとして作用するPMOSトランジスタm4bが接続されている。入力トランジスタ部を構成するNMOSトランジスタm11、m21、m12、m22のゲート端子は、各々、第1の差動増幅器の正極出力Vo1、負極出力Vob1、第2の差動増幅器の正極出力Vo2、負極出力Vob2が接続され、ソース端子は基準接地電位VSSが接続され、トランジスタm11及びm12のドレイン端子は、トランジスタm1aのソース端子(ノードVa)、トランジスタm21及びm22のドレイン端子は、トランジスタm1bのソース端子(Vb)に接続されている。
図5は、実施形態3のダイナミック型比較器500の構成の一例を示す図である。比較器500は、NMOSトランジスタm11、m12、m21、m22を含む入力トランジスタ部と、NMOSトランジスタm1a、m1b及びPMOSトランジスタm3a、m3bを含む正帰還部(クロスカップルインバータラッチ部)とを備え、正帰還部のトランジスタm1a、m3aのゲート端子及びトランジスタm3bのドレイン端子に出力端子QBが、正帰還部のトランジスタm1b、m3bのゲート端子及びトランジスタm3aのドレイン端子に出力端子Qが接続されている。また、NMOSトランジスタm1aのドレイン端子とPMOSトランジスタm3aのドレイン端子との間にクロック信号CLKに同期してスイッチとして作用するNMOSトランジスタm2aが接続され、NMOSトランジスタm1bのドレイン端子とPMOSトランジスタm3bのドレイン端子との間にCLKに同期してスイッチとして作用するNMOSトランジスタm2bが接続されている。PMOSトランジスタm3a、m3bのソース端子は、電源VDDに接続されている。また、PMOSトランジスタm3aのドレイン端子と電源VDDとの間にクロック信号CLKに同期してスイッチとして作用するPMOSトランジスタm4aが接続され、PMOSトランジスタm3bのドレイン端子と電源VDDとの間にCLKに同期してスイッチとして作用するPMOSトランジスタm4bが接続されている。入力トランジスタ部を構成するNMOSトランジスタm11、m21、m12、m22のゲート端子は、各々、第1の差動増幅器の正極出力Vo1、負極出力Vob1、第2の差動増幅器の正極出力Vo2、負極出力Vob2が接続され、ソース端子は基準接地電位VSSが接続され、トランジスタm11及びm12のドレイン端子は、m1aのソース端子(ノードVa)、トランジスタm21及びm22のドレイン端子は、トランジスタm1bのソース端子(Vb)に接続されている。クロック信号CLKに同期してスイッチとして作用するNMOSトランジスタm2a、m2bのゲート端子及び、クロック信号CLKに同期してスイッチとして作用するPMOSトランジスタm4a、m4bのゲート端子は、クロック信号CLKに接続されている。更に、2つのノード(接続部)Va、Vbの間には、リセットトランジスタとして作用するNMOSトランジスタmrが接続され、このリセットトランジスタとして作用するNMOSトランジスタmrのゲート端子には、クロック信号の反転信号/CLKが接続されている。以上が本実施形態3のダイナミック型比較器500の構成の一例である。
図6は、実施形態1のダイナミック型比較器100にかかる、本実施形態4のVreset発生器(リセット電圧発生器)600の構成の一例を示す図である。Vreset発生器600は比較器100の半回路となっており、比較器100のレプリカ回路として構成される。NMOSトランジスタm11、m12を含む入力トランジスタ部と、比較器100の正帰還部の半回路であるNMOSトランジスタm1及びPMOSトランジスタm3とを備え、トランジスタm1、m3のゲート端子及びトランジスタm3のドレイン端子が接続されている。また、NMOSトランジスタm1のドレイン端子とPMOSトランジスタm3のドレイン端子との間に、Vreset発生器動作信号ENABLEに同期してスイッチとして作用するNMOSトランジスタm2が接続されている。PMOSトランジスタm3のソース端子は、電源VDDに接続されている。また、PMOSトランジスタm3のドレイン端子と電源VDDとの間にVreset発生器動作信号ENABLEに同期してスイッチとして作用するPMOSトランジスタm4が接続されている。入力トランジスタ部を構成するNMOSトランジスタm11及びm21のゲート端子は、差動増幅器の正極出力及び負極出力のコモンモード電圧Vomidが接続され、ソース端子は基準接地電圧VSSが接続され、入力トランジスタ部10と正帰還部11との接続点、即ち、NMOSトランジスタm11及びm12のドレイン端子と、帰還トランジスタm1のソース端子との接続部の電圧は、リセット電圧Vresetとして外部出力される。Vreset発生器動作信号ENABLEに同期してスイッチとして作用するNMOSトランジスタm2のゲート端子及び、Vreset発生器動作信号ENABLEに同期してスイッチとして作用するPMOSトランジスタm4のゲート端子は、Vreset発生器動作信号ENABLEに接続されている。以上が本実施形態1のダイナミック型比較器100にかかる、本実施形態4のVreset発生器600の構成の一例である。
図7は、実施形態5のダイナミック型比較器700の構成の一例を示す図である。比較器700は、NMOSトランジスタm11、m12、m21、m22を含む入力トランジスタ部と、NMOSトランジスタからなる1対の帰還トランジスタm1a、m1b及び1対のPMOSトランジスタm3a、m3bを含む正帰還部(クロスカップルインバータラッチ部)とを備え、正帰還部のトランジスタm1a、m3aのゲート端子及びトランジスタm3bのドレイン端子に出力端子QBが、正帰還部のトランジスタm1b、m3bのゲート端子及びトランジスタm3aのドレイン端子に出力端子Qが接続されている。また、NMOSトランジスタm1aのドレイン端子とPMOSトランジスタm3aのドレイン端子との間にクロック信号CLKに同期してON/OFF動作するNMOSトランジスタからなるスイッチトランジスタm2aが接続され、NMOSトランジスタm1bのドレイン端子とPMOSトランジスタm3bのドレイン端子との間に、クロック信号CLKに同期してON/OFF動作するNMOSトランジスタからなるスイッチトランジスタるm2bが接続されている。PMOSトランジスタm3a、m3bのソース端子は、電源VDDに接続されている。また、PMOSトランジスタm3aのドレイン端子と電源VDDとの間にクロック信号CLKに同期してスイッチとして作用するPMOSトランジスタm4aが接続され、PMOSトランジスタm3bのドレイン端子と電源VDDとの間にCLKに同期してスイッチとして作用するPMOSトランジスタm4bが接続されている。入力トランジスタ部を構成するNMOSトランジスタm11、m21、m12、m22のゲート端子は、各々、第1の差動増幅器の正極出力Vo1、負極出力Vob1、第2の差動増幅器の正極出力Vo2、負極出力Vob2が接続され、ソース端子は基準接地電圧VSSが接続され、トランジスタm11及びm12のドレイン端子は、トランジスタm1aのソース端子(ノードVa)、トランジスタm21及びm22のドレイン端子は、トランジスタm1bのソース端子(ノードVb)に接続されている。クロック信号CLKに同期してスイッチとして作用するNMOSトランジスタm2a、m2bのゲート端子及び、クロック信号CLKに同期してスイッチとして作用するPMOSトランジスタm4a、m4bのゲート端子は、クロック信号CLKに接続されている。
図8は、実施形態6のダイナミック型比較器800の構成の一例を示す図である。比較器800は、NMOSトランジスタm11、m12、m21、m22を含む入力トランジスタ部と、NMOSトランジスタm1a、m1b及びPMOSトランジスタm3a、m3bを含む正帰還部(クロスカップルインバータラッチ部)とを備え、正帰還部のトランジスタm1a、m3aのゲート端子及びトランジスタm3bのドレイン端子に出力端子QBが、正帰還部のトランジスタm1b、m3bのゲート端子及びトランジスタm3aのドレイン端子に出力端子Qが接続されている。また、NMOSトランジスタm1aのドレイン端子とPMOSトランジスタm3aのドレイン端子との間にクロック信号CLKに同期してスイッチとして作用するNMOSトランジスタm2aが接続され、NMOSトランジスタm1bのドレイン端子とPMOSトランジスタm3bのドレイン端子との間にCLKに同期してスイッチとして作用するNMOSトランジスタm2bが接続されている。PMOSトランジスタm3a、m3bのソース端子は、電源VDDに接続されている。また、PMOSトランジスタm3aのドレイン端子と電源VDDとの間にクロック信号CLKに同期してスイッチとして作用するPMOSトランジスタm4aが接続され、PMOSトランジスタm3bのドレイン端子と電源VDDとの間にCLKに同期してスイッチとして作用するPMOSトランジスタm4bが接続されている。入力トランジスタ部を構成するNMOSトランジスタm11、m21、m12、m22のゲート端子は、各々、第1の差動増幅器の正極出力Vo1、負極出力Vob1、第2の差動増幅器の正極出力Vo2、負極出力Vob2が接続され、ソース端子は基準接地電圧VSSが接続され、トランジスタm11及びm12のドレイン端子は、トランジスタm1aのソース端子(ノードVa)、トランジスタm21及びm22のドレイン端子は、トランジスタm1bのソース端子(Vb)に接続されている。クロック信号CLKに同期してスイッチとして作用するNMOSトランジスタm2a、m2bのゲート端子及び、クロック信号CLKに同期してスイッチとして作用するPMOSトランジスタm4a、m4bのゲート端子は、クロック信号CLKに接続されている。更にここで、トランジスタm2aのソース端子とトランジスタm1aのドレイン端子の接続点をノードVc、トランジスタm2bのソース端子とトランジスタm1bのドレイン端子の接続点をノードVdとして、ノードVcと接地電圧VSSとの間にリセットトランジスタとして作用するNMOSトランジスタmraが接続され、Vdと接地電圧VSSとの間にリセットトランジスタとして作用するNMOSトランジスタmrbが接続され、リセットトランジスタとして作用するNMOSトランジスタmra、mrbのゲート端子には、クロック信号の反転信号/CLKが接続されている。以上が本実施形態6のダイナミック型比較器800の構成の一例である。
図9は、実施形態7のダイナミック型比較器900の構成の一例を示す図である。比較器900は、NMOSトランジスタm11、m12、m21、m22を含む入力トランジスタ部と、NMOSトランジスタm1a、m1b及びPMOSトランジスタm3a、m3bを含む正帰還部(クロスカップルインバータラッチ部)とを備え、正帰還部のトランジスタm1a、m3aのゲート端子及びトランジスタm3bのドレイン端子に出力端子QBが、正帰還部のトランジスタm1b、m3bのゲート端子及びトランジスタm3aのドレイン端子に出力端子Qが接続されている。また、NMOSトランジスタm1aのドレイン端子とPMOSトランジスタm3aのドレイン端子との間にクロック信号CLKに同期してスイッチとして作用するNMOSトランジスタm2aが接続され、NMOSトランジスタm1bのドレイン端子とPMOSトランジスタm3bのドレイン端子との間にCLKに同期してスイッチとして作用するNMOSトランジスタm2bが接続されている。PMOSトランジスタm3a、m3bのソース端子は、電源VDDに接続されている。また、PMOSトランジスタm3aのドレイン端子と電源VDDとの間にクロック信号CLKに同期してスイッチとして作用するPMOSトランジスタm4aが接続され、PMOSトランジスタm3bのドレイン端子と電源VDDとの間にCLKに同期してスイッチとして作用するPMOSトランジスタm4bが接続されている。入力トランジスタ部を構成するNMOSトランジスタm11、m21、m12、m22のゲート端子は、各々、第1の差動増幅器の正極出力Vo1、負極出力Vob1、第2の差動増幅器の正極出力Vo2、負極出力Vob2が接続され、ソース端子は基準接地電圧VSSが接続され、トランジスタm11及びm12のドレイン端子は、トランジスタm1aのソース端子(ノードVa)、トランジスタm21及びm22のドレイン端子は、トランジスタm1bのソース端子(Vb)に接続されている。クロック信号CLKに同期してスイッチとして作用するNMOSトランジスタm2a、m2bのゲート端子及び、クロック信号CLKに同期してスイッチとして作用するPMOSトランジスタm4a、m4bのゲート端子は、クロック信号CLKに接続されている。更にここで、トランジスタm2aのソース端子とトランジスタm1aのドレイン端子の接続点をノードVc、トランジスタm2bのソース端子とトランジスタm1bのドレイン端子の接続点をVdとして、ノードVcとVdとの間にリセットトランジスタとして作用するNMOSトランジスタmrが接続され、リセットトランジスタとして作用するNMOSトランジスタmrのゲート端子には、クロック信号の反転信号/CLKが接続されている。以上が本実施形態7のダイナミック型比較器900の構成の一例である。
図10は、実施形態5のダイナミック型比較器700にかかる、本実施形態8のVreset発生器(リセット電圧発生器)1000の構成の一例を示す図である。Vreset発生器1000は比較器700の半回路となっており、比較器700のレプリカ回路として構成される。NMOSトランジスタm11、m12を含む入力トランジスタ部と、比較器700の正帰還部の半回路であるNMOSトランジスタm1及びPMOSトランジスタm3とを備え、トランジスタm1、m3のゲート端子及びトランジスタm3のドレイン端子が接続されている。また、NMOSトランジスタm1のドレイン端子とPMOSトランジスタm3のドレイン端子との間に、Vreset発生器動作信号ENABLEに同期してスイッチとして作用するNMOSトランジスタm2が接続されている。PMOSトランジスタm3のソース端子は、電源VDDに接続されている。また、PMOSトランジスタm3のドレイン端子と電源VDDとの間にVreset発生器動作信号ENABLEに同期してスイッチとして作用するPMOSトランジスタm4が接続されている。入力トランジスタ部を構成するNMOSトランジスタm11及びm21のゲート端子は、差動増幅器の正極出力及び負極出力のコモンモード電圧Vomidが接続され、ソース端子は基準接地電圧VSSが接続され、NMOSトランジスタm11及びm12のドレイン端子は、帰還トランジスタm1のソース端子に接続されており、帰還トランジスタm1のドレイン端子はスイッチトランジスタm2のソース端子に接続され、この帰還トランジスタm1とスイッチトランジスタm2との接続部の電圧が所定リセット電圧Vresetとして外部出力される。Vreset発生器動作信号ENABLEに同期してスイッチとして作用するNMOSトランジスタm2のゲート端子及び、Vreset発生器動作信号ENABLEに同期してスイッチとして作用するPMOSトランジスタm4のゲート端子は、Vreset発生器動作信号ENABLEに接続されている。以上が本実施形態5のダイナミック型比較器700にかかる、本実施形態8のVreset発生器1000の構成の一例である。
図11は、本実施形態1にかかる比較器100、又は、本実施形態2にかかる比較器400、又は、本実施形態3にかかる比較器500、又は、本実施形態5にかかる比較器700、又は、本実施形態6にかかる比較器800、又は、本実施形態7にかかる比較器900に使用するリセットトランジスタのゲート端子に与えるクロック信号の反転信号/CLKを、クロック信号CLKより発生するための反転クロック発生回路(遅延回路)1100の構成の一例を示す図である。反転クロック発生回路1100は、インバータ1101とバッファ1102とを有する。インバータ1101の入力端子はクロック信号CLKが与えられ、インバータ1101の出力とバッファ1102の出力が接続されており、バッファ1102の出力がクロック信号の反転信号/CLKとして出力される。以上が本実施形態9の反転クロック発生回路1100の構成の一例である。 次に図11を参照しながら本実施形態11の反転クロック発生回路1100の一連の動作を説明する。
図13は、本実施形態10の並列型A/D変換器1300の構成の一例を示す図である。
11 正帰還部
12 リセット部
100 比較器
400 比較器
500 比較器
600 Vreset発生器(リセット電圧発生器)
700 比較器
800 比較器
900 比較器
1000 Vreset発生器
1100 反転クロック発生回路(遅延回路)
1300 A/D変換器
1301 参照電圧発生回路
1301a 高圧側基準電圧
1301b 低圧側基準電圧
1302 差動増幅器列
1303 比較器列
1304 エンコード回路
Claims (6)
- 複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電圧対の各々の差電圧について比較動作を行う比較器であって、
前記複数の差動電圧対が入力され、この複数の差動電圧対について所定の重み付け演算をして電圧−電流変換動作を行うことにより、この重み付けを行った複数の差動電圧対の各々の差電圧について差動比較動作を行い、この差動比較結果である差動電流対を出力する入力トランジスタ部と、
前記入力トランジスタ部からの差動比較結果を受け、前記クロック信号に同期して、このクロック信号が所定レベルにあるとき、前記受けた差動比較結果を所定電圧レベルまで増幅して比較器の比較結果として出力する正帰還部と、
前記クロック信号が前記所定のレベルにないとき、前記入力トランジスタ部と前記正帰還部とを接続している2つの接続部を共に所定リセット電圧にリセットするリセット部とを備え、
前記リセット部は、
前記所定リセット電圧を発生するリセット電圧発生器を備え、
前記リセット電圧発生器は、
前記入力トランジスタ部と前記正帰還部とにより構成される回路と同一の回路のうち少なくとも差動対の一方の回路部分を備えたレプリカ回路を備え、
前記レプリカ回路の前記入力トランジスタ部と前記正帰還部との接続部の電圧を前記所定リセット電圧として出力する
ことを特徴とする比較器。 - 前記請求項1記載の比較器において、
前記リセット部がリセットする所定リセット電圧は、接地電圧である
ことを特徴とする比較器。 - 複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電圧対の各々の差電圧について比較動作を行う比較器であって、
前記複数の差動電圧対が入力され、この複数の差動電圧対について所定の重み付け演算をして電圧−電流変換動作を行うことにより、この重み付けを行った複数の差動電圧対の各々の差電圧について差動比較動作を行い、この差動比較結果である差動電流対を出力する入力トランジスタ部と、
1対の帰還トランジスタを有し、前記入力トランジスタ部からの差動比較結果を受け、前記クロック信号に同期して、このクロック信号が所定レベルにあるとき、前記受けた差動比較結果を所定電圧レベルまで増幅して比較器の比較結果として出力する正帰還部と、
前記正帰還部の1対の帰還トランジスタに各々直列に接続され、前記クロック信号によってスイッチ動作を行って前記正帰還部の動作を許可又は禁止する1対のスイッチトランジスタと、
前記クロック信号が前記所定のレベルにないとき、前記正帰還部の1対の帰還トランジスタと前記1対のスイッチトランジスタとを接続している2つの接続部を共に所定のリセット電圧にリセットするリセット部とを備え、
前記リセット部は、
前記所定リセット電圧を発生するリセット電圧発生器を備え、
前記リセット電圧発生器は、
前記入力トランジスタ部と前記正帰還部と前記1対のスイッチトランジスタにより構成される回路と同一の回路のうち少なくとも差動対の一方の回路部分を備えたレプリカ回路を備え、
前記レプリカ回路の前記正帰還部の帰還トランジスタと前記スイッチトランジスタとを接続している接続部の電圧を所定リセット電圧として出力する
ことを特徴とする比較器。 - 前記請求項3記載の比較器において、
前記リセット部がリセットする所定リセット電圧は、接地電圧である
ことを特徴とする比較器。 - 前記請求項1〜4の何れか1項に記載の比較器において、
前記リセット部には、前記正帰還部に与えられるクロック信号の反転信号が与えられ、
前記リセット部に与えるクロック信号の反転信号を設定時間遅延させる遅延回路が備えられる
ことを特徴とする比較器。 - 前記請求項1〜5の何れか1項に記載の比較器を用いてA/D変換する
ことを特徴とするA/D変換器。
Applications Claiming Priority (3)
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JP2005366593 | 2005-12-20 | ||
JP2005366593 | 2005-12-20 | ||
PCT/JP2006/308143 WO2007072588A1 (ja) | 2005-12-20 | 2006-04-18 | 比較器及びa/d変換器 |
Publications (2)
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