WO2007072588A1 - 比較器及びａ／ｄ変換器 - Google Patents

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WO2007072588A1
WO2007072588A1 PCT/JP2006/308143 JP2006308143W WO2007072588A1 WO 2007072588 A1 WO2007072588 A1 WO 2007072588A1 JP 2006308143 W JP2006308143 W JP 2006308143W WO 2007072588 A1 WO2007072588 A1 WO 2007072588A1
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voltage
comparator
differential
reset
clock signal
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PCT/JP2006/308143
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Inventor
Junichi Naka
Koji Sushihara
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
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    • H03M1/0607—Offset or drift compensation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
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    • H03M1/204—Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit in which one or more virtual intermediate reference signals are generated between adjacent original reference signals, e.g. by connecting pre-amplifier outputs to multiple comparators
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    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
    • H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider

Definitions

  • the present invention receives a plurality of differential voltage pairs and performs a comparison operation for each differential voltage of the plurality of differential voltage pairs in synchronization with a clock signal, and an analog signal as a digital signal
  • the present invention relates to an AZD converter that converts to, particularly an AZD converter having a parallel configuration.
  • FIG. 14 shows a configuration of a parallel AZD variant 1400 in the prior art. Using this AZD converter, high-speed analog Z-digital conversion was performed.
  • the AZD conversion 1400 includes a reference voltage generation circuit 1401, a differential amplifier row 1402, a comparator row 1404, and an encoding circuit 1405.
  • the reference voltage generation circuit 1401 generates reference voltages VRl to VRn + 1 by dividing a voltage between the high-voltage side reference voltage 1401a and the low-voltage side reference voltage 1401b by a plurality of resistors Rl to Rn.
  • the reference voltages VRl to VRn + 1 are input to the differential amplifier row 1402.
  • the differential amplifier row 1402 has n + 1 differential amplifiers, and is parallel to a predetermined relationship between the analog input signal voltage input from the analog input signal voltage input terminal AIN and the reference voltages VRl to VRn + 1. Amplify and input to comparator row 14 04.
  • the comparator row 1404 compares the outputs of the differential amplifier row 1402 in parallel.
  • the encoding circuit 1405 logically processes (converts) the comparison result output from the comparator array 1404 and outputs a digital signal DOUT having a predetermined resolution.
  • the n is about 2 to the Nth power.
  • a conventional AZD converter having a parallel configuration as described above is capable of simultaneously comparing a reference voltage and an analog input signal voltage in parallel as compared to an AZD converter such as an integral type or a series-parallel type. Therefore, it has the advantage that AZD conversion is possible at high speed.
  • the resolution of AZD conversion is increased by 1 bit, the number of differential amplifiers and comparators must be increased by a factor of 2, which has the disadvantage of increasing power consumption and occupied area. is doing.
  • the required specifications such as the offset error of the differential amplifier, the amplification factor, the offset error of the comparator, and the comparison accuracy become higher, there are disadvantages. .
  • Patent Document 1 discloses an AZD modification that improves the above-described disadvantages.
  • FIG. 15 shows an example of the configuration of another conventional parallel AZD conversion 1500 that improves on the disadvantages of the parallel AZD converter as described above.
  • the AZD conversion 1500 includes a reference voltage generation circuit 1501, a differential amplifier array 1502, an interpolation resistor array 1503, a comparator array 1504, and an encoding circuit 1505.
  • the AZD transformation ⁇ 1500 has the same structure in the comparator array and the encoding circuit, but the reference voltage generation circuit 1501 has a smaller number of resistors, and the differential The difference is that the number of differential amplifiers included in the amplifier array 1502 is small, and the interpolation resistor array 1503 is provided.
  • the reference voltage generation circuit 1501 is configured to reduce the voltage between the high-voltage side reference voltage 1501a and the low-voltage side reference voltage 1501b to less than 2 N (N: number of bits of the AZD converter) m resistors
  • the reference voltages VRl to VRm + 1 are generated by dividing by R1 to Rm.
  • the reference voltages VR1 to V Rm + 1 are input to the differential amplifier row 1502.
  • the differential amplifier array 1502 has m + 1 differential amplifiers, and is parallel to the relationship between the analog input signal voltage input from the analog input signal voltage input terminal AIN and the reference voltages VR1 to VRm + 1. Performs predetermined amplification and inputs to interpolation resistor array 1503.
  • the interpolation resistor array 1503 includes a plurality of resistors, and each of the differential voltage between the positive output voltage and the negative output voltage of two adjacent differential amplifiers and the differential voltage between the negative output voltage and the positive output voltage are divided. To obtain a differential interpolated voltage, which is supplied to the comparator array 1504. Comparator string 1504 compares each interpolation voltage in parallel. The encoding circuit 1505 logically processes (converts) the comparison result output from the comparator array 1504 and outputs a digital signal DOUT having a predetermined resolution.
  • the AZD conversion 1500 can reduce the number of differential amplifiers to 1 ZL compared to the conventional AZD converter 1400. Therefore, it has the advantage that the power and area can be reduced.
  • the comparator As the resolution is increased by 1 bit, the number of comparators increases by a factor of 2 and the current consumption and occupied area increase. is there. Also, in order to increase the resolution of the AZD converter, the required specifications such as the offset error and comparison accuracy of the comparator are disadvantageous, similar to the conventional AZD conversion 1400. is there.
  • Patent Document 2 discloses an AZD modification that improves the above-described disadvantages.
  • FIG. 16 shows an example of the configuration of another prior art parallel AZD converter 1600 that further improves on the disadvantages of the parallel AZD converter as described above.
  • the AZD converter 1600 includes a reference voltage generation circuit 1601, a differential amplifier row 1602, a comparator row 1604, and an encoding circuit 1605.
  • the AZD conversion 1600 has the same structure as the reference voltage generation circuit 1601, the differential amplifier array 1602 and the encoding circuit 1605, but includes an interpolation resistor array 1503. The difference is that the input of the comparator array is the positive and negative output voltages of two adjacent differential amplifiers.
  • the reference voltage generation circuit 1601 is configured to reduce the voltage between the high-voltage side reference voltage 1601a and the low-voltage side reference voltage 1601b to less than 2 N (N: number of bits of the AZD converter) m resistors
  • the reference voltages VRl to VRm + 1 are generated by dividing by R1 to Rm.
  • the reference voltages VR1 to V Rm + 1 are input to the differential amplifier row 1602.
  • the differential amplifier row 1602 has m + 1 differential amplifiers, and is parallel to the relationship between the analog input signal voltage input from the analog input signal voltage input terminal AIN and the reference voltages VR1 to VRm + 1. Predetermined amplification is applied to the comparator array 1604.
  • Each comparator included in the comparator row 1604 is supplied with positive and negative outputs of two differential amplifiers adjacent to each other.
  • the input transistors of each comparator are configured with a predetermined size ratio, and compare in parallel while interpolating the positive and negative output of two adjacent differential amplifiers in synchronization with the clock signal CLK. Note that interpolation processing does not require interpolation resistance.
  • the encoding circuit 1605 logically processes (converts) the comparison result output from the comparator array 1604 and outputs a digital signal DOUT having a predetermined resolution.
  • FIG. 17 shows an example of the configuration of a dynamic comparator 1700 used in the comparator array 1604 that constitutes the parallel AZD converter 1600 shown in FIG.
  • Comparator 1700 is composed of an input transistor unit including NMOS transistors ml 1, ml2, m21, and m22, and an NMOS transistor.
  • Positive feedback part cross-coupled inverter latch part
  • transistors mla and mlb and PMOS transistors m3a and m3b including transistors mla and m3b.
  • Output terminal QB force to the gate terminal of NMOS transistor mla and m3a in the positive feedback part and the drain terminal of PMOSm3b
  • the output terminal Q is connected to the gate terminals of the transistors mlb and m3b in the positive feedback section and the drain terminal of the PMOS transistor m3a.
  • an NMOS transistor m2a that acts as a switch in synchronization with the clock signal CLK is connected between the drain terminal of the NMOS transistor mla and the drain terminal of the PMOS transistor m3a.
  • the drain terminal of the NMOS transistor mlb and the PMOS transistor m3b An NMOS transistor m2b that functions as a switch in synchronization with CLK is connected between the drain terminal of the first and second drain terminals.
  • the source terminals of the PMOS transistors m3a and m3b are connected to the power supply VDD.
  • a PMOS transistor m4a which acts as a switch in synchronization with the clock signal CLK, is connected between the drain terminal of the PMOS transistor m3a and the power supply VDD, and between the drain terminal of the PMOS transistor m3b and the power supply VDD, CLK
  • a PMOS transistor m4b which acts as a switch in synchronization with is connected.
  • the gate terminals of the NMOS transistors mil, m21, ml2, and m22 that constitute the input transistor unit are the positive output Vol, the negative output Vobl, and the second differential amplifier of the first differential amplifier, respectively.
  • the positive output Vo2 and the negative output Vob2 are connected, the source terminal is connected to the reference ground potential VSS, the drain terminals of the NMOS transistors mil and ml2 are the source terminals of the NMOS transistor mla (hereinafter referred to as node Va),
  • the drain terminals of the NMOS transistors m21 and m22 are connected to the source terminal (hereinafter referred to as node Vb) of the NMOS transistor mlb.
  • Gate terminals of NMOS transistors m2a and m2b acting as switches in synchronization with the clock signal CLK and gate terminals of PMOS transistors m4a and m4b acting as switches in synchronization with the clock signal CLK are both connected to the clock signal CLK It has been.
  • the input transistor unit determines a threshold voltage Vtn by performing a predetermined weighting operation, and a difference voltage between the positive output voltage Vol and the negative output voltage Vobl of the first differential amplifier, and a second differential amplifier The comparison result of comparing the difference voltage between the positive output voltage Vo2 and the negative output voltage Vob2 is output to the positive feedback section.
  • the predetermined weighting operation is, for example, an input transistor This is realized by setting the size ratio of the gate widths w of the transistors at a certain value.
  • a threshold voltage Vtn is obtained.
  • the positive feedback unit when the clock signal CLK is equal to or higher than a predetermined level (hereinafter referred to as “High”), the PMOS transistors m4a and m4b are opened (OFF), and the NMOS transistors m2a and m2b It becomes conductive (ON), amplifies the comparison result output from the input transistor section, holds the amplified comparison result, and outputs the amplified comparison result as a digital signal.
  • a predetermined level hereinafter referred to as “High”
  • the PMOS transistors m4a and m4b are turned on and the output terminals Q and QB are at the power supply voltage VDD, that is, "High” Will be reset to Also, the NMOS transistors m2a and m2b are in an open state (OFF), the current path is cut off, and the power consumption becomes zero.
  • the transistors included in the input transistor portion of the comparator have an arbitrary size ratio (weighting), thereby eliminating the advantage that the interpolation resistor array used in the prior art becomes unnecessary. Have. This also has the advantage that the operating current and area required for the interpolation circuit can be reduced, saving power and saving area. Furthermore, since it is a dynamic comparator, it has the advantage of saving power.
  • Patent Document 1 Japanese Patent Laid-Open No. 4-43718
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-158456
  • the clock signal CLK repeats “Low” and “High” in a certain cycle or indefinite cycle, while the positive output voltage Vol, the negative output voltage Vobl, and the first differential amplifier of the first differential amplifier.
  • the positive output voltage Vo2 and negative output voltage Vob2 of the differential amplifier 2 This is a result of outputting a predetermined signal amplification according to the voltage and the reference voltage applied to each differential amplifier. According to this, when Vol-Vobl> 0, Vo2-Vob2> 0, the threshold voltage Vtn is determined by performing a predetermined weighting operation on the input transistor after the clock signal CLK power becomes "High".
  • the threshold voltage Vtn is determined by performing a predetermined weighting operation in the input transistor after the clock signal CLK becomes "High”
  • Vth shown in FIG. 18 is a threshold voltage of the NMOS transistors ml1, ml2, m21, and m22 in the input transistor section of the comparator.
  • the node Va becomes “Low”.
  • the NMOS transistors m21 and m22 are both OFF, and further, the NMOS transistors m2a and m2b are OFF.
  • the node Vb is in a high impedance state, the charge accumulated in the parasitic capacitance of the node Vb is retained, and the node Vb is not reset to the ground voltage VSS and remains at a high voltage.
  • the NMOS transistor m2a is turned off at the node Va, and the current flowing through the node Va becomes almost zero. Also, if ⁇ 0 1> ⁇ 1; 11 and ⁇ 02> ⁇ 1; 11, the NMOS transistor mi l, ml 2 is turned on, so the node Va becomes “Low”. [0024] In the case of VoKVth and Vo2 ⁇ Vth, similarly, even if the series of comparison operations of the comparator is completed with the clock signal CLK power "High", the node Va is not reset to the ground voltage VSS and is high. Keep voltage. Even when the clock signal CLK becomes “Low”, the node Va is not reset to the ground voltage VSS and maintains a high voltage.
  • the voltage of the node Vb or Va is not reset even when the clock signal CLK power becomes “Low”, and maintains a high voltage.
  • the node Vb or Va that had maintained a high voltage at the moment when the clock signal CLK became “High” must quickly return to the steady state.
  • the positive and negative outputs Vol, Vobl, Vo2, and Vob2 of the first and second differential amplifiers naturally increase in frequency, and the node Vb or Va may return to a steady state. This becomes an offset of the comparator, which deteriorates the comparison accuracy of the comparator, and eventually causes a problem that the accuracy of the AZD converter is extremely deteriorated.
  • the present invention has been made in view of the strong point, and the object of the present invention is that the frequency of the clock signal CLK and the frequency of the analog input signal are faster than those of the dynamic comparator. Even in this case, the node Vb or Va is forcibly returned to a steady state to improve the comparison accuracy of the comparator.
  • the comparator of the present invention is a comparator that receives a plurality of differential voltage pairs and performs a comparison operation for each differential voltage of the plurality of differential voltage pairs in synchronization with a clock signal. And Each of the plurality of differential voltage pairs is input by inputting the plurality of differential voltage pairs and performing a voltage-current conversion operation by performing a predetermined weighting operation on the plurality of differential voltage pairs. A differential comparison operation is performed on the differential voltage of the input transistor, and the differential comparison result is received from the input transistor unit that outputs the differential current pair as a result of the differential comparison, and is synchronized with the clock signal.
  • a positive feedback unit that amplifies the received differential comparison result to a predetermined voltage level and outputs it as a comparison result of the comparator, and the clock signal is at the predetermined level. If not, a reset unit is provided that resets both of the two connection units connecting the input transistor unit and the positive feedback unit to a predetermined reset voltage.
  • the present invention is characterized in that, in the comparator, the predetermined reset voltage reset by the reset unit is a ground voltage.
  • the present invention provides the comparator, wherein the reset unit includes a reset voltage generator that generates the predetermined reset voltage, and the reset voltage generator includes the input transistor unit and the positive feedback unit.
  • a replica circuit including at least one circuit portion of a differential pair of the same circuit as the circuit to be connected, and a voltage at a connection portion between the input transistor portion and the positive feedback portion of the replica circuit is set to the predetermined reset voltage.
  • the comparator of the present invention is a comparator that receives a plurality of differential voltage pairs and performs a comparison operation on each differential voltage of the plurality of differential voltage pairs in synchronization with a clock signal. Differential voltage pairs are input, and a voltage-current conversion operation is performed by performing a predetermined weighting operation on the plurality of differential voltage pairs, whereby the differential voltage of each of the plurality of differential voltage pairs subjected to the weighting is calculated. The differential comparison operation is performed! The differential comparison result of the differential transistor is output, and the differential comparison result of the input transistor unit is received and synchronized with the clock signal.
  • the comparator of the present invention is a comparator that receives a plurality of differential voltage pairs and performs a comparison operation for each differential voltage of the plurality of differential voltage pairs in synchronization with a clock signal.
  • Differential voltage pairs are input, and a voltage-current conversion operation is performed by performing a predetermined weighting operation on the plurality of differential voltage pairs, whereby the differential voltage of each of the plurality of differential voltage pairs subjected to the weighting is calculated.
  • the differential comparison operation is performed.
  • the differential transistor has an input transistor unit that outputs a differential current pair as a result of the differential comparison, and a pair of feedback transistors.
  • a positive feedback unit that receives a comparison result and amplifies the received differential comparison result to a predetermined voltage level and outputs it as a comparison result of the comparator when the clock signal is at a predetermined level in synchronization with the clock signal
  • a pair of feedback of the positive feedback section A pair of switch transistors that are connected in series to the feedback transistors and perform the switching operation by the clock signal to enable or prohibit the operation of the positive feedback section, and when the clock signal is at the predetermined level, And a reset unit that resets both of the two connection units that connect the pair of feedback transistors of the positive feedback unit and the pair of switch transistors to a predetermined reset voltage.
  • the present invention is characterized in that, in the comparator, the predetermined reset voltage reset by the reset unit is a ground voltage.
  • the reset unit includes a reset voltage generator that generates the predetermined reset voltage
  • the reset voltage generator includes the input transistor unit, the positive feedback unit, and the 1 A replica circuit including at least one circuit portion of the differential pair of the same circuit as the circuit configured by the pair of switch transistors, and including the feedback transistor and the switch transistor of the positive feedback section of the replica circuit.
  • the voltage of the connected part is output as a predetermined reset voltage.
  • the present invention is a comparator that receives a plurality of differential voltage pairs and performs a comparison operation for each differential voltage of the plurality of differential voltage pairs in synchronization with a clock signal.
  • a dynamic voltage pair is input, a predetermined weighting operation is performed on the plurality of differential voltage pairs, and a voltage-current conversion operation is performed, so that a difference is obtained for each differential voltage of the plurality of differential voltage pairs that have been weighted.
  • An input transistor section that performs a dynamic comparison operation and outputs a differential current pair as a result of the differential comparison, and a pair of feedback transistors, and the input transistor section
  • the received differential comparison result is amplified to a predetermined voltage level and output as a comparison result of the comparator.
  • a pair of switch transistors that are connected in series to a pair of feedback transistors of the positive feedback section, and that allow or prohibit the operation of the positive feedback section by performing a switch operation according to the clock signal.
  • the reset unit is provided with an inverted signal of a clock signal supplied to the positive feedback unit, and a delay that delays the inverted signal of the clock signal supplied to the reset unit for a set time A circuit is provided.
  • AZD conversion according to the present invention is characterized in that AZD conversion is performed using the comparator.
  • both the nodes are reset. This forcibly resets to a common reset voltage, eliminating the offset and improving the comparison accuracy of the comparator.
  • FIG. 1 is a diagram showing a specific configuration of the comparator according to the first embodiment.
  • FIG. 2 is a timing chart of the comparator.
  • FIG. 3 is a diagram showing the relationship between the input signal trajectory and the comparator threshold voltage in the comparator.
  • FIG. 4 is a diagram showing a specific configuration of the comparator of the second embodiment.
  • FIG. 5 is a diagram showing a specific configuration of the comparator of the third embodiment.
  • FIG. 6 is a diagram showing a specific configuration of the Vreset generator in the comparator of the fourth embodiment. is there.
  • FIG. 7 is a diagram showing a specific configuration of the comparator of the fifth embodiment.
  • FIG. 8 is a diagram showing a specific configuration of the comparator of the sixth embodiment.
  • FIG. 9 is a diagram showing a specific configuration of the comparator of the seventh embodiment.
  • FIG. 10 is a diagram showing a specific configuration of a Vreset generator in the comparator of the eighth embodiment.
  • FIG. 11 is a diagram showing a specific configuration of an inversion clock generation circuit in the comparator according to the ninth embodiment.
  • FIG. 12 is a view showing a timing chart of a comparator using the same inversion clock generation circuit.
  • FIG. 13 is a diagram showing a configuration of the AZD converter of the tenth embodiment.
  • FIG. 14 is a diagram showing a configuration of a conventional parallel AZD converter.
  • FIG. 15 is a diagram showing a configuration of a conventional improved parallel AZD converter.
  • FIG. 16 is a diagram showing a configuration of a conventional parallel AZD converter that is further improved.
  • FIG. 17 is a diagram showing a configuration of a comparator used in the conventional parallel AZD converter.
  • FIG. 18 is a view showing a timing chart of the conventional comparator.
  • FIG. 1 is a diagram showing an example of the configuration of the dynamic comparator 100 according to the first embodiment.
  • a comparator 100 includes an input transistor unit 10 including NMOS transistors ml 1, ml2, m21, and m22, and a positive feedback unit (cross-coupled unit) including NMOS transistors mla and mlb and PMOS transistors m3a and m3b.
  • an NMOS transistor m2a acting as a switch in synchronization with the clock signal CLK is connected between the drain terminal of the NMOS transistor mla and the drain terminal of the PMOS transistor m 3a, and the NMOS transistor mlb
  • An NMOS transistor m2b that acts as a switch in synchronization with CLK is connected between the drain terminal of the PMOS transistor and the drain terminal of the PMOS transistor m3b.
  • the source terminals of the PMOS transistors m3a and m3b are connected to the power supply VDD.
  • a PMOS transistor that acts as a switch in synchronization with the clock signal CLK between the drain terminal of the PMOS transistor m3a and the power supply VDD.
  • a transistor m4a is connected, and a PMOS transistor m4b acting as a switch in synchronization with the clock signal CLK is connected between the drain terminal of the PMOS transistor m3b and the power supply VDD.
  • the gate terminals of the NMOS transistors ml 1, m21, ml2 and m22 constituting the input transistor unit 10 are respectively positive output Vol, negative output Vobl of the first differential amplifier, positive output Vo2 of the second differential amplifier, The negative output Vob2 is connected, the source terminal is connected to the reference ground potential VSS, the drain terminals of the NMOS transistors mil and ml2 are the source terminal (node Va) of the NMOS transistor mla, and the drain terminals of the NMOS transistors m21 and m22 are The NMOS transistor mlb is connected to the source terminal (node Vb).
  • NMOS switch transistors m2a and m2b that act as switches in synchronization with the clock signal CLK and gate terminals of NMOS switch transistors m4a and m4b that act as switches in synchronization with the clock signal CLK are connected to the clock signal CLK It has been. Further, an NMOS transistor mm that acts as a reset transistor is connected between the node Va and the reset voltage input terminal Vreset, and an NMOS transistor that acts as a reset transistor between the node Vb and the reset voltage input terminal V reset. mrb is connected.
  • These reset transistors mra and mrb constitute a reset unit 12, and an inverted signal ZCLK of the clock signal is connected to the gate terminals of these reset transistors mra and mrb.
  • the above is the configuration of the dynamic comparator 100 according to the first embodiment.
  • FIG. 2 shows a clock signal CLK, output terminals Q and QB of the comparator 100, positive output Vol and negative output Vobl of the first differential amplifier, positive output Vo2 and negative output Vob2 of the second differential amplifier. Show the timing chart of the voltage at node Va and Vb of comparator 100! /
  • This action is less than the threshold voltage Vth of the input transistor unit 10 for both the positive outputs Vol and Vo2 of the first and second differential amplifiers, or for both the negative outputs Vobl and Vob2 of the first and second differential amplifiers, It is effective even if both NMOS transistors ml 1 and ml2 in input transistor section 10 or NMOS transistors m21 and m22 force S are turned OFF, so the voltages of nodes Va and Vb are reset to the predetermined reset voltage Vreset. (Reset state).
  • the NMOS transistors m2a and m2b are turned on, and the PMOS transistors m4a and m4b are turned off. As a result, the positive feedback section 11 becomes operable.
  • the NMOS transistors mil, ml2, m21, and m22 of the input transistor unit 10 determine the threshold voltage Vtn by performing a predetermined weighting operation, and the positive output voltage Vol and the negative output voltage Vobl of the first differential amplifier Is compared with the difference voltage between the positive output voltage Vo2 and the negative output voltage Vob2 of the second differential amplifier.
  • the differential current pair flowing in Vb is output to the positive feedback section 11.
  • the predetermined weighting calculation is realized, for example, by setting the size ratio of the gate width W of the transistors of the input transistor unit 10 to a constant value.
  • the threshold voltage Vtn can be obtained by setting the size ratio of the gate width W of the transistors mi 1 and ml 2 and the size ratio of the gate width W of the transistors ml 2 and m 22 to 1: 3, respectively.
  • any method can be used as a method for realizing the predetermined weighting calculation described above. For example, the same effect can be obtained even if the predetermined weighting calculation described above is realized by setting the ratio of the gate length L of the gate width W of the transistor of the input transistor unit 10 equal to a constant value. be able to.
  • the gate weight W and gate length L of the transistors of the input transistor section 10 are set to a constant value by setting the ratio of the number of transistors connected in parallel to be equal to each other, thereby realizing the predetermined weighting calculation described above.
  • the same effect can be obtained.
  • the drain currents of the NMOS transistors mi 1, ml 2, m 21, and m 22 of the input transistor unit 10 vary depending on the respective gate terminal voltages.
  • the drain voltage VDS1 according to the gate terminal voltage of the transistors mil and ml2, and the transistor m2
  • a drain voltage VDS2 corresponding to the gate terminal voltage of 1 and m22 is generated, and the positive feedback unit 1 1 positively feeds back the differential voltage of these drain voltages VDS1 and VDS2 to supply voltage VDD that is a predetermined voltage level, that is, Amplifies to "High” or the reference ground voltage VSS, that is, “Low”, and maintains that state (Compare & Latch state).
  • the NMOS transistors mi1, ml2, m21, and m22 of the input transistor section 10 operate in the linear region at the moment when the clock signal CLK becomes "High".
  • the gate length L of transistors ml l, ml2, m21, and m22 is constant, the gate widths are Wl, W2, Wl, and W2, respectively, the threshold voltage is Vth, the carrier mobility is zn, and the gate capacitance is Cox
  • the threshold voltage of the comparator 100 shown in FIG. 1 is a state where the positive feedback unit 11 becomes insensitive
  • drain conductances G11 and G12 of the transistors mi l and ml2 Is obtained when the sum of the drain conductances G21 and G22 of the transistors m21 and m22 is equal.
  • Wl -Vol + W2-Vo2 Wl -Vobl + W2-Vob2
  • the size ratio between the gate widths Wl and W2 is expressed as follows:
  • FIG. Figure 3 shows the locus and threshold of the input signal of comparator 100, that is, the positive output voltage Vol and negative output voltage Vobl of the first differential amplifier, and the positive output voltage Vo2 and negative output voltage Vob2 of the second differential amplifier.
  • FIG. The broken line A in Fig. 3 represents the locus on the left side of Equation (1.7), and Vol and Vo2 are divided into n: m ⁇ n.
  • broken line B represents the locus on the right side of equation (1.7), and Vobl and Vob2 are divided into n: m ⁇ n.
  • the intersection Vtn between the broken line A and the broken line B indicates the threshold voltage of the comparator 100.
  • the intersection Vtn divides the intersection Vtl of Vol and Vobl and the intersection Vt2 of Vo2 and Vob2 into n: mn. Therefore, by setting the gate size ratio of the NMOS transistor (mil, m21) and (ml2, m22) of the input transistor 10 to nZm: (m ⁇ n) Zm, the distance between the intersection Vtl and the intersection Vt2 m divided and its The threshold voltage Vtn with the position n can be obtained.
  • the dynamic comparator 100 uses the reset transistors mra and mrb that operate in synchronization with the inverted signal of the clock signal in the reset state, to obtain the nodes Va and Vb. Since it has a function of resetting to the predetermined reset voltage Vreset, it is possible to ensure a good comparison accuracy even when the clock signal frequency and analog input signal frequency are increased.
  • FIG. 4 is a diagram illustrating an example of the configuration of the dynamic comparator 400 of the first embodiment.
  • the comparator 400 includes an input transistor unit including NMOS transistors mi1, ml2, m21, and m22, and a positive feedback unit (cross-coupled inverter latch unit) including NMOS transistors mla and mlb and PMOS transistors m3a and m3b.
  • the output terminal QB is connected to the gate terminals of the transistors mlb and m3b of the positive feedback section and the drain terminal of the transistor m3a.
  • the output terminal Q is connected to the gate terminals of the transistors mla and m3a of the positive feedback section and the drain terminal of the transistor m3b.
  • An NMOS transistor m2a that acts as a switch in synchronization with the clock signal CLK is connected between the drain terminal of the NMOS transistor mla and the drain terminal of the PMOS transistor m3a, and the drain terminal of the NMOS transistor mlb and the PMOS transistor m3b
  • An NMOS transistor m2b that acts as a switch in synchronization with CLK is connected between the drain terminal and the drain terminal.
  • the source terminals of the PMOS transistors m3a and m3b are connected to the power supply VDD.
  • a PMOS transistor m4a which acts as a switch in synchronization with the clock signal CLK, is connected between the drain terminal of the PMOS transistor m3a and the power supply VDD, and C LK is connected between the drain terminal of the PMOS transistor m3b and the power supply VDD.
  • a PMOS transistor m4b which acts as a switch in synchronization with, is connected.
  • the gate terminals of the NMOS transistors mi, m21, ml2, and m22 that make up the input transistor section are the positive output Vol, negative output Vobl of the first differential amplifier, and the positive output of the second differential amplifier, respectively.
  • Vo2 and negative output Vob2 are connected, the source terminal is connected to the reference ground potential VSS, the drain terminals of transistors mil and ml2 are the source terminal (node Va) of transistor mla, and the drain terminals of transistors m21 and m22 are Transistor mlb so Connected to the source terminal (Vb)!
  • NMOS transistors m2a and m2b that function as switches in synchronization with the clock signal CLK and the gate terminals of PMOS transistors m4a and m4b that function as switches in synchronization with the clock signal CLK Connected to CLK.
  • an NMOS transistor mm acting as a reset transistor is connected between the node Va and the ground voltage VSS
  • an NMOS transistor mrb acting as a reset transistor is connected between the Vb and the ground voltage VSS.
  • An inverted signal ZCLK of the clock signal is connected to the gate terminals of the NMOS transistors mra and mrb that operate.
  • a series of operations of the dynamic comparator 400 of the second embodiment is basically almost the same as a series of operations of the dynamic comparator 100 of the first embodiment. The difference is the reset state when the following clock signal CLK is "Low".
  • the NMOS transistors m2a and m2b are turned on, and the PMOS transistors m4a and m4b are turned off.
  • the positive feedback section becomes operable.
  • the NMOS transistors mil, ml2, m21, and m22 in the input transistor section determine the threshold voltage Vtn by performing a predetermined weighting operation, and the difference between the positive output voltage Vol and the negative output voltage Vobl of the first differential amplifier Voltage, positive output voltage Vo2 of the second differential amplifier and negative output voltage
  • the comparison result compared with the voltage difference from the voltage Vob2 is output to the positive feedback section.
  • the drain current of each of the transistors mi l, ml 2, m21, and m22 in the input transistor section varies depending on the gate terminal voltage thereof.
  • the drain voltage VDS1 corresponding to the gate terminal voltage of the transistors mil and ml2 and the drain voltage VDS2 corresponding to the gate terminal voltage of the transistors m21 and m22 are generated, and the positive feedback section is set to VDS1 and VDS2.
  • the differential voltage is positively fed back and amplified to the power supply voltage VDD, that is, “High” or the reference ground voltage VSS, that is, “Low”, and this state is maintained (Compare & Latch state).
  • the current flows through this circuit. Does not flow.
  • VD S1> VDS2 by positively feeding back the differential voltage, the output terminal Q of the comparator is amplified to “High” and the output terminal QB is amplified to “Low”.
  • the inverted signal / CLK of the clock signal becomes “Low”, the NMOS transistors mra and mrb are turned OFF, and the nodes Va and Vb and the reference ground voltage VSS are disconnected.
  • the dynamic comparator 400 of the second embodiment resets the nodes Va and Vb to the ground voltage VSS using the switch operating in synchronization with the inverted signal of the clock signal in the reset state.
  • the difference is that the reset voltage input terminal Vreset is not required, and the node Va and Vb voltages in the reset state are not the Vreset but the ground voltage VSS.
  • FIG. 5 is a diagram illustrating an example of the configuration of the dynamic comparator 500 of the third embodiment.
  • the comparator 500 includes an input transistor unit including NMOS transistors mi1, ml2, m21, and m22, and a positive feedback unit (cross-coupled inverter latch unit) including NMOS transistors mla and mlb and PMOS transistors m3a and m3b.
  • Positive feedback transistor mla, m3a The output terminal Q is connected to the gate terminal of the transistor m3b and the drain terminal of the transistor m3b.
  • the output terminal QB is connected to the transistors mlb and m3b of the positive feedback section and the drain terminal of the transistor m3a.
  • An NMOS transistor m2a that acts as a switch in synchronization with the clock signal CLK is connected between the drain terminal of the NMOS transistor mla and the drain terminal of the PMOS transistor m3a, and the drain terminal of the NMOS transistor mlb and the PMOS transistor m3b
  • An NMOS transistor m2b that acts as a switch in synchronization with CLK is connected between the drain terminal and the drain terminal.
  • the source terminals of the PMOS transistors m3a and m3b are connected to the power supply VDD.
  • a PMOS transistor m4a which acts as a switch in synchronization with the clock signal CLK, is connected between the drain terminal of the PMOS transistor m3a and the power supply VDD, and C LK is connected between the drain terminal of the PMOS transistor m3b and the power supply VDD.
  • a PMOS transistor m4b which acts as a switch in synchronization with, is connected.
  • the gate terminals of the NMOS transistors mi, m21, ml2, and m22 that make up the input transistor section are the positive output Vol, negative output Vobl of the first differential amplifier, and the positive output of the second differential amplifier, respectively.
  • Vo2 and negative output Vob2 are connected, the source terminal is connected to the reference ground potential VSS, the drain terminals of transistors mil and ml2 are the source terminal (node Va) of mla, and the drain terminals of transistors m21 and m22 are transistors Connected to the mlb source terminal (V b).
  • the gate terminals of the NMOS transistors m2a and m2b that function as switches in synchronization with the clock signal CLK and the gate terminals of the PMOS transistors m4a and m4b that function as switches in synchronization with the clock signal CLK are connected to the clock signal CLK. ing.
  • an NMOS transistor mr acting as a reset transistor is connected between the two nodes (connection portions) Va and Vb, and the inversion of the clock signal is connected to the gate terminal of the NMOS transistor mr acting as the reset transistor.
  • Signal ZCLK is connected to V.
  • a series of operations of the dynamic comparator 500 of the third embodiment is basically equal to a series of operations of the dynamic comparator 100 of the first embodiment. The difference is the reset state when the following clock signal CLK is "Low”.
  • the clock signal CLK is "Low”
  • the NMOS transistors m2a and m2b are turned off and the PMOS transistors m4a and m4b are turned on.
  • the positive feedback section does not operate and the output terminals Q and QB are pulled up to "High”.
  • the transistors m2a and m2b are OFF, no current flows in this circuit.
  • the inverted signal ZCLK of the clock signal becomes “High”, the NMOS transistor mr is turned on, and the two nodes Va and Vb are short-circuited and made conductive.
  • This effect is effective even if both Vol and Vo2 or Vobl and Vob2 are both below the threshold voltage Vth of the input transistor section and both the NMOS transistors mil and ml2 of the input transistor section or both the transistors m21 and m22 are turned off. Therefore, the voltages of nodes Va and Vb are reset to the same potential. Assuming that no current flows in this circuit and at least one of the transistors mil, ml2, m21, and m22 is ON, after all, the nodes Va and Vb are reset to the ground voltage VSS ( Reset state).
  • the NMOS transistors m2a and m2b are turned on, and the PMOS transistors m4a and m4b are turned off.
  • the NMOS transistors mil, ml2, m21, and m22 in the input transistor section determine the threshold voltage Vtn by performing a predetermined weighting operation, and the difference between the positive output voltage Vol and the negative output voltage Vobl of the first differential amplifier
  • the comparison result of the comparison between the voltage and the difference voltage between the positive output voltage Vo2 and the negative output voltage Vob2 of the second differential amplifier is output to the positive feedback section. Since the implementation of the predetermined weighting calculation has already been described, it will be omitted.
  • the drain currents of the transistors m 11, ml 2, m 21, and m 22 in the input transistor section vary depending on their gate terminal voltages.
  • a drain voltage VDS1 corresponding to the gate terminal voltage of the transistors mil and ml2 and a drain voltage VDS2 corresponding to the gate terminal voltage of the transistors m21 and m22 are generated, and the positive feedback section is the difference between VDS1 and VDS2.
  • the voltage is positively fed back and amplified to the power supply voltage V DD or “High” or the reference ground voltage VSS or “Low”, and this state is maintained (Compare & Latch state). At this time, during the period when the output terminals Q and QB of the comparator are transitioning, the current flows through the circuit.
  • the dynamic comparator 500 has a function of resetting the nodes Va and Vb to the same potential using the switch that operates in synchronization with the inverted signal of the clock signal in the reset state. Therefore, it is possible to reduce the deterioration of the comparison accuracy, which was a problem in the prior art, which occurred when the clock signal frequency and the analog input signal frequency became faster.
  • the reset voltage input terminal Vreset is not required, and the reset node Va and Vb voltages are not Vreset, but the nodes Va and Vb are at the same potential or in the reset state, and the transistor ml If any of l, ml2, m21, and m22 is ON, the node Va and Vb voltages are different from the ground voltage VSS. Further, it is different from the comparator 400 in that it can be configured even if the number of reset transistors is one less.
  • FIG. 6 is a diagram illustrating an example of a configuration of a Vreset generator (reset voltage generator) 600 according to the fourth embodiment, which relates to the dynamic comparator 100 according to the first embodiment.
  • the Vreset generator 600 is a half circuit of the comparator 100 and is configured as a replica circuit of the comparator 100.
  • the drain terminal is connected.
  • an NMOS transistor m2 acting as a switch is connected between the drain terminal of the NMOS transistor ml and the drain terminal of the PMOS transistor m3 in synchronization with the Vreset generator operation signal ENABLE.
  • the source terminal of the PMOS transistor m3 is connected to the power supply VDD.
  • a PMOS transistor m4 that functions as a switch is connected between the drain terminal of the PMOS transistor m3 and the power supply VDD in synchronization with the Vreset generator operation signal ENABLE.
  • the gate terminals of the NMOS transistors mi l and m21 constituting the input transistor section are connected to the common mode voltage Vomid of the positive output and the negative output of the differential amplifier, the reference terminal is connected to the reference ground voltage VSS, and the input transistor is connected to the input transistor.
  • the voltage at the connection point between the data unit 10 and the positive feedback unit 11, that is, the connection between the drain terminal of the NMOS transistors ml and ml2 and the source terminal of the feedback transistor ml is output externally as a reset voltage Vreset. .
  • Vreset generator operation signal The gate terminal of the NMOS transistor m2 that acts as a switch in synchronization with ENABLE and the gate terminal of the PMOS transistor m4 that acts as a switch in synchronization with the Vreset generator operation signal ENAB LE Connected to signal ENABLE.
  • the above is an example of the configuration of the Vreset generator 600 according to the fourth embodiment, which relates to the dynamic comparator 100 according to the first embodiment.
  • Vreset generator 600 Next, a series of operations of the Vreset generator 600 according to the fourth embodiment will be described with reference to FIG.
  • the NMOS transistor m2 When the Vreset generator operation signal ENABLE is “High”, the NMOS transistor m2 is turned on and the PMOS transistor m4 is turned off. As a result, the half circuit of the positive feedback section of the comparator 100 becomes operable.
  • the NMOS transistors ml1 and ml2 in the input transistor section have a predetermined size ratio.
  • the size ratio of the gate width W between the transistor mi 1 and the transistor ml 2 is (mZ2) Zm: (mZ2) Zm in the expression (1.6).
  • any method can be used as a method for realizing the predetermined size ratio.
  • the voltage between the gate terminal and the source terminal of the transistor mi l and the transistor ml 2 is Vomid, and according to Vomid, a certain drain current is caused to flow through the circuit to the transistors mi l and ml 2.
  • the combined drain current of the transistors mi l and ml 2 flows through the transistors m3, m2 and ml.
  • This is the Vreset generator operating current. Since the transistor m3 has a diode connection in which the gate terminal and the drain terminal are connected, it operates as a resistor having a certain conductance. Therefore, a certain voltage is applied to the gate terminal of the transistor m3 by the Vreset generator operating current. In other words, it occurs at the drain terminal of transistor m3.
  • the gate terminal voltage of transistor m2 Is the Vreset generator operating signal ENABLE
  • the drain terminal voltage of transistor m2 is the drain terminal voltage of transistor m3
  • Vreset generator operating current gate terminal source-terminal voltage (ENABLE—m2 source terminal voltage)
  • drain terminal A certain voltage is generated in the source terminal voltage of the transistor m2 that satisfies the relationship of the source terminal voltage (the drain terminal voltage of the transistor m3 and the source terminal voltage of the transistor m2).
  • the gate terminal voltage of the transistor ml is the drain terminal voltage of the transistor m3
  • the drain terminal voltage of the transistor ml is the source terminal voltage of the transistor m2
  • the Vreset generator operating current the gate terminal source voltage (transistor m3 drain terminal voltage Transistor ml source terminal voltage), drain terminal Source terminal voltage (transistor m2 source terminal voltage Transistor ml source terminal voltage) Occurs. That is, the source terminal voltage of the transistor ml is generated as the reset voltage Vreset.
  • the nodes Va and Vb are set when the comparator 100 is in the reset state.
  • the comparator 100 By resetting as the reset voltage Vreset generated by the Vreset generator 600 of the fourth embodiment, when the clock signal CLK transits from “Low” to “High”, that is, the comparator 100 also enters the Compara & Latch state. At the time of transition, the comparator 100 operates most sensitively because the potentials of the nodes Va and Vb are controlled in a steady state.
  • the Vreset generator 600 according to the fourth embodiment which is related to the dynamic comparator 100 according to the first embodiment, has the half circuit of the comparator 100 as a replica circuit, and is reset by the above-described operation. By generating the voltage Vreset, the dynamic comparator 100 of the first embodiment can be operated most efficiently and quickly.
  • the Vreset generator 600 shown in FIG. 6 is composed of only the circuit portion constituting one of the differential pairs in the configuration of the comparator 100 shown in FIG. Of course, it may be configured. In this case, the output terminal Q and the inverting output terminal QB are short-circuited, and the connection point between the feedback transistor mla and the transistor ml2 in the input transistor section is returned. Connect the return transistor mlb and the connection point of the transistor m21 in the input transistor section, and connect two nodes Va ⁇ Vb.
  • the NMOS transistor and the PMOS transistor are interchanged in this configuration together with the force comparator in which the input transistor unit is an NMOS transistor, and the input transistor unit is also a PMOS transistor. A similar effect can be obtained.
  • FIG. 7 is a diagram illustrating an example of the configuration of the dynamic comparator 700 according to the fifth embodiment.
  • the comparator 700 includes an input transistor unit including NMOS transistors mi1, ml2, m21, and m22, and a positive feedback unit including a pair of feedback transistors mla and mlb including NMOS transistors and a pair of PMOS transistors m3a and m3b ( Cross-coupled inverter latch section), and the output terminal QB is connected to the gate terminals of the transistors mla and m3a in the positive feedback section and the drain terminal of the transistor m3b, and the gate terminals and transistors m3a of the transistors mlb and m3b in the positive feedback section Output terminal Q is connected to the drain terminal.
  • a switch transistor m2a composed of an NMOS transistor that operates ONZOFF in synchronization with the clock signal CLK is connected between the drain terminal of the NMOS transistor mla and the drain terminal of the PMOS transistor m3a, and the drain terminal of the NMOS transistor mlb and the PMOS transistor Connected to the drain terminal of m3b is a switch transistor m2b consisting of NMOS transistors that operate ONZOFF in synchronization with the clock signal CLK!
  • the source terminals of the PMOS transistors m3a and m3b are connected to the power supply VDD.
  • a PMOS transistor m4a acting as a switch is connected between the drain terminal of the PMOS transistor m3a and the power supply VDD in synchronization with the clock signal CLK, and is synchronized with CLK between the drain terminal of the PMOS transistor m3b and the power supply VDD.
  • the PMOS transistor m4b acting as a switch is connected.
  • the gate terminals of the NMOS transistors ml1, m21, ml2, and m22 that make up the input transistor section are the positive output Vol and negative output Vobl of the first differential amplifier, and the positive output Vo2 and negative of the second differential amplifier, respectively.
  • the output Vob2 is connected, the source terminal is connected to the reference ground voltage VSS, the drain terminals of the transistors mi l and ml 2 are the source terminal (node Va) of the transistor mla, and the drain terminals of the transistors m21 and m22 are the transistors mlb Connected to the source terminal (node Vb).
  • the gate terminals of the NMOS transistors m2a and m2b acting as switches and the gate terminals of the PMOS transistors m4a and m4b acting as switches in synchronization with the clock signal CLK are connected to the clock signal CLK.
  • a connection portion between the source terminal of the switch transistor m2a and the drain terminal of the feedback transistor mla is a node Vc
  • a connection portion between the source terminal of the switch transistor m2b and the drain terminal of the feedback transistor mlb is a node Vd.
  • An NMOS transistor mm acting as a reset transistor is connected between the node Vc and the reset voltage input terminal Vreset
  • an N MOS transistor mrb acting as a reset transistor is connected between the node Vd and the reset voltage input terminal Vreset
  • the inverted signal ZCLK of the clock signal is connected to the gate terminals of the NMOS transistors mra and mrb that act as reset transistors.
  • a series of operations of the dynamic comparator 700 of the fifth embodiment is basically substantially equal to a series of operations of the dynamic comparator 100 of the first embodiment. The difference is the reset state when the following clock signal CLK is "Low".
  • the NMOS transistors m2a and m2b are turned on, and the PMOS transistors m4a and m4b are turned off.
  • the NMOS transistors mil, ml2, m21, and m22 in the input transistor section determine the threshold voltage Vtn by performing a predetermined weighting operation, and the difference between the positive output voltage Vol and the negative output voltage Vobl of the first differential amplifier
  • the comparison result of the comparison between the voltage and the difference voltage between the positive output voltage Vo2 and the negative output voltage Vob2 of the second differential amplifier is output to the positive feedback section. Since the implementation of the predetermined weighting calculation has already been described, it will be omitted.
  • the drain currents of the transistors m 11, ml 2, m 21, and m 22 in the input transistor section vary depending on their gate terminal voltages.
  • a drain voltage VDS1 corresponding to the gate terminal voltage of the transistors mil and ml2 and a drain voltage VDS2 corresponding to the gate terminal voltage of the transistors m21 and m22 are generated, and the positive feedback section is the difference between VDS1 and VDS2.
  • the voltage is positively fed back and amplified to the power supply voltage V DD or “High” or the reference ground voltage VSS or “Low”, and this state is maintained (Compare & Latch state). At this time, during the period when the output terminals Q and QB of the comparator are transitioning, the current flows through the circuit.
  • the dynamic comparator 700 uses the switch that operates in synchronization with the inverted signal of the clock signal, and further switches the nodes Vc and Vd to the node Va. And the function to reset Vb to Vreset, it is possible to reduce the deterioration of the comparison accuracy that occurred when the clock signal frequency and analog input signal frequency became faster, which was a problem in the prior art. Become.
  • FIG. 8 is a diagram illustrating an example of the configuration of the dynamic comparator 800 of the sixth embodiment.
  • the comparator 800 includes an input transistor section including NMOS transistors mi1, ml2, m21, and m22, and a positive feedback section (cross-coupled inverter latch section) including NMOS transistors mla and mlb and PMOS transistors m3a and m3b.
  • the output terminal QB is connected to the gate terminals of the transistors mla and m3a in the feedback section and the drain terminal of the transistor m3b.
  • the output terminal Q is connected to the gate terminals of the transistors mlb and m3b in the positive feedback section and the drain terminal of the transistor m3a.
  • An NMOS transistor m2a that acts as a switch in synchronization with the clock signal CLK is connected between the drain terminal of the NMOS transistor mla and the drain terminal of the PMOS transistor m3a, and the drain terminal of the NMOS transistor mlb and the PMOS transistor m3b
  • An NMOS transistor m2b that acts as a switch in synchronization with CLK is connected between the drain terminal and the drain terminal.
  • the source terminals of the PMOS transistors m3a and m3b are connected to the power supply VDD.
  • a PMOS transistor m4a which acts as a switch in synchronization with the clock signal CLK, is connected between the drain terminal of the PMOS transistor m3a and the power supply VDD, and C LK is connected between the drain terminal of the PMOS transistor m3b and the power supply VDD.
  • a PMOS transistor m4b which acts as a switch in synchronization with, is connected.
  • the gate terminals of the NMOS transistors mi, m21, ml2, and m22 that make up the input transistor section are the positive output Vol, negative output Vobl of the first differential amplifier, and the positive output of the second differential amplifier, respectively.
  • Vo2 and negative output Vob2 are connected, the source terminal is connected to the reference ground voltage VSS, the drain terminals of transistors mil and ml2 are the source terminal (node Va) of transistor mla, and the drain terminals of transistors m21 and m22 are Connected to the source terminal (Vb) of transistor mlb.
  • the gate terminals of the NMOS transistors m2a and m2b acting as switches in synchronization with the clock signal CLK and the gate terminals of the PMOS transistors m4a and m4b acting as switches in synchronization with the clock signal CLK are connected to the clock signal CLK.
  • a connection point between the source terminal of the transistor m2a and the drain terminal of the transistor mla is a node Vc
  • a connection point between the source terminal of the transistor m2b and the drain terminal of the transistor mlb is a node Vd
  • NMOS transistor mm acting as a reset transistor is connected to NMOS transistor mrb acting as a reset transistor between Vd and ground voltage VSS
  • the gate terminals of NMOS transistors mra and mrb acting as reset transistors are connected to The Inverted signal ZCLK is connected.
  • a series of operations of the dynamic comparator 800 of the sixth embodiment is basically almost the same as a series of operations of the dynamic comparator 100 of the first embodiment. The difference is the reset state when the following clock signal CLK is "Low".
  • the transistors mla and mlb are turned on, and the nodes Vc and Va and the nodes Vd and Vb are conducted. Accordingly, the voltages of the nodes Va and Vb are also reset to the ground voltage VSS (Reset state).
  • the NMOS transistors m2a and m2b are turned on, and the PMOS transistors m4a and m4b are turned off.
  • the NMOS transistors mil, ml2, m21, and m22 in the input transistor section determine the threshold voltage Vtn by performing a predetermined weighting operation, and the difference between the positive output voltage Vol and the negative output voltage Vobl of the first differential amplifier
  • the comparison result of the comparison between the voltage and the difference voltage between the positive output voltage Vo2 and the negative output voltage Vob2 of the second differential amplifier is output to the positive feedback section. Since the implementation of the predetermined weighting calculation has already been described, it will be omitted.
  • Input transistor transistor m The drain currents of 11, ml2, m21, and m22 vary depending on their gate terminal voltages. As a result, a drain voltage VDS1 corresponding to the gate terminal voltage of the transistor mil and the transistor ml2 and a drain voltage VDS2 corresponding to the gate terminal voltage of the transistors m21 and m22 are generated, and the positive feedback section is the difference between VDS1 and VDS2.
  • the voltage is positively fed back and amplified to the power supply voltage VDD, that is, “High” or the reference ground voltage VSS, that is, “Low”, and this state is maintained (Compare & Latch state).
  • the operation principle of the other circuit is the same as that of the dynamic comparator 100 of the first embodiment.
  • the dynamic comparator 800 of the sixth embodiment uses the switch operating in synchronization with the inverted signal of the clock signal in the reset state, and further changes the node Vc and Vd to the node Va. And the function of resetting Vb to the ground voltage VSS can reduce the deterioration of the comparison accuracy that occurred when the clock signal frequency and analog input signal frequency became faster, which was a problem in the prior art. It becomes possible. Also, the comparator 700 is different from the comparator 700 in that the reset voltage input terminal Vreset is not required and the reset node Vc and Vd voltages are not Vreset but the ground voltage VSS.
  • FIG. 9 is a diagram illustrating an example of the configuration of the dynamic comparator 900 according to the seventh embodiment.
  • the comparator 900 includes an input transistor unit including NMOS transistors mi1, ml2, m21, and m22, and a positive feedback unit (cross-coupled inverter latch unit) including NMOS transistors mla and mlb and PMOS transistors m3a and m3b.
  • Output terminal QB force at the gate terminals of the positive feedback transistors mla and m3a and the drain terminal of the transistor m3b
  • Output terminal Q at the gate terminals of the positive feedback transistors mlb and m3b and the drain terminal of the transistor m3a Is connected.
  • An NMOS transistor m2a that acts as a switch in synchronization with the clock signal CLK is connected between the drain terminal of the NMOS transistor mla and the drain terminal of the PMOS transistor m3a, and the drain terminal of the NMOS transistor mlb and the PMOS transistor m3b
  • An NMOS transistor m2b that acts as a switch in synchronization with CLK is connected between the drain terminal and the drain terminal.
  • the source terminals of the PMOS transistors m3a and m3b are connected to the power supply VDD.
  • a PMOS transistor m4a which acts as a switch in synchronization with the clock signal CLK, is connected between the drain terminal of the PMOS transistor m3a and the power supply VDD, and C LK is connected between the drain terminal of the PMOS transistor m3b and the power supply VDD.
  • a PMOS transistor m4b which acts as a switch in synchronization with, is connected.
  • the gate terminals of the NMOS transistors mi, m21, ml2, and m22 that make up the input transistor section are the positive output Vol, negative output Vobl of the first differential amplifier, and the positive output of the second differential amplifier, respectively.
  • Vo2 and negative output Vob2 are connected, the source terminal is connected to the reference ground voltage VSS, the drain terminals of transistors mil and ml2 are the source terminal (node Va) of transistor mla, and the drain terminals of transistors m21 and m22 are Connected to the source terminal (Vb) of transistor mlb.
  • the gate terminals of the NMOS transistors m2a and m2b acting as switches in synchronization with the clock signal CLK and the gate terminals of the PMOS transistors m4a and m4b acting as switches in synchronization with the clock signal CLK are connected to the clock signal CLK.
  • connection point between the source terminal of the transistor m2a and the drain terminal of the transistor mla is a node Vc
  • the connection point between the source terminal of the transistor m2b and the drain terminal of the transistor mlb is Vd
  • the reset transistor is connected between the nodes Vc and Vd.
  • An NMOS transistor mr that acts as a reset transistor is connected, and an inverted signal ZCLK of the clock signal is connected to the gate terminal of the NMOS transistor mr that acts as a reset transistor.
  • a series of operations of the dynamic comparator 900 of the seventh embodiment is basically equal to a series of operations of the dynamic comparator 100 of the first embodiment. The difference is the reset state when the following clock signal CLK is "Low”.
  • the clock signal CLK is “Low”
  • the NMOS transistors m2a and m2b are turned off and the PMOS transistors m4a and m4b are turned on.
  • the positive feedback section does not operate and the output terminals Q and QB are pulled up to "High”.
  • the transistors m2a and m2b are OFF, no current flows in this circuit.
  • the inverted signal ZCLK of the clock signal becomes “High”, the NMOS transistor mr is turned on, and the nodes Vc and Vd are conducted. Also, since the output terminals Q and QB are pulled up to "High”, the transistors mla and mlb are turned on, and the nodes Vc and Va are connected, and Vd and Vb are conducted. Therefore, nodes Va and Vb and nodes Vc and Vd are conducted. This effect is effective even when both Vol and Vo2 or Vobl and Vob2 are both below the threshold voltage Vth of the input transistor section and both the NMOS transistors mil and ml2 of the input transistor section or both the transistors m21 and m22 are turned off.
  • the voltages of the nodes Vc and Vd are reset to the same potential. Since the output terminals Q and QB are pulled up to "High”, the transistors mla and mlb are turned on, and the nodes Vc and Va and Vd and Vb are conducted. If no current flows in this circuit and at least one of the transistors m11, ml2, m21, and m22 is ON, after all, the nodes Va, Vb, Vc, and Vd are at the ground voltage VSS. Reset (Reset state)
  • the NMOS transistors m2a and m2b are turned on, and the PMOS transistors m4a and m4b are turned off.
  • the NMOS transistors mil, ml2, m21, and m22 in the input transistor section determine the threshold voltage Vtn by performing a predetermined weighting operation, and the difference between the positive output voltage Vol and the negative output voltage Vobl of the first differential amplifier
  • the comparison result of the comparison between the voltage and the difference voltage between the positive output voltage Vo2 and the negative output voltage Vob2 of the second differential amplifier is output to the positive feedback section. Since the implementation of the predetermined weighting calculation has already been described, it will be omitted.
  • the drain currents of the transistors m 11, ml 2, m 21, and m 22 in the input transistor section vary depending on their gate terminal voltages.
  • a drain voltage VDS1 corresponding to the gate terminal voltage of the transistors mil and ml2 and a drain voltage VDS2 corresponding to the gate terminal voltage of the transistors m21 and m22 are generated, and the positive feedback section is the difference between VDS1 and VDS2.
  • the voltage is positively fed back and amplified to the power supply voltage V DD or “High” or the reference ground voltage VSS or “Low” and the state is maintained. Hold (Compare & Latch state). At this time, during the period when the output terminals Q and QB of the comparator are transitioning, the current flows through the circuit.
  • the dynamic comparator 900 of the seventh embodiment uses the switch operating in synchronization with the inverted signal of the clock signal in the reset state to share the nodes Va, Vb, Vc, and Vd.
  • the switch operating in synchronization with the inverted signal of the clock signal in the reset state uses the switch operating in synchronization with the inverted signal of the clock signal in the reset state to share the nodes Va, Vb, Vc, and Vd.
  • the reset voltage input terminal Vreset is not required, and the reset node Vc and Vd voltages are not Vreset but the node Vc and Vd are at the same potential or in the reset state.
  • Ml2, m21, and m22 are different in that the voltages of the nodes Va, Vb, Vc, and Vd are the ground voltage V SS if any of them is ON. Also, it differs from the comparator 800 in that it can be configured even if the number of reset transistors is one less.
  • FIG. 10 is a diagram illustrating an example of a configuration of a Vreset generator (reset voltage generator) 1000 according to the eighth embodiment, which relates to the dynamic comparator 700 according to the fifth embodiment.
  • the Vreset generator 10000 is a half circuit of the comparator 700, and is configured as a replica circuit of the comparator 700.
  • the input transistor section including NMOS transistors mi and ml 2 and the NMOS transistor ml and PMOS transistor m3, which are half circuits of the positive feedback section of the comparator 700, are provided.
  • the gate terminals of the transistors ml and m3 and the drain of the transistor m3 The terminal is connected.
  • an NMOS transistor m2 that acts as a switch in synchronization with the Vreset generator operation signal ENABLE is connected between the drain terminal of the NMOS transistor ml and the drain terminal of the PMOS transistor m3.
  • the source terminal of the PMOS transistor m3 is the power supply V Connected to DD.
  • a PMOS transistor m4 that acts as a switch is connected between the drain terminal of the PMOS transistor m3 and the power supply VDD in synchronization with the Vreset generator operation signal ENABLE.
  • the NMOS transistors m11 and m21 constituting the input transistor section are connected to the common mode voltage Vomid of the positive output and the negative output of the differential amplifier, the source terminal is connected to the reference ground voltage VSS, and the NMOS transistor mi
  • the drain terminals of l and ml 2 are connected to the source terminal of the feedback transistor ml, the drain terminal of the feedback transistor ml is connected to the source terminal of the switch transistor m2, and the connection between this feedback transistor ml and the switch transistor m2 Part of the voltage is output externally as the specified reset voltage Vreset.
  • the above is an example of the configuration of the Vreset generator 1000 of the eighth embodiment related to the dynamic comparator 700 of the fifth embodiment.
  • the NMOS transistor m2 When the Vreset generator operation signal ENABLE is "High", the NMOS transistor m2 is turned on and the PMOS transistor m4 is turned off. As a result, the half circuit of the positive feedback section of the comparator 100 becomes operable.
  • the NMOS transistors ml1 and ml2 in the input transistor section have a predetermined size ratio.
  • the size ratio of the gate width W between the transistor mi 1 and the transistor ml 2 is (mZ2) Zm: (mZ2) Zm in the expression (1.6).
  • any method can be used as a method for realizing the predetermined size ratio.
  • the voltage between the gate terminal and source terminal of the transistors mi l and ml 2 The pressure is Vomid.
  • Vomid a certain drain current is caused to flow through the circuit through the transistors mi l and ml 2.
  • the combined drain current of transistors mi l and ml 2 flows through transistors m3, m2 and ml.
  • This is the Vreset generator operating current. Since the transistor m3 has a diode connection in which the gate terminal and the drain terminal are connected, it operates as a resistor having a certain conductance.Therefore, a certain voltage is generated by the Vreset generator operating current. It occurs at the drain terminal of the star m3.
  • the gate terminal voltage of the transistor m2 is the Vreset generator operating signal ENABLE, and the drain terminal voltage of the transistor m2 is the drain terminal voltage of the transistor m3.
  • the gate terminal voltage of the transistor ml is the drain terminal voltage of the transistor m3
  • the drain terminal voltage of the transistor ml is the source terminal voltage of the transistor m2
  • the Vreset generator operating current the gate terminal-source voltage (transistor A certain voltage that satisfies the relationship of m3 drain terminal voltage vs. transistor m1 source terminal voltage)
  • drain terminal source terminal voltage is the source of transistor ml.
  • the source terminal voltage of the transistor m2 is generated as the reset voltage Vreset.
  • the nodes Vc and Vd are set when the comparator 700 is in the reset state.
  • the comparator 700 is also brought into the Compara & Latch state. When transitioning, the comparator 700 operates most sensitively.
  • the Vreset generator 1000 according to the eighth embodiment related to the dynamic comparator 700 according to the fifth embodiment has a half circuit of the comparator 700 as a replica circuit, and the above-described operation is performed. By generating the reset voltage Vreset by the operation, the dynamic comparator 700 of the fifth embodiment can be operated most efficiently and quickly.
  • Vreset generator 1000 shown in FIG. 10 is composed of only the circuit portion constituting one of the differential pairs in the configuration of the comparator 700 shown in FIG. Of course, it may be configured.
  • the input transistor unit is an NMOS transistor.
  • the NMOS transistor and the PMOS transistor are replaced with the comparator, and the input transistor unit is a PMOS transistor. Similar effects can be obtained.
  • FIG. 11 shows the comparator 100 according to the first embodiment, the comparator 400 according to the second embodiment, the comparator 500 according to the third embodiment, or the comparator 7 according to the fifth embodiment.
  • 00 or the inverted signal ZC LK of the clock signal to be supplied to the gate terminal of the reset transistor used in the comparator 800 according to the sixth embodiment or the comparator 900 according to the seventh embodiment is generated from the clock signal CLK.
  • 2 is a diagram showing an example of the configuration of an inverted clock generation circuit (delay circuit) 1100 for performing
  • the inversion clock generation circuit 1100 includes an inverter 1101 and a buffer 1102.
  • the input signal of the inverter 1101 is supplied with the clock signal CLK, the output of the inverter 1101 and the output of the buffer 1102 are connected, and the output of the buffer 1102 is output as the inverted signal ZCLK of the clock signal.
  • the above is an example of the configuration of the inverted clock generating circuit 1100 of the ninth embodiment.
  • a series of operations of the inverted clock generation circuit 1100 of the eleventh embodiment will be described with reference to FIG.
  • inverter 1101 When clock signal CLK is applied to inverter 1101, inverter 1101 outputs an inverted signal of clock signal CLK having a predetermined delay. When the inverted signal of the clock signal CLK output by the inverter 1101 is applied to the buffer 1102, the nother 1102 further receives the inverted signal ZCLK of the clock signal CLK having a predetermined delay with respect to the applied inverted signal of the clock signal CLK. Output.
  • the inverted signal / CLK of the clock signal CLK output by the inverted clock generation circuit 1100 is used as the comparator 100 according to the first embodiment or the comparator 4 according to the second embodiment.
  • 00 or comparator 500 according to the third embodiment 500, or comparator 700 according to the fifth embodiment 700, or comparator 800 according to the sixth embodiment, or comparator 9 according to the seventh embodiment 9 Each comparator can be operated with higher accuracy by applying it to the gate terminal of the reset transistor used in 00.
  • the inverted signal ZCLK of the clock signal CLK output by the inverted clock generation circuit 1100 is given to the gate terminal of the reset transistor used in the comparator 100 according to the first embodiment. The operation in this case will be described in more detail.
  • FIG. 12 shows the clock signal CLK, the output terminals Q and QB of the comparator 100, the positive output Vol and the negative output Vobl of the first differential amplifier, the positive output Vo2 and the negative output Vob2 of the second differential amplifier.
  • the timing chart of the inverted signal ZCLK of the clock signal CLK output by the inverted clock generation circuit 1100 and the voltages of the nodes Va and Vb of the comparator 100 is shown.
  • the NMOS transistors ml1, ml2, m21, and m22 of the input transistor section determine the threshold voltage Vtn by performing a predetermined weighting operation, Comparison of the differential voltage between the positive output voltage Vol and negative output voltage Vobl of the differential amplifier 1 and the differential voltage between the positive output voltage Vo2 and negative output voltage Vob2 of the second differential amplifier The result is output to the positive feedback section. Since the predetermined weighting calculation has already been described, it will be omitted.
  • a drain voltage VDS1 corresponding to the gate terminal voltage of the transistors mil and ml2 and a drain voltage VDS2 corresponding to the gate terminal voltage of the transistors m21 and m22 are generated, and the positive feedback section is set to VDS1 and VDS2.
  • the difference voltage is positively fed back and amplified to the power supply voltage VDD, that is, “High” or the reference ground voltage VSS, that is, “Low”, and this state is maintained (Compare & Latch state).
  • VDD power supply voltage
  • VSS reference ground voltage
  • the comparator 100 according to the first embodiment, the comparator 400 according to the second embodiment, or the comparator 500 according to the third embodiment, or the fifth embodiment.
  • the inverted signal ZCLK of the clock signal supplied to the gate terminal of the reset transistor used in the comparator 700 or the comparator 800 according to the sixth embodiment or the comparator 900 according to the seventh embodiment By using the switch that operates in synchronization with the inverted signal of the clock signal having a predetermined delay time with respect to the clock signal CLK in the reset state, the inverted clock generating circuit 1100 for generating the signal CLK generates the signal. It has a function to reset nodes Va and Vb to Vreset or ground voltage VSS.
  • the positive feedback section also transitions to the Compare & Latch state because the steady state force with the node Va and vb at the reset voltage also transitions to the Compare & Latch state. Even when the signal frequency and the analog input signal frequency become faster, it is possible to more stably reduce the deterioration of the comparison accuracy.
  • the output of the inverter 1101 is given as the input of the buffer 1102, but the clock signal CLK is given to the buffer 1102, and the output of the The same effect can be obtained even if the output is supplied to the inverter 1101.
  • the comparator provided with the inverted clock generation circuit 1100 of the present embodiment may be any of the comparators shown in the first to eighth embodiments. Further, when an AZD converter is configured using a plurality of comparators, at least one of the plurality of comparators is provided with a comparator with the inverted clock generation circuit 1100 of the present embodiment. Also good.
  • FIG. 13 is a diagram illustrating an example of the configuration of the parallel AZD converter 1300 according to the tenth embodiment.
  • the parallel AZD converter 1300 shown in FIG. 1 includes a reference voltage generation circuit 1301, a differential amplifier row 1302, a comparator row 1304, and an encoding circuit 1305.
  • the reference voltage generation circuit 1301 reduces the voltage between the high-voltage side reference voltage 1301a and the low-voltage side reference voltage 1301b to less than 2 N (N: number of bits of the AZD converter) m
  • the reference voltages VRl to VRm + 1 are generated by dividing by the resistors Rl to Rm.
  • VRl to VRm + 1 are input to the differential amplifier row 1302.
  • the differential amplifier row 1302 has m + 1 differential amplifiers, and is parallel to the relationship between the analog input signal voltage input from the analog input signal voltage input terminal AIN and the reference voltages VRl to VRm + 1. A predetermined amplification is carried out by and given to the comparator row 1304.
  • Each comparator included in the comparator array 103 is supplied with positive and negative outputs of two differential amplifiers adjacent to each other.
  • Each comparator employs any of the comparators described above, or has a structure having an inverted clock generation circuit 1100 in these.
  • a comparator can be used.
  • the input transistors are configured with a predetermined size ratio, and are compared in parallel while interpolating the positive and negative outputs of two adjacent differential amplifiers in synchronization with the clock signal CLK.
  • the encoding circuit 1305 logically processes (converts) the comparison result output from the comparator string 1304 and outputs a digital signal DOUT having a predetermined resolution.
  • the above is an example of the configuration of the parallel AZD transformation 1300 according to the tenth embodiment.
  • the reference voltage generation circuit 1301 includes m resistors Rl to Rm connected in series, and a high-voltage reference voltage 1301a and a low-voltage reference voltage 1301b are applied to both ends thereof. As a result, the voltage between the high-voltage side reference voltage 1301a and the low-voltage side reference voltage 1301b is divided to generate reference voltages VRl to VRm + 1.
  • Each of the differential amplifiers Al to Am + 1 constituting the differential amplifier array 1302 has two input terminals. One input terminal is supplied with the analog input signal voltage AIN, and the other VRl to VRm + 1 generated by the reference voltage generation circuit 1301 are applied to the input terminals of the first and second terminals. Each differential amplifier outputs a plurality of output voltage sets, such as a positive output (Vol to Vom + 1) and a negative output (Vobl to Vom + 1).
  • Each comparator constituting the comparator array 1304 has any of the configurations of the comparators described above. Since these operations have been described, they are omitted here.
  • the encoding circuit 1305 performs logical processing (conversion) on the comparison results output from the output terminals Q and QB by the respective comparators constituting the comparator array 1304, and outputs a digital signal having a predetermined resolution. Is output.
  • the parallel-type AZD conversion 1300 of the tenth embodiment is included in the input transistor section of the comparator by configuring a comparator array including a plurality of the comparators described above.
  • the interpolation resistor array that has been used in the prior art becomes unnecessary, and the operation current and the occupied area can be reduced. It has a function to reset nodes Va and Vb to Vreset or ground voltage VSS using a switch that operates in synchronization with the inverted signal. Therefore, it is possible to reduce the deterioration of the comparison accuracy of the comparator, which occurred when the clock signal frequency and analog input signal frequency became faster, which was a problem in the prior art. It becomes possible to improve.
  • the present invention is not limited to this, and the number of comparators may be any number of powers of 2 (where n is a natural number). The same effect can be obtained.
  • the switch for connecting the nodes Va and Vb and the predetermined reset voltage Vreset is an NMOS transistor, but a switch having the same function, for example, The same effect can be obtained by using a CMOS switch that combines a PMOS transistor and an NMOS transistor, or a CMOS switch with a dermy to reduce charge injection.
  • the input transistor unit 10 is configured as an NMOS transistor. Even if the NMOS transistor and the PMOS transistor are interchanged and the input transistor unit 10 is configured by a PMOS transistor, the same thing can be achieved. An effect is obtained.
  • the present invention can maintain a high comparison accuracy of the comparator even when the frequency of the clock signal and the frequency of the analog input signal are increased.
  • the analog input signal bandwidth can be expanded, so the AZD converter for the analog front end of the digital read channel and the system for direct conversion that requires a wide and analog input signal bandwidth. It can be applied to other uses.

Landscapes

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  • Analogue/Digital Conversion (AREA)

Abstract

　並列型Ａ／Ｄ変換器で使用する比較器において、比較器１００にリセットトランジスタｍｒａ、ｍｒｂが備えられる。比較器１００がリセット状態にあるとき、前記ＰＭＯＳリセットトランジスタｍｒａ、ｍｒｂにクロック信号の反転信号／ＣＬＫを与えて、差動対となる２つの内部ノードＶａ、Ｖｂの電圧を前記リセットトランジスタｍｒａ、ｍｒｂにより共に所定リセット電圧に強制的にリセットする。前記クロック信号の反転信号／ＣＬＫは所定の遅延時間だけ遅れて生成される。これにより、比較器１００がリセット状態にあるとき、内部ノードＶａ、Ｖｂのリセット解除タイミングを、比較器が比較動作を行うタイミングに対して遅くする。従って、クロック信号の周波数及びアナログ入力信号の周波数が速くなっても、比較器がリセット状態にある時には、差動対を形成する内部ノードの電圧をバランス良くなって、電圧比較精度が高くなる。

Description

明 細 書
比較器及び AZD変換器
技術分野
[0001] 本発明は、複数の差動電圧対を受け取り、クロック信号に同期して、前記複数の差 動電圧対の各々の差電圧について比較動作を行う比較器及び、アナログ信号をディ ジタル信号に変換する AZD変換器、特に、並列型の構成を有する AZD変換器に 関する。
背景技術
[0002] 近年、情報通信の高速化、光ディスクピックアップの高倍速化、高容量ィ匕にともな!/ヽ 高速、広入力帯域、更に、コスト削減のため省面積、省電力の AZD変換器が必要と されている。
[0003] 図 14は、従来技術における並列型 AZD変 1400の構成を示す。この AZD 変換器を用いて、高速なアナログ Zディジタル変換が行われて 、た。
[0004] AZD変翻 1400は、参照電圧発生回路 1401、差動増幅器列 1402、比較器列 1404、エンコード回路 1405から構成される。参照電圧発生回路 1401は、高圧側基 準電圧 1401aと低圧側基準電圧 1401bとの間の電圧を複数の抵抗 Rl〜Rnにより 分圧して、参照電圧 VRl〜VRn+ lを発生している。参照電圧 VRl〜VRn+ lは、 差動増幅器列 1402に入力される。差動増幅器列 1402は、 n+ 1個の差動増幅器を 有し、アナログ入力信号電圧入力端子 AINから入力されたアナログ入力信号電圧と 参照電圧 VRl〜VRn+ 1との関係に対して並列で所定の増幅を行い、比較器列 14 04に入力する。比較器列 1404は、差動増幅器列 1402の出力を並列で比較する。 エンコード回路 1405は、比較器列 1404から出力された比較結果を論理処理 (変換 )して、所定の分解能のディジタル信号 DOUTを出力する。ここで、 AZD変換器の ビット数を Nとすると、前記 nは 2の N乗程度となる。
[0005] 前記のような並列構成を有する従来の AZD変換器は、積分型、直並列型などの A ZD変^^と比較して、参照電圧とアナログ入力信号電圧とを並列で同時に比較処 理するため、高速に AZD変換が可能であると 、う長所を有して 、る。 [0006] しかしながら、 AZD変翻の分解能を 1ビットずつ大きくする毎に、差動増幅器及 び比較器の数を 2倍ずつ増加する必要があり、消費電力及び占有面積が増大すると いう短所を有している。また、 AZD変翻の分解能を大きくするためには、差動増 幅器のオフセット誤差、増幅率、比較器のオフセット誤差、比較精度などの要求仕様 が高くなると 、う短所を有して 、る。
[0007] 前記のような短所の改善を図った AZD変翻が、特許文献 1に開示されている。
[0008] 図 15は、並列型 AZD変換器の前記に示すような短所に対して改善を図った別の 従来技術の並列型 AZD変翻 1500の構成の一例である。 AZD変翻 1500は、 参照電圧発生回路 1501、差動増幅器列 1502、補間抵抗器列 1503、比較器列 15 04、エンコード回路 1505から構成される。 AZD変^^ 1500は、図 14の AZD変 翻 1400と比較して、比較器列及びエンコード回路は同様の構造であるが、参照 電圧発生回路 1501に含まれる抵抗の数が少ない点、差動増幅器列 1502に含まれ る差動増幅器の数が少な 、点、及び補間抵抗器列 1503を備えて 、る点で異なる。
[0009] 参照電圧発生回路 1501は、高圧側基準電圧 1501aと低圧側基準電圧 1501bと の間の電圧を、 2の N乗個（N:AZD変換器のビット数）よりも少ない m個の抵抗 R1 〜Rmにより分圧して参照電圧 VRl〜VRm+ 1を発生している。参照電圧 VR1〜V Rm+ 1は、差動増幅器列 1502に入力される。差動増幅器列 1502は m+ 1個の差 動増幅器を有し、アナログ入力信号電圧入力端子 AINカゝら入力されたアナログ入力 信号電圧と参照電圧 VR1〜VRm + 1との関係に対して並列で所定の増幅を行い、 補間抵抗器列 1503に入力する。補間抵抗器列 1503は複数の抵抗を備えており、 互いに隣接する 2つの差動増幅器の正極出力電圧と負極出力電圧との差電圧及び 、負極出力電圧と正極出力電圧との差電圧を各々分圧して差動の補間電圧として得 て、これを比較器列 1504に与える。比較器列 1504は各補間電圧を並列で比較す る。エンコード回路 1505は、比較器列 1504から出力された比較結果を論理処理（ 変換)して、所定の分解能のディジタル信号 DOUTを出力する。
[0010] AZD変翻 1500は、補間するビット数を Lビットとすると、前記従来の AZD変換 器 1400と比べて、差動増幅器の数を 1ZLに低減することができる。従って、電力及 び面積を削減することが可能であるという長所を有している。し力しながら、比較器の 分解能を 1ビット大きくする毎に、比較器の数が 2倍ずつ増加し、消費電流及び占有 面積が増大すると ヽぅ短所を有して ヽることは、前記従来の AZD変 1400と同 様である。また、 AZD変換器の分解能を大きくするためには、比較器のオフセット誤 差、比較精度などの要求仕様が高くなるという短所を有していることは、前記従来の AZD変翻 1400と同様である。
[0011] 前記のような短所の改善を図った AZD変翻が、特許文献 2に開示されている。
[0012] 図 16は、並列型 AZD変換器の前記に示すような短所に対して更に改善を図った 、別の従来技術の並列型 AZD変換器 1600の構成の一例である。 AZD変換器 16 00は、参照電圧発生回路 1601、差動増幅器列 1602、比較器列 1604、エンコード 回路 1605から構成される。 AZD変翻 1600は、図 15の AZD変翻 1500と比 較して、参照電圧発生回路 1601及び差動増幅器列 1602及びエンコード回路 160 5は同様の構造であるが、補間抵抗器列 1503を備えていない点、比較器列の入力 が互いに隣り合う 2つの差動増幅器の正極、負極出力電圧である点で異なる。
[0013] 参照電圧発生回路 1601は、高圧側基準電圧 1601aと低圧側基準電圧 1601bと の間の電圧を、 2の N乗個（N:AZD変換器のビット数）よりも少ない m個の抵抗 R1 〜Rmにより分圧して参照電圧 VRl〜VRm+ 1を発生している。参照電圧 VR1〜V Rm+ 1は、差動増幅器列 1602に入力される。差動増幅器列 1602は m+ 1個の差 動増幅器を有し、アナログ入力信号電圧入力端子 AINカゝら入力されたアナログ入力 信号電圧と参照電圧 VR1〜VRm + 1との関係に対して並列で所定の増幅を行い比 較器列 1604に与える。比較器列 1604に含まれる各々の比較器は、互いに隣り合う 2つの差動増幅器の正極、負極出力が与えられる。各比較器の入力トランジスタは、 所定のサイズ比で構成され、クロック信号 CLKに同期しながら、隣り合う 2つの差動 増幅器の正極、負極出力を補間しながら並列で比較する。尚、補間処理は、補間抵 抗を必要としない。エンコード回路 1605は、比較器列 1604から出力された比較結 果を論理処理 (変換)して、所定の分解能のディジタル信号 DOUTを出力する。
[0014] 図 17は、前記図 16に示される並列型 AZD変換器 1600を構成する比較器列 160 4に用いられるダイナミック型比較器 1700の構成の一例である。比較器 1700は、 N MOSトランジスタ ml 1、 ml2、 m21、 m22を含む入力トランジスタ部と、 NMOSトラ ンジスタ mla、 mlb及び PMOSトランジスタ m3a、 m3bを含む正帰還部（クロスカツ プルインバータラツチ部）とを備え、正帰還部の NMOSトランジスタ mla、 m3aのゲ ート端子及び PMOSm3bのドレイン端子に出力端子 QB力 正帰還部のトランジスタ mlb、 m3bのゲート端子及び PMOSトランジスタ m3aのドレイン端子に出力端子 Q が接続されている。また、 NMOSトランジスタ mlaのドレイン端子と PMOSトランジス タ m3aのドレイン端子との間に、クロック信号 CLKに同期してスィッチとして作用する NMOSトランジスタ m2aが接続され、 NMOSトランジスタ mlbのドレイン端子と PMO Sトランジスタ m3bのドレイン端子との間に、 CLKに同期してスィッチとして作用する NMOSトランジスタ m2bが接続されている。 PMOSトランジスタ m3a、 m3bのソース 端子は、電源 VDDに接続されている。また、 PMOSトランジスタ m3aのドレイン端子 と電源 VDDとの間に、クロック信号 CLKに同期してスィッチとして作用する PMOSト ランジスタ m4aが接続され、 PMOSトランジスタ m3bのドレイン端子と電源 VDDとの 間に、 CLKに同期してスィッチとして作用する PMOSトランジスタ m4bが接続されて いる。
[0015] 入力トランジスタ部を構成する NMOSトランジスタ mi l、 m21、 ml2、 m22のゲー ト端子は、各々、第 1の差動増幅器の正極出力 Vol、負極出力 Vobl、第 2の差動増 幅器の正極出力 Vo2、負極出力 Vob2が接続され、ソース端子は基準接地電位 VS Sが接続され、 NMOSトランジスタ mi l及び ml2のドレイン端子は、 NMOSトランジ スタ mlaのソース端子（以下、ノード Vaという）、 NMOSトランジスタ m21及び m22の ドレイン端子は、 NMOSトランジスタ mlbのソース端子（以下、ノード Vbという）に接 続されている。クロック信号 CLKに同期してスィッチとして作用する NMOSトランジス タ m2a、 m2bのゲート端子及び、クロック信号 CLKに同期してスィッチとして作用す る PMOSトランジスタ m4a、 m4bのゲート端子は、共にクロック信号 CLKに接続され ている。
[0016] 入力トランジスタ部は所定の重み付け演算を行うことにより閾値電圧 Vtnを決定し、 第 1の差動増幅器の正極出力電圧 Volと負極出力電圧 Voblとの差電圧と、第 2の 差動増幅器の正極出力電圧 Vo2と負極出力電圧 Vob2との差電圧とを比較した比 較結果を正帰還部に出力する。所定の重み付け演算は、例えば、入力トランジスタ 部のトランジスタのゲート幅 wのサイズ比を一定の値に設定することで実現される。例 えば、トランジスタ mi lのサイズとトランジスタ ml2のサイズとのサイズ比を 1： 3に設定 し、トランジスタ ml 2のサイズとトランジスタ m22のサイズとのサイズ比を 1： 3に設定す ることにより、閾値電圧 Vtnが得られる。
[0017] 正帰還部は、クロック信号 CLKが所定のレベル以上（以後" High"とする）にある場 合、 PMOSトランジスタ m4a、 m4bが開放状態（OFF)になり、 NMOSトランジスタ m 2a、 m2bは導通状態 (ON)になり、入力トランジスタ部から出力される比較結果を増 幅し、増幅された比較結果を保持すると共に、増幅された比較結果をディジタル信号 として出力する。
[0018] クロック信号 CLKが所定のレベル以下（以後" Low"とする）にある場合、 PMOSト ランジスタ m4a、 m4bが導通状態（ON)になり出力端子 Q, QBは電源電圧 VDD、 つまり" High"にリセットされる。また、 NMOSトランジスタ m2a、 m2bは開放状態（O FF)になり、電流経路が遮断され、電力消費は 0になる。
[0019] これにより、比較器の入力トランジスタ部に含まれるトランジスタが任意のサイズ比を 有する（重み付けを持たせる）ことにより、従来技術において用いられていた補間抵 抗器列が不要となる長所を有する。また、これによつて、補間回路で必要としていた 動作電流及び面積が削減でき、省電力、省面積であるという長所を有する。更に、ダ イナミック型比較器であるため、省電力であるという長所を有する。
特許文献 1 :特開平 4— 43718号公報
特許文献 2 :特開 2003— 158456公報
発明の開示
発明が解決しょうとする課題
[0020] ここで、図 16に示される並列型 AZD変 ^^を構成する比較器列 1604に用いられ る図 17に示したダイナミック型比較器 1700の構成の一例の動作を、図 18を用いて 再度確認する。
[0021] クロック信号 CLKは、ある一定周期又は不定周期で、 "Low"ど' High"とを繰り返 す。一方、第 1の差動増幅器の正極出力電圧 Vol、負極出力電圧 Vobl及び、第 2 の差動増幅器の正極出力電圧 Vo2、負極出力電圧 Vob2は、アナログ入力信号電 圧と各々の差動増幅器に与えられる参照電圧とに従って、所定の信号増幅を出力し た結果である。これ〖こよると、 Vol— Vobl >0、 Vo2— Vob2>0のとき、クロック信号 CLK力 "High"になった後、入力トランジスタ部で所定の重み付け演算を行うことに より閾値電圧 Vtnを決定し、 Volと Voblとの差電圧と、 Vo2と Vob2との差電圧とを 比較した比較結果を正帰還部に出力して、正帰還部で増幅することにより、出力端 子 Q = "High"、 QB = "Low"を出力する。同様に、 Vol— Voblく 0、 Vo2— Vob2 く 0のとき、クロック信号 CLKが" High"になった後、入力トランジスタ部で所定の重 み付け演算を行うことにより閾値電圧 Vtnを決定し、 Volと Voblとの差電圧と、 Vo2 と Vob2との差電圧とを比較した比較結果を正帰還部に出力し、正帰還部で増幅す ることにより、出力端子 Q = "Low"、 QB = "High"を出力する。また、クロック信号 CL Kが" Low"であれば、出力端子 Q = QB = "High"を出力する。
[0022] ここで、図 17に示す比較器 1700において、入力トランジスタ部のドレイン電圧であ るノード Va及び Vbに注目する。ここで、図 18に示す Vthは、比較器の入カトランジス タ部の NMOSトランジスタ ml l、 ml2、 m21、 m22の閾値電圧である。
[0023] VobKVth及び Vob2く Vthである期間、 NMOSトランジスタ m21、 m22は共に OFFする。ここで、クロック信号 CLK力 "High"となり、比較器の一連の比較動作を終 えたとしても、 NMOSトランジスタ m21、 m22は OFFしているため、 Vbの寄生容量に 溜まった電荷は保持され、ノード Vbが接地電圧 VSSにリセットされず、高い電圧を保 つ。一方、ノード Vaは比較器の一連の比較動作を終えると、出力端子 QBが "Low" になり、 NMOSトランジスタ mlaが OFFし、ノード Vaを流れる電流はほぼ 0になる。ま た、 NMOSトランジスタ ml 1、 ml2が ONするため、ノード Vaは" Low"になる。更に 、 Vobl < Vth及び Vob2く Vthの状態で、クロック信号 CLK力 "Low"となっても、 N MOSトランジスタ m21、 m22は共に OFFしており、更に、 NMOSトランジスタ m2a、 m2bが OFFするので、ノード Vbはハイインピーダンス状態となり、ノード Vbの寄生容 量に溜まった電荷は保持され、ノード Vbは接地電圧 VSSにリセットされず、高い電圧 を保ったままになる。一方、ノード Vaは NMOSトランジスタ m2aが OFFし、ノード Va を流れる電流はほぼ 0になる。また、 ¥01 >¥1;11及び¥02 >¥1;11でぁれば、 NMOSト ランジスタ mi l、 ml 2が ONするため、ノード Vaは" Low"になる。 [0024] VoKVth及び Vo2く Vthの場合も、同様に、クロック信号 CLK力 "High"となつ て比較器の一連の比較動作を終えたとしても、ノード Vaは接地電圧 VSSにリセットさ れず、高い電圧を保つ。また、クロック信号 CLKが" Low"となっても、ノード Vaは接 地電圧 VSSにリセットされず、高い電圧を保つ。
[0025] クロック信号 CLKの周波数が非常に遅い場合、クロック信号 CLKが" Low"になつ た場合、 Vob 1 < Vth及び Vob2く Vthとなって NMOSトランジスタ m21及び m22が OFFしても、又は、 Vol < Vth及び Vo2く Vthとなって NMOSトランジスタ mi l及 び ml2が OFFしても、該当トランジスタの若干のリーク電流によって、ノード Vb又は Vaに溜まった電荷が逃げて、ノード Vb又は Vaは" Low"となる。
[0026] しかしながら、前述の通り、ノード Vb又は Vaの電圧は、クロック信号 CLK力 "Low" になった場合でも、リセットされず、高い電圧を保ってしまう。このとき、比較動作を正 常に行うためには、クロック信号 CLKが" High"になった瞬間に高い電圧を保ってい たノード Vb又は Vaが急速に定常状態に戻る必要がある力 アナログ入力信号の周 波数が速い場合には、当然に、第 1及び第 2のの差動増幅器の正極及び負極出力 V ol、 Vobl、 Vo2、 Vob2の周波数も速くなり、ノード Vb又は Vaは定常状態に戻るこ とができなくなり、これが比較器のオフセットとして働き、比較器の比較精度が劣化し 、結局は AZD変換器の精度が極端に劣化するという問題があった。
[0027] 本発明は、力かる点に鑑みてなされたものであり、その目的とするところは、ダイナミ ック型比較器にぉ 、て、クロック信号 CLKの周波数及びアナログ入力信号の周波数 が速い場合であっても、前記ノード Vb又は Vaを強制的に定常状態に戻して、比較 器の比較精度を向上させることにある。
課題を解決するための手段
[0028] 以上の目的を達成するため、本発明では、ダイナミック型比較器にぉ 、て、比較動 作の開始の前の段階で、前記ノード Vb又は Vaに電荷が残留してオフセットが生じて いても、この両ノードを強制的に共通の電圧にリセットして、そのオフセットを解消する こととする。
[0029] 具体的に、本発明の比較器は、複数の差動電圧対を受け、クロック信号に同期して 前記複数の差動電圧対の各々の差電圧について比較動作を行う比較器であって、 前記複数の差動電圧対が入力され、この複数の差動電圧対について所定の重み付 け演算をして電圧 電流変換動作を行うことにより、この重み付けを行った複数の差 動電圧対の各々の差電圧について差動比較動作を行い、この差動比較結果である 差動電流対を出力する入力トランジスタ部と、前記入力トランジスタ部からの差動比 較結果を受け、前記クロック信号に同期して、このクロック信号が所定レベルにあると き、前記受けた差動比較結果を所定電圧レベルまで増幅して比較器の比較結果とし て出力する正帰還部と、前記クロック信号が前記所定のレベルにないとき、前記入力 トランジスタ部と前記正帰還部とを接続している 2つの接続部を共に所定リセット電圧 にリセットするリセット部とを備えたことを特徴とする。
[0030] 本発明は、前記比較器において、前記リセット部がリセットする所定リセット電圧は、 接地電圧であることを特徴とする。
[0031] 本発明は、前記比較器において、前記リセット部は、前記所定リセット電圧を発生 するリセット電圧発生器を備え、前記リセット電圧発生器は、前記入力トランジスタ部 と前記正帰還部とにより構成される回路と同一の回路のうち少なくとも差動対の一方 の回路部分を備えたレプリカ回路を備え、前記レプリカ回路の前記入力トランジスタ 部と前記正帰還部との接続部の電圧を前記所定リセット電圧として出力することを特 徴とする。
[0032] 本発明の比較器は、複数の差動電圧対を受け、クロック信号に同期して前記複数 の差動電圧対の各々の差電圧について比較動作を行う比較器であって、前記複数 の差動電圧対が入力され、この複数の差動電圧対について所定の重み付け演算を して電圧 電流変換動作を行うことにより、この重み付けを行った複数の差動電圧対 の各々の差電圧につ!、て差動比較動作を行!、、この差動比較結果である差動電流 対を出力する入力トランジスタ部と、前記入力トランジスタ部力もの差動比較結果を 受け、前記クロック信号に同期して、このクロック信号が所定レベルにあるとき、前記 受けた差動比較結果を所定電圧レベルまで増幅して比較器の比較結果として出力 する正帰還部と、前記クロック信号が前記所定のレベルにないとき、前記入カトラン ジスタ部と前記正帰還部とを接続している 2つの接続部同士を短絡してリセットするリ セット部とを備えたことを特徴とする。 [0033] 本発明の比較器は、複数の差動電圧対を受け、クロック信号に同期して前記複数 の差動電圧対の各々の差電圧について比較動作を行う比較器であって、前記複数 の差動電圧対が入力され、この複数の差動電圧対について所定の重み付け演算を して電圧 電流変換動作を行うことにより、この重み付けを行った複数の差動電圧対 の各々の差電圧につ!、て差動比較動作を行!、、この差動比較結果である差動電流 対を出力する入力トランジスタ部と、 1対の帰還トランジスタを有し、前記入カトランジ スタ部からの差動比較結果を受け、前記クロック信号に同期して、このクロック信号が 所定レベルにあるとき、前記受けた差動比較結果を所定電圧レベルまで増幅して比 較器の比較結果として出力する正帰還部と、前記正帰還部の 1対の帰還トランジスタ に各々直列に接続され、前記クロック信号によってスィッチ動作を行って前記正帰還 部の動作を許可又は禁止する 1対のスィッチトランジスタと、記クロック信号が前記所 定のレベルにな 、とき、前記正帰還部の 1対の帰還トランジスタと前記 1対のスィッチ トランジスタとを接続している 2つの接続部を共に所定のリセット電圧にリセットするリ セット部とを備えたことを特徴とする。
[0034] 本発明は、前記比較器において、前記リセット部がリセットする所定リセット電圧は、 接地電圧であることを特徴とする。
[0035] 本発明は、前記比較器において、前記リセット部は、前記所定リセット電圧を発生 するリセット電圧発生器を備え、前記リセット電圧発生器は、前記入力トランジスタ部 と前記正帰還部と前記 1対のスィッチトランジスタにより構成される回路と同一の回路 のうち少なくとも差動対の一方の回路部分を備えたレプリカ回路を備え、前記レプリ 力回路の前記正帰還部の帰還トランジスタと前記スィッチトランジスタとを接続してい る接続部の電圧を所定リセット電圧として出力することを特徴とする。
[0036] 本発明は、複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電 圧対の各々の差電圧について比較動作を行う比較器であって、前記複数の差動電 圧対が入力され、この複数の差動電圧対について所定の重み付け演算をして電圧 電流変換動作を行うことにより、この重み付けを行った複数の差動電圧対の各々 の差電圧について差動比較動作を行い、この差動比較結果である差動電流対を出 力する入力トランジスタ部と、 1対の帰還トランジスタを有し、前記入力トランジスタ部 からの差動比較結果を受け、前記クロック信号に同期して、このクロック信号が所定レ ベルにあるとき、前記受けた差動比較結果を所定電圧レベルまで増幅して比較器の 比較結果として出力する正帰還部と、前記正帰還部の 1対の帰還トランジスタに各々 直列に接続され、前記クロック信号によってスィッチ動作を行って前記正帰還部の動 作を許可又は禁止する 1対のスィッチトランジスタと、記クロック信号が前記所定のレ ベルにな 、とき、前記正帰還部の 1対の帰還トランジスタと前記 1対のスィッチトランジ スタとを接続している 2つの接続部同士を短絡してリセットするリセット部とを備えたこ とを特徴とする。
[0037] 本発明は、前記比較器において、前記リセット部には、前記正帰還部に与えられる クロック信号の反転信号が与えられ、前記リセット部に与えるクロック信号の反転信号 を設定時間遅延させる遅延回路が備えられることを特徴とする。
[0038] 本発明の AZD変翻は、前記比較器を用いて AZD変換することを特徴とする。
[0039] 以上により、本発明では、比較動作の開始の前の段階で、比較器内部の所定の 2 つのノードの一方に電荷が残留してオフセットが生じていても、この両ノードがリセット 部により強制的に共通のリセット電圧にリセットされるので、そのオフセットを解消でき て、比較器の比較精度が向上する。
発明の効果
[0040] 以上説明したように、本発明によれば、クロック信号の周波数及びアナログ入力信 号の周波数が高くなつた場合であっても、比較精度が劣化することがない。従って、 クロック信号の周波数やアナログ入力信号の周波数を拡大することが可能ある。 図面の簡単な説明
[0041] [図 1]図 1は本実施形態 1の比較器の具体的構成を示す図である。
[図 2]図 2は同比較器のタイミングチャートを示す図である。
[図 3]図 3は同比較器において入力信号軌跡と比較器閾値電圧との関係を示す図で ある。
[図 4]図 4は本実施形態 2の比較器の具体的構成を示す図である。
[図 5]図 5は本実施形態 3の比較器の具体的構成を示す図である。
[図 6]図 6は本実施形態 4の比較器における Vreset発生器の具体的構成を示す図で ある。
圆 7]図 7は本実施形態 5の比較器の具体的構成を示す図である。
圆 8]図 8は本実施形態 6の比較器の具体的構成を示す図である。
圆 9]図 9は本実施形態 7の比較器の具体的構成を示す図である。
[図 10]図 10は本実施形態 8の比較器における Vreset発生器の具体的構成を示す 図である。
[図 11]図 11は本実施形態 9の比較器における反転クロック発生回路の具体的構成を 示す図である。
[図 12]図 12は同反転クロック発生回路を用いた比較器のタイミンチャートを示す図で ある。
[図 13]図 13は本実施形態 10の AZD変換器の構成を示す図である。
[図 14]図 14は従来の並列型 AZD変換器の構成を示す図である。
[図 15]図 15は従来の改良された並列型 AZD変換器の構成を示す図である。
[図 16]図 16は従来の更に改良された並列型 AZD変換器の構成を示す図である。
[図 17]図 17は同従来の並列型 AZD変換器に用いられる比較器の構成を示す図で ある。
[図 18]図 18は同従来の比較器のタイミングチャートを示す図である。
符号の説明
10 入力トランジスタ部
11 正帰還部
12 リセット部
100 比較器
400 比較器
500 比較器
600 Vreset発生器 (リセット電圧発生器）
700 比較器
800 比較器
900 比較器 1000 Vreset発生器
1100 反転クロック発生回路 (遅延回路）
1300 AZD変
1301 参照電圧発生回路
1301a 高圧側基準電圧
1301b 低圧側基準電圧
1302 差動増幅器列
1303 比較器列
1304 エンコード回路
発明を実施するための最良の形態
[0043] 以下に、本発明の比較器及び、 AZD変換器の具体的な実施の形態について、図 面を参照しながら詳細に説明する。
[0044] (実施形態 1)
図 1は、本実施形態 1によるダイナミック型比較器 100の構成の一例を示す図であ る。
[0045] 同図において、比較器 100は、 NMOSトランジスタ ml 1、 ml2、 m21、 m22を含 む入力トランジスタ部 10と、 NMOSトランジスタ mla、 mlb及び PMOSトランジスタ m3a、 m3bを含む正帰還部（クロスカップルインバータラツチ部） 11とを備え、正帰還 部 11の mla、 m3aのゲート端子及び m3bのドレイン端子に出力端子 QB力 正帰還 部 11のトランジスタ mlb、 m3bのゲート端子及びトランジスタ m3aのドレイン端子に 出力端子 Qが接続されて ヽる。
[0046] また、図 1において、 NMOSトランジスタ mlaのドレイン端子と PMOSトランジスタ m 3aのドレイン端子との間に、クロック信号 CLKに同期してスィッチとして作用する NM OSトランジスタ m2aが接続され、 NMOSトランジスタ mlbのドレイン端子と PMOSト ランジスタ m3bのドレイン端子との間に、 CLKに同期してスィッチとして作用する NM OSトランジスタ m2bが接続されている。 PMOSトランジスタ m3a、 m3bのソース端子 は、電源 VDDに接続されている。また、 PMOSトランジスタ m3aのドレイン端子と電 源 VDDとの間に、クロック信号 CLKに同期してスィッチとして作用する PMOSトラン ジスタ m4aが接続され、 PMOSトランジスタ m3bのドレイン端子と電源 VDDとの間に 、クロック信号 CLKに同期してスィッチとして作用する PMOSトランジスタ m4bが接続 されている。入力トランジスタ部 10を構成する NMOSトランジスタ ml 1、 m21、 ml2 、 m22のゲート端子は、各々、第 1の差動増幅器の正極出力 Vol、負極出力 Vobl、 第 2の差動増幅器の正極出力 Vo2、負極出力 Vob2が接続され、ソース端子は基準 接地電位 VSSが接続され、 NMOSトランジスタ mi l及び ml2のドレイン端子は、 N MOSトランジスタ mlaのソース端子（ノード Va)、 NMOSトランジスタ m21及び m22 のドレイン端子は、 NMOSトランジスタ mlbのソース端子（ノード Vb)に接続されてい る。クロック信号 CLKに同期してスィッチとして作用する NMOSスィッチトランジスタ m2a、 m2bのゲート端子及び、クロック信号 CLKに同期してスィッチとして作用する P MOSスィッチトランジスタ m4a、 m4bのゲート端子は、クロック信号 CLKに接続され ている。更に、ノード Vaとリセット電圧入力端子 Vresetとの間に、リセットトランジスタと して作用する NMOSトランジスタ mmが接続され、ノード Vbとリセット電圧入力端子 V resetとの間に、リセットトランジスタとして作用する NMOSトランジスタ mrbが接続さ れる。これ等のリセットトランジスタ mra、 mrbはリセット部 12を構成すると共に、それ 等のリセットトランジスタ mra、 mrbのゲート端子には、クロック信号の反転信号 ZCL Kが接続されて ヽる。以上が本実施形態 1によるダイナミック型比較器 100の構成で ある。
[0047] 次に、図 1及び図 2を参照しながら、本実施形態 1のダイナミック型比較器 100の一 連の動作を説明する。
[0048] 図 2は、クロック信号 CLK、比較器 100の出力端子 Q及び QB、第 1の差動増幅器 の正極出力 Vol及び負極出力 Vobl、第 2の差動増幅器の正極出力 Vo2及び負極 出力 Vob2、比較器 100のノード Va及び Vbの電圧のタイミングチャートを示して!/、る
[0049] クロック信号 CLKが" Low"の時、 NMOSトランジスタ m2a、 m2bは OFF、 PMOS トランジスタ m4a、 m4bは ONする。これにより、正帰還部 11は動作しなくなり、出力 端子 Q、 QBは" High"にプルアップされる。このとき、 NMOSトランジスタ m2a、 m2b 力 SOFFしているため、本回路には電流が流れない。一方、クロック信号の反転信号 /CLKは" High"となり、 NMOSトランジスタ mra、 mrbが ONし、ノード Va及び Vbと リセット電圧入力端子 Vresetとが導通する。この作用は、第 1及び第 2の差動増幅器 の正極出力 Vol及び Vo2共に、又は、第 1及び第 2の差動増幅器の負極出力 Vobl 及び Vob2共に入力トランジスタ部 10の閾値電圧 Vthを下回り、入力トランジスタ部 1 0の NMOSトランジスタ ml l、 ml2が共に、又は、 NMOSトランジスタ m21、 m22力 S 共に OFFしたとしても有効であり、従ってノード Va、 Vbの電圧は所定リセット電圧 Vr esetにリセットされる（Reset状態）。
[0050] クロック信号 CLKが" High" (所定レベル）の時、 NMOSトランジスタ m2a、 m2bは ON、 PMOSトランジスタ m4a、 m4bは OFFする。これにより、正帰還部 11は動作可 能となる。入力トランジスタ部 10の NMOSトランジスタ mi l、 ml2、 m21、 m22は所 定の重み付け演算を行うことにより閾値電圧 Vtnを決定して、第 1の差動増幅器の正 極出力電圧 Volと負極出力電圧 Voblとの差電圧と、第 2の差動増幅器の正極出力 電圧 Vo2と負極出力電圧 Vob2との差電圧とに対して差動比較し、この差動比較し た差動比較結果として、ノード Va、 Vbに流れる差動電流対を正帰還部 11に出力す る。
[0051] 前記所定の重み付け演算は、例えば、入力トランジスタ部 10のトランジスタのゲート 幅 Wのサイズ比を一定の値に設定することで実現される。例えば、トランジスタ mi lと ml 2とのゲート幅 Wのサイズ比及び、トランジスタ ml 2と m22とのゲート幅 Wのサイズ 比を各々 1 : 3に設定することにより、閾値電圧 Vtnが得られる。尚、上述した所定の 重み付け演算の実現方法としては、任意の方法を用いることができる。例えば、入力 トランジスタ部 10のトランジスタのゲート幅 Wは等しぐゲート長 Lの比を一定の値に 設定することにより、上述した所定の重み付け演算を実現するようにしても同様の効 果を得ることができる。また、入力トランジスタ部 10のトランジスタのゲート幅 W及びゲ ート長 Lは等しぐトランジスタの並列接続個数の比を一定の値に設定することにより 、上述した所定の重み付け演算を実現するようにしても、同様の効果を得ることがで きる。ここで、入力トランジスタ部 10の NMOSトランジスタ mi l、 ml 2、 m21、 m22の 各々のドレイン電流は各々のゲート端子電圧により変化する。これにより、トランジスタ mi l及び ml2のゲート端子電圧に応じたドレイン電圧 VDS1、及び、トランジスタ m2 1及び m22のゲート端子電圧に応じたドレイン電圧 VDS2が各々発生し、正帰還部 1 1は、これ等のドレイン電圧 VDS1及び VDS2の差電圧を正帰還し、所定電圧レベル である電源電圧 VDDつまり" High"、又は基準接地電圧 VSSつまり" Low"まで増幅 し、その状態を保持する（Compare &Latch状態)。また、このとき、比較器の出力端 子 Q、 QBが遷移している期間は、本回路には電流が流れる力 出力端子 Q、 QBの 遷移が終了し、 Latch状態となれば、本回路には電流が流れない。例えば、 VDS1 >VDS2の場合、差電圧を正帰還することにより、比較器の出力端子 Qは" High"、 出力端子 QBは "Low"まで増幅されることになる。一方、クロック信号の反転信号 Z CLKは" Low"となり、 NMOSトランジスタ mra、 mrbが OFFし、ノード Va及び Vbとリ セット電圧入力端子 Vresetとは切断される。
[0052] 入力トランジスタ部 10の NMOSトランジスタ mi l、 ml2、 m21、 m22は、クロック信 号 CLKが" High"になった瞬間、リニア領域で動作する。ここで、トランジスタ ml l、 ml2、 m21、 m22のゲー卜長 Lを一定、ゲー卜幅を各々 Wl, W2, Wl, W2、閾値電 圧を Vth、キャリア移動度を； z n、ゲート容量を Coxとし、ゲート端子電圧—ソース端 子電圧を各々 Vgsl l (=Vol) , Vgsl2 (=Vo2) , Vgs21 (=Vobl) , Vgs22 (=V ob2)とすると、各々のドレインコンダクタンス Gi l, G12, G21, G22は,各々
Crl上 = μ η·し οχ·
(Wl/L) (Vol -Vth-VDSl) (1. 1)
G12= μ η·Οοχ·
(W2/L) (Vo2-Vth-VDSl) (1. 2)
G21 = μ η·Οοχ·
(Wl/L) (Vobl -Vth-VDS2) (1. 3)
G22= ^ n-Cox-
(W2/L) (Vob 2 - Vth -VDS2) (1. 4)
と表すことができる。
[0053] 図 1に示す、比較器 100の閾値電圧は、正帰還部 11が不感になる状態つまり、
VDS1 =VDS2 (=VDS)
の場合、且つ、トランジスタ mi l及び ml2のドレインコンダクタンス G11及び G12の 和と、トランジスタ m21及び m22のドレインコンダクタンス G21及び G22の和とが等し い場合に得られるため、
G11 + G12 = G21 + G22
^n-Cox- ((Wl/L) (Vol-Vth-VDSl) +
(W2/L) (Vo2-Vth-VDSl)) =
^n-Cox- ((Wl/L) (Vobl-Vth-VDS2) +
(W2/L) (Vob2-Vth-VDS2))
Wl (Vol-Vth-VDS) + W2(Vo2— Vth— VDS) =
Wl(Vobl-Vth-VDS)+W2 (Vob 2— Vth— VDS)
Wl -Vol +W2-Vo2=Wl -Vobl +W2-Vob2
(1.5)
となる。
[0054] ここで、ゲート幅 Wl及び W2のサイズ比を、
Wl:W2=n/m: (m-n)/m (1.6)
とすると、
(n-Vol + (m-n) -Vo2) /m=
(n-Vobl+ (m-n) -Vob2)/m (1. 7)
となる。
[0055] ここで、図 3を用いて更に詳しく確認する。図 3は、比較器 100の入力信号つまり第 1の差動増幅器の正極出力電圧 Vol及び負極出力電圧 Voblと、第 2の差動増幅器 の正極出力電圧 Vo2及び負極出力電圧 Vob2との軌跡と閾値電圧とを示した図であ る。図 3の破線 Aは式（1. 7)の左辺の軌跡を表しており、 Volと Vo2とを、 n:m—nに 分割したものである。同様に、破線 Bは式（1. 7)の右辺の軌跡を表しており、 Voblと Vob2とを、 n:m—nに分割したものである。破線 Aと破線 Bの交点 Vtnは、比較器 10 0の閾値電圧を示している。このとき、交点 Vtnは、 Vol及び Voblの交点 Vtlと、 Vo 2及び Vob2の交点 Vt2との間を n:m— nに分割するものである。従って、入カトラン ジスタ部 10の NMOSトランジスタ（mil、 m21)と、（ml2、 m22)とのゲートサイズ比 を nZm: (m—n)Zmとすることにより、交点 Vtlと交点 Vt2との間を m分割し、その 位置を nとする閾値電圧 Vtnを得ることができる。
[0056] 以上が本実施形態 1のダイナミック型比較器 100の一連の動作説明である。
[0057] 以上のように、本実施形態 1のダイナミック型比較器 100は、リセット状態において、 クロック信号の反転信号に同期して動作するリセットトランジスタ mra、mrbを用いてノ ード Va及び Vbを所定リセット電圧 Vresetにリセットする機能を有するので、クロック 信号周波数及びアナログ入力信号周波数が速くなつたときであっても、比較精度を 良好に確保できる。
[0058] (実施形態 2)
図 4は、実施形態 1のダイナミック型比較器 400の構成の一例を示す図である。比 較器 400は、 NMOSトランジスタ mi l、 ml2、 m21、 m22を含む入力トランジスタ部 と、 NMOSトランジスタ mla、 mlb及び PMOSトランジスタ m3a、 m3bを含む正帰還 部（クロスカップルインバータラツチ部）とを備え、正帰還部のトランジスタ mla、 m3a のゲート端子及びトランジスタ m3bのドレイン端子に出力端子 QB力 正帰還部のトラ ンジスタ mlb、m3bのゲート端子及びトランジスタ m3aのドレイン端子に出力端子 Q が接続されている。また、 NMOSトランジスタ mlaのドレイン端子と PMOSトランジス タ m3aのドレイン端子との間にクロック信号 CLKに同期してスィッチとして作用する N MOSトランジスタ m2aが接続され、 NMOSトランジスタ mlbのドレイン端子と PMOS トランジスタ m3bのドレイン端子との間に CLKに同期してスィッチとして作用する NM OSトランジスタ m2bが接続されている。 PMOSトランジスタ m3a、 m3bのソース端子 は、電源 VDDに接続されている。また、 PMOSトランジスタ m3aのドレイン端子と電 源 VDDとの間にクロック信号 CLKに同期してスィッチとして作用する PMOSトランジ スタ m4aが接続され、 PMOSトランジスタ m3bのドレイン端子と電源 VDDとの間に C LKに同期してスィッチとして作用する PMOSトランジスタ m4bが接続されている。入 カトランジスタ部を構成する NMOSトランジスタ mi l、 m21、 ml2、 m22のゲート端 子は、各々、第 1の差動増幅器の正極出力 Vol、負極出力 Vobl、第 2の差動増幅 器の正極出力 Vo2、負極出力 Vob2が接続され、ソース端子は基準接地電位 VSS が接続され、トランジスタ mi l及び ml 2のドレイン端子は、トランジスタ mlaのソース 端子（ノード Va)、トランジスタ m21及び m22のドレイン端子は、トランジスタ mlbのソ ース端子 (Vb)に接続されて!、る。
[0059] また、クロック信号 CLKに同期してスィッチとして作用する NMOSトランジスタ m2a 、 m2bのゲート端子及び、クロック信号 CLKに同期してスィッチとして作用する PMO Sトランジスタ m4a、 m4bのゲート端子は、クロック信号 CLKに接続されている。更に 、ノード Vaと接地電圧 VSSとの間にリセットトランジスタとして作用する NMOSトラン ジスタ mmが接続され、 Vbと接地電圧 VSSとの間にリセットトランジスタとして作用す る NMOSトランジスタ mrbが接続され、リセットトランジスタとして作用する NMOSトラ ンジスタ mra、 mrbのゲート端子には、クロック信号の反転信号 ZCLKが接続されて V、る。以上が本実施形態 2のダイナミック型比較器 400の構成の一例である。
[0060] 次に図 4を参照しながら本実施形態 2のダイナミック型比較器 400の一連の動作を 説明する。
[0061] 本実施形態 2のダイナミック型比較器 400の一連の動作は基本的には、本実施形 態 1のダイナミック型比較器 100の一連の動作とほぼ等しい。異なる点は、下記のクロ ック信号 CLKが" Low"の時のリセット状態である。
[0062] クロック信号 CLKが" Low"の時、 NMOSトランジスタ m2a、 m2bは OFF、 PMOS トランジスタ m4a、 m4bは ONする。これにより、正帰還部は動作しなくなり、出力端子 Q、 QBは" High"にプルアップされる。このとき、トランジスタ m2a、 m2bが OFFして いるため、本回路には電流が流れない。一方、クロック信号の反転信号 ZCLKは" H igh"となり、 NMOSトランジスタ mra、 mrbが ONし、ノード Va及び Vbと接地電圧 VS Sと導通する。この作用は、 Vol及び Vo2共に、又は、 Vobl及び Vob2共に入力トラ ンジスタ部の閾値電圧 Vthを下回り、入力トランジスタ部の NMOSトランジスタ mi l 及び ml2共に、又は、トランジスタ m21及び m22共に OFFしたとしても有効であり、 従ってノード Va、 Vbの電圧は接地電圧 VSSにリセットされる（Reset状態）。
[0063] クロック信号 CLK力 "High"の時、 NMOSトランジスタ m2a、 m2bは ON、 PMOSト ランジスタ m4a、 m4bは OFFする。これにより、正帰還部は動作可能となる。入力トラ ンジスタ部の NMOSトランジスタ mi l、 ml2、 m21、 m22は所定の重み付け演算を 行うことにより閾値電圧 Vtnを決定し、第 1の差動増幅器の正極出力電圧 Volと負極 出力電圧 Voblとの差電圧と、第 2の差動増幅器の正極出力電圧 Vo2と負極出力電 圧 Vob2との差電圧とに対して、比較した比較結果を正帰還部に出力する。所定の 重み付け演算の実現は、実施形態 1で既述したので、ここでは省略する。入カトラン ジスタ部のトランジスタ mi l、 ml 2、 m21、 m22の各々のドレイン電流はその各々の ゲート端子電圧により変化する。これにより、トランジスタ mi l及び ml2のゲート端子 電圧に応じたドレイン電圧 VDS1、及び、トランジスタ m21及び m22のゲート端子電 圧に応じたドレイン電圧 VDS 2が発生し、正帰還部は、 VDS1及び VDS2の差電圧 を正帰還し、電源電圧 VDDつまり" High"又は、基準接地電圧 VSSつまり" Low"ま で増幅し、その状態を保持する（Compare &Latch状態)。また、このとき、比較器の 出力端子 Q、 QBが遷移している期間は、本回路には電流が流れる力 出力端子 Q、 QBの遷移が終了し Latch状態となれば、本回路には電流が流れない。例えば、 VD S1 >VDS2の場合、差電圧を正帰還することにより、比較器の出力端子 Qは" High "、出力端子 QBは "Low"まで増幅されることになる。一方、クロック信号の反転信号 /CLKは" Low"となり、 NMOSトランジスタ mra、 mrbが OFFし、ノード Va及び Vbと 基準接地電圧 VSSとは切断される。
[0064] 他の回路の動作原理は、本実施形態 1のダイナミック型比較器 100と等しい。
[0065] 以上が本実施形態 2のダイナミック型比較器 400の一連の動作説明である。
[0066] 以上のように、本実施形態 2のダイナミック型比較器 400は、リセット状態において、 クロック信号の反転信号に同期して動作するスィッチを用いてノード Va及び Vbを接 地電圧 VSSにリセットする機能を有することで、従来技術で問題であった、クロック信 号周波数及びアナログ入力信号周波数が速くなつたときに生じていた、比較精度の 劣化を低減することが可能となる。また、比較器 100と比較すると、リセット電圧入力 端子 Vresetが不要である点、リセット状態のノード Va及び Vb電圧が Vresetではなく 接地電圧 VSSである点で異なる。
[0067] (実施形態 3)
図 5は、実施形態 3のダイナミック型比較器 500の構成の一例を示す図である。比 較器 500は、 NMOSトランジスタ mi l、 ml2、 m21、 m22を含む入力トランジスタ部 と、 NMOSトランジスタ mla、 mlb及び PMOSトランジスタ m3a、 m3bを含む正帰還 部（クロスカップルインバータラツチ部）とを備え、正帰還部のトランジスタ mla、 m3a のゲート端子及びトランジスタ m3bのドレイン端子に出力端子 QB力 正帰還部のトラ ンジスタ mlb、m3bのゲート端子及びトランジスタ m3aのドレイン端子に出力端子 Q が接続されている。また、 NMOSトランジスタ mlaのドレイン端子と PMOSトランジス タ m3aのドレイン端子との間にクロック信号 CLKに同期してスィッチとして作用する N MOSトランジスタ m2aが接続され、 NMOSトランジスタ mlbのドレイン端子と PMOS トランジスタ m3bのドレイン端子との間に CLKに同期してスィッチとして作用する NM OSトランジスタ m2bが接続されている。 PMOSトランジスタ m3a、 m3bのソース端子 は、電源 VDDに接続されている。また、 PMOSトランジスタ m3aのドレイン端子と電 源 VDDとの間にクロック信号 CLKに同期してスィッチとして作用する PMOSトランジ スタ m4aが接続され、 PMOSトランジスタ m3bのドレイン端子と電源 VDDとの間に C LKに同期してスィッチとして作用する PMOSトランジスタ m4bが接続されている。入 カトランジスタ部を構成する NMOSトランジスタ mi l、 m21、 ml2、 m22のゲート端 子は、各々、第 1の差動増幅器の正極出力 Vol、負極出力 Vobl、第 2の差動増幅 器の正極出力 Vo2、負極出力 Vob2が接続され、ソース端子は基準接地電位 VSS が接続され、トランジスタ mi l及び ml 2のドレイン端子は、 mlaのソース端子（ノード Va)、トランジスタ m21及び m22のドレイン端子は、トランジスタ mlbのソース端子（V b)に接続されている。クロック信号 CLKに同期してスィッチとして作用する NMOSト ランジスタ m2a、 m2bのゲート端子及び、クロック信号 CLKに同期してスィッチとして 作用する PMOSトランジスタ m4a、 m4bのゲート端子は、クロック信号 CLKに接続さ れている。更に、 2つのノード (接続部) Va、 Vbの間には、リセットトランジスタとして作 用する NMOSトランジスタ mrが接続され、このリセットトランジスタとして作用する NM OSトランジスタ mrのゲート端子には、クロック信号の反転信号 ZCLKが接続されて V、る。以上が本実施形態 3のダイナミック型比較器 500の構成の一例である。
[0068] 次に図 5を参照しながら本実施形態 3のダイナミック型比較器 500の一連の動作を 説明する。
[0069] 本実施形態 3のダイナミック型比較器 500の一連の動作は基本的には、本実施形 態 1のダイナミック型比較器 100の一連の動作とほぼ等しい。異なる点は、下記のクロ ック信号 CLKが" Low"の時のリセット状態である。 [0070] クロック信号 CLKが" Low"の時、 NMOSトランジスタ m2a、 m2bは OFF、 PMOS トランジスタ m4a、 m4bは ONする。これにより、正帰還部は動作しなくなり、出力端子 Q、 QBは" High"にプルアップされる。このとき、トランジスタ m2a、 m2bが OFFして いるため、本回路には電流が流れない。一方、クロック信号の反転信号 ZCLKは" H igh"となり、 NMOSトランジスタ mrが ONし、 2つのノード Va、 Vbとを短絡し、導通さ せる。この作用は、 Vol及び Vo2共に、又は、 Vobl及び Vob2共に入力トランジスタ 部の閾値電圧 Vthを下回り、入力トランジスタ部の NMOSトランジスタ mi l及び ml2 共に、又は、トランジスタ m21及び m22共に OFFしたとしても有効であり、従ってノー ド Va及び Vbの電圧は同電位にリセットされる。本回路に電流が流れず、トランジスタ mi l, ml2、 m21、 m22のいずれか一つ以上のトランジスタが ONしているとすると、 結局のところ、ノード Va及び Vbは接地電圧 VSSにリセットされる（Reset状態)。
[0071] クロック信号 CLKが" High"の時、 NMOSトランジスタ m2a、 m2bは ON、 PMOSト ランジスタ m4a、 m4bは OFFする。これにより、正帰還部は動作可能となる。入力トラ ンジスタ部の NMOSトランジスタ mi l、 ml2、 m21、 m22は所定の重み付け演算を 行うことにより閾値電圧 Vtnを決定し、第 1の差動増幅器の正極出力電圧 Volと負極 出力電圧 Voblとの差電圧と、第 2の差動増幅器の正極出力電圧 Vo2と負極出力電 圧 Vob2との差電圧とに対して、比較した比較結果を正帰還部に出力する。所定の 重み付け演算の実現は既述したので、省略する。入力トランジスタ部のトランジスタ m 11、 ml2、 m21、 m22の各々のドレイン電流はその各々のゲート端子電圧により変 化する。これにより、トランジスタ mi l及び ml2のゲート端子電圧に応じたドレイン電 圧 VDS1、及び、トランジスタ m21及び m22のゲート端子電圧に応じたドレイン電圧 VDS2が発生し、正帰還部は、 VDS1及び VDS2の差電圧を正帰還し、電源電圧 V DDつまり" High"又は、基準接地電圧 VSSつまり" Low"まで増幅し、その状態を保 持する（Compare&Latch状態)。また、このとき、比較器の出力端子 Q、 QBが遷移 している期間は、本回路には電流が流れる力 出力端子 Q、 QBの遷移が終了し Lat ch状態となれば、本回路には電流が流れない。例えば、 VDS1 >VDS2の場合、差 電圧を正帰還することにより、比較器の出力端子 Qは" High"、出力端子 QBは "Low "まで増幅されることになる。一方、クロック信号の反転信号 ZCLKは "Low"となり、 NMOSトランジスタ mrが OFFし、ノード Vaと Vbとは切断される。
[0072] 他の回路の動作原理は、本実施形態 1のダイナミック型比較器 100と等しい。
[0073] 以上が本実施形態 3のダイナミック型比較器 500の一連の動作説明である。
[0074] 以上のように、本実施形態 3のダイナミック型比較器 500は、リセット状態において、 クロック信号の反転信号に同期して動作するスィッチを用いてノード Va及び Vbを同 電位にリセットする機能を有することで、従来技術で問題であった、クロック信号周波 数及びアナログ入力信号周波数が速くなつたときに生じていた、比較精度の劣化を 低減することが可能となる。また、比較器 100と比較すると、リセット電圧入力端子 Vr esetが不要である点、リセット状態のノード Va及び Vb電圧が Vresetではなくノード V a及び Vbが同電位、又は、リセット状態で、トランジスタ ml l、 ml2、 m21、 m22のい ずれかが ON状態であればノード Va及び Vb電圧が接地電圧 VSSである点で異なる 。また、比較器 400と比較すると、リセットトランジスタの数が一つ少なくても構成可能 である点で異なる。
[0075] (実施形態 4)
図 6は、実施形態 1のダイナミック型比較器 100にかかる、本実施形態 4の Vreset 発生器 (リセット電圧発生器) 600の構成の一例を示す図である。 Vreset発生器 600 は比較器 100の半回路となっており、比較器 100のレプリカ回路として構成される。 N MOSトランジスタ mi l、 ml 2を含む入力トランジスタ部と、比較器 100の正帰還部の 半回路である NMOSトランジスタ ml及び PMOSトランジスタ m3とを備え、トランジス タ ml、 m3のゲート端子及びトランジスタ m3のドレイン端子が接続されている。また、 NMOSトランジスタ mlのドレイン端子と PMOSトランジスタ m3のドレイン端子との間 に、 Vreset発生器動作信号 ENABLEに同期してスィッチとして作用する NMOSト ランジスタ m2が接続されている。 PMOSトランジスタ m3のソース端子は、電源 VDD に接続されている。また、 PMOSトランジスタ m3のドレイン端子と電源 VDDとの間に Vreset発生器動作信号 ENABLEに同期してスィッチとして作用する PMOSトラン ジスタ m4が接続されている。入力トランジスタ部を構成する NMOSトランジスタ mi l 及び m21のゲート端子は、差動増幅器の正極出力及び負極出力のコモンモード電 圧 Vomidが接続され、ソース端子は基準接地電圧 VSSが接続され、入カトランジス タ部 10と正帰還部 11との接続点、即ち、 NMOSトランジスタ mi l及び ml2のドレイ ン端子と、帰還トランジスタ mlのソース端子との接続部の電圧は、リセット電圧 Vrese tとして外部出力される。 Vreset発生器動作信号 ENABLEに同期してスィッチとして 作用する NMOSトランジスタ m2のゲート端子及び、 Vreset発生器動作信号 ENAB LEに同期してスィッチとして作用する PMOSトランジスタ m4のゲート端子は、 Vrese t発生器動作信号 ENABLEに接続されて 、る。以上が本実施形態 1のダイナミック 型比較器 100にかかる、本実施形態 4の Vreset発生器 600の構成の一例である。
[0076] 次に図 6を参照しながら本実施形態 4の Vreset発生器 600の一連の動作を説明す る。
[0077] Vreset発生器動作信号 ENABLEが" Low"の時、 NMOSトランジスタ m2は OFF 、 PMOSトランジスタ m4は ONする。これにより、比較器 100の正帰還部の半回路は 動作しなくなり、トランジスタ m3のゲート端子電圧は" High"にプルアップされ、リセッ ト電圧 Vresetは" Low"に収束する。このとき、トランジスタ m2が OFFしているため、 本回路には電流が流れない。
[0078] Vreset発生器動作信号 ENABLEが" High"の時、 NMOSトランジスタ m2は ON 、 PMOSトランジスタ m4は OFFする。これにより、比較器 100の正帰還部の半回路 は動作可能となる。入力トランジスタ部の NMOSトランジスタ ml 1、 ml2は所定のサ ィズ比とする。例えば、トランジスタ mi lとトランジスタ ml 2とのゲート幅 Wのサイズ比 を（1. 6)式で言うところの、（mZ2) Zm: (mZ2) Zmとする。尚、本実施形態 1の動 作説明にお ヽて前述したとおり、所定のサイズ比の実現方法は任意の方法を用いる ことができる。この場合、トランジスタ mi l及びトランジスタ ml 2のゲート端子一ソース 端子間電圧は Vomidであり、 Vomidに従って、トランジスタ mi l及び ml 2に、ある一 定のドレイン電流を本回路に流す働きをする。トランジスタ mi l及び ml 2のドレイン 電流の合成電流は、トランジスタ m3及び m2及び mlを流れる。これを Vreset発生器 動作電流とする。トランジスタ m3はゲート端子とドレイン端子が接続されたダイオード 接続になっているため、ある一定のコンダクタンスをもつ抵抗として動作するため、 Vr eset発生器動作電流によってある一定の電圧がトランジスタ m3のゲート端子すなわ ちトランジスタ m3のドレイン端子に発生する。また、トランジスタ m2のゲート端子電圧 は Vreset発生器動作信号 ENABLE、トランジスタ m2のドレイン端子電圧はトランジ スタ m3のドレイン端子電圧であり、 Vreset発生器動作電流、ゲート端子 ソース端 子間電圧 (ENABLE— m2のソース端子電圧）、ドレイン端子 ソース端子電圧（トラ ンジスタ m3のドレイン端子電圧一トランジスタ m2のソース端子電圧）の関係を満たす 、ある一定の電圧がトランジスタ m2のソース端子電圧に発生する。同様に、トランジス タ mlのゲート端子電圧はトランジスタ m3のドレイン端子電圧、トランジスタ mlのドレ イン端子電圧は、トランジスタ m2のソース端子電圧であり、 Vreset発生器動作電流 、ゲート端子 ソース端子間電圧（トランジスタ m3のドレイン端子電圧 トランジスタ mlのソース端子電圧）、ドレイン端子 ソース端子電圧（トランジスタ m2のソース端 子電圧 トランジスタ mlのソース端子電圧）の関係を満たす、ある一定の電圧がトラ ンジスタ mlのソース端子電圧に発生する。つまり、このトランジスタ mlのソース端子 電圧が、リセット電圧 Vresetとして発生する。
[0079] 以上が、本実施形態 4の Vreset発生器 600の一連の動作である。
[0080] 比較器 100のリセット端子 Vresetに対して、本実施形態 4の Vreset発生器 600が 発生するリセット電圧 Vresetを与えることにより、比較器 100がリセット状態の時にノ ード Va及び Vbを、本実施形態 4の Vreset発生器 600が発生するリセット電圧 Vrese tとしてリセットすることにより、クロック信号 CLKが" Low"から" High"に遷移するとき 、すなわち、比較器 100がリセット状態力も Compara&Latch状態に遷移するときに は、ノード Va、 Vbの電位が定常状態に制御されているので、比較器 100は最も敏感 に動作する。
[0081] 以上のように、本実施形態 1のダイナミック型比較器 100にかかる、本実施形態 4の Vreset発生器 600は、比較器 100の半回路をレプリカ回路として有し、前述の動作 によりリセット電圧 Vresetを発生させることにより、本実施形態 1のダイナミック型比較 器 100を最も効率的に、速く動作させることが可能となる。
[0082] 尚、図 6に示した Vreset発生器 600は、図 1に示した比較器 100の構成のうち差動 対の一方を構成する回路部分のみで構成したが、比較器 100の全体で構成しても 良いのは勿論である。この場合には、出力端子 Qと反転出力端子 QBとを短絡すると 共に、帰還トランジスタ mlaと入力トランジスタ部のトランジスタ ml2との接続点と、帰 還トランジスタ mlbと入力トランジスタ部のトランジスタ m21との接続点とを接続し、更 に、 2つのノード Vaゝ Vbを接続する。
[0083] また、本実施形態 4の Vreset発生器 600では、入力トランジスタ部は NMOSトラン ジスタとした力 比較器と共に本構成を NMOSトランジスタと PMOSトランジスタを入 れ替え、入力トランジスタ部を PMOSトランジスタとしても、同様の効果が得られる。
[0084] (実施形態 5)
図 7は、実施形態 5のダイナミック型比較器 700の構成の一例を示す図である。比 較器 700は、 NMOSトランジスタ mi l、 ml2、 m21、 m22を含む入力トランジスタ部 と、 NMOSトランジスタからなる 1対の帰還トランジスタ mla、 mlb及び 1対の PMOS トランジスタ m3a、 m3bを含む正帰還部（クロスカップルインバータラツチ部）とを備え 、正帰還部のトランジスタ mla、 m3aのゲート端子及びトランジスタ m3bのドレイン端 子に出力端子 QBが、正帰還部のトランジスタ mlb、 m3bのゲート端子及びトランジ スタ m3aのドレイン端子に出力端子 Qが接続されている。また、 NMOSトランジスタ m laのドレイン端子と PMOSトランジスタ m3aのドレイン端子との間にクロック信号 CLK に同期して ONZOFF動作する NMOSトランジスタからなるスィッチトランジスタ m2a が接続され、 NMOSトランジスタ mlbのドレイン端子と PMOSトランジスタ m3bのドレ イン端子との間に、クロック信号 CLKに同期して ONZOFF動作する NMOSトランジ スタからなるスィッチトランジスタる m2bが接続されて!、る。 PMOSトランジスタ m3a、 m3bのソース端子は、電源 VDDに接続されている。また、 PMOSトランジスタ m3aの ドレイン端子と電源 VDDとの間にクロック信号 CLKに同期してスィッチとして作用す る PMOSトランジスタ m4aが接続され、 PMOSトランジスタ m3bのドレイン端子と電源 VDDとの間に CLKに同期してスィッチとして作用する PMOSトランジスタ m4bが接 続されている。入力トランジスタ部を構成する NMOSトランジスタ ml 1、 m21、 ml2、 m22のゲート端子は、各々、第 1の差動増幅器の正極出力 Vol、負極出力 Vobl、 第 2の差動増幅器の正極出力 Vo2、負極出力 Vob2が接続され、ソース端子は基準 接地電圧 VSSが接続され、トランジスタ mi l及び ml 2のドレイン端子は、トランジスタ mlaのソース端子（ノード Va)、トランジスタ m21及び m22のドレイン端子は、トランジ スタ mlbのソース端子（ノード Vb)に接続されている。クロック信号 CLKに同期してス イッチとして作用する NMOSトランジスタ m2a、 m2bのゲート端子及び、クロック信号 CLKに同期してスィッチとして作用する PMOSトランジスタ m4a、 m4bのゲート端子 は、クロック信号 CLKに接続されている。
[0085] ここで、前記スィッチトランジスタ m2aのソース端子と帰還トランジスタ mlaのドレイン 端子との接続部をノード Vc、スィッチトランジスタ m2bのソース端子と帰還トランジスタ mlbのドレイン端子との接続部をノード Vdとして、ノード Vcとリセット電圧入力端子 Vr esetとの間にリセットトランジスタとして作用する NMOSトランジスタ mmが接続され、 ノード Vdとリセット電圧入力端子 Vresetとの間にリセットトランジスタとして作用する N MOSトランジスタ mrbが接続され、リセットトランジスタとして作用する NMOSトランジ スタ mra、 mrbのゲート端子には、クロック信号の反転信号 ZCLKが接続されている 。以上が本実施形態 5のダイナミック型比較器 700の構成の一例である。
[0086] 次に図 7を参照しながら本実施形態 5のダイナミック型比較器 700の一連の動作を 説明する。
[0087] 本実施形態 5のダイナミック型比較器 700の一連の動作は基本的には、本実施形 態 1のダイナミック型比較器 100の一連の動作とほぼ等しい。異なる点は、下記のクロ ック信号 CLKが" Low"の時のリセット状態である。
[0088] クロック信号 CLKが" Low"の時、 NMOSトランジスタ m2a、 m2bは OFF、 PMOS トランジスタ m4a、 m4bは ONする。これにより、正帰還部は動作しなくなり、出力端子 Q、 QBは" High"にプルアップされる。このとき、トランジスタ m2a、 m2bが OFFして いるため、本回路には電流が流れない。一方、クロック信号の反転信号 ZCLKは" H igh"となり、 NMOSトランジスタ mra、 mrbが ONし、ノード Vc及び Vdとリセット電圧 入力端子 Vresetと導通する。この作用は、 Vol及び Vo2共〖こ、又は、 Vobl及び Vo b2共に入力トランジスタ部の閾値電圧 Vthを下回り、入力トランジスタ部の NMOSト ランジスタ mi l及び ml2共に、又は、トランジスタ m21及び m22共に OFFしたとして も有効であり、従ってノード Vc、 Vdの電圧は Vresetにリセットされる。また、出力端子 Q, QBは" High"にプルアップされているため、トランジスタ mla及びトランジスタ ml bは ONし、ノード Vcと Vaと力 また、 Vdと Vbとが導通する。従ってノード Va、 Vbの 電圧も Vresetにリセットされる（Reset状態）。 [0089] クロック信号 CLK力 "High"の時、 NMOSトランジスタ m2a、 m2bは ON、 PMOSト ランジスタ m4a、 m4bは OFFする。これにより、正帰還部は動作可能となる。入力トラ ンジスタ部の NMOSトランジスタ mi l、 ml2、 m21、 m22は所定の重み付け演算を 行うことにより閾値電圧 Vtnを決定し、第 1の差動増幅器の正極出力電圧 Volと負極 出力電圧 Voblとの差電圧と、第 2の差動増幅器の正極出力電圧 Vo2と負極出力電 圧 Vob2との差電圧とに対して、比較した比較結果を正帰還部に出力する。所定の 重み付け演算の実現は既述したので、省略する。入力トランジスタ部のトランジスタ m 11、 ml2、 m21、 m22の各々のドレイン電流はその各々のゲート端子電圧により変 化する。これにより、トランジスタ mi l及び ml2のゲート端子電圧に応じたドレイン電 圧 VDS1、及び、トランジスタ m21及び m22のゲート端子電圧に応じたドレイン電圧 VDS2が発生し、正帰還部は、 VDS1及び VDS2の差電圧を正帰還し、電源電圧 V DDつまり" High"又は、基準接地電圧 VSSつまり" Low"まで増幅し、その状態を保 持する（Compare&Latch状態)。また、このとき、比較器の出力端子 Q、 QBが遷移 している期間は、本回路には電流が流れる力 出力端子 Q、 QBの遷移が終了し Lat ch状態となれば、本回路には電流が流れない。例えば、 VDS1 >VDS2の場合、差 電圧を正帰還することにより、比較器の出力端子 Qは" High"、出力端子 QBは "Low "まで増幅されることになる。一方、クロック信号の反転信号 ZCLKは "Low"となり、 NMOSトランジスタ mra、 mrbが OFFし、ノード Vc及び Vdとリセット電圧入力端子 Vr esetとは切断される。
[0090] 他の回路の動作原理は、本実施形態 1のダイナミック型比較器 100と等しい。
[0091] 以上が本実施形態 5のダイナミック型比較器 700の一連の動作説明である。
[0092] 以上のように、本実施形態 5のダイナミック型比較器 700は、リセット状態において、 クロック信号の反転信号に同期して動作するスィッチを用いてノード Vc及び Vdを、更 に、ノード Va及び Vbを Vresetにリセットする機能を有することで、従来技術で問題で あった、クロック信号周波数及びアナログ入力信号周波数が速くなつたときに生じて いた、比較精度の劣化を低減することが可能となる。
[0093] (実施形態 6)
図 8は、実施形態 6のダイナミック型比較器 800の構成の一例を示す図である。比 較器 800は、 NMOSトランジスタ mi l、 ml2、 m21、 m22を含む入力トランジスタ部 と、 NMOSトランジスタ mla、 mlb及び PMOSトランジスタ m3a、 m3bを含む正帰還 部（クロスカップルインバータラツチ部）とを備え、正帰還部のトランジスタ mla、 m3a のゲート端子及びトランジスタ m3bのドレイン端子に出力端子 QB力 正帰還部のトラ ンジスタ mlb、m3bのゲート端子及びトランジスタ m3aのドレイン端子に出力端子 Q が接続されている。また、 NMOSトランジスタ mlaのドレイン端子と PMOSトランジス タ m3aのドレイン端子との間にクロック信号 CLKに同期してスィッチとして作用する N MOSトランジスタ m2aが接続され、 NMOSトランジスタ mlbのドレイン端子と PMOS トランジスタ m3bのドレイン端子との間に CLKに同期してスィッチとして作用する NM OSトランジスタ m2bが接続されている。 PMOSトランジスタ m3a、 m3bのソース端子 は、電源 VDDに接続されている。また、 PMOSトランジスタ m3aのドレイン端子と電 源 VDDとの間にクロック信号 CLKに同期してスィッチとして作用する PMOSトランジ スタ m4aが接続され、 PMOSトランジスタ m3bのドレイン端子と電源 VDDとの間に C LKに同期してスィッチとして作用する PMOSトランジスタ m4bが接続されている。入 カトランジスタ部を構成する NMOSトランジスタ mi l、 m21、 ml2、 m22のゲート端 子は、各々、第 1の差動増幅器の正極出力 Vol、負極出力 Vobl、第 2の差動増幅 器の正極出力 Vo2、負極出力 Vob2が接続され、ソース端子は基準接地電圧 VSS が接続され、トランジスタ mi l及び ml 2のドレイン端子は、トランジスタ mlaのソース 端子（ノード Va)、トランジスタ m21及び m22のドレイン端子は、トランジスタ mlbのソ ース端子 (Vb)に接続されている。クロック信号 CLKに同期してスィッチとして作用す る NMOSトランジスタ m2a、 m2bのゲート端子及び、クロック信号 CLKに同期してス イッチとして作用する PMOSトランジスタ m4a、 m4bのゲート端子は、クロック信号 CL Kに接続されている。更にここで、トランジスタ m2aのソース端子とトランジスタ mlaの ドレイン端子の接続点をノード Vc、トランジスタ m2bのソース端子とトランジスタ mlb のドレイン端子の接続点をノード Vdとして、ノード Vcと接地電圧 VSSとの間にリセット トランジスタとして作用する NMOSトランジスタ mmが接続され、 Vdと接地電圧 VSS との間にリセットトランジスタとして作用する NMOSトランジスタ mrbが接続され、リセッ トトランジスタとして作用する NMOSトランジスタ mra、 mrbのゲート端子には、クロッ ク信号の反転信号 ZCLKが接続されて ヽる。以上が本実施形態 6のダイナミック型 比較器 800の構成の一例である。
[0094] 次に図 8を参照しながら本実施形態 6のダイナミック型比較器 800の一連の動作を 説明する。
[0095] 本実施形態 6のダイナミック型比較器 800の一連の動作は基本的には、本実施形 態 1のダイナミック型比較器 100の一連の動作とほぼ等しい。異なる点は、下記のクロ ック信号 CLKが" Low"の時のリセット状態である。
[0096] クロック信号 CLKが" Low"の時、 NMOSトランジスタ m2a、 m2bは OFF、 PMOS トランジスタ m4a、 m4bは ONする。これにより、正帰還部は動作しなくなり、出力端子 Q、 QBは" High"にプルアップされる。このとき、トランジスタ m2a、 m2bが OFFして いるため、本回路には電流が流れない。一方、クロック信号の反転信号 ZCLKは" H igh"となり、 NMOSトランジスタ mra、 mrbが ONし、ノード Vc及び Vdと接地電圧 VS Sと導通する。また、出力端子 Q, QBは" High"にプルアップされているため、トラン ジスタ mla及び mlbは ONし、ノード Vcと Vaとが、また、 Vdと Vbとが導通する。従つ てノード Va、 Vbの電圧も接地電圧 VSSにリセットされる。この作用は、 Vol及び Vo2 共に、又は、 Vobl及び Vob2共に入力トランジスタ部の閾値電圧 Vthを下回り、入力 トランジスタ部の NMOSトランジスタ mi l及び ml2共に、又は、トランジスタ m21及 び m22共に OFFしたとしても有効であり、従ってノード Va、 Vbの電圧は接地電圧 V SSにリセットされる。また、出力端子 Q, QBは" High"にプルアップされているため、 トランジスタ mla及び mlbは ONし、ノード Vcと Vaとが、また、ノード Vdと Vbとが導通 する。従ってノード Va、 Vbの電圧も接地電圧 VSSにリセットされる（Reset状態）。
[0097] クロック信号 CLKが" High"の時、 NMOSトランジスタ m2a、 m2bは ON、 PMOSト ランジスタ m4a、 m4bは OFFする。これにより、正帰還部は動作可能となる。入力トラ ンジスタ部の NMOSトランジスタ mi l、 ml2、 m21、 m22は所定の重み付け演算を 行うことにより閾値電圧 Vtnを決定し、第 1の差動増幅器の正極出力電圧 Volと負極 出力電圧 Voblとの差電圧と、第 2の差動増幅器の正極出力電圧 Vo2と負極出力電 圧 Vob2との差電圧とに対して、比較した比較結果を正帰還部に出力する。所定の 重み付け演算の実現は既述したので、省略する。入力トランジスタ部のトランジスタ m 11、 ml2、 m21、 m22の各々のドレイン電流はその各々のゲート端子電圧により変 化する。これにより、トランジスタ mi l及びトランジスタ ml2のゲート端子電圧に応じ たドレイン電圧 VDS1、及び、トランジスタ m21及び m22のゲート端子電圧に応じた ドレイン電圧 VDS2が発生し、正帰還部は、 VDS1及び VDS2の差電圧を正帰還し 、電源電圧 VDDつまり" High"又は、基準接地電圧 VSSつまり" Low"まで増幅し、 その状態を保持する（Compare &Latch状態)。また、このとき、比較器の出力端子 Q、 QBが遷移している期間は、本回路には電流が流れる力 出力端子 Q、 QBの遷 移が終了し Latch状態となれば、本回路には電流が流れない。例えば、 VDS1 >V DS2の場合、差電圧を正帰還することにより、比較器の出力端子 Qは" High"、出力 端子 QBは "Low"まで増幅されることになる。一方、クロック信号の反転信号 ZCLK は" Low"となり、 NMOSトランジスタ mra、 mrbが OFFし、ノード Vc及び Vdと基準接 地電圧 VSSとは切断される。
[0098] 他の回路の動作原理は、本実施形態 1のダイナミック型比較器 100と等しい。
[0099] 以上が本実施形態 6のダイナミック型比較器 800の一連の動作説明である。
[0100] 以上のように、本実施形態 6のダイナミック型比較器 800は、リセット状態において、 クロック信号の反転信号に同期して動作するスィッチを用いてノード Vc及び Vdを、更 に、ノード Va及び Vbを接地電圧 VSSにリセットする機能を有することで、従来技術で 問題であった、クロック信号周波数及びアナログ入力信号周波数が速くなつたときに 生じていた、比較精度の劣化を低減することが可能となる。また、比較器 700と比較 すると、リセット電圧入力端子 Vresetが不要である点、リセット状態のノード Vc及び V d電圧が Vresetではなく接地電圧 VSSである点で異なる。
[0101] (実施形態 7)
図 9は、実施形態 7のダイナミック型比較器 900の構成の一例を示す図である。比 較器 900は、 NMOSトランジスタ mi l、 ml2、 m21、 m22を含む入力トランジスタ部 と、 NMOSトランジスタ mla、 mlb及び PMOSトランジスタ m3a、 m3bを含む正帰還 部（クロスカップルインバータラツチ部）とを備え、正帰還部のトランジスタ mla、 m3a のゲート端子及びトランジスタ m3bのドレイン端子に出力端子 QB力 正帰還部のトラ ンジスタ mlb、m3bのゲート端子及びトランジスタ m3aのドレイン端子に出力端子 Q が接続されている。また、 NMOSトランジスタ mlaのドレイン端子と PMOSトランジス タ m3aのドレイン端子との間にクロック信号 CLKに同期してスィッチとして作用する N MOSトランジスタ m2aが接続され、 NMOSトランジスタ mlbのドレイン端子と PMOS トランジスタ m3bのドレイン端子との間に CLKに同期してスィッチとして作用する NM OSトランジスタ m2bが接続されている。 PMOSトランジスタ m3a、 m3bのソース端子 は、電源 VDDに接続されている。また、 PMOSトランジスタ m3aのドレイン端子と電 源 VDDとの間にクロック信号 CLKに同期してスィッチとして作用する PMOSトランジ スタ m4aが接続され、 PMOSトランジスタ m3bのドレイン端子と電源 VDDとの間に C LKに同期してスィッチとして作用する PMOSトランジスタ m4bが接続されている。入 カトランジスタ部を構成する NMOSトランジスタ mi l、 m21、 ml2、 m22のゲート端 子は、各々、第 1の差動増幅器の正極出力 Vol、負極出力 Vobl、第 2の差動増幅 器の正極出力 Vo2、負極出力 Vob2が接続され、ソース端子は基準接地電圧 VSS が接続され、トランジスタ mi l及び ml 2のドレイン端子は、トランジスタ mlaのソース 端子（ノード Va)、トランジスタ m21及び m22のドレイン端子は、トランジスタ mlbのソ ース端子 (Vb)に接続されている。クロック信号 CLKに同期してスィッチとして作用す る NMOSトランジスタ m2a、 m2bのゲート端子及び、クロック信号 CLKに同期してス イッチとして作用する PMOSトランジスタ m4a、 m4bのゲート端子は、クロック信号 CL Kに接続されている。更にここで、トランジスタ m2aのソース端子とトランジスタ mlaの ドレイン端子の接続点をノード Vc、トランジスタ m2bのソース端子とトランジスタ mlb のドレイン端子の接続点を Vdとして、ノード Vcと Vdとの間にリセットトランジスタとして 作用する NMOSトランジスタ mrが接続され、リセットトランジスタとして作用する NMO Sトランジスタ mrのゲート端子には、クロック信号の反転信号 ZCLKが接続されてい る。以上が本実施形態 7のダイナミック型比較器 900の構成の一例である。
[0102] 次に図 9を参照しながら本実施形態 7のダイナミック型比較器 900の一連の動作を 説明する。
[0103] 本実施形態 7のダイナミック型比較器 900の一連の動作は基本的には、本実施形 態 1のダイナミック型比較器 100の一連の動作とほぼ等しい。異なる点は、下記のクロ ック信号 CLKが" Low"の時のリセット状態である。 [0104] クロック信号 CLKが" Low"の時、 NMOSトランジスタ m2a、 m2bは OFF、 PMOS トランジスタ m4a、 m4bは ONする。これにより、正帰還部は動作しなくなり、出力端子 Q、 QBは" High"にプルアップされる。このとき、トランジスタ m2a、 m2bが OFFして いるため、本回路には電流が流れない。一方、クロック信号の反転信号 ZCLKは" H igh"となり、 NMOSトランジスタ mrが ONし、ノード Vcと Vdとが導通する。また、出力 端子 Q, QBは" High"にプルアップされているため、トランジスタ mla及び mlbは O Nし、ノード Vcと Vaと力 また、 Vdと Vbとが導通する。従ってノード Vaと Vbとノード V cと Vdとが導通する。この作用は、 Vol及び Vo2共に、又は、 Vobl及び Vob2共に 入力トランジスタ部の閾値電圧 Vthを下回り、入力トランジスタ部の NMOSトランジス タ mi l及び ml2共に、又は、トランジスタ m21及び m22共に OFFしたとしても有効 であり、従ってノード Vc及び Vdの電圧は同電位にリセットされる。また、出力端子 Q, QBは" High"にプルアップされているため、トランジスタ mla及び mlbは ONし、ノー ド Vcと Vaとが、また、 Vdと Vbとが導通する。本回路に電流が流れず、トランジスタ m 11、 ml2、 m21、 m22のいずれか一つ以上のトランジスタが ONしているとすると、 結局のところ、ノード Va、 Vb、 Vc、 Vdは接地電圧 VSSにリセットされる（Reset状態）
[0105] クロック信号 CLKが" High"の時、 NMOSトランジスタ m2a、 m2bは ON、 PMOSト ランジスタ m4a、 m4bは OFFする。これにより、正帰還部は動作可能となる。入力トラ ンジスタ部の NMOSトランジスタ mi l、 ml2、 m21、 m22は所定の重み付け演算を 行うことにより閾値電圧 Vtnを決定し、第 1の差動増幅器の正極出力電圧 Volと負極 出力電圧 Voblとの差電圧と、第 2の差動増幅器の正極出力電圧 Vo2と負極出力電 圧 Vob2との差電圧とに対して、比較した比較結果を正帰還部に出力する。所定の 重み付け演算の実現は既述したので、省略する。入力トランジスタ部のトランジスタ m 11、 ml2、 m21、 m22の各々のドレイン電流はその各々のゲート端子電圧により変 化する。これにより、トランジスタ mi l及び ml2のゲート端子電圧に応じたドレイン電 圧 VDS1、及び、トランジスタ m21及び m22のゲート端子電圧に応じたドレイン電圧 VDS2が発生し、正帰還部は、 VDS1及び VDS2の差電圧を正帰還し、電源電圧 V DDつまり" High"又は、基準接地電圧 VSSつまり" Low"まで増幅し、その状態を保 持する（Compare&Latch状態)。また、このとき、比較器の出力端子 Q、 QBが遷移 している期間は、本回路には電流が流れる力 出力端子 Q、 QBの遷移が終了し Lat ch状態となれば、本回路には電流が流れない。例えば、 VDS1 >VDS2の場合、差 電圧を正帰還することにより、比較器の出力端子 Qは" High"、出力端子 QBは "Low "まで増幅されることになる。一方、クロック信号の反転信号 ZCLKは "Low"となり、 NMOSトランジスタ mrが OFFし、ノード Vcと Vdとは切断される。
[0106] 他の回路の動作原理は、本実施形態 1のダイナミック型比較器 100と等しい。
[0107] 以上が本実施形態 7のダイナミック型比較器 900の一連の動作説明である。
[0108] 以上のように、本実施形態 7のダイナミック型比較器 900は、リセット状態において、 クロック信号の反転信号に同期して動作するスィッチを用いてノード Va、 Vb、 Vc、 V dを同電位にリセットする機能を有することにより、従来技術で問題であった、クロック 信号周波数及びアナログ入力信号周波数が速くなつたときに生じていた、比較精度 の劣化を低減することが可能となる。また、比較器 100と比較すると、リセット電圧入 力端子 Vresetが不要である点、リセット状態のノード Vc及び Vd電圧が Vresetでは なくノード Vc及び Vdが同電位、又は、リセット状態で、トランジスタ ml l、 ml2、 m21 、 m22のいずれかが ON状態であればノード Va、 Vb、 Vc、 Vdの電圧が接地電圧 V SSである点で異なる。また、比較器 800と比較すると、リセットトランジスタの数が一つ 少なくても構成可能である点で異なる。
[0109] (実施形態 8)
図 10は、実施形態 5のダイナミック型比較器 700にかかる、本実施形態 8の Vreset 発生器 (リセット電圧発生器） 1000の構成の一例を示す図である。 Vreset発生器 10 00は比較器 700の半回路となっており、比較器 700のレプリカ回路として構成される 。 NMOSトランジスタ mi l、 ml 2を含む入力トランジスタ部と、比較器 700の正帰還 部の半回路である NMOSトランジスタ ml及び PMOSトランジスタ m3とを備え、トラン ジスタ ml、 m3のゲート端子及びトランジスタ m3のドレイン端子が接続されている。ま た、 NMOSトランジスタ mlのドレイン端子と PMOSトランジスタ m3のドレイン端子と の間に、 Vreset発生器動作信号 ENABLEに同期してスィッチとして作用する NMO Sトランジスタ m2が接続されている。 PMOSトランジスタ m3のソース端子は、電源 V DDに接続されている。また、 PMOSトランジスタ m3のドレイン端子と電源 VDDとの 間に Vreset発生器動作信号 ENABLEに同期してスィッチとして作用する PMOSト ランジスタ m4が接続されている。入力トランジスタ部を構成する NMOSトランジスタ m 11及び m21のゲート端子は、差動増幅器の正極出力及び負極出力のコモンモード 電圧 Vomidが接続され、ソース端子は基準接地電圧 VSSが接続され、 NMOSトラ ンジスタ mi l及び ml 2のドレイン端子は、帰還トランジスタ mlのソース端子に接続さ れており、帰還トランジスタ mlのドレイン端子はスィッチトランジスタ m2のソース端子 に接続され、この帰還トランジスタ mlとスィッチトランジスタ m2との接続部の電圧が 所定リセット電圧 Vresetとして外部出力される。 Vreset発生器動作信号 ENABLE に同期してスィッチとして作用する NMOSトランジスタ m2のゲート端子及び、 Vrese t発生器動作信号 ENABLEに同期してスィッチとして作用する PMOSトランジスタ m 4のゲート端子は、 Vreset発生器動作信号 ENABLEに接続されている。以上が本 実施形態 5のダイナミック型比較器 700にかかる、本実施形態 8の Vreset発生器 10 00の構成の一例である。
[0110] 次に図 10を参照しながら本実施形態 4の Vreset発生器 1000の一連の動作を説 明する。
[0111] Vreset発生器動作信号 ENABLEが" Low"の時、 NMOSトランジスタ m2は OFF 、 PMOSトランジスタ m4は ONする。これにより、比較器 700の正帰還部の半回路は 動作しなくなり、トランジスタ m3のゲート端子電圧は" High"にプルアップされ、リセッ ト電圧 Vresetは" Low"に収束する。このとき、トランジスタ m2が OFFしているため、 本回路には電流が流れない。
[0112] Vreset発生器動作信号 ENABLEが" High"の時、 NMOSトランジスタ m2は ON 、 PMOSトランジスタ m4は OFFする。これにより、比較器 100の正帰還部の半回路 は動作可能となる。入力トランジスタ部の NMOSトランジスタ ml 1、 ml2は所定のサ ィズ比とする。例えば、トランジスタ mi lとトランジスタ ml 2とのゲート幅 Wのサイズ比 を（1. 6)式で言うところの、（mZ2) Zm: (mZ2) Zmとする。尚、本実施形態 1の動 作説明にお ヽて前述したとおり、所定のサイズ比の実現方法は任意の方法を用いる ことができる。この場合、トランジスタ mi l及び ml 2のゲート端子—ソース端子間電 圧は Vomidであり、 Vomidに従って、トランジスタ mi l及び ml 2に、ある一定のドレ イン電流を本回路に流す働きをする。トランジスタ mi l及び ml 2のドレイン電流の合 成電流は、トランジスタ m3及び m2及び mlを流れる。これを Vreset発生器動作電流 とする。トランジスタ m3はゲート端子とドレイン端子が接続されたダイオード接続にな つているため、ある一定のコンダクタンスをもつ抵抗として動作するため、 Vreset発生 器動作電流によってある一定の電圧がトランジスタ m3のゲート端子すなわちトランジ スタ m3のドレイン端子に発生する。また、トランジスタ m2のゲート端子電圧は Vreset 発生器動作信号 ENABLE、トランジスタ m2のドレイン端子電圧はトランジスタ m3の ドレイン端子電圧であり、 Vreset発生器動作電流、ゲート端子 ソース端子間電圧（ ENABLE トランジスタ m2のソース端子電圧）、ドレイン端子一ソース端子電圧（ト ランジスタ m3のドレイン端子電圧一トランジスタ m2のソース端子電圧）の関係を満た す、ある一定の電圧がトランジスタ m2のソース端子に発生する。同様に、トランジスタ mlのゲート端子電圧はトランジスタ m3のドレイン端子電圧、トランジスタ mlのドレイ ン端子電圧は、トランジスタ m2のソース端子電圧であり、 Vreset発生器動作電流、 ゲート端子一ソース端子間電圧（トランジスタ m3のドレイン端子電圧一トランジスタ m 1のソース端子電圧）、ドレイン端子 ソース端子電圧（トランジスタ m2のソース端子 電圧一トランジスタ mlのソース端子電圧）の関係を満たす、ある一定の電圧がトラン ジスタ mlのソース端子電圧に発生する。つまり、このトランジスタ m2のソース端子電 圧が、リセット電圧 Vresetとして発生する。
[0113] 以上が、本実施形態 8の Vreset発生器 1000の一連の動作である。
[0114] 比較器 700のリセット端子 Vresetに対して、本実施形態 8の Vreset発生器 1000が 発生するリセット電圧 Vresetを与えることにより、比較器 700がリセット状態の時にノ ード Vc及び Vdを、本実施形態 8の Vreset発生器 1000が発生するリセット電圧 Vres etとしてリセットすることにより、クロック信号 CLKが" Low"から" High"に遷移すると き、すなわち、比較器 700がリセット状態力も Compara&Latch状態に遷移するとき 、比較器 700が最も敏感に動作する。
[0115] 以上のように、本実施形態 5のダイナミック型比較器 700にかかる、本実施形態 8の Vreset発生器 1000は、比較器 700の半回路をレプリカ回路として有し、前述の動 作によりリセット電圧 Vresetを発生させることにより、本実施形態 5のダイナミック型比 較器 700を最も効率的に、速く動作させることが可能となる。
[0116] 尚、図 10に示した Vreset発生器 1000は、図 7に示した比較器 700の構成のうち 差動対の一方を構成する回路部分のみで構成したが、比較器 700の全体で構成し ても良いのは勿論である。
[0117] 更に、本実施形態 8の Vreset発生器 1000では、入力トランジスタ部は NMOSトラ ンジスタとしたが、比較器と共に本構成を NMOSトランジスタと PMOSトランジスタを 入れ替え、入力トランジスタ部を PMOSトランジスタとしても、同様の効果が得られる。
[0118] (実施形態 9)
図 11は、本実施形態 1にかかる比較器 100、又は、本実施形態 2にかかる比較器 4 00、又は、本実施形態 3にかかる比較器 500、又は、本実施形態 5にかかる比較器 7 00、又は、本実施形態 6にかかる比較器 800、又は、本実施形態 7にかかる比較器 9 00に使用するリセットトランジスタのゲート端子に与えるクロック信号の反転信号 ZC LKを、クロック信号 CLKより発生するための反転クロック発生回路 (遅延回路） 1100 の構成の一例を示す図である。反転クロック発生回路 1100は、インバータ 1101とバ ッファ 1102とを有する。インバータ 1101の入力端子はクロック信号 CLKが与えられ 、インバータ 1101の出力とバッファ 1102の出力が接続されており、バッファ 1102の 出力がクロック信号の反転信号 ZCLKとして出力される。以上が本実施形態 9の反 転クロック発生回路 1100の構成の一例である。 次に図 11を参照しながら本実施形 態 11の反転クロック発生回路 1100の一連の動作を説明する。
[0119] クロック信号 CLKがインバータ 1101に与えられると、インバータ 1101は所定の遅 延を持ったクロック信号 CLKの反転信号を出力する。インバータ 1101によって出力 されたクロック信号 CLKの反転信号がバッファ 1102に与えられると、ノッファ 1102 は与えられたクロック信号 CLKの反転信号に対して更に所定の遅延を持ったクロック 信号 CLKの反転信号 ZCLKを出力する。
[0120] 以上が本実施形態 11の反転クロック発生回路 1100の一連の動作である。
[0121] この反転クロック発生回路 1100によって出力されたクロック信号 CLKの反転信号 /CLKを本実施形態 1にかかる比較器 100、又は、本実施形態 2にかかる比較器 4 00、又は、本実施形態 3にかかる比較器 500、又は、本実施形態 5にかかる比較器 7 00、又は、本実施形態 6にかかる比較器 800、又は、本実施形態 7にかかる比較器 9 00に使用するリセットトランジスタのゲート端子に与えることで、更に精度良く各々の 比較器を動作させることが可能である。
[0122] 次に、図 12を用いて、反転クロック発生回路 1100によって出力されたクロック信号 CLKの反転信号 ZCLKを本実施形態 1にかかる比較器 100に使用するリセットトラ ンジスタのゲート端子に与えた場合の動作を更に詳しく説明する。
[0123] 図 12は、クロック信号 CLK、比較器 100の出力端子 Q及び QB、第 1の差動増幅器 の正極出力 Vol及び負極出力 Vobl、第 2の差動増幅器の正極出力 Vo2及び負極 出力 Vob2、反転クロック発生回路 1100によって出力されたクロック信号 CLKの反 転信号 ZCLK、比較器 100のノード Va及び Vbの電圧のタイミングチャートを示して いる。
[0124] クロック信号 CLKが" Low"の時、 NMOSトランジスタ m2a、 m2bは OFF、 PMOS トランジスタ m4a、 m4bは ONする。これにより、正帰還部は動作しなくなり、出力端子 Q、 QBは" High"にプルアップされる。このとき、トランジスタ m2a、 m2bが OFFして いるため、本回路には電流が流れない。一方、クロック信号の反転信号 ZCLKは、ク ロック信号 CLKが" Low"に遷移した瞬間から所定の遅延を持って" High"となり、 N MOSトランジスタ mra、 mrbが ONし、ノード Va及び Vbとリセット電圧入力端子 Vres etと導通する。この作用は、 Vol及び Vo2共に、又は、 Vobl及び Vob2共に入力ト ランジスタ部の閾値電圧 Vthを下回り、入力トランジスタ部の NMOSトランジスタ mi l 及び ml2共に、又は、トランジスタ m21及び m22共に OFFしたとしても有効であり、 従ってノード Va、 Vbの電圧は Vresetにリセットされる（Reset状態）。
[0125] クロック信号 CLKが" High"の時、 NMOSトランジスタ m2a、 m2bは ON、 PMOSト ランジスタ m4a、 m4bは OFFする。これにより、正帰還部は動作可能となる。しかしな がら、クロック信号 CLKが" High"に遷移した瞬間は、クロック信号の反転信号 ZCL Kは、また、 "Low"のままである。つまり、正帰還部は動作可能である力 比較はまだ 開始されて ヽな ヽ（スタンバイ状態）。入力トランジスタ部の NMOSトランジスタ ml 1、 ml2、 m21、 m22は所定の重み付け演算を行うことにより閾値電圧 Vtnを決定し、第 1の差動増幅器の正極出力電圧 Volと負極出力電圧 Voblとの差電圧と、第 2の差 動増幅器の正極出力電圧 Vo2と負極出力電圧 Vob2との差電圧とに対して、比較し た比較結果を正帰還部に出力する。所定の重み付け演算実現は既述したので、省 略する。クロック信号 CLK力 "High"に遷移した後、所定の遅延時間経過後にクロッ ク信号の反転信号 ZCLKは" Low"となり、 NMOSトランジスタ mra、 mrbが OFFし、 ノード Va及び Vbとリセット電圧入力端子 Vresetとは切断される。ここで、入カトランジ スタ部のトランジスタ ml 1、 ml2、 m21、 m22の各々のドレイン電流はその各々のゲ ート端子電圧により変化する。これにより、トランジスタ mi l及び ml2のゲート端子電 圧に応じたドレイン電圧 VDS1、及び、トランジスタ m21及び m22のゲート端子電圧 に応じたドレイン電圧 VDS 2が発生し、正帰還部は、 VDS1及び VDS2の差電圧を 正帰還し、電源電圧 VDDつまり" High"又は、基準接地電圧 VSSつまり" Low"まで 増幅し、その状態を保持する（Compare &Latch状態)。また、このとき、比較器の出 力端子 Q、 QBが遷移している期間は、本回路には電流が流れる力 出力端子 Q、 Q Bの遷移が終了し、 Latch状態となれば、本回路には電流が流れない。例えば、 VD S1 >VDS2の場合、差電圧を正帰還することにより、比較器の出力端子 Qは" High "、 QBは" Low"まで増幅されることになる。
[0126] 他の回路の動作原理は、本実施形態 1のダイナミック型比較器 100と等しい。
[0127] 以上が、本実施形態 9の反転クロック発生回路 1100によって出力されたクロック信 号 CLKの反転信号 ZCLKを本実施形態 1にかかる比較器 100に使用するリセットト ランジスタのゲート端子に与えた場合の一連の動作である。
[0128] 以上のように、本実施形態 1にかかる比較器 100、又は、本実施形態 2にかかる比 較器 400、又は、本実施形態 3にかかる比較器 500、又は、本実施形態 5にかかる比 較器 700、又は、本実施形態 6にかかる比較器 800、又は、本実施形態 7にかかる比 較器 900に使用するリセットトランジスタのゲート端子に与えるクロック信号の反転信 号 ZCLKを、クロック信号 CLKより発生するための反転クロック発生回路 1100によ つて与えることにより、リセット状態においてクロック信号 CLKに対して所定の遅延時 間を有するクロック信号の反転信号に同期して動作するスィッチを用いてノード Va及 び Vbを Vreset又は接地電圧 VSSにリセットする機能を有し、クロック信号 CLKが" H igh"に遷移した瞬間も、ノード Va及び Vbがリセットされた状態であるスタンバイ状態 を有するので、正帰還部もノード Va、 vbがリセット電圧にある定常状態力も Compare &Latch状態に遷移するので、クロック信号周波数及びアナログ入力信号周波数が 速くなつた場合であっても、比較精度の劣化を更に安定して低減することが可能とな る。
[0129] 尚、本実施形態 9の反転クロック発生回路 1100は、ノ ッファ 1102を有する力 イン バータ 1101のみを用いて構成しても同様の効果を得ることができる。
[0130] 尚、本実施形態 9の反転クロック発生回路 1100は、インバータ 1101の出力がバッ ファ 1102の入力として与えられて!/、るが、クロック信号 CLKをバッファ 1102に与え、 ノ ッファ 1102の出力をインバータ 1101に与えても同様の効果を得ることができる。
[0131] 尚、本実施形態の反転クロック発生回路 1100を備える比較器は、前記第 1〜第 8 の実施形態で示した何れの比較器であっても良い。また、複数個の比較器を使用し て AZD変換器を構成する場合に、その複数個の比較器のうち少なくとも 1個に本実 施形態の反転クロック発生回路 1100付きの比較器を備える構成としても良い。
[0132] (実施形態 10)
図 13は、本実施形態 10の並列型 AZD変換器 1300の構成の一例を示す図であ る。
[0133] 同図の並列型 AZD変換器 1300は、参照電圧発生回路 1301、差動増幅器列 13 02、比較器列 1304、エンコード回路 1305から構成される。
[0134] 前記参照電圧発生回路 1301は、高圧側基準電圧 1301aと、低圧側基準電圧 13 01bとの間の電圧を、 2の N乗個（N:AZD変換器のビット数）よりも少ない m個の抵 抗 Rl〜Rmにより分圧して参照電圧 VRl〜VRm+ 1を発生している。 VRl〜VRm + 1は、差動増幅器列 1302に入力される。差動増幅器列 1302は m+ 1個の差動増 幅器を有し、アナログ入力信号電圧入力端子 AINカゝら入力されたアナログ入力信号 電圧と参照電圧 VRl〜VRm+ 1との関係に対して並列で所定の増幅を行い、比較 器列 1304に与える。比較器列 103に含まれる各々の比較器は互 ヽに隣り合う 2つの 差動増幅器の正極、負極出力が与えられる。各々の比較器は、以上で説明した比較 器の何れかを採用したり、これ等に反転クロック発生回路 1100を有する構造とした比 較器が採用可能である。入力トランジスタは、所定のサイズ比で構成され、クロック信 号 CLKに同期しながら、隣り合う 2つの差動増幅器の正極、負極出力を補間しながら 並列で比較する。エンコード回路 1305は、比較器列 1304から出力された比較結果 を論理処理 (変換)して、所定の分解能のディジタル信号 DOUTを出力する。以上が 本実施形態 10の並列型 AZD変翻 1300の構成の一例である。
[0135] 次に、図 13を参照しながら本実施形態 10の並列型 AZD変翻 1300の一連の動 作を説明する。
[0136] 参照電圧発生回路 1301は、直列に接続された m個の抵抗 Rl〜Rmを備え、その 両端に高圧側基準電圧 1301aと低圧側基準電圧 1301bとが印加される。これにより 、高圧側基準電圧 1301aと、低圧側基準電圧 1301bとの間の電圧が分圧され、参 照電圧 VRl〜VRm+ 1が発生する。
[0137] 差動増幅器列 1302を構成する各々の差動増幅器 Al〜Am+ lは 2つの入力端 子を有しており、一方の入力端子にはアナログ入力信号電圧 AINが与えられ、もう一 方の入力端子には、参照電圧発生回路 1301で発生した VRl〜VRm+ 1が与えら れる。各々の差動増幅器は、正極出力（Vol〜Vom+ l)及び負極出力（Vobl〜V om+ 1)など、複数の出力電圧セットを出力する。
[0138] 比較器列 1304を構成する各々の比較器は、以上で説明した比較器の何れかの構 成を有する。それ等の動作は記述したので、ここでは省略する。
[0139] エンコード回路 1305は、比較器列 1304を構成する各々の比較器によって出力端 子 Q、 QBから出力された比較結果に対して、論理処理 (変換)して、所定の分解能の ディジタル信号を出力する。
[0140] 以上が本実施形態 10の並列型 AZD変換器 1300の動作説明である。
[0141] 以上のように、本実施形態 10の並列型 AZD変翻 1300は、以上で説明した比 較器を複数個備えた比較器列を構成することにより、比較器の入力トランジスタ部に 含まれるトランジスタが所定のサイズ比とすることで、従来技術にぉ 、て用いられて ヽ た補間抵抗器列が不要となり、動作電流及び占有面積が削減できるだけでなぐ比 較器がリセット状態において、クロック信号の反転信号に同期して動作するスィッチを 用いてノード Va及び Vbを Vreset又は接地電圧 VSSにリセットする機能を有すること で、従来技術で問題であった、クロック信号周波数及びアナログ入力信号周波数が 速くなつたときに生じていた、比較器の比較精度の劣化を低減することが可能となり、 AZD変^^の特性を向上させることが可能となる。
[0142] 尚、以上で説明したダイナミック型比較器では、第 1の差動増幅器の正極出力電圧 及び負極出力電圧のセットと、第 2の差動増幅器の正極出力電圧及び負極出力電 圧のセットとが入力される比較器の数力 S4個の場合を示したが、本発明はこれに限定 されることなく、比較器の数は、 2の n乗個（nは自然数)であれば良ぐ同様の効果が 得られる。
[0143] また、以上で説明したダイナミック型比較器では、ノード Va及び Vbと、所定リセット 電圧 Vresetとを接続するためのスィッチは、 NMOSトランジスタとしたが、同様の機 能を持つスィッチ、例えば、 PMOSトランジスタと NMOSトランジスタを組み合わせた CMOS形式のスィッチや、チャージインジェクションを削減するためのダーミー付き C MOSスィッチとしても、同様の効果が得られる。
[0144] 更に、以上で説明したダイナミック型比較器では、入力トランジスタ部 10は NMOS トランジスタとした力 NMOSトランジスタと PMOSトランジスタとを入れ替えて、入力 トランジスタ部 10を PMOSトランジスタで構成しても、同様の効果が得られる。
産業上の利用可能性
[0145] 以上説明したように、本発明は、クロック信号の周波数及びアナログ入力信号の周 波数が高くなつた場合であっても、比較器の比較精度を高く保持できるので、ダイナ ミック型比較器として有用であり、また、アナログ入力信号の帯域を拡大できるので、 ディジタルリードチャネルのアナログフロントエンド用の AZD変換器や、広!、アナ口 グ入力信号帯域を必要するダイレクトコンバージョンを行うためのシステム等の用途 に適用可能である。

Claims

請求の範囲
[1] 複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電圧対の各々 の差電圧について比較動作を行う比較器であって、
前記複数の差動電圧対が入力され、この複数の差動電圧対について所定の重み 付け演算をして電圧 電流変換動作を行うことにより、この重み付けを行った複数の 差動電圧対の各々の差電圧について差動比較動作を行い、この差動比較結果であ る差動電流対を出力する入力トランジスタ部と、
前記入力トランジスタ部力もの差動比較結果を受け、前記クロック信号に同期して、 このクロック信号が所定レベルにあるとき、前記受けた差動比較結果を所定電圧レべ ルまで増幅して比較器の比較結果として出力する正帰還部と、
前記クロック信号が前記所定のレベルにな！ヽとき、前記入力トランジスタ部と前記正 帰還部とを接続している 2つの接続部を共に所定リセット電圧にリセットするリセット部 と
を備えたことを特徴とする比較器。
[2] 前記請求項 1記載の比較器において、
前記リセット部がリセットする所定リセット電圧は、接地電圧である
ことを特徴とする比較器。
[3] 前記請求項 1記載の比較器において、
前記リセット部は、
前記所定リセット電圧を発生するリセット電圧発生器を備え、
前記リセット電圧発生器は、
前記入力トランジスタ部と前記正帰還部とにより構成される回路と同一の回路のうち 少なくとも差動対の一方の回路部分を備えたレプリカ回路を備え、
前記レプリカ回路の前記入力トランジスタ部と前記正帰還部との接続部の電圧を前 記所定リセット電圧として出力する
ことを特徴とする比較器。
[4] 複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電圧対の各々 の差電圧について比較動作を行う比較器であって、 前記複数の差動電圧対が入力され、この複数の差動電圧対について所定の重み 付け演算をして電圧 電流変換動作を行うことにより、この重み付けを行った複数の 差動電圧対の各々の差電圧について差動比較動作を行い、この差動比較結果であ る差動電流対を出力する入力トランジスタ部と、
前記入力トランジスタ部力もの差動比較結果を受け、前記クロック信号に同期して、 このクロック信号が所定レベルにあるとき、前記受けた差動比較結果を所定電圧レべ ルまで増幅して比較器の比較結果として出力する正帰還部と、
前記クロック信号が前記所定のレベルにな！ヽとき、前記入力トランジスタ部と前記正 帰還部とを接続している 2つの接続部同士を短絡してリセットするリセット部と を備えたことを特徴とする比較器。
[5] 複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電圧対の各々 の差電圧について比較動作を行う比較器であって、
前記複数の差動電圧対が入力され、この複数の差動電圧対について所定の重み 付け演算をして電圧 電流変換動作を行うことにより、この重み付けを行った複数の 差動電圧対の各々の差電圧について差動比較動作を行い、この差動比較結果であ る差動電流対を出力する入力トランジスタ部と、
1対の帰還トランジスタを有し、前記入力トランジスタ部力 の差動比較結果を受け 、前記クロック信号に同期して、このクロック信号が所定レベルにあるとき、前記受け た差動比較結果を所定電圧レベルまで増幅して比較器の比較結果として出力する 正帰還部と、
前記正帰還部の 1対の帰還トランジスタに各々直列に接続され、前記クロック信号 によってスィッチ動作を行って前記正帰還部の動作を許可又は禁止する 1対のスイツ チトランジスタと、
前記クロック信号が前記所定のレベルにないとき、前記正帰還部の 1対の帰還トラン ジスタと前記 1対のスィッチトランジスタとを接続している 2つの接続部を共に所定のリ セット電圧にリセットするリセット部と
を備えたことを特徴とする比較器。
[6] 前記請求項 5記載の比較器において、 前記リセット部がリセットする所定リセット電圧は、接地電圧である
ことを特徴とする比較器。
[7] 前記請求項 5記載の比較器において、
前記リセット部は、
前記所定リセット電圧を発生するリセット電圧発生器を備え、
前記リセット電圧発生器は、
前記入力トランジスタ部と前記正帰還部と前記 1対のスィッチトランジスタにより構成 される回路と同一の回路のうち少なくとも差動対の一方の回路部分を備えたレプリカ 回路を備え、
前記レプリカ回路の前記正帰還部の帰還トランジスタと前記スィッチトランジスタとを 接続して ヽる接続部の電圧を所定リセット電圧として出力する
ことを特徴とする比較器。
[8] 複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電圧対の各々 の差電圧について比較動作を行う比較器であって、
前記複数の差動電圧対が入力され、この複数の差動電圧対について所定の重み 付け演算をして電圧 電流変換動作を行うことにより、この重み付けを行った複数の 差動電圧対の各々の差電圧について差動比較動作を行い、この差動比較結果であ る差動電流対を出力する入力トランジスタ部と、
1対の帰還トランジスタを有し、前記入力トランジスタ部力 の差動比較結果を受け 、前記クロック信号に同期して、このクロック信号が所定レベルにあるとき、前記受け た差動比較結果を所定電圧レベルまで増幅して比較器の比較結果として出力する 正帰還部と、
前記正帰還部の 1対の帰還トランジスタに各々直列に接続され、前記クロック信号 によってスィッチ動作を行って前記正帰還部の動作を許可又は禁止する 1対のスイツ チトランジスタと、
前記クロック信号が前記所定のレベルにないとき、前記正帰還部の 1対の帰還トラン ジスタと前記 1対のスィッチトランジスタとを接続している 2つの接続部同士を短絡して リセットするリセット部と を備えたことを特徴とする比較器。
[9] 前記請求項 1〜8の何れか 1項に記載の比較器において、
前記リセット部には、前記正帰還部に与えられるクロック信号の反転信号が与えら れ、
前記リセット部に与えるクロック信号の反転信号を設定時間遅延させる遅延回路が 備えられる
ことを特徴とする比較器。
[10] 前記請求項 1〜9の何れか 1項に記載の比較器を用いて AZD変換する
ことを特徴とする AZD変^^。
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