JP2013526102A - 精密に調整可能な閾値を有する高速差動比較器回路 - Google Patents

Abstract

高速差動比較器回路は、正確に調節可能な閾値電圧が提供される。差動基準電圧信号は、比較器の閾値電圧を制御するように提供される。基準信号の同相電圧は、好ましくは、比較器回路によって処理されている差動高速シリアルデータ信号の同相電圧を追跡する。本開示のある可能性として考えられる側面によると、高速差動比較器回路は、余剰差動トランジスタ対を回路に追加することによって、可変閾値電圧が与えられる。比較器閾値の差動電圧は、追加された基準発生回路によって、正確に制御されてもよい。また、基準電圧の同相は、入力信号のものと同一に維持され、変動を最小限にしてもよい。

Description

（背景）
高速差動比較器（または、スライサ）は、高速シリアルインターフェース（「ＨＳＳＩ」）用途（例えば、印刷回路基板（「ＰＣＢ」）上の２つ以上の集積回路（「ＩＣ」）デバイス間のデータ信号伝達のため）において、重要な役割を果たす。クロックおよびデータ復元（「ＣＤＲ」）回路、決定フィードバック等化器（「ＤＦＥ」）回路、およびアイビューワ回路はすべて、典型的には、高速比較器を使用して、入力信号（例えば、高速シリアルデータ信号）をサンプリング／スライスし、入力信号の論理またはデータレベルが、各瞬間において、バイナリ１またはバイナリ０であるかどうかについて、判定（決定）する。周知の高速差動比較器の閾値電圧は、典型的には、ゼロボルトに固定される。しかしながら、多くの用途では、可変差動閾値を伴う、高速比較器回路が、望ましいであろう。例えば、入力データ信号のアイダイアグラムが、垂直方向（すなわち、特定の信号電圧レベルに対応する水平軸を中心とする）において、非対称である場合、非ゼロ閾値を伴う、そのデータ信号のサンプリングは、有利には、より低い誤り率のためのマージンを提供することができる（データ信号のアイダイアグラムは、信号からの信号多重データビットの単一単位間隔に重畳することから生じる。単位間隔（「ＵＩ」）は、データ信号内の任意の１ビットの持続時間である。典型的アイダイアグラムの水平軸は、時間であって、垂直軸は、信号電圧である）。別の実施例は、入力信号を掃引し、アイダイアグラムを再構築するための可変閾値サンプラを有することから恩恵を享受することができる、アイビューワ設計である（アイビューワ回路は、グラフィカル表示またはデータ信号のアイダイアグラムを示す他の出力を提供するために好適なその信号に関する情報を収集およびアセンブルするために、経時的に、入力データ信号を分析する、回路であり得る）。本開示は、前述の種類のニーズに対処する。

（概要）
本開示のある可能性として考えられる側面によると、高速差動比較器回路は、余剰差動トランジスタ対を回路に追加することによって、可変閾値電圧が与えられる。比較器閾値の差動電圧は、追加された基準発生回路によって、正確に制御されてもよい。また、基準電圧の同相は、入力信号のものと同一に維持され、変動を最小限にしてもよい。

本開示のさらなる特徴、その性質および種々の利点は、付随の図面および以下の発明を実施するための形態からより明白となるであろう。

図１は、例証的な周知の差動比較器回路の簡略化された概略ブロック図である。図１はまた、その回路の種々の動作条件下、図１の回路内の種々の点またはノードにおける信号状態を描写する、いくつかの例証的信号波形を含む。図１の波形はすべて、同一水平時間軸に対してプロットされており、それに沿って、経過時間は、右に増加する。 図２は、すべて、１つの単位間隔に重畳され、アイダイアグラムまたはアイタイプダイアグラムを生成する、いくつかの信号波形サンプルの簡略化された略図である。本略図は、本開示のある可能性として考えられる側面を説明する際に有用である。 図３は、本開示のある他の可能性として考えられる側面を説明する際に有用である、別の簡略化されたアイタイプダイアグラムである。 図４は、依然として、本開示の他の可能性として考えられる側面を説明する際に有用である、さらに別の簡略化されたアイタイプダイアグラムである。 図５は、概して、図１に類似するが、本開示のある可能性として考えられる側面による、制御可能に可変である閾値電圧を伴う、差動比較器回路の例証的実施形態を示す。 図６は、本開示のある可能性として考えられる側面による、図５に示されるタイプの回路と併用され得る、回路の例証的実施形態の簡略化された概略ブロック図である。 図７は、本開示のある可能性として考えられる側面による、図６と図５の回路との間に接続をもたらすために使用することができる、回路の例証的実施形態の簡略化された概略ブロック図である。 図８は、本開示のある可能性として考えられる側面による、図６内のある回路要素を制御するために使用することができる、回路の例証的実施形態の簡略化された概略図である。 図９は、本開示のある可能性として考えられる側面による、図８のタイプの回路の代替実施形態の概略図である。 図１０は、本開示のある可能性として考えられる側面による、図６、７、８、および／または９の回路と併用することができる、さらなる回路の例証的実施形態の簡略化されたブロック図である。

（詳細な説明）
典型的送受信機回路内の例証的な周知の高速差動比較器回路１０が、図１に示される。回路１０は、実際には、２つの相補（または、差動）信号ＶｉｐおよびＶｉｎである、高速シリアルデジタル（すなわち、バイナリ）データ信号を受信および処理するため、「差動」回路である。言い換えると、Ｖｉｐが、その２つの（バイナリ）電圧のうちの高い方にある時は常時、Ｖｉｎは、その２つの（バイナリ）電圧のうちの低い方にある。同様に、Ｖｉｐが、その２つの電圧のうちの低い方にある時は常時、Ｖｉｎは、その２つの電圧のうちの高い方にある。したがって、シリアルデータ信号は、実際には、２つの相補信号であるが、時として、本明細書では、単数形（例えば、「データ信号」、「シリアルデータ信号」等）で参照され、これは、入力データ信号、出力データ信号（同様に、典型的には、実際上、差動である）、または回路内の任意の場所における任意の他の差動信号のいずれにも行われ得る。例えば、入力データ信号は、時として、Ｖｉｐのみに省略され得る（または、それによって、代表的に示される）。同様に、差動出力データ信号ＤおよびＤＢは、ＯＵＴのみに省略され得る（または、それによって、代表的に示される）。差動信号対を形成する、２つの相補信号を個々に参照する必要がある場合、各そのような個々の信号は、差動信号の成分と称され得る。

図１に示されるように、比較器回路１０は、電力供給電圧ＶＣＣと接地電圧ＶＳＳとの間に、相互に並列に接続される、２つの類似回路を含む。これらの回路の一方は、ＰＭＯＳトランジスタ２０ａと、ＮＭＯＳトランジスタ３０ａと、ＮＭＯＳトランジスタ４０ａと、を含み、そのソース-ドレインパスは、ＶＣＣと接地に接続可能なノード５０との間に、相互に直列に接続される（直ぐ上で述べられたトランジスタの順番において）。比較器１０の他の回路は、ＰＭＯＳトランジスタ２０ｂと、ＮＭＯＳトランジスタ３０ｂと、ＮＭＯＳトランジスタ４０ｂと、を含み、そのソース-ドレインパスは、ＶＣＣとノード５０との間に、相互に直列に接続される（直ぐ上で述べられた順番において）。トランジスタ２０ａおよび３０ａのゲートは、相互に、かつトランジスタ２０ｂおよび３０ｂのソース-ドレインパス間にある、データ出力ノードＶｏｐまたはＤにも接続される。トランジスタ２０ｂおよび３０ｂのゲートは、相互に、かつトランジスタ２０ａおよび３０ａのソース-ドレインパス間にある、相補データ出力ノードＶｏｎまたはＤＢにも接続される。トランジスタ２０ａのソース-ドレインパスは、ソース-ドレインパスと並列に接続される、スイッチ２２ａによって、選択的に短絡可能である。トランジスタ２０ｂのソース-ドレインパスは、同様に、そのソース-ドレインパスと並列に接続される、スイッチ２２ｂによって、短絡可能である。スイッチ２２ａおよび２２ｂは、クロック信号ＣＬＫＢが、アサートされる時は常時（すなわち、ＣＬＫＢが、論理１である、または図１に示されるＣＬＫＢ波形において高である時は常時）、電気的に閉鎖される。スイッチ２２ａおよび２２ｂは、ＣＬＫＢが、アサートされない時は常時（すなわち、ＣＬＫＢが、論理０である、または図１に示されるＣＬＫＢ波形において低である時は常時）、電気的に開放される。スイッチ２２の閉鎖は、トランジスタ２０のソース-ドレインパスを短絡させる。

トランジスタ２０ａおよび２０ｂのゲートは、スイッチ２４を介して、選択的に、相互に接続される。スイッチ２４は、ＣＬＫＢが、アサートされる時は常時、電気的に閉鎖される（それによって、トランジスタ２０ａおよび２０ｂのゲートを相互接続する）。スイッチ２４は、ＣＬＫＢが、アサートされない時は常時、電気的に開放される。

Ｖｉｐは、トランジスタ４０ａのゲートに印加される。Ｖｉｎは、トランジスタ４０ｂのゲートに印加される。ノード５０は、スイッチ５２を介して、ＶＳＳに選択的に接続可能である。スイッチ５２は、クロック信号ＣＬＫが、アサートされる時は常時、電気的に閉鎖される（それによって、ノード５０をＶＳＳに接続する）（ＣＬＫは、ＣＬＫＢの補数（論理逆数）である）。スイッチ５２は、ＣＬＫが、アサートされない時は常時、電気的に開放される。

スイッチ２２、２４、および５２はすべて、典型的には、トランジスタスイッチである。

これまで説明された回路の相補データ出力ＤおよびＤＢは、Ｄタイプフリップフロップ（「ＤＦＦ」）回路６０の同様に命名された相補入力に印加される。ＤＦＦ６０は、サンプリングクロック信号ＣＬＫＳによって、計時される。図１の下側に示される波形から分かるように（その波形はすべて、同一（共通）水平時間軸に対してプロットされており、それに沿って、経過時間は、左から右に増加する）、ＣＬＫＳは、典型的には、ＣＬＫと、約９０度、位相がずれている（すなわち、ＣＬＫに対して時間が遅延される）（ＣＬＫＢは、当然ながら、ＣＬＫと、１８０度、位相がずれている）。ＤＦＦ６０は、ＣＬＫＳによって、ＣＬＫＳ内の各立ち上がりエッジ（または、レベル遷移）において、ＤおよびＤＢをサンプリングするように制御される。ＤＦＦ６０は、続いて、前述のように、ＤおよびＤＢをサンプリングした時に見出された論理レベルを出力する（そのデータ出力信号として）。

ＣＬＫＢが、アサートされる（すなわち論理１である、またはそのより高い電圧レベルにある）、ＣＬＫ／ＣＬＫＢ信号の位相の間、比較器１０は、Ｖｏｐ（または、Ｄ）およびＶｏｎ（または、ＤＢ）が両方とも、ＶＣＣに等しい（スイッチ２２ａおよび２２ｂは両方とも、電気的に閉鎖されるため）、リセット状態と称され得る状態にある。しかしながら、ＣＬＫが、アサートされる（すなわち、論理１である、またはそのより高い電圧レベルにある）、ＣＬＫ／ＣＬＫＢ信号の位相の間、比較器１０は、そのアクティブ状態と称され得る状態にある。本状態では、ＶｏｐおよびＶｏｎは、交差結合フィードバックによって、差動入力ＶｉｐからＶｉｎを差し引いたもの（Ｖｉｐ-Ｖｉｎ）に基づいて、高または低に駆動される。ＤＦＦ６０は、ＣＬＫＳの立ち上がりエッジにおいて、Ｖｏｐ／Ｖｏｎをラッチし、サンプリングされたデータ信号を発生させる。

比較器１０では、比較器の差動閾値電圧は、０に固定されることに留意されたい。これは、データは、Ｖｉｐ-Ｖｉｎが、０ボルト超である場合、高（論理またはバイナリ１）であって、データは、Ｖｉｐ-Ｖｉｎが、０ボルト未満である場合、低（論理またはバイナリ０）であることを意味する。

本明細書の背景技術で述べられたように、比較器の閾値電圧を変動させることが可能であることから恩恵を享受するであろう、（概して、前述のタイプの）差動比較器回路のいくつかの用途が存在する。そのような用途の一実施例は、クロックおよびデータ復元（「ＣＤＲ」）回路内におけるものである。ＣＤＲ回路は、典型的には、高速シリアルデータ信号を受信するための回路内の初期段で使用される。そのようなＣＤＲ回路は、例えば、その上に、両方の集積回路が搭載される、印刷回路基板上の回路トレースを介して、別の集積回路デバイスから、データ信号を受信している、集積回路デバイス内にあってもよい。ＣＤＲ回路は、（例えば）着信データ信号が、論理高電圧レベルにあって、したがって、バイナリデータ１を表す時を決定し、反対に、着信データ信号が、論理低電圧レベルにあって、したがって、バイナリデータ０を表す時を決定するために使用されてもよい。図２に示されるように、ＣＤＲ回路によって確認される入力シリアルデータ信号のアイダイアグラム（すなわち、図２に示される閉ループ信号トレース）は、多くの場合、０ボルト閾値（「０Ｖ」）を中心として、非対称である。異なる非ゼロ閾値における（例えば、図２内のＶ＋における）サンプリングは、ＣＤＲ回路のデータ誤り率を改善するであろう。

前述の一般的タイプであるが、可変閾値を伴う、比較器を有することから恩恵を享受するであろう、用途の別の実施例は、アイビューワ回路（すなわち、図３に例証されるタイプの出力情報を生成するための回路）である。図３に示されるように、アイビューワ回路は、典型的には、受信したシリアルデータ信号のアイの内側が開放している（すなわち、Ｖｉｐ信号トレースまたはＶｉｎ信号トレースのいずれかの任意の部分によって横断されていない）、面積のグラフィック描写（または、他の類似種類の表示）を提供するように試行する。これは、データアイの（水平）幅にわたって分布される、一連のバー１００ａ、１００ｂ等として行われ得る。各バーの上部１０２ａ等および下部１０４ａ等（アイビューワ回路によって見出（判定）されなければならない）は、典型的には、バーが、シリアルデータ信号アイを形成する、信号トレースのいずれかと交差を開始する場所に位置する。各バー１００に対するそのような上部および下部の場所を判定するために、アイビューワ回路内で使用される信号スライサが、可変閾値を有することは、有用である。例えば、バー１００の上部１０２を判定するために、可変閾値は、０値データビットが、そのバーの（タイミング）場所において、（その一時的に増加された閾値を使用して）検出されなくなるまで、徐々に増加されてもよい。同様に、バー１００の下部１０４を判定するために、可変閾値は、１値データビットが、そのバーの場所において、（その一時的に増加された閾値を使用して）検出されなくなるまで、徐々に減少されてもよい。

図１に示される一般的タイプであるが、可変閾値を伴う、比較器を有することから恩恵を享受することができる、用途のさらに別の実施例は、決定フィードバック等化器（「ＤＦＥ」）回路である。例えば、部分応答ＤＦＥ回路は、２つ以上の閾値（例えば、図４に示されるアイダイアグラム信号情報内のＶ＋およびＶ-）において、シリアルデータ信号をサンプリングする必要があり得る。図４が示すように、Ｖ＋は、公称０Ｖ閾値電圧を上回るスライサ閾値電圧であって、Ｖ-は、公称０Ｖ閾値電圧を下回るスライサ閾値電圧である。

本開示による、制御可能に可変である閾値電圧を伴う、差動比較器１０'の例証的実施形態は、図５に示される。比較器１０'は、多くの点において、比較器１０に類似する。これらの２つの比較器に共通する要素は、図１および５において、同一参照番号を有し、図５と関連して、再び説明される必要はないであろう。主要な差異は、トランジスタ４０ａと並列のＮＭＯＳトランジスタ１４０ａの追加、およびトランジスタ４０ｂと並列のＮＭＯＳトランジスタ１４０ｂの追加である。特に、トランジスタ１４０ａのソース-ドレインパスは、トランジスタ４０ａのソース-ドレインパスと並列に接続され、トランジスタ１４０ｂのソース-ドレインパスは、トランジスタ４０ｂのソース-ドレインパスと並列に接続される。トランジスタ１４０ａのゲートは、制御可能に可変である基準電圧源Ｖｒｅｆｙに接続される。トランジスタ１４０ｂのゲートは、制御可能に可変である基準電圧源Ｖｒｅｆｘに接続される。ＶｒｅｆｙおよびＶｒｅｆｘ（集合的に、差動基準電圧信号）は、好ましくは、それらの間の差異が、制御可能であるように、独立して制御可能である。特に、比較器１０'の差動閾値電圧は、Ｖｒｅｆｘ-Ｖｒｅｆｙに等しく、本差異は、（ＶｒｅｆｘおよびＶｒｅｆｙの一方または両方を制御することによって）（１）０ボルト（比較器１０'に比較器１０と同一動作特性を与える）、（２）０ボルト超、または（３）０ボルト未満に制御することができる。したがって、データ（図５内のフリップフロップ６０の出力）は、（Ｖｉｐ-Ｖｉｎ）＞（Ｖｒｅｆｘ-Ｖｒｅｆｙ）である場合、高であって、データは、（Ｖｉｐ-Ｖｉｎ）＜（Ｖｒｅｆｘ-Ｖｒｅｆｙ）である場合、低である。

差動基準電圧Ｖｒｅｆｘ-Ｖｒｅｆｙを発生させる回路は、好ましくは、ＰＶＴとして知られる要因における変動に対して、反応を示さない（ここでは、Ｐは、ＩＣを製造または加工するために使用されるプロセスにおける変動を表し、Ｖは、ＩＣの周囲電力供給電圧における変動を表し、Ｔは、ＩＣの動作温度における変動を表す）。一方、差動基準電圧Ｖｒｅｆｘ-Ｖｒｅｆｙは、好ましくは、制御可能に可変であって、本制御は、動的（例えば、ＩＣの種々の動作条件および／またはモードに応答して、時変である）、静的（例えば、デバイスのユーザによってプログラムすることができる、プログラム可能論理デバイス（「ＰＬＤ」）等のＩＣの場合、プログラム可能である）、または動的および静的の組み合わせ（例えば、ＩＣの動作のうちのある位相の間、動的であって、次いで、ＩＣの動作の後続位相の間、固定または一定である）のいずれかであってもよい。

Ｖｒｅｆｘ／Ｖｒｅｆｙの同相電圧（すなわち、差動信号を構成する、２つの相補信号の電圧振幅間の中間の電圧）は、Ｖｉｐ／Ｖｉｎの同相電圧と一致することが望ましいであろう。そうでなければ、閾値は、同相電圧が変化するのに伴って、変化するであろう。

図６は、制御可能に可変である閾値信号ＶｒｅｆｐおよびＶｒｅｆｎを発生させるための回路２００の例証的実施形態を示す。図７は、図６からのＶｒｅｆｐまたはＶｒｅｆｎのいずれかを図５内のＶｒｅｆｘに制御可能に接続し、同様に、図６からのＶｒｅｆｎまたはＶｒｅｆｐのいずれかを図５内のＶｒｅｆｙに制御可能に接続するための回路２８０の例証的実施形態を示す。特に、回路２８０は、ＶｒｅｆｐおよびＶｒｅｆｎのいずれか一方が、Ｖｒｅｆｘに接続され、次いで、ＶｒｅｆｐおよびＶｒｅｆｎの他方が、並行して、Ｖｒｅｆｙに接続されるように保証する。回路２８０は、図６の以下のさらなる議論の後、より詳細に説明されるであろう。

回路２００では、ＶｉｐおよびＶｉｎは、（図５におけるように）分圧（直列に接続された）レジスタ対２１０ａおよび２１０ｂにわたって、相互に接続される。本対内の両レジスタ２１０の抵抗値（Ｒ１）は、同一である。レジスタ２１０間のノードは、同相電圧Ｖｃｍを有する。本ノードは、演算増幅器（「ｏｐ ａｍｐ」）２２０の入力端子の一方に接続される。ｏｐ ａｍｐ２２０の出力信号は、ＰＭＯＳトランジスタ２３０のゲートに印加される。トランジスタ２３０のソース-ドレインパスは、電力供給電圧ＶＣＣとＶｃｍ＿ｒｅｆと標識されたノードとの間のレジスタ２４０と直列に接続される。レジスタ２５０は、Ｖｃｍ＿ｒｅｆとＶＳＳまたは接地との間に、直列に接続される。Ｖｃｍ＿ｒｅｆはまた、ｏｐ ａｍｐ２２０への他の入力に接続される。レジスタ２４０および２５０はそれぞれ、その「長さ」（すなわち、全体的抵抗）に沿った種々の点に、複数のタップ（例えば、ｎ個のタップ、ここでは、ｎは、１より大きい整数である）を有する。これらのタップのいずれも、その特定のタップから、それぞれ、ＶｒｅｆｐまたはＶｒｅｆｎノードに通じる、スイッチ２４２または２５２を閉鎖することによって、Ｖｒｅｆｐ（レジスタ２４０の場合）またはＶｒｅｆｎ（レジスタ２５０の場合）の特定の値を提供するように、選択することができる（前述の「タップ」は、時として、そのタップに接続される、スイッチ２４２または２５２の参照番号によって、参照され得る。したがって、例えば、「タップ２４２ａ」は、スイッチ２４２ａに通じる、レジスタ２４０上のタップであって、「タップ２４２ｂ」は、スイッチ２４２ｂに通じる、レジスタ２４０上のタップであって、「タップ２５２ｎ」は、スイッチ２５２ｎに通じる、レジスタ２５０上のタップである。スイッチ２４２ａ-ｎおよび２５２ａ-ｎは、典型的には、トランジスタスイッチである）。「閾値選択」と標識された信号は、スイッチ２４２のどの１つ（かつ、１つのみ）が、任意の所与の時間において、閉鎖され、また、スイッチ２５２のどの１つ（かつ、１つのみ）が、その時間において、同様に閉鎖されるかを制御するための信号である。これらの閾値選択信号は、本明細書において、さらに後述されるであろう。

前述から、差動電圧Ｖｒｅｆｐ-Ｖｒｅｆｎが、レジスタラダー上のタップ２４２／２５２を選択することによって、正確に選択することができる（例えば、動的またはより静的に（または、プログラム可能に））ことが分かるであろう。Ｖｒｅｆｐ／Ｖｒｅｆｎの同相電圧Ｖｃｍ＿ｒｅｆは、ｏｐ ａｍｐ２２０およびＰＭＯＳトランジスタ２３０を含む、フィードバックループを使用して、Ｖｉｐ／Ｖｉｎの同相Ｖｃｍを追跡する（または、少なくとも、それにリンクされる）。

前述のように、図７は、そのような接続の２つの可能性として考えられる極性（すなわち、（１）Ｖｒｅｆｐが、Ｖｒｅｆｘに接続され、Ｖｒｅｆｎが、Ｖｒｅｆｙに接続される、「第１の極性」、または（２）Ｖｒｅｆｎが、Ｖｒｅｆｘに接続され、Ｖｒｅｆｐが、Ｖｒｅｆｙに接続される、「第２の極性」）のいずれかによって、図６内のＶｒｅｆｐおよびＶｒｅｆｎを図５内のＶｒｅｆｘおよびＶｒｅｆｙに接続するための回路２８０を示す。回路２８０は、第１のマルチプレクサ（「ｍｕｘ」）回路２８２ａと、第２のｍｕｘ回路２８２ｂと、を含む。ｍｕｘ２８２はそれぞれ、２つの選択可能入力と、選択制御入力と、を有する。Ｖｒｅｆｐ（図６）は、ｍｕｘ２８２のそれぞれへの選択可能入力の一方に印加される。Ｖｒｅｆｎ（図６）は、ｍｕｘ２８２のそれぞれの他の選択可能入力に印加される。選択制御信号２８４は、ｍｕｘ２８２のそれぞれの選択制御入力に印加される。ｍｕｘ２８２ａの出力信号は、Ｖｒｅｆｘである（図５内のＶｒｅｆｘに印加される）。ｍｕｘ２８２ｂの出力信号は、Ｖｒｅｆｙである（図５内のＶｒｅｆｙに印加される）。各ｍｕｘ２８２は、選択制御信号２８４の論理状態（例えば、論理（バイナリ）１または論理（バイナリ）０）に応じてその２つの選択可能入力（ＶｒｅｆｐまたはＶｒｅｆｎ）のいずれか一方を出力することができる。特に（かつ、図７内のｍｕｘ２８２のそれぞれにおける「１」および「０」によって示されるように）、選択制御信号２８４が、１である時、ｍｕｘ２８２ａは、Ｖｒｅｆｘとして、Ｖｒｅｆｐを出力し、ｍｕｘ２８２ｂは、Ｖｒｅｆｙとして、Ｖｒｅｆｎを出力する。一方、選択制御信号２８４が、０である時、ｍｕｘ２８２ａは、Ｖｒｅｆｘとして、Ｖｒｅｆｎを出力し、ｍｕｘ２８２ｂは、Ｖｒｅｆｙとして、Ｖｒｅｆｐを出力する。したがって、回路２８０は、制御可能に、ＶｒｅｆｐおよびＶｒｅｆｎのいずれかをＶｒｅｆｘおよびＶｒｅｆｙのいずれかに印加させる（常時、相補的であるように）。

回路２８０が、図６からのＶｒｅｆｐを図５内のＶｒｅｆｘに接続し、同様に、図６からのＶｒｅｆｎを図５内のＶｒｅｆｙに接続するように制御される時、回路２００は、０Ｖを上回るように、回路１０’の閾値電圧を上昇させるように制御することができる。回路１０’の閾値が、０Ｖを上回るように上昇される量は、スイッチ２４２および／または２５２のいずれが、閉鎖されるかによって、判定される。一般に、トランジスタ２３０により近い、レジスタ２４０上のタップのためのスイッチ２４２の閉鎖、および／またはＶＳＳにより近い、レジスタ２５０上のタップのためのスイッチ２５２の閉鎖は、０Ｖを上回って、多量に、回路１０'の閾値を増加させる傾向にある。一方、Ｖｃｍ＿ｒｅｆノードにより近い、レジスタ２４０上のタップのためのスイッチ２４２の閉鎖、および／またはＶｃｍ＿ｒｅｆノードにより近い、レジスタ２５０上のタップのためのスイッチ２５２の閉鎖は、０Ｖを上回って、少量だけ、回路１０'の閾値を増加させる傾向にある。

前述の段落の代替として、回路２８０が、図６内のＶｒｅｆｎを図５内のＶｒｅｆｘに接続し、同様に、図６内のＶｒｅｆｐを図５内のＶｒｅｆｙに接続するように制御される時、回路２００は、０Ｖを下回るように、回路１０’の閾値電圧を降下させるように制御することができる。本閾値電圧降下は、トランジスタ２３０により近い、スイッチ２４２が、閉鎖される時、および／またはＶＳＳにより近い、スイッチ２５２が、閉鎖される時、より大きくなる。閾値電圧降下（０Ｖを下回る）は、Ｖｃｍ＿ｒｅｆにより近い、スイッチ２４２および／または２５２が、閉鎖される時、より少なくなる。

所望に応じて、回路２００が、同様に、０Ｖの閾値を有するための回路１０'の能力に干渉しないように保証することを支援するため、タップ２４２のうちの１つ（例えば、タップ２４２ａ）およびタップ２５２のうちの１つ（例えば、タップ２５２ａ）は、Ｖｃｍ＿ｒｅｆノードに接続されてもよい（すなわち、Ｖｃｍ＿ｒｅｆにおける電圧からの実際のレジスタ２４０または２５０電圧変化を伴わない）。これらのタップの選択は、Ｖｒｅｆｐ-Ｖｒｅｆｎ＝０を生じさせ、回路１０'の閾値を０Ｖに維持させる。

図８および９は、タップ２４２および２５２が、制御可能に選択され得る、２つの代替方法を示す。これらの図（特に、図８）は、タップ２４２ａ-ｎが、概して、配設されるレジスタ２４０に沿って、Ｖｃｍ＿ｒｅｆまたはその近傍である、タップ２４２ａから、レジスタ２５０に沿って、Ｖｃｍ＿ｒｅｆまたはその近傍である、タップ２５２ａの順番で配設されると仮定する（完全を期すために、本仮定は、タップ２４２ｎおよび２５２ｎがそれぞれ、個別のレジスタ２４０または２５０に沿って、Ｖｃｍ＿ｒｅｆから最も遠いことを意味する）。少なくとも図８はまた、任意の２つの対応するタップ２４２ｉおよび２５２ｉ（ここでは、両場合において、ｉは、ａからｎの任意の（同一）値を有する）が、Ｖｃｍ＿ｒｅｆからの抵抗電圧差の同一絶対値を有すると仮定する。図８は、各タップ２４２が、常時、同一の個別のタップ２５２と対合される、回路を示す。図８はさらに、各そのような対内のタップが、Ｖｃｍ＿ｒｅｆからの抵抗電圧差の同一絶対値を有する、２つのタップであることを示す。図８はさらに、閾値選択信号を示す常時、各そのような対内の両タップをタンデムとして選択する。したがって、例えば、閾値選択信号１のアサーションは、対（タンデム）として、タップ２４２ａおよび２５２ａを選択する。別の実施例として、閾値選択信号２のアサーションは、対（タンデム）として、タップ２４２ｂおよび２５２ｂを選択する。図８の回路が保証する、対称タップ選択は、ＶｒｅｆｐおよびＶｒｅｆｎの同相電圧を、常時、Ｖｃｍ＿ｒｅｆと等しくさせ、利点となり得る。

図８と対照的に、図９は、タップ２４２ａ-ｎのうちの任意の１つを、タップ２５２ａ-ｎのうちの任意の１つと組み合わせて選択させる、代替回路を示す。言い換えると、図９では、タップ２４２の選択を制御する、閾値選択信号は、タップ２５２の選択を制御する、閾値選択信号から独立している。これは、回路１０’に対して（所与の数のタップに対して）、多数の異なる閾値設定の可能性をもたらす。しかしながら、可能性として考えられる否定的側面は、ＶｒｅｆｐおよびＶｒｅｆｎの同相電圧が、必ずしも、Ｖｃｍ＿ｒｅｆと等しくなくなることである。

図１０は、図６、８、および９内の閾値選択信号、および／または図１０内の選択制御信号２８４が、どのように生成され得るかの実施例を示す。図７に示されるように、マルチプレクサ回路３１０は、（例えば、本明細書に示される他の回路を含む、集積回路上のレジスタまたはメモリ回路３００）からの１つ以上の選択可能入力３０２を有する。例えば、本メモリ回路３００は、集積回路が、最初に、開始または再開される時、プログラム可能または構成可能であってもよい。そのようなプログラミングまたは構成は、比較的に稀に生じるため、信号３０２は、集積回路の後続通常モード使用または動作の間、経時的に、一定または比較的に一定（「静的」）であってもよい。他の選択可能入力３０４は、例えば、集積回路内の他の回路からのより動的信号であってもよい。これらの信号は、集積回路の通常動作（または、ある通常動作）の過程の間、経時的に、変化を被り得る。選択制御信号３０６（信号３０２のように静的であって、したがって、３００のような類似タイプに由来する、または信号３０４のようにより動的であって、したがって、類似タイプの動的信号源に由来し得る）は、ｍｕｘ３１０が、（１）信号３０２、または（２）信号３０４をその出力３２０にパスするかどうかを制御する。Ｍｕｘ出力３２０は、スイッチ２４２のうちのどの１つが、閉鎖されるかを判定する一方、他のスイッチ２４２を開放したまま維持する、閾値選択信号であり得る。信号３２０は、同様に、スイッチ２５２のうちのどの１つが、閉鎖されるかを判定する一方、他のスイッチ２５２を開放したまま維持する、信号であり得る。さらに別の可能性として、信号３２０は、ｍｕｘ２８２が、どのようにＶｒｅｆｐおよびＶｒｅｆｎを回路１０'への入力ＶｒｅｆｘおよびＶｒｅｆｙに接続するかを制御する、信号２８４であり得る。

ある程度、前述を要約および／または発展させると、本開示による、例証的差動比較器回路１０は、電力供給電圧源ＶＣＣと接地（ＶＳＳ）と接続可能な第１のノード５０との間に、相互に並列に接続される、第１および第２の回路（例えば、それぞれ、２０ａ／３０ａ／４０ａおよび２０ｂ／３０ｂ／４０ｂ）を含んでもよい。第１の回路は、第１の出力部分（例えば、２０ａ／３０ａ）と、第１のＮＭＯＳトランジスタ４０ａと、を含んでもよい。第２の回路は、第２の出力部分（例えば、２０ｂ／３０ｂ）と、第２のＮＭＯＳトランジスタ４０ｂと、を含んでもよい。差動入力信号の第１および第２の成分ＶｉｐおよびＶｉｎは、それぞれ、第１および第２のＮＭＯＳトランジスタのゲート４０ａおよび４０ｂのゲートに接続されてもよい。第３のＮＭＯＳトランジスタ１４０ａは、第１のＮＭＯＳトランジスタ４０ａのソース-ドレインパスと並列に接続される、そのソース-ドレインパスを有してもよい。第４のＮＭＯＳトランジスタ１４０ｂは、第２のＮＭＯＳトランジスタ４０ｂのソース-ドレインパスと並列に接続される、そのソース-ドレインパスを有してもよい。差動基準電圧源ＶｒｅｆｐおよびＶｒｅｆｎは、第３および第４のＮＭＯＳトランジスタのゲート１４０ａおよび１４０ｂに接続されてもよい。

前述の段落で説明されるような回路では、第１の出力部分は、第１の出力ノードＶｏｐまたはＤと、第１のＰＭＯＳトランジスタ２０ａと、第５のＮＭＯＳトランジスタ３０ａと、を含んでもよい。第１のＰＭＯＳトランジスタ２０ａ、第５のＮＭＯＳトランジスタ３０ａ、および第１のＮＭＯＳトランジスタ４０ａは、そのソース-ドレインパスを介して、相互に直列に接続されてもよい。また、前述の段落で説明されるような回路では、第２の出力部分は、第２の出力ノードＶｏｎまたはＤＢと、第２のＰＭＯＳトランジスタ２０ｂと、第６のＮＭＯＳトランジスタ３０ｂと、を含んでもよい。第２のＰＭＯＳトランジスタ２０ｂ、第６のＮＭＯＳトランジスタ３０ｂ、および第２のＮＭＯＳトランジスタ１４０ｂは、そのソース-ドレインパスを介して、相互に直列に接続されてもよい。そのような回路では、第１の出力ノードＶｏｐまたはＤは、第２のＰＭＯＳトランジスタ２０ｂと第６のＮＭＯＳトランジスタ３０ｂのソース-ドレインパスの中間にあってもよく、第２の出力ノードＶｏｎまたはＤＢは、第１のＰＭＯＳトランジスタ２０ａと第５のＮＭＯＳトランジスタ３０ａのソース-ドレインパスの中間にあってもよい。第１のＰＭＯＳトランジスタ２０ａおよび第５のＮＭＯＳトランジスタ３０ａのゲートはまた、第１の出力ノードＶｏｐまたはＤに接続されてもよく、第２のＰＭＯＳトランジスタ２０ｂおよび第６のＮＭＯＳトランジスタ３０ｂのゲートはまた、第２の出力ノードＶｏｎまたはＤＢに接続されてもよい。

前述のような回路はさらに、それぞれ、第１および第２のＰＭＯＳトランジスタ２０ａおよび２０ｂのソース-ドレインパスと並列に接続される、第１および第２の選択的に閉鎖可能なスイッチ回路２２ａおよび２２ｂを含んでもよい。本回路はさらに、第１および第２のＰＭＯＳトランジスタ２０ａおよび２０ｂのゲート間に接続される、第３の選択的に閉鎖可能なスイッチ回路２４を含んでもよい。回路はさらに、第１のノード５０と接地ＶＳＳとの間に接続される、第４の選択的に閉鎖可能なスイッチ回路５２を含んでもよい。第４のスイッチ回路５２は、クロック信号ＣＬＫのアサーションに応答して閉鎖してもよく（そうでなければ、開放する）、第１、第２、および第３のスイッチ回路２２ａ、２２ｂ、および２４は、クロック信号ＣＬＫの補数ＣＬＫＢのアサーションに応答して閉鎖してもよい（そうでなければ、開放する）。

前述のような回路はさらに、第１および第２の出力部分（例えば、それぞれ、２０ａ／３０ａ、および２０ｂ／３０ｂ）に接続される、差動データ入力ＤおよびＤＢを有する、レジスタ回路６０を含んでもよい。より特定の実施例として、そのようなレジスタ回路６０は、第１および第２の出力ノードＶｏｐおよびＶｏｎに接続される、差動データ入力を有してもよく、レジスタは、クロック信号のアサーションＣＬＫとクロック信号ＣＬＫの補数ＣＬＫＢのアサーションとの間でアサートされる、サンプリングクロック信号ＣＬＫＳによって、計時されてもよい（差動データ入力ＤおよびＤＢによって示されるデータをサンプリングおよび記憶するために）（図５では、ＣＬＫＳは、ＣＬＫＢが高になる前ではなく、ＣＬＫが高になった後、高になることに留意されたい。「アサーション」は、高になる信号に対応する）。

前述のような回路では、差動基準電圧ＶｒｅｆｐおよびＶｒｅｆｎの源２００は、差動入力の第１および第２の成分ＶｉｐおよびＶｉｎの同相電圧源Ｖｃｍを含んでもよい。源２００はさらに、Ｖｃｍに接続された第１の入力と、差動基準電圧の同相電圧の源Ｖｃｍ＿ｒｅｆに接続された第２の入力と、Ｖｃｍ＿ｒｅｆ源のための制御信号を提供する出力と、を有する、演算増幅器回路２２０を含んでもよい。

そのような回路では、Ｖｃｍ＿ｒｅｆ源は、ｏｐ ａｍｐ２２０の出力に接続されたゲートと、電力供給電圧源ＶＣＣと接地ＶＳＳとの間に、レジスタネットワーク２４０／２５０と直列に接続される、ソース-ドレインパスと、を有する、ＰＭＯＳトランジスタ２３０を含んでもよい。

そのような回路では、レジスタネットワークは、ＰＭＯＳトランジスタ２３０のソース-ドレインパスと差動基準電圧の同相電圧を提供するノードＶｃｍ＿ｒｅｆとの間に直列に接続される、第１のタップレジスタ２４０を含んでもよい。レジスタネットワークはさらに、Ｖｃｍ＿ｒｅｆと接地ＶＳＳとの間に直列に接続される、第２のタップレジスタ２５０を含んでもよい。再び、Ｖｃｍ＿ｒｅｆは、ｏｐ ａｍｐ２２０への第２の入力に接続されてもよいことに留意されたい。

前述の第１のタップレジスタ２４０は、第１のタップレジスタに沿って、複数の第１のタップ（スイッチ２４２ａ-ｎに通じる）を含んでもよい。加えて、それぞれ、第１のタップの個別の１つを、差動基準電圧の第１の成分を供給する、第１の基準電圧ノードＶｒｅｆｐに、選択的に接続する、第１の複数のスイッチ２４２ａ-ｎが存在してもよい。

前述の第２のタップレジスタ２５０は、第２のタップレジスタに沿った個別の異なる点に、複数の第２のタップを含んでもよい。加えて、それぞれ、第２のタップの個別の１つを、差動基準電圧の第２の成分を供給する、第２の基準電圧ノードＶｒｅｆｎに選択的に接続する、第２の複数のスイッチ２５２ａ-ｎが存在してもよい。

前述のような回路では、ルーティング回路２８０は、第１の基準電圧ノードＶｒｅｆｐを、第４のＮＭＯＳトランジスタ１４０ｂまたは第３のＮＭＯＳトランジスタ１４０ａのいずれか一方のゲートに制御可能に接続する一方、第２の基準電圧ノードＶｒｅｆｎを、それらのトランジスタの他方のゲートに接続するために提供されてもよい。

前述の回路はさらに、第１のスイッチのうちのどの１つが、閉鎖され、第２のスイッチのうちのどの１つが、閉鎖されるかを制御するための回路（「閾値選択」と標識された制御線）を含んでもよい。そのような構造では、制御するための回路は、閉鎖されるべき第１のスイッチ２４２ａ-ｎのうちの任意の１つを選択可能であってもよい。第１のスイッチ２４２ａ-ｎはそれぞれ、関連付けられた第１のスイッチが閉鎖されると、同様に閉鎖されるであろう、第２のスイッチの個別の１つ２５２ａ-ｎと関連付けられてもよい。

ある程度、前述のある他の側面を要約および／または発展させると、第１（例えば、Ｖｉｐ／Ｖｉｎ）と第２（例えば、Ｖｒｅｆｐ／Ｖｒｅｆｎ）の差動信号との間の実質的に等しい同相電圧を維持するための例証的回路（例えば、２００）は、第１の差動信号の同相電圧（例えば、Ｖｉｐ／Ｖｉｎ）を示す、第１の同相電圧信号（例えば、Ｖｃｍ）を生成するために、第１の回路（例えば、２１０ａ、２１０ｂ）を含んでもよい。回路はさらに、第２の差動信号を生成するために、第２の回路（例えば、２３０、２４０、２５０）を含んでもよい。第２の回路は、電力供給電圧源（例えば、ＶＣＣ）と接地（例えば、ＶＳＳ）との間に、レジスタネットワーク（例えば、２４０、２５０）と直列に接続される、ソース-ドレインパスを有する、ＰＭＯＳトランジスタ（例えば、２３０）を含んでもよい。レジスタネットワークは、中間同相電圧ノード（例えば、Ｖｃｍ＿ｒｅｆ）を有してもよい。第２の差動信号（例えば、Ｖｒｅｐ／Ｖｒｅｆｎ）は、レジスタネットワークからの第１および第２のタップ（例えば、２４２、２５２）から生成されてもよい。第１のタップは、ＰＭＯＳトランジスタ（例えば、２３０）のソース-ドレインパスと同相電圧ノード（例えば、Ｖｃｍ＿ｒｅｆ）との間にあってもよい。第２のタップは、同相電圧ノード（例えば、Ｖｃｍ＿ｒｅｆ）と接地（例えば、ＶＳＳ）との間にあってもよい。回路はさらに、第１の同相電圧信号（例えば、Ｖｃｍ）を受信する、第１の入力（例えば、「-」）と、同相電圧ノード（例えば、Ｖｃｍ＿ｒｅｆ）に接続される、第２の入力（例えば、「＋」）と、ＰＭＯＳトランジスタ（例えば、２３０）のゲートに接続される、出力と、を有する、演算増幅器回路（例えば、２２０）を含んでもよい。

前述の段落に説明されるような回路では、レジスタネットワーク（例えば、２４０、２５０）に沿った、第１および第２のタップ（例えば、２４２、２５２）のそれぞれの場所は、制御可能に可変であってもよい。

前述のタイプの回路では、第１のタップ（例えば、２４２）は、それぞれ、ＰＭＯＳトランジスタ（例えば、２３０）のソース-ドレインパスと同相電圧ノード（例えば、Ｖｃｍ＿ｒｅｆ）との間のレジスタネットワークに沿って、個別の異なる場所にある、第１の複数のタップ（例えば、２４２ａ-ｎ）から、選択可能であってもよい。第２のタップ（例えば、２５２）は、それぞれ、同相電圧ノード（例えば、Ｖｃｍ＿ｒｅｆ）と接地（例えば、ＶＳＳ）との間のレジスタネットワークに沿って、個別の異なる場所にある、第２の複数のタップ（例えば、２５２ａ-ｎ）から、選択可能であってもよい。

前述の段落に説明されるような回路はさらに、第１の複数のタップ（例えば、２４２ａ-ｎ）のそれぞれと、第２の差動信号の第１の成分（例えば、Ｖｒｅｆｐ）を提供する、第１のノードと間の第１の複数のスイッチ（例えば、２４２ａ-ｎ）内の制御可能に閉鎖可能なスイッチ（例えば、２４２）を含んでもよい。回路はさらに、第２の複数のタップ（例えば、２５２ａ-ｎ）のそれぞれと、第２の差動信号の第２の成分（例えば、Ｖｒｅｆｎ）を提供する第２のノードとの間の第２の複数のスイッチ（例えば、２５２ａ-ｎ）内の制御可能に閉鎖可能なスイッチ（例えば、２５２）を含んでもよい。

前述の段落に説明されるようなタイプの回路はさらに、第１および第２の複数のスイッチ（例えば、２４２ａ-ｎ、２５２ａ-ｎ）のそれぞれ内のスイッチの任意の選択可能な１つ（例えば、２４２、２５２）を閉鎖するための回路（例えば、閾値選択と標識された線）を含んでもよい。

前述のような回路では、第１の同相電圧信号Ｖｃｍを生成するための第１の回路は、第１の差動信号の第１と第２の成分（例えば、Ｖｉｐ、Ｖｉｎ）との間に直列に接続される、第１および第２のレジスタ（例えば、２１０ａ、２１０ｂ）を含んでもよい。第１と第２のレジスタ（例えば、２１０ａ、２１０ｂ）の中間にある、ノード（例えば、Ｖｃｍ）は、第１の同相電圧信号（例えば、Ｖｃｍ）を生成してもよい。

ある程度、前述のあるさらなる他の可能性として考えられる側面を要約および／または発展させると、差動比較器回路は、第１および第２の差動基準電圧入力端子ＶｒｅｆｘおよびＶｒｅｆｙを有する、差動比較器回路１０'を含んでもよい。回路はさらに、それぞれ、第１および第２の出力端子ＶｒｅｆｐおよびＶｒｅｆｎに印加される、第１および第２の差動基準電圧信号を生成するための差動基準源回路２００を含んでもよい。回路はさらに、第１の出力端子Ｖｒｅｆｐを入力端子ＶｒｅｆｘおよびＶｒｅｆｙのいずれか一方に制御可能に接続する一方、第２の出力端子Ｖｒｅｆｎを入力端子ＶｒｅｆｘおよびＶｒｅｆｙの他方に接続するためのルーティング回路２８０を含んでもよい。

前述の段落に説明されるようなタイプの回路では、差動基準源回路は、第１と第２の基準電圧信号との間の電圧差を制御可能に変動させるための回路２４２／２５２／等を含んでもよい。この点において、レジスタネットワークに沿って、相互に比較的に近い、図６内のタップ２４２および２５２の選択は、ＶｒｅｆｐとＶｒｅｆｎとの間に、比較的に小さい差異を生じさせることに留意されたい。例えば、タップ２４２ａおよび２５２ａの選択は、Ｖｒｅｆｐ-Ｖｒｅｆｎ＝０または多くても比較的に小さくさせる。その一方で、タップ２４２ｎおよび２５２ｎの選択は、Ｖｒｅｆｐ-Ｖｒｅｆｎに、その最大値を有させる。

すぐ前述の回路では、差動比較器回路１０'は、第１の同相電圧Ｖｃｍを有する、差動データ信号Ｖｉｐ／Ｖｉｎに作用し得る。次いで、差動基準源回路２００は、第１および第２の基準電圧信号ＶｒｅｆｐおよびＶｒｅｆｎの第２の同相電圧Ｖｃｍ＿ｒｅｆを第１の同相電圧Ｖｃｍと等しく維持するための回路２２０、２３０、２４０、２５０を含んでもよい。

前述は、本開示の例証に過ぎず、種々の修正が、本開示の範囲および精神から逸脱することなく、当業者によって、行うことができることを理解されるであろう。例えば、レジスタネットワーク２４０／２５０内のタップ２４２および２５２の数は、任意の所望の数であることができる。

Claims (23)

1. 差動比較器回路であって、
   電力供給電圧源と接地に接続可能な第１のノードとの間に、相互に並列に接続される、第１および第２の回路であって、前記第１の回路は、第１の出力部分と、第１のＮＭＯＳトランジスタと、を備え、前記第２の回路は、第２の出力部分と、第２のＮＭＯＳトランジスタと、を備え、差動入力信号の第１および第２の成分は、それぞれ、前記第１および第２のＮＭＯＳトランジスタのゲートに接続される、第１および第２の回路と、
   前記第１のＮＭＯＳトランジスタのソース-ドレインパスと並列に接続される、そのソース-ドレインパスを有する、第３のＮＭＯＳトランジスタと、
   前記第２のＮＭＯＳトランジスタのソース-ドレインパスと並列に接続される、そのソース-ドレインパスを有する、第４のＮＭＯＳトランジスタと、
   前記第３および第４のＮＭＯＳトランジスタのゲートに接続される、差動基準電圧源と、
   を備える、回路。
2. それぞれ、前記第１および第２のＰＭＯＳトランジスタのソース-ドレインパスと並列に接続される、第１および第２の選択的に閉鎖可能なスイッチ回路と、
   前記第１および第２のＰＭＯＳトランジスタのゲート間に接続される、第３の選択的に閉鎖可能なスイッチ回路と、
   前記第１のノードと接地との間に接続される、第４の選択的に閉鎖可能なスイッチ回路であって、前記第４のスイッチ回路は、クロック信号のアサーションに応答して、閉鎖し、そうでなければ、開放し、前記第１、第２、および第３のスイッチ回路は、前記クロック信号の補数のアサーションに応答して、閉鎖し、そうでなければ、開放する、第４のスイッチ回路と、
   をさらに備える、請求項２３に記載の回路。
3. 前記第１および第２の出力部分に接続される、差動データ入力を有する、レジスタ回路をさらに備える、請求項１に記載の回路。
4. 前記第１および第２の出力ノードに接続される、差動データ入力を有する、レジスタ回路であって、前記クロック信号のアサーションと前記クロック信号の補数のアサーションとの間でアサートされる、サンプリングクロック信号によって、前記差動データ入力によって示されるデータをサンプリングおよび記憶するように計時される、レジスタ回路をさらに備える、請求項２に記載の回路。
5. 前記差動基準電圧源は、
   前記差動入力信号の第１および第２の成分の同相電圧源と、
   前記第１および第２の成分の同相電圧源に接続される、第１の入力と、前記差動基準電圧の同相電圧源に接続される、第２の入力と、前記差動基準電圧の同相電圧源のための制御信号を提供する、出力と、を有する、演算増幅器回路と、
   を備える、請求項１に記載の回路。
6. 前記差動基準電圧の同相電圧源は、
   前記演算増幅器回路の出力に接続される、ゲートと、前記電力供給電圧源と接地との間に、レジスタネットワークと直列に接続される、ソース-ドレインパスと、を有する、ＰＭＯＳトランジスタを備える、請求項５に記載の回路。
7. 前記レジスタネットワークは、
   前記ＰＭＯＳトランジスタのソース-ドレインパスと前記差動基準電圧の同相電圧を提供するノードとの間に直列に接続される、第１のタップレジスタと、
   前記差動基準電圧の同相電圧を提供するノードと接地との間に直列に接続される、第２のタップレジスタと、
   を備える、請求項６に記載の回路。
8. 前記差動基準電圧の同相電圧を提供するノードは、前記演算増幅器回路の第２の入力に接続される、請求項７に記載の回路。
9. 前記第１のタップレジスタは、
   前記第１のタップレジスタに沿った個別の異なる点における、複数の第１のタップを備え、前記回路はさらに、
   それぞれ、前記第１のタップの個別の１つを、前記差動基準電圧の第１の成分を供給する、第１の基準電圧ノードに、選択的に接続する、第１の複数のスイッチを備える、請求項７に記載の回路。
10. 前記第２のタップレジスタは、
    前記第２のタップレジスタに沿った個別の異なる点における、複数の第２のタップを備え、前記回路はさらに、
    それぞれ、前記第２のタップの個別の１つを、前記差動基準電圧の第２の成分を供給する、第２の基準電圧ノードに、選択的に接続する、第２の複数のスイッチを備える、請求項９に記載の回路。
11. 前記第１の基準電圧ノードを、前記第４のＮＭＯＳトランジスタまたは前記第３のＮＭＯＳトランジスタのいずれか一方のゲートに、制御可能に接続する一方、前記第２の基準電圧ノードを、前記第４のおよび第３のＮＭＯＳトランジスタの他方のゲートに、接続するためのルーティング回路をさらに備える、請求項１０に記載の回路。
12. 前記第１のスイッチのうちのどの１つが閉鎖され、前記第２のスイッチのうちのどの１つが閉鎖されるかを制御するための回路をさらに備える、請求項１０に記載の回路。
13. 前記制御するための回路は、閉鎖されるべき前記第１のスイッチのうちの任意の１つを選択することができ、前記第１のスイッチはそれぞれ、前記関連付けられた第１のスイッチが閉鎖されると、同様に閉鎖される、前記第２のスイッチの個別の１つと関連付けられる、請求項１２に記載の回路。
14. 第１と第２の差動信号との間に、実質的に等しい同相電圧を維持するための回路であって、
    前記第１の差動信号の同相電圧を示す、第１の同相電圧信号を生成するための第１の回路と、
    前記第２の差動信号を生成するための第２の回路であって、前記第２の回路は、電力供給電圧源と接地との間に、レジスタネットワークと直列に接続される、ソース-ドレインパスを有する、ＰＭＯＳトランジスタを備え、前記レジスタ-ネットワークは、中間同相電圧ノードを有し、前記第２の差動信号は、前記レジスタネットワークからの第１および第２のタップから生成され、前記第１のタップは、前記ＰＭＯＳトランジスタのソース-ドレインパスと前記同相電圧ノードとの間にあり、前記第２のタップは、前記同相電圧ノードと接地との間にある、第２の回路と、
    前記第１の同相電圧信号を受信する第１の入力と、前記同相電圧ノードに接続される、第２の入力と、前記ＰＭＯＳトランジスタのゲートに接続される、出力と、を有する、演算増幅器回路と、
    を備える、回路。
15. 前記レジスタネットワークに沿った、前記第１および第２のタップのそれぞれの場所は、制御可能に可変である、請求項１４に記載の回路。
16. 前記第１のタップは、それぞれ、前記ＰＭＯＳトランジスタのソース-ドレインパスと前記同相電圧ノードとの間の前記レジスタネットワークに沿って、個別の異なる場所にある、第１の複数のタップから選択可能であり、前記第２のタップは、それぞれ、前記同相電圧ノードと接地との間の前記レジスタネットワークに沿って、個別の異なる場所にある、第２の複数のタップから選択可能である、請求項１４に記載の回路。
17. 前記第１の複数のタップのそれぞれと、前記第２の差動信号の第１の成分を提供する第１のノードとの間にある、第１の複数のスイッチ内の制御可能に閉鎖可能なスイッチと、
    前記第２の複数のタップのそれぞれと、前記第２の差動信号の第２の成分を提供する第２のノードとの間にある、第２の複数のスイッチ内の制御可能に閉鎖可能なスイッチと、
    をさらに備える、請求項１６に記載の回路。
18. 前記第１および第２の複数のスイッチのそれぞれ内の前記スイッチの任意の選択可能な１つを閉鎖するための回路をさらに備える、請求項１７に記載の回路。
19. 前記第１の回路は、
    前記第１の差動信号の第１と第２の成分との間に直列に接続される、第１および第２のレジスタを備え、前記第１と第２のレジスタの中間にあるノードは、前記第１の共通ノード電圧信号を生成する、請求項１４に記載の回路。
20. 差動比較器回路であって、
    第１および第２の差動基準電圧入力端子を有する、差動比較器回路と、
    それぞれ、第１および第２の出力端子に印加される、第１および第２の差動基準電圧信号を生成するための差動基準源回路と、
    前記第１の出力端子を前記入力端子のいずれか一方に制御可能に接続する一方、前記第２の出力端子を前記入力端子の他方に接続するためのルーティング回路と、
    を備える、回路。
21. 前記差動基準源回路は、
    前記第１と第２の基準電圧信号との間の電圧差を制御可能に変動させるための回路を備える、請求項２０に記載の回路。
22. 前記差動比較器回路は、第１の同相電圧を有する差動データ信号に作用し、前記差動基準源回路は、
    前記第１および第２の基準電圧信号の第２の同相電圧を前記第１の同相電圧と等しく維持するための回路を備える、請求項２０に記載の回路。
23. 前記第１の出力部分は、第１の出力ノードと、第１のＰＭＯＳトランジスタと、第５のＮＭＯＳトランジスタと、を備え、前記第１のＰＭＯＳトランジスタ、前記第５のＮＭＯＳトランジスタ、および前記第１のＮＭＯＳトランジスタは、そのソース-ドレインパスを介して、相互に直列に接続され、前記第２の出力部分は、第２の出力ノードと、第２のＰＭＯＳトランジスタと、第６のＮＭＯＳトランジスタと、を備え、前記第２のＰＭＯＳトランジスタ、前記第６のＮＭＯＳトランジスタ、および前記第２のＮＭＯＳトランジスタは、そのソース-ドレインパスを介して、相互に直列に接続され、前記第１の出力ノードは、前記第２のＰＭＯＳと第６のＮＭＯＳトランジスタのソース-ドレインパスの中間にあり、前記第２の出力ノードは、前記第１のＰＭＯＳと第５のＮＭＯＳトランジスタのソース-ドレインパスの中間にあり、前記第１のＰＭＯＳトランジスタのゲートおよび第５のＮＭＯＳトランジスタのゲートは、前記第１の出力ノードに接続され、前記第２のＰＭＯＳトランジスタのゲートおよび第６のＮＭＯＳトランジスタのゲートは、前記第２の出力ノードに接続される、請求項１に記載の回路。