JP2017229014A - 判定帰還型等化回路及び半導体集積回路 - Google Patents

判定帰還型等化回路及び半導体集積回路 Download PDF

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Abstract

【課題】高いデータレートでの通信を可能にする判定帰還型等化回路を提供する。
【解決手段】差動出力としてリセット期間には同じ値を出力し、評価期間には得られている判定結果に応じて補正した差動の入力信号に係る判定動作を行って判定結果を出力する比較器と、評価期間における比較器の出力を保持するラッチ回路と、ラッチ回路の論理閾値を制御する調整回路とを有し、調整回路は、ラッチ回路の論理閾値をリセット期間における比較器の出力に近づけるように制御する。
【選択図】図１

Description

本発明は、判定帰還型等化回路及び半導体集積回路に関する。
近年、サーバーやコンピュータ等の情報処理システムを構成するＣＰＵ等の部品の性能が向上しており、特にバンド幅が大きく向上している。情報処理システム全体の総バンド幅の向上のためには、ＣＰＵ等の部品間のデータ通信を行う通信回路の高速化が必要となる。高速なデータ通信を行う通信回路では、通信路において発生するデータ信号の劣化を補償する等化回路（イコライザ）が用いられる。
等化回路の一つに、判定帰還型等化回路（ＤＦＥ：Decision Feedback Equalizer）がある（例えば、非特許文献１参照）。判定帰還型等化回路は、図１６に一例を示すように、加算器１６０１、比較器１６０２、及びフィードバックフィルタ１６０３を有する。判定帰還型等化回路は、比較器１６０２の判定結果に応じて、通信回路において発生しうる符号間干渉（ＩＳＩ：Inter Symbol Interference）の大きさの分だけ、比較器１６０２の判定閾値を変化させる。
判定帰還型等化回路は、比較器１６０２が入力信号を判定する度に、比較器１６０２の判定結果（ｄk）と外部から設定された係数Ｗ1、…、Ｗn-1、Ｗnによる重み付き和をフィードバックフィルタ１６０３が求め、求めた重み付き和を比較器１６０２のオフセット電圧として受信信号ｙkに加算器１６０１が加算する。そして、加算器１６０１の出力ｚkを入力信号として比較器１６０２が判定を行い、判定結果を受信データ信号として出力する。このようにして、判定帰還型等化回路は、比較器の判定閾値符号間干渉の分だけ変化させるため、符号間干渉によるデータ信号の劣化を補償することが可能となる。
ここで、判定帰還型等化回路に用いる比較器は、消費電力の観点からリセット動作を行うリセット期間と判定動作（比較動作）を行う評価期間とを持つ比較器を使用するのが一般的である。判定帰還型等化回路に用いる比較器がリセット動作を行う場合、複数の比較器を並列したタイムインターリーブ構成とするが、比較器のリセット動作によりその比較器が出力する判定結果が消失してしまう。そこで、リセット動作により比較器の判定結果が消失して判定動作中の比較器に過去の判定結果が反映されなくなることを防ぐために、比較器の後段に判定結果を保持するラッチ回路を付加する技術が提案されている（例えば、非特許文献２参照）。
しかしながら、判定帰還型等化回路において、比較器の後段にラッチ回路を付加すると、判定結果を帰還する経路の遅延時間が増加してしまう。また、判定帰還型等化回路においては、比較器が出力する判定結果を１ＵＩ（ユニットインターバル）の時間内に帰還させる必要があるが、通信におけるデータレートが高くなると１ＵＩの時間が短くなる。その結果、判定帰還型等化回路が、より高いデータレートに対応することが困難となる。１つの側面では、本発明の目的は、高いデータレートでの通信を可能にする判定帰還型等化回路を提供することにある。
判定帰還型等化回路の一態様は、差動出力としてリセット期間には同じ値を出力し、評価期間には得られている判定結果に応じて補正した差動の入力信号に係る判定動作を行って判定結果を出力する比較器と、評価期間における比較器の出力を保持するラッチ回路と、ラッチ回路の論理閾値を制御する調整回路とを有する。調整回路は、ラッチ回路の論理閾値を、リセット期間における比較器の出力に近づけるように制御する。
発明の一態様においては、ラッチ回路の論理閾値がリセット期間における比較器の出力に近づくように制御することでラッチ回路における遅延時間を短縮でき、判定結果を帰還する経路の遅延時間を短縮し高いデータレートでの通信が可能となる。
第１の実施形態における判定帰還型等化回路の構成例を示す図である。 第１の実施形態における比較器の構成例を示す図である。 第１の実施形態におけるラッチ回路の第１の構成例を示す図である。 第１の実施形態におけるラッチ回路の第１の構成例を示す図である。 第１の実施形態におけるラッチ回路の第１の構成例を示す図である。 第１の実施形態におけるラッチ回路の第２の構成例を示す図である。 第１の実施形態におけるラッチ回路の第３の構成例を示す図である。 第１の実施形態におけるラッチ回路の第４の構成例を示す図である。 第１の実施形態におけるラッチ回路の第５の構成例を示す図である。 第１の実施形態におけるラッチ回路の第６の構成例を示す図である。 第１の実施形態におけるラッチ回路の第７の構成例を示す図である。 第２の実施形態における判定帰還型等化回路の構成例を示す図である。 第２の実施形態におけるラッチ回路の構成例を示す図である。 本実施形態における判定帰還型等化回路の構成例を示す図である。 本発明の実施形態における半導体集積回路の構成例を示す図である。 判定帰還型等化回路の例を示す図である。 遅延時間を説明する図である。 ラッチ回路の論理閾値に応じた遅延時間の変化を示す図である。 第１の実施形態におけるラッチ回路の第１の構成例を示す図である。
以下、本発明の実施形態を図面に基づいて説明する。
まず、判定帰還型等化回路において、比較器の後段にラッチ回路を付加した場合の遅延時間について図１７を参照して説明する。比較器は、差動入出力構成であるとし、リセット動作を行うリセット期間には比較器の２つの出力信号が同じ値（本例ではローレベルとする）を出力し、判定動作（比較動作）を行う評価期間には入力信号に応じて比較器の２つの出力信号の内の一方がハイレベルになり他方がローレベルになるものとする。また、ラッチ回路は入力信号を反転した結果を出力するものとする。
クロック信号がローレベルである期間は比較器のリセット期間であり、比較器の出力信号１７０１、１７０２はともにローレベルである。また、このとき、ラッチ回路は、前の評価期間での比較器の出力を保持しており、ラッチ回路の一方の出力信号１７０３がローレベルであり、他方の出力信号１７０４がハイレベルである。クロック信号がローレベルからハイレベルに変化し比較器の評価期間になると、入力信号に応じて比較器の一方の出力信号１７０１がハイレベルになり、他方の出力信号１７０２がローレベルになる。このとき、ラッチ回路では、ラッチ回路の一方の出力信号１７０３が比較器の他方の出力信号１７０２を受けてハイレベルになり、他方の出力信号１７０４が比較器の一方の出力信号１７０１を受けてローレベルになる。
ここで、ラッチ回路には入力信号がハイレベルであるかローレベルであるかを判定するための論理閾値ＬＴＨが存在する。評価期間においてラッチ回路の出力信号がハイレベルとなる場合、比較器の出力信号はリセット期間から評価期間に遷移してもローレベルのままである。つまり、比較器の出力信号がラッチ回路の論理閾値に到達するまでの遅延時間が存在しないため、ラッチ回路の出力信号は評価期間になってわずかな時間Ｔ１１の後に速やかにハイレベルになる。一方、評価期間においてラッチ回路の出力信号がハイレベルとなる場合、ラッチ回路の入力信号、すなわち比較器の出力信号がローレベルからラッチ回路の論理閾値に到達するまでの遅延時間が存在する。その結果、ラッチ回路の出力信号は、ラッチ回路の出力信号がローレベルとなる場合と比較して、評価期間になって長い時間Ｔ１２の後にハイレベルになる。
ラッチ回路全体の遅延時間は、ラッチ回路の２つの出力信号がともに確定するまでの時間で決まることから、図１７に示した例ではラッチ回路の出力信号がハイレベルとなるまでの時間Ｔ１２がラッチ回路全体の遅延時間を決める主な要因となる。したがって、リセット期間において、ラッチ回路の入力信号、すなわち比較器の出力信号がローレベルである場合、ラッチ回路の論理閾値を低くすることで、比較器の出力信号がラッチ回路の論理閾値に到達するまでの時間を短縮し、ラッチ回路全体の遅延時間を短縮することができる。すなわち、リセット期間におけるラッチ回路の入力信号、すなわち比較器の出力信号の値に近づけるようにラッチ回路の論理閾値を制御することでラッチ回路全体の遅延時間を短縮することができる。
そこで、以下に説明する実施形態では、判定帰還型等化回路において、比較器の後段に付加するラッチ回路の論理閾値を、リセット期間における比較器の出力信号の値に近づけるようにすることで、判定結果を帰還する経路の遅延時間を短縮する。例えば、図１８に実線１８０１で示すように、判定帰還型等化回路のラッチ回路の論理閾値を低くすることで、判定結果を帰還する経路の遅延時間を短縮することができ、高いデータレートでの通信が可能となる。
（第１の実施形態）
以下、本発明の第１の実施形態について説明する。図１は、第１の実施形態における判定帰還型等化回路（ＤＦＥ：Decision Feedback Equalizer）の構成例を示す図である。図１には、２並列のタイムインターリーブ構成、いわゆるハーフレート構成の判定帰還型等化回路を示しており、加算器１１Ａ、１１Ｂ、比較器１２Ａ、１２Ｂ、ラッチ回路１３Ａ、１３Ｂ、及び論理閾値調整回路１４Ａ、１４Ｂを有する。なお、以下の説明において、「信号名Ｘ」と記す信号は「信号名」の信号を反転した信号である（他の例についても同様）。
加算器１１Ａは、ラッチ回路１３Ｂの出力信号ＯＵＴＢ、ＯＵＴＢＸに基づくオフセット電圧を差動の入力信号ＩＮ、ＩＮＸに加算し、その結果を出力信号Ｓ１Ａ、Ｓ１ＡＸとして出力する。同様に、加算器１１Ｂは、ラッチ回路１３Ａの出力信号ＯＵＴＡ、ＯＵＴＡＸに基づくオフセット電圧を差動の入力信号ＩＮ、ＩＮＸに加算し、その結果を出力信号Ｓ１Ｂ、Ｓ１ＢＸとして出力する。
比較器１２Ａ、１２Ｂは、入力されるクロック信号に同期して動作する差動入出力構成の比較器であり、入力されるクロック信号に応じてリセット期間ではリセット動作を行い、評価期間では判定動作（比較動作）を行う。比較器１２Ａ、１２Ｂは、クロック信号ＣＫＡがローレベルのときにリセット期間となり、クロック信号ＣＫＡがハイレベルのときに評価期間となる。
図１に示す例では、比較器１２Ａは、クロック信号ＣＫＡとして入力されるクロック信号ＣＬＫがローレベルであるとき、リセット動作を行い、ともにローレベルの出力信号Ｓ２Ａ、Ｓ２ＡＸを出力する。また、比較器１２Ａは、クロック信号ＣＫＡとして入力されるクロック信号ＣＬＫがハイレベルであるとき、加算器１１Ａの出力信号Ｓ１Ａ、Ｓ１ＡＸに係る判定動作（比較動作）を行い、判定結果に応じて一方がハイレベルとなり他方がローレベルとなる出力信号Ｓ２Ａ、Ｓ２ＡＸを出力する。
同様に、比較器１２Ｂは、クロック信号ＣＫＡとして入力されるクロック信号ＣＬＫＸがローレベルであるとき、リセット動作を行い、ともにローレベルの出力信号Ｓ２Ｂ、Ｓ２ＢＸを出力する。また、比較器１２Ｂは、クロック信号ＣＫＡとして入力されるクロック信号ＣＬＫＸがハイレベルであるとき、加算器１１Ｂの出力信号Ｓ１Ｂ、Ｓ１ＢＸに係る判定動作（比較動作）を行い、判定結果に応じて一方がハイレベルとなり他方がローレベルとなる出力信号Ｓ２Ｂ、Ｓ２ＢＸを出力する。
ラッチ回路１３Ａ、１３Ｂは、入力されるクロック信号に同期して動作する。ラッチ回路１３Ａ、１３Ｂは、クロック信号ＣＫＡがハイレベルである場合、対応する比較器１２Ａ、１２Ｂの出力信号を反転して出力し、クロック信号ＣＫＡがローレベルである場合、クロック信号ＣＫＡがハイレベルからローレベルに遷移したときの比較器１２Ａ、１２Ｂの出力信号を保持し反転して出力する。また、ラッチ回路１３Ａ、１３Ｂは、制御信号ＴＨＣとして入力される論理閾値調整回路１４Ａ、１４Ｂから出力される制御信号ＣＴＬに応じて入力信号がハイレベルであるかローレベルであるかを判定するための論理閾値が制御される。
すなわち、ラッチ回路１３Ａ、１３Ｂは、接続される比較器が評価期間のとき、その比較器の出力信号を取り込んで反転し出力する。また、ラッチ回路１３Ａ、１３Ｂは、接続される比較器がリセット期間のとき、その比較器の出力信号にかかわらず、前の評価期間に取り込んだ比較器の出力信号を反転し出力する。
図１に示す例では、ラッチ回路１３Ａは、クロック信号ＣＫＡとして入力されるクロック信号ＣＬＫがハイレベルであるとき、比較器１３Ａの出力信号Ｓ２Ａ、Ｓ２ＡＸを反転し出力信号ＯＵＴＡ、ＯＵＴＡＸとして出力する。また、ラッチ回路１３Ａは、クロック信号ＣＫＡとして入力されるクロック信号ＣＬＫがローレベルであるとき、ハイレベルからローレベルに遷移したときの比較器１３Ａの出力信号Ｓ２Ａ、Ｓ２ＡＸを反転し出力信号ＯＵＴＡ、ＯＵＴＡＸとして出力する。
同様に、ラッチ回路１３Ｂは、クロック信号ＣＫＡとして入力されるクロック信号ＣＬＫＸがハイレベルであるとき、比較器１３Ｂの出力信号Ｓ２Ｂ、Ｓ２ＢＸを反転し出力信号ＯＵＴＢ、ＯＵＴＢＸとして出力する。また、ラッチ回路１３Ｂは、クロック信号ＣＫＡとして入力されるクロック信号ＣＬＫＸがローレベルであるとき、ハイレベルからローレベルに遷移したときの比較器１３Ｂの出力信号Ｓ２Ｂ、Ｓ２ＢＸを反転し出力信号ＯＵＴＢ、ＯＵＴＢＸとして出力する。
論理閾値調整回路１４Ａ、１４Ｂは、対応するラッチ回路１３Ａ、１３Ｂに対して、その論理閾値を制御するための制御信号ＣＴＬを出力する。論理閾値調整回路１４Ａ、１４Ｂが出力する制御信号ＣＴＬは、例えば予め論理閾値と遅延時間との関係を求める試験を行い、その結果に応じて所望の遅延時間となるように設定すればよい。
図１に示した判定帰還型等化回路において、クロック信号ＣＬＫがハイレベル（クロック信号ＣＬＫＸがローレベル）であるとき、比較器１２Ａが評価期間となり、比較器１２Ｂがリセット期間となる。また、クロック信号ＣＬＫＸがハイレベル（クロック信号ＣＬＫがローレベル）であるとき、比較器１２Ｂが評価期間となり、比較器１２Ａがリセット期間となる。
したがって、図１に示した判定帰還型等化回路では、クロック信号ＣＬＫがハイレベル（クロック信号ＣＬＫＸがローレベル）であるとき、加算器１１Ａ、比較器１２Ａ、及びラッチ回路１３Ａにより入力信号ＩＮ、ＩＮＸに係る判定動作（比較動作）を行い、判定結果が出力信号ＯＵＴＡ、ＯＵＴＡＸとして出力される。また、クロック信号ＣＬＫがローレベル（クロック信号ＣＬＫＸがハイレベル）であるとき、加算器１１Ｂ、比較器１２Ｂ、及びラッチ回路１３Ｂにより入力信号ＩＮ、ＩＮＸに係る判定動作（比較動作）を行い、判定結果が出力信号ＯＵＴＢ、ＯＵＴＢＸとして出力される。
図２（Ａ）は、第１の実施形態における比較器１２の構成例を示す図である。比較器１２は、例えば図２（Ａ）に示すようなＮチャネルトランジスタＭ１、Ｍ３、Ｍ５、Ｍ６、Ｍ９、Ｍ１０、Ｍ１１、及びＰチャネルトランジスタＭ２、Ｍ４、Ｍ７、Ｍ８、Ｍ１２を有するダブルテールラッチ型の比較器である。
クロック信号ＣＫＡがローレベル（クロック信号ＣＫＢがハイレベル）であるリセット期間ＴRSTにおいては、トランジスタＭ７及びＭ８がオン状態（導通状態）となり、トランジスタＭ９及びＭ１２がオフ状態（非導通状態）となる。これにより、ノードＮＤＮ、ＮＤＰがハイレベルとなり、図２（Ｂ）に示すように出力信号ＯＵＴＰ、ＯＵＴＮがともにローレベルとなる。
また、クロック信号ＣＫＡがハイレベル（クロック信号ＣＫＢがローレベル）である評価期間ＴCMPにおいては、トランジスタＭ９及びＭ１２がオン状態（導通状態）となり、トランジスタＭ７及びＭ８がオフ状態（非導通状態）となる。これにより、トランジスタＭ５、Ｍ６に入力される入力信号ＩＮＰ、ＩＮＮに応じて、ノードＮＤＮ、ＮＤＰの電位が下がり始め、先に電位が下がりきったノードに対する一方の出力信号がローレベルになり、トランジスタＭ１〜Ｍ４により構成されるラッチ回路によりラッチがかかって他方の出力信号がハイレベルになる。例えば、入力信号ＩＮＰの電位が入力信号ＩＮＮの電位より高い場合、図２（Ｂ）に示すように出力ＯＵＴＰがハイレベルとなり、出力信号ＯＵＴＮがローレベルとなる。
以下、第１の実施形態におけるラッチ回路１３の構成について、様々な例を参照して説明する。
・第１の構成例
図３は、第１の実施形態におけるラッチ回路１３の第１の構成例を示す図である。図３に示すラッチ回路１３は、入力信号ＳＩＮ（比較器１２の出力信号Ｓ２に相当）が入力されるインバータ３０１、入力信号ＳＩＮＸ（比較器１２の出力信号Ｓ２Ｘに相当）が入力される３０２、及び保持回路３１１を有する。
インバータ３０１は、電源電位に接続された電流源３０３とスイッチ３０４を介して接続され、基準電位に接続された電流源３０５とスイッチ３０６を介して接続される。スイッチ３０４、３０６はクロック信号ＣＫＡにより制御され、クロック信号ＣＫＡがハイレベルのときにオン状態（閉状態）になり、クロック信号ＣＫＡがローレベルのときにオフ状態（開状態）になる。インバータ３０１は、クロック信号ＣＫＡがハイレベルのとき、入力信号ＳＩＮを反転し出力信号ＳＯＵＴ（ラッチ回路１３の出力信号ＯＵＴに相当）として出力する。
インバータ３０２は、電源電位に接続された電流源３０７とスイッチ３０８を介して接続され、基準電位に接続された電流源３０９とスイッチ３１０を介して接続される。スイッチ３０８、３１０はクロック信号ＣＫＡにより制御され、クロック信号ＣＫＡがハイレベルのときにオン状態（閉状態）になり、クロック信号ＣＫＡがローレベルのときにオフ状態（開状態）になる。第２のインバータ３０２は、クロック信号ＣＫＡがハイレベルのとき、入力信号ＳＩＮＸを反転し出力信号ＳＯＵＴＸ（ラッチ回路１３の出力信号ＯＵＴＸに相当）として出力する。
保持回路３１１は、出力信号ＳＯＵＴの信号線（インバータ３０１の出力）に入力が接続されるインバータ３１２、及び出力信号ＳＯＵＴＸの信号線（インバータ３０２の出力）に入力が接続されるインバータ３１３を有する。インバータ３１２の出力がインバータ３１３の入力に接続されるとともに、インバータ３１３の出力がインバータ３１２の入力に接続され、インバータ３１２、３１３でラッチを構成している。
インバータ３１２は、スイッチ３１４を介して電源電位に接続され、スイッチ３１５を介して基準電位に接続される。また、インバータ３１３は、スイッチ３１６を介して電源電位に接続され、スイッチ３１７を介して基準電位に接続される。スイッチ３１４、３１５、３１６、３１７はクロック信号ＣＫＢにより制御され、クロック信号ＣＫＢがハイレベルのときにオン状態（閉状態）になり、クロック信号ＣＫＢがローレベルのときにオフ状態（開状態）になる。したがって、保持回路３１１は、クロック信号ＣＫＢがハイレベルのとき、インバータ３１２、３１３により出力信号ＳＯＵＴ、ＳＯＵＴＸを保持して出力する。
図３に示したラッチ回路１３は、クロック信号ＣＫＡがハイレベルであるとき、入力信号ＳＩＮ、ＳＩＮＸを反転して出力信号ＳＯＵＴ、ＳＯＵＴＸとして出力する。また、クロック信号ＣＫＢがハイレベルであるとき、出力信号ＳＯＵＴ、ＳＯＵＴＸを保持して出力する。ここで、ラッチ回路１３には、接続された比較器１２のクロック信号ＣＫＡと同じクロック信号がクロック信号ＣＫＡとして入力され、接続された比較器１２のクロック信号ＣＫＢと同じクロック信号がクロック信号ＣＫＢとして入力される。したがって、ラッチ回路１３は、接続された比較器１２が評価期間であるときには比較器１２の出力信号である入力信号ＳＩＮ、ＳＩＮＸを反転して出力信号ＳＯＵＴ、ＳＯＵＴＸとして出力する。また、ラッチ回路１３は、接続された比較器１２がリセット期間であるときには保持している出力信号ＳＯＵＴ、ＳＯＵＴＸを出力する。
また、電流源３０３、３０５、３０７、３０９は、論理閾値調整回路１４が出力する制御信号ＣＴＬである制御信号ＴＨＣに応じて、流す電流量が制御される。このように論理閾値調整回路１４からの制御信号ＴＨＣに応じて電流源３０３、３０５、３０７、３０９が流す電流量を変更することで時定数を変えることによってインバータ３０１、３０２における論理閾値、すなわちラッチ回路１３の論理閾値を制御することができる。したがって、論理閾値調整回路１４により電流源３０３、３０５、３０７、３０９が流す電流量を、ラッチ回路１３の論理閾値がリセット期間における比較器１２の出力信号の値に近づくように制御することでラッチ回路１３における遅延時間を短縮でき、判定帰還型等化回路における判定結果を帰還する経路の遅延時間を短縮して高いデータレートでの通信が可能となる。
図３に示したラッチ回路１３におけるスイッチ３０４、３０６、３０８、３１０、３１４、３１５、３１６、３１７の各々は、例えばトランジスタを用いて構成される。例えば図４に示すようにＮチャネルトランジスタとＰチャネルトランジスタとからなる相補スイッチを用いても良いし、図５に示すようにスイッチとしてＮチャネルトランジスタ又はＰチャネルトランジスタの一方からなるスイッチを用いても良い。なお、図４及び図５において、図３に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。
また、保持回路３１１は、前述した構成に限定されるものではなく、例えば図１９に示すような構成としてもよい。図１９に示す保持回路３１１は、インバータ１９０１、１９０２、及びスイッチ１９０３、１９０４を有する。インバータ１９０１は、入力がインバータ３０１の出力に接続され、出力が出力信号ＳＯＵＴＸの信号線に接続される。インバータ１９０２は、入力がインバータ３０２の出力に接続され、出力が出力信号ＳＯＵＴの信号線に接続される。
また、インバータ１９０１の出力とインバータ１９０２の入力とがクロック信号ＣＫＢにより制御されるスイッチ１９０３を介して接続され、インバータ１９０２の出力とインバータ１９０１の入力とがクロック信号ＣＫＢにより制御されるスイッチ１９０４を介して接続される。スイッチ１９０３、１９０４は、クロック信号ＣＫＢがハイレベルのときにオン状態（閉状態）になり、クロック信号ＣＫＢがローレベルのときにオフ状態（開状態）になる。したがって、図１９に示す保持回路３１１は、クロック信号ＣＫＢがハイレベルのとき、すなわちラッチ回路１３に接続された比較器１２がリセット期間であるときには、出力信号ＳＯＵＴ、ＳＯＵＴＸを保持して出力する。なお、図１９において、スイッチ１９０３、１９０４は、ＮチャネルトランジスタとＰチャネルトランジスタとからなる相補スイッチを一例として示しているが、これに限定されるものではない。
・第２の構成例
図６は、第１の実施形態におけるラッチ回路１３の第２の構成例を示す図である。図６において、図３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図６に示すラッチ回路１３において、インバータ３０１は、電源電位に並列接続された複数のスイッチを有するスイッチ群６０１とスイッチ３０４を介して接続され、基準電位に並列接続された複数のスイッチを有するスイッチ群６０２とスイッチ３０６を介して接続される。また、インバータ３０２は、電源電位に並列接続された複数のスイッチを有するスイッチ群６０３とスイッチ３０８を介して接続され、基準電位に並列接続された複数のスイッチを有するスイッチ群６０４とスイッチ３１０を介して接続される。
スイッチ群６０１、６０２、６０３、６０４がそれぞれ有する複数のスイッチは、論理閾値調整回路１４が出力する制御信号ＣＴＬである制御信号ＴＨＣに応じて、オン／オフ制御される。このように論理閾値調整回路１４からの制御信号ＴＨＣに応じてスイッチ群６０１、６０２、６０３、６０４においてオン状態にするスイッチ数を変更し抵抗成分を変更することでインバータ３０１、３０２における論理閾値、すなわちラッチ回路１３の論理閾値を制御することができる。したがって、論理閾値調整回路１４によりスイッチ群６０１、６０２、６０３、６０４においてオン状態にするスイッチ数を変更し、ラッチ回路１３の論理閾値がリセット期間における比較器１２の出力信号の値に近づくように制御することでラッチ回路１３における遅延時間を短縮でき、判定帰還型等化回路における判定結果を帰還する経路の遅延時間を短縮して高いデータレートでの通信が可能となる。
・第３の構成例
図７は、第１の実施形態におけるラッチ回路１３の第３の構成例を示す図である。図７において、図３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図７に示すラッチ回路１３において、インバータ３０１は、スイッチ７０１を介して電源電位に接続され、スイッチ７０２を介して基準電位に接続される。また、インバータ３０２は、スイッチ７０５を介して電源電位に接続され、スイッチ７０６を介して基準電位に接続される。スイッチ７０１、７０２、７０５、７０６は、それぞれ遅延回路７０３、７０４、７０７、７０８によって遅延されたクロック信号ＣＫＡにより制御され、遅延されたクロック信号ＣＫＡがハイレベルのときにオン状態（閉状態）になり、クロック信号ＣＫＡがローレベルのときにオフ状態（開状態）になる。
遅延回路７０３、７０４、７０７、７０８における遅延量は、論理閾値調整回路１４が出力する制御信号ＣＴＬである制御信号ＴＨＣに応じて制御される。論理閾値調整回路１４からの制御信号ＴＨＣに応じて遅延回路７０３、７０４、７０７、７０８における遅延量を変更し、電源電位側のスイッチと基準電位側のスイッチとでオン状態にするタイミングを変えることでインバータ３０１、３０２における論理閾値、すなわちラッチ回路１３の論理閾値を制御することができる。したがって、論理閾値調整回路１４により遅延回路７０３、７０４、７０７、７０８における遅延量を制御し、ラッチ回路１３の論理閾値がリセット期間における比較器１２の出力信号の値に近づくようにスイッチがオン状態になるタイミングを制御することでラッチ回路１３における遅延時間を短縮でき、判定帰還型等化回路における判定結果を帰還する経路の遅延時間を短縮して高いデータレートでの通信が可能となる。
・第４の構成例
図８は、第１の実施形態におけるラッチ回路１３の第４の構成例を示す図である。図８において、図３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図８に示すラッチ回路１３において、インバータ３０１は、スイッチ８０１を介して電源電位に接続され、スイッチ８０２を介して基準電位に接続される。また、インバータ３０２は、スイッチ８０５を介して電源電位に接続され、スイッチ８０６を介して基準電位に接続される。スイッチ８０１、８０２、８０５、８０６は、それぞれローパスフィルタ（ＬＰＦ）８０３、８０４、８０７、８０８を介して供給されるクロック信号ＣＫＡにより制御され、ハイレベルのときにオン状態（閉状態）になり、ローレベルのときにオフ状態（開状態）になる。
ローパスフィルタ８０３、８０４、８０７、８０８における時定数は、論理閾値調整回路１４が出力する制御信号ＣＴＬである制御信号ＴＨＣに応じて制御される。論理閾値調整回路１４からの制御信号ＴＨＣに応じてローパスフィルタ８０３、８０４、８０７、８０８における時定数を変更し、電源電位側のスイッチと基準電位側のスイッチとでオン状態にするタイミングを変えることでインバータ３０１、３０２における論理閾値、すなわちラッチ回路１３の論理閾値を制御することができる。したがって、論理閾値調整回路１４によりローパスフィルタ８０３、８０４、８０７、８０８における時定数を制御し、ラッチ回路１３の論理閾値がリセット期間における比較器１２の出力信号の値に近づくようにスイッチがオン状態になるタイミングを制御することでラッチ回路１３における遅延時間を短縮でき、判定帰還型等化回路における判定結果を帰還する経路の遅延時間を短縮して高いデータレートでの通信が可能となる。
・第５の構成例
図９は、第１の実施形態におけるラッチ回路１３の第５の構成例を示す図である。図９において、図３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図９に示すラッチ回路１３において、インバータ３０１は、スイッチ９０１を介して電源電位に接続され、スイッチ９０２を介して基準電位に接続される。また、インバータ３０２は、スイッチ９０５を介して電源電位に接続され、スイッチ９０６を介して基準電位に接続される。スイッチ９０１、９０２、９０５、９０６は、それぞれデューティ調整回路９０３、９０４、９０７、９０８によってデューティ比が調整されたクロック信号ＣＫＡにより制御され、調整後のクロック信号がハイレベルのときにオン状態（閉状態）になり、ローレベルのときにオフ状態（開状態）になる。
デューティ調整回路９０３、９０４、９０７、９０８は、論理閾値調整回路１４が出力する制御信号ＣＴＬである制御信号ＴＨＣにより制御される。論理閾値調整回路１４からの制御信号ＴＨＣに応じてデューティ調整回路９０３、９０４、９０７、９０８によりクロック信号ＣＫＡのデューティ比を変更し、電源電位側のスイッチと基準電位側のスイッチとでオン状態にするタイミングを変えることでインバータ３０１、３０２における論理閾値、すなわちラッチ回路１３の論理閾値を制御することができる。したがって、論理閾値調整回路１４によりデューティ調整回路９０３、９０４、９０７、９０８を制御し、ラッチ回路１３の論理閾値がリセット期間における比較器１２の出力信号の値に近づくようにスイッチがオン状態になるタイミングを制御することでラッチ回路１３における遅延時間を短縮でき、判定帰還型等化回路における判定結果を帰還する経路の遅延時間を短縮して高いデータレートでの通信が可能となる。
・第６の構成例
図１０は、第１の実施形態におけるラッチ回路１３の第６の構成例を示す図である。図１０において、図３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図１０に示すラッチ回路１３において、インバータ３０１は、Ｐチャネルトランジスタ１００１を介して電源電位に接続され、Ｎチャネルトランジスタ１００２を介して基準電位に接続される。また、インバータ３０２は、Ｐチャネルトランジスタ１００７を介して電源電位に接続され、Ｎチャネルトランジスタ１００８を介して基準電位に接続される。
トランジスタ１００１のゲートには、ＤＣカット容量１００３とバイアス回路１００４により電圧レベルが変更されたクロック信号ＣＫＡにより制御され、ハイレベルのときにオン状態（導通状態）になり、ローレベルのときにオフ状態（非導通状態）になる。また、トランジスタ１００２のゲートには、ＤＣカット容量１００５とバイアス回路１００６により電圧レベルが変更されたクロック信号ＣＫＢにより制御され、ハイレベルのときにオン状態（導通状態）になり、ローレベルのときにオフ状態（非導通状態）になる。
同様に、トランジスタ１００７のゲートには、ＤＣカット容量１００９とバイアス回路１０１０により電圧レベルが変更されたクロック信号ＣＫＡにより制御され、ハイレベルのときにオン状態（導通状態）になり、ローレベルのときにオフ状態（非導通状態）になる。また、トランジスタ１００８のゲートには、ＤＣカット容量１０１１とバイアス回路１０１２により電圧レベルが変更されたクロック信号ＣＫＢにより制御され、ハイレベルのときにオン状態（導通状態）になり、ローレベルのときにオフ状態（非導通状態）になる。
バイアス回路１００４、１００６、１０１０、１０１２における電圧レベルの変更量は、論理閾値調整回路１４が出力する制御信号ＣＴＬである制御信号ＴＨＣに応じて制御される。論理閾値調整回路１４からの制御信号ＴＨＣに応じてトランジスタ１００１、１００２、１００７、１００８のゲートに供給するクロック信号の電圧レベルを変更することでインバータ３０１、３０２における論理閾値、すなわちラッチ回路１３の論理閾値を制御することができる。したがって、論理閾値調整回路１４によりバイアス回路１００４、１００６、１０１０、１０１２による電圧レベルの変更量を制御し、ラッチ回路１３の論理閾値がリセット期間における比較器１２の出力信号の値に近づくように制御することでラッチ回路１３における遅延時間を短縮でき、判定帰還型等化回路における判定結果を帰還する経路の遅延時間を短縮して高いデータレートでの通信が可能となる。
・第７の構成例
図１１は、第１の実施形態におけるラッチ回路１３の第７の構成例を示す図である。図１１において、図３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図１１に示すラッチ回路１３は、インバータ３０１が、例えば電流源１１０１を介して電源電位に接続され、電流源１１０２を介して基準電位に接続される。インバータ３０１の出力は、クロック信号ＣＫＡにより制御されるＮチャネルトランジスタ及びクロック信号ＣＫＢにより制御されるＰチャネルトランジスタからなる相補スイッチ１１０５を介して出力信号ＳＯＵＴの信号線及び保持回路３１１に接続される。
また、インバータ３０２は、例えば電流源１１０３を介して電源電位に接続され、電流源１１０４を介して基準電位に接続される。インバータ３０２の出力は、クロック信号ＣＫＡにより制御されるＮチャネルトランジスタ及びクロック信号ＣＫＢにより制御されるＰチャネルトランジスタからなる相補スイッチ１１０６を介して出力信号ＳＯＵＴＸの信号線及び保持回路３１１に接続される。
なお、ラッチ回路１３における論理閾値の制御については、前述した第１〜第６の構成例と同様の方法を適宜適用すれば良い。また、図１１においては、Ｎチャネルトランジスタ及びＰチャネルトランジスタからなる相補スイッチを一例として示したが、相補スイッチに変えて、クロック信号ＣＫＡにより制御されるＮチャネルトランジスタ又はクロック信号ＣＫＢにより制御されるＰチャネルトランジスタの一方からなるスイッチであっても良い。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図１２は、第２の実施形態における判定帰還型等化回路（ＤＦＥ）の構成例を示す図である。図１２において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図１２に示す判定帰還型等化回路は、加算器１１Ａ、１１Ｂ、比較器１２Ａ、１２Ｂ、ラッチ回路１２０１Ａ、１２０１Ｂ、及び論理閾値調整回路１２０２Ａ、１２０２Ｂを有する。
第２の実施形態におけるラッチ回路１２０１Ａ、１２０１Ｂは、クロック信号とは非同期で動作する。ラッチ回路１２０１Ａ、１２０２Ｂは、例えば図１３に示すＳＲラッチ回路１３０１である。図１３に示すラッチ回路１３は、対応する比較器１２Ａ、１２Ｂの出力信号ＳＩＮがセット入力として入力され、対応する比較器１２Ａ、１２Ｂの出力信号ＳＩＮＸがリセット入力として入力される。
ＳＲラッチ回路１３０１は、例えば電流源１３０２を介して電源電位に接続され、電流源１３０３を介して基準電位に接続される。なお、ラッチ回路１３としてのＳＲラッチ回路１３０１の論理閾値の制御については、前述した第１の実施形態における第１〜第６の構成例と同様の方法を適宜適用すれば良い。前述した実施形態と同様にラッチ回路１２０１Ａ、１２０１Ｂの論理閾値がリセット期間における比較器１２Ａ、１２Ｂの出力信号の値に近づくように制御することでラッチ回路１２０１Ａ、１２０１Ｂにおける遅延時間を短縮でき、判定帰還型等化回路における判定結果を帰還する経路の遅延時間を短縮して高いデータレートでの通信が可能となる。また、ラッチ回路１２０１Ａ、１２０１Ｂをクロック信号に非同期のラッチ回路とすることで、クロック信号の配線を設ける必要がなく回路規模を縮小することができる。
前述した第１及び第２の実施形態では、ハーフレートの判定帰還型等化回路（ＤＦＥ）を一例として示したが、これに限定されるものではない。例えば、図１４に一例を示すような４並列のタイムインターリーブ構成、いわゆるクォータレートの判定帰還型等化回路（ＤＦＥ）にも適用可能である。
図１４は、本実施形態における判定帰還型等化回路（ＤＦＥ）の他の構成例を示す図である。図１４に示すクォータレートの判定帰還型等化回路は、４並列のタイムインターリーブ構成であり、加算器１４０１Ａ、１４０１Ｂ、１４０１Ｃ、１４０１Ｄ、比較器１４０２Ａ、１４０２Ｂ、１４０２Ｃ、１４０２Ｄ、及びラッチ回路１４０３Ａ、１４０３Ｂ、１４０３Ｃ、１４０３Ｄを有する。なお、図１４においては、ラッチ回路１４０３Ａ、１４０３Ｂ、１４０３Ｃ、１４０３Ｄの論理閾値を制御するための論理閾値調整回路については図示を省略している。
加算器１４０１Ａは、ラッチ回路１４０３Ｄの出力信号ＯＵＴＤ、ＯＵＴＤＸに基づくオフセット電圧を差動の入力信号ＩＮ、ＩＮＸに加算し、その結果を比較器１４０２Ａに出力する。また、加算器１４０１Ｂは、ラッチ回路１４０３Ａの出力信号ＯＵＴＡ、ＯＵＴＡＸに基づくオフセット電圧を差動の入力信号ＩＮ、ＩＮＸに加算し、その結果を比較器１４０２Ｂに出力する。同様に、加算器１４０１Ｃは、ラッチ回路１４０３Ｂの出力信号ＯＵＴＢ、ＯＵＴＢＸに基づくオフセット電圧を差動の入力信号ＩＮ、ＩＮＸに加算し、その結果を比較器１４０２Ｃに出力し、加算器１４０１Ｄは、ラッチ回路１４０３Ｃの出力信号ＯＵＴＣ、ＯＵＴＣＸに基づくオフセット電圧を差動の入力信号ＩＮ、ＩＮＸに加算し、その結果を比較器１４０２Ｄに出力する。
比較器１４０２Ａ、１４０２Ｂ、１４０２Ｃ、１４０２Ｄは、入力されるクロック信号に同期して動作する差動入出力構成の比較器であり、入力されるクロック信号に応じてリセット期間ではリセット動作を行い、評価期間では判定動作（比較動作）を行う。比較器１４０２Ａ、１４０２Ｂ、１４０２Ｃ、１４０２Ｄの各々は、クロック信号ＣＫＡがローレベルのときにリセット期間となり、クロック信号ＣＫＡがハイレベルのときに評価期間となる。なお、クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１に対して９０度の位相差を有する信号である。すなわち、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ１Ｘ、ＣＬＫ２Ｘは、９０度の位相差を有する４相のクロック信号である。
比較器１４０２Ａは、入力されるクロック信号ＣＬＫがローレベルであるとき、リセット動作を行い、ともにローレベルの出力信号Ｓ２Ａ、Ｓ２ＡＸを出力し、クロック信号ＣＬＫがハイレベルであるとき、加算器１４０１Ａの出力信号に係る判定動作（比較動作）を行い、判定結果に応じた出力信号Ｓ２Ａ、Ｓ２ＡＸを出力する。比較器１４０２Ｂは、入力されるクロック信号ＣＬＫがローレベルであるとき、リセット動作を行い、ともにローレベルの出力信号Ｓ２Ｂ、Ｓ２ＢＸを出力し、クロック信号ＣＬＫがハイレベルであるとき、加算器１４０１Ｂの出力信号に係る判定動作（比較動作）を行い、判定結果に応じた出力信号Ｓ２Ｂ、Ｓ２ＢＸを出力する。
同様に、比較器１４０２Ｃは、入力されるクロック信号ＣＬＫがローレベルであるとき、リセット動作を行い、ともにローレベルの出力信号Ｓ２Ｃ、Ｓ２ＣＸを出力し、クロック信号ＣＬＫがハイレベルであるとき、加算器１４０１Ｃの出力信号に係る判定動作（比較動作）を行い、判定結果に応じた出力信号Ｓ２Ｃ、Ｓ２ＣＸを出力する。比較器１４０２Ｄは、入力されるクロック信号ＣＬＫがローレベルであるとき、リセット動作を行い、ともにローレベルの出力信号Ｓ２Ｄ、Ｓ２ＤＸを出力し、クロック信号ＣＬＫがハイレベルであるとき、加算器１４０１Ｄの出力信号に係る判定動作（比較動作）を行い、判定結果に応じた出力信号Ｓ２Ｄ、Ｓ２ＤＸを出力する。
ラッチ回路１４０３Ａ、１４０３Ｂ、１４０３Ｃ、１４０３Ｄは、入力されるクロック信号に同期して動作する。ラッチ回路１４０３Ａ、１４０３Ｂ、１４０３Ｃ、１４０３Ｄの各々は、クロック信号ＣＫＡがハイレベルである場合、対応する比較器１４０２Ａ、１４０２Ｂ、１４０２Ｃ、１４０２Ｄの出力信号を反転して出力し、クロック信号ＣＫＡがローレベルである場合、クロック信号ＣＫＡがハイレベルからローレベルに遷移したときの比較器１４０２Ａ、１４０２Ｂ、１４０２Ｃ、１４０２Ｄの出力信号を保持し反転して出力する。また、ラッチ回路１４０３Ａ、１４０３Ｂ、１４０３Ｃ、１４０３Ｄは、制御信号ＴＨＣとして入力される制御信号ＣＴＬに応じて入力信号がハイレベルであるかローレベルであるかを判定するための論理閾値が制御される。
このように構成したクォータレートの判定帰還型等化回路においても、前述した第１の実施形態における第１〜第６の構成例と同様にしてラッチ回路１４０３における論理閾値を制御することで、ラッチ回路１３における遅延時間を短縮でき、判定帰還型等化回路における判定結果を帰還する経路の遅延時間を短縮して高いデータレートでの通信が可能となる。また、ハーフレート構成の判定帰還型等化回路と比較してクロック信号の周波数を低くすることが可能となる。
図１５は、前述した各実施形態における判定帰還型等化回路（ＤＦＥ）を含む半導体集積回路の構成例を示す図である。本実施形態における半導体集積回路は、入力シリアル信号ＲＸＩＮをパラレル信号に変換する受信回路１５１０、及び受信回路１５１０からのパラレル信号（データ）を受けて処理動作を行うロジック回路等の内部回路１５２０を有する。
受信回路１５１０は、差動増幅器１５１１、判定帰還型等化回路１５１２、デマルチプレクサ１５１３、及びクロック再生回路１５１４を有する。差動増幅器１５１１は、通信路等を介して伝送された差動の入力シリアル信号ＲＸＩＮを受ける。判定帰還型等化回路１５１２は、前述した各実施形態における判定帰還型等化回路であり、入力シリアル信号を判定する。デマルチプレクサ１５１３は、判定帰還型等化回路１５１２の出力に対してシリアル・パラレル変換を行い出力する。デマルチプレクサ１５１３から出力されるパラレルのデータ信号は、内部回路１５２０に出力される。クロック再生回路１５１４は、判定帰還型等化回路１５１２から出力された信号に基づいて、判定帰還型等化回路１５１２に供給するクロック信号の位相を制御する。
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
（付記１）
差動出力としてリセット期間には同じ値を出力し、評価期間には得られている判定結果に応じて補正した差動の入力信号に係る判定動作を行って判定結果を出力する比較器と、
前記評価期間における前記比較器の出力を保持するラッチ回路と、
前記ラッチ回路の論理閾値を、前記リセット期間における前記比較器の出力に近づけるように制御する調整回路とを有することを特徴とする判定帰還型等化回路。
（付記２）
前記ラッチ回路は、前記比較器の出力がハイレベルであるかローレベルであるかを判定するインバータを有し、
前記調整回路は、前記インバータに流す電流量を調整し前記ラッチ回路の論理閾値を制御することを特徴とする付記１記載の判定帰還型等化回路。
（付記３）
電源電位と前記インバータとに接続される第１の電流源と、
基準電位と前記インバータとに接続される第２の電流源とを有し、
前記調整回路は、前記第１の電流源及び前記第２の電流源が流す電流量を制御することを特徴とする付記２記載の判定帰還型等化回路。
（付記４）
電源電位と前記インバータとに並列接続される複数のスイッチを有する第１のスイッチ群と、
基準電位と前記インバータとに並列接続される複数のスイッチを有する第２のスイッチ群とを有し、
前記調整回路は、前記第１のスイッチ群及び前記第２のスイッチ群にてオン状態となるスイッチ数を制御することを特徴とする付記２記載の判定帰還型等化回路。
（付記５）
前記電源電位と前記インバータとの間に配される第１のスイッチと、
前記基準電位と前記インバータとの間に配される第２のスイッチとを有し、
前記第１のスイッチ及び前記第２のスイッチは、前記リセット期間にはオフ状態にされ、前記評価期間にはオン状態にされることを特徴とする付記３又は４記載の判定帰還型等化回路。
（付記６）
前記ラッチ回路は、前記比較器の出力がハイレベルであるかローレベルであるかを判定するインバータと、
前記電源電位と前記インバータとの間に配される第１のスイッチと、
前記基準電位と前記インバータとの間に配される第２のスイッチとを有し、
前記調整回路は、前記第１のスイッチ及び前記第２のスイッチをオン状態にするタイミングを調整し前記ラッチ回路の論理閾値を制御することを特徴とする付記１記載の判定帰還型等化回路。
（付記７）
前記第１のスイッチをオン状態にする制御信号を遅延させる第１の遅延回路と、
前記第２のスイッチをオン状態にする制御信号を遅延させる第２の遅延回路とを有し、
前記調整回路は、前記第１の遅延回路及び前記第２の遅延回路の遅延量を制御することを特徴とする付記６記載の判定帰還型等化回路。
（付記８）
前記第１の遅延回路及び前記第２の遅延回路は、前記調整回路により時定数が制御されるローパスフィルタであることを特徴とする付記７記載の判定帰還型等化回路。
（付記９）
前記第１のスイッチを制御する信号のデューティ比を変更する第１のデューティ調整回路と、
前記第２のスイッチを制御する信号のデューティ比を変更する第２のデューティ調整回路とを有し、
前記調整回路は、前記第１のスイッチ及び前記第２のスイッチを制御する信号のデューティ比を調整し前記ラッチ回路の論理閾値を制御することを特徴とする付記６記載の判定帰還型等化回路。
（付記１０）
前記第１のスイッチを制御する信号の電圧レベルを変更する第１のバイアス回路と、
前記第２のスイッチを制御する信号の電圧レベルを変更する第２のバイアス回路とを有し、
前記調整回路は、前記第１のスイッチ及び前記第２のスイッチを制御する信号の電圧レベルを調整し前記ラッチ回路の論理閾値を制御することを特徴とする付記６記載の判定帰還型等化回路。
（付記１１）
前記ラッチ回路は、前記評価期間における比較器の出力に応じてハイレベル又はローレベルを出力するＳＲラッチ回路であることを特徴とする付記１記載の判定帰還型等化回路。
（付記１２）
前記比較器及び前記ラッチ回路が２並列で配されたハーフレートの判定帰還型等化回路であることを特徴とする付記１〜１１の何れか１項に記載の判定帰還型等化回路。
（付記１３）
前記比較器及び前記ラッチ回路が４並列で配されたクォータレートの判定帰還型等化回路であることを特徴とする付記１〜１１の何れか１項に記載の判定帰還型等化回路。
（付記１４）
クロック信号を用いて入力シリアル信号をサンプリングしデータを判定する判定帰還型等化回路と、
前記判定帰還型等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
受信した信号をもとに前記クロック信号の位相を制御するクロック再生回路とを有し、
前記判定帰還型等化回路は、
差動出力としてリセット期間には同じ値を出力し、評価期間には得られている判定結果に応じて補正した差動の入力信号に係る判定動作を行って判定結果を出力する比較器と、
前記評価期間における前記比較器の出力を保持するラッチ回路と、
前記ラッチ回路の論理閾値を、前記リセット期間における前記比較器の出力に近づけるように制御する調整回路とを有することを特徴とする半導体集積回路。
（付記１５）
前記デマルチプレクサからの前記パラレル信号を受けて処理動作を行う内部回路を有することを特徴とする付記１４記載の半導体集積回路。
１１、１４０１ 加算器
１２、１４０２ 比較器
１３、１２０１、１４０３ ラッチ回路
１４、１２０２ 論理閾値調整回路
３０１、３０２ インバータ
３１１ 保持回路
１５１０ 受信回路
１５１１ 差動増幅器
１５１２ 判定帰還型等化回路
１５１３ デマルチプレクサ
１５１４ クロック再生回路
１５２０ 内部回路

Claims (11)

  1. 差動出力としてリセット期間には同じ値を出力し、評価期間には得られている判定結果に応じて補正した差動の入力信号に係る判定動作を行って判定結果を出力する比較器と、
    前記評価期間における前記比較器の出力を保持するラッチ回路と、
    前記ラッチ回路の論理閾値を、前記リセット期間における前記比較器の出力に近づけるように制御する調整回路とを有することを特徴とする判定帰還型等化回路。
  2. 前記ラッチ回路は、前記比較器の出力がハイレベルであるかローレベルであるかを判定するインバータを有し、
    前記調整回路は、前記インバータに流す電流量を調整し前記ラッチ回路の論理閾値を制御することを特徴とする請求項１記載の判定帰還型等化回路。
  3. 電源電位と前記インバータとに接続される第１の電流源と、
    基準電位と前記インバータとに接続される第２の電流源とを有し、
    前記調整回路は、前記第１の電流源及び前記第２の電流源が流す電流量を制御することを特徴とする請求項２記載の判定帰還型等化回路。
  4. 電源電位と前記インバータとに並列接続される複数のスイッチを有する第１のスイッチ群と、
    基準電位と前記インバータとに並列接続される複数のスイッチを有する第２のスイッチ群とを有し、
    前記調整回路は、前記第１のスイッチ群及び前記第２のスイッチ群にてオン状態となるスイッチ数を制御することを特徴とする請求項２記載の判定帰還型等化回路。
  5. 前記ラッチ回路は、前記比較器の出力がハイレベルであるかローレベルであるかを判定するインバータと、
    前記電源電位と前記インバータとの間に配される第１のスイッチと、
    前記基準電位と前記インバータとの間に配される第２のスイッチとを有し、
    前記調整回路は、前記第１のスイッチ及び前記第２のスイッチをオン状態にするタイミングを調整し前記ラッチ回路の論理閾値を制御することを特徴とする請求項１記載の判定帰還型等化回路。
  6. 前記第１のスイッチをオン状態にする制御信号を遅延させる第１の遅延回路と、
    前記第２のスイッチをオン状態にする制御信号を遅延させる第２の遅延回路とを有し、
    前記調整回路は、前記第１の遅延回路及び前記第２の遅延回路の遅延量を制御することを特徴とする請求項５記載の判定帰還型等化回路。
  7. 前記第１のスイッチを制御する信号のデューティ比を変更する第１のデューティ調整回路と、
    前記第２のスイッチを制御する信号のデューティ比を変更する第２のデューティ調整回路とを有し、
    前記調整回路は、前記第１のスイッチ及び前記第２のスイッチを制御する信号のデューティ比を調整し前記ラッチ回路の論理閾値を制御することを特徴とする請求項５記載の判定帰還型等化回路。
  8. 前記第１のスイッチを制御する信号の電圧レベルを変更する第１のバイアス回路と、
    前記第２のスイッチを制御する信号の電圧レベルを変更する第２のバイアス回路とを有し、
    前記調整回路は、前記第１のスイッチ及び前記第２のスイッチを制御する信号の電圧レベルを調整し前記ラッチ回路の論理閾値を制御することを特徴とする請求項５記載の判定帰還型等化回路。
  9. 前記ラッチ回路は、前記評価期間における比較器の出力に応じてハイレベル又はローレベルを出力するＳＲラッチ回路であることを特徴とする請求項１記載の判定帰還型等化回路。
  10. クロック信号を用いて入力シリアル信号をサンプリングしデータを判定する判定帰還型等化回路と、
    前記判定帰還型等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
    受信した信号をもとに前記クロック信号の位相を制御するクロック再生回路とを有し、
    前記判定帰還型等化回路は、
    差動出力としてリセット期間には同じ値を出力し、評価期間には得られている判定結果に応じて補正した差動の入力信号に係る判定動作を行って判定結果を出力する比較器と、
    前記評価期間における前記比較器の出力を保持するラッチ回路と、
    前記ラッチ回路の論理閾値を、前記リセット期間における前記比較器の出力に近づけるように制御する調整回路とを有することを特徴とする半導体集積回路。
  11. 前記デマルチプレクサからの前記パラレル信号を受けて処理動作を行う内部回路を有することを特徴とする請求項１０記載の半導体集積回路。
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