CN112397131A

CN112397131A - 数据采样电路

Info

Publication number: CN112397131A
Application number: CN201910741170.8A
Authority: CN
Inventors: 胡剑飞
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2019-08-12
Filing date: 2019-08-12
Publication date: 2021-02-23
Anticipated expiration: 2039-08-12
Also published as: WO2021027208A1; CN112397131B; EP4016532A1; US20210067309A1; US11228417B2; EP4016532A4

Abstract

本公开涉及存储技术领域，提出一种数据采样电路，该电路包括：第一采样模块，用于响应于所述数据信号端以及所述参考信号端的信号并作用于所述第一节点以及所述第二节点；第二采样模块，用于响应于所述第一节点以及所述第二节点的信号并作用于第三节点以及第四节点；锁存模块，用于根据第三节点、第四节点信号向第一输出端输入高电平、向第二输出端输入低电平，或者向第一输出端输入低电平、向第二输出端输入高电平；失调补偿模块，并联于第二采样模块，用于补偿第二采样模块的失调电压。本数据采样电路通过增加第二采样模块，将失调补偿模块并联于第二采样模块，从而降低了回馈噪声。

Description

数据采样电路

技术领域

本发明涉及存储技术领域，尤其涉及一种数据采样电路。

背景技术

在LPDDR4/5(Low Power Double Data Rate 4/5，第4/5代低功耗内存)中，随着输入信号的速率越来越快，DQ数据采样电路的工作速度也需相应提高。

相关技术中，DQ数据采样电路一般包括采样模块和锁存模块，采样模块完成对输入数据的采样，锁存模块完成对采样的数据进行锁存保持。同时，由于采样模块会存在失调电压，DQ数据采样电路还包括失调补偿电路，失调补偿电路用于对采样模块进行补偿。

然而，采样模块的一个缺点是其产生的回馈噪声较大，同时，失调补偿电路还会增加采样模块的回馈噪声。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种数据采样电路，该数据采样电路能够减小其回馈噪声。

本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本公开的一方面，提供一种数据采样电路，该数据采样电路包括：第一采样模块、第二采样模块、锁存模块以及失调补偿模块。第一采样模块连接数据信号端、参考信号端，第一节点、第二节点，用于响应于所述数据信号端以及所述参考信号端的信号并作用于所述第一节点以及所述第二节点；第二采样模块连接所述第一节点、第二节点、第三节点、第四节点，用于响应于所述第一节点以及所述第二节点的信号并作用于第三节点以及第四节点；锁存模块连接所述第三节点、所述第四节点、第一输出端、第二输出端，用于根据所述第三节点、第四节点的信号，向所述第一输出端输入高电平信号、向所述第二输出端输入低电平信号，或者向所述第一输出端输入低电平信号、向所述第二输出端输入高电平信号；失调补偿模块并联于所述第二采样模块，用于补偿所述第二采样模块的失调电压。

本发明的一种示例性实施例中，所述第一采样模块还连接第一时钟信号端，用于响应于所述第一时钟信号端的信号以开启采样动作；所述数据采样电路还包括复位模块，复位模块连接第一时钟信号端、第二时钟信号端、第一节点、第二节点、第三节点、第四节点，第一输出端以及第二输出端，用于响应所述第一时钟信号端的信号对所述第一节点和第二节点进行复位，以及响应所述第二时钟信号端的信号对所述第三节点、第四节点，第一输出端、以及第二输出端进行复位。

本发明的一种示例性实施例中，所述第一采样模块包括：第一P型晶体管、第二P型晶体管、第三P型晶体管。第一P型晶体管的第一端与所述高电平信号端连接，控制端与所述第一时钟信号端连接，第二端连接所述第五节点；第二P型晶体管的第一端与所述第一P型晶体管的第二端连接，控制端与数据信号端连接，第二端与所述第二节点连接；第三P型晶体管的第一端与所述第一P型晶体管的第二端连接，控制端与所述参考电压信号端，第二端与所述第一节点连接。

本发明的一种示例性实施例中，所述第二采样模块包括：第四N型晶体管、第五N型晶体管。第四N型晶体管的第一端连接所述低电平信号端，控制端连接所述第二节点，第二端连接所述第三节点；第五N型晶体管的第一端连接所述低电平信号端，控制端连接所述第一节点，第二端连接所述第四节点。

本发明的一种示例性实施例中，所述锁存模块包括：第六P型晶体管、第七N型晶体管、第八P型晶体管、第九N型晶体管。第六P型晶体管的第一端与所述高电平信号端连接，控制端与所述第二输出端连接，第二端所述第一输出端连接；第七N型晶体管的第一端与所述第三节点连接，第二端与所述第一输出端连接，控制端与所述第二输出端连接；第八P型晶体管的第一端与所述高电平信号端连接，控制端与所述第一输出端连接，第二端与所述第二输出端连接；第九N型晶体管的第一端与所述第四节点连接，第二端与所述第二输出端连接，控制端与所述第一输出端连接。

本发明的一种示例性实施例中，所述失调补偿模块包括第一失调补偿模块，第一失调补偿模块并联于所述第四N型晶体管的两端，用于补偿所述第四N型晶体管的参数。

本发明的一种示例性实施例中，所述第一失调补偿模块包括：第十N型晶体管、第十一晶体管、第十二N型晶体管、第十三晶体管。第十N型晶体管的第一端与所述第三节点连接，控制端与所述第二节点连接；第十一晶体管的第一端与所述低电平信号端连接，第二端与所述第十N型晶体管的第二端连接，控制端与第一控制信号端连接；第十二N型晶体管的第一端与所述第三节点连接，控制端与所述第二节点连接；第十三晶体管的第一端与所述低电平信号端连接，第二端与所述第十二N型晶体管的第二端连接，控制端连接第二控制信号端。

本发明的一种示例性实施例中，所述失调补偿模块还包括第二失调补偿模块，第二失调补偿模块并联于所述第五N型晶体管的两端，用于补偿所述第五N型晶体管的参数。

本发明的一种示例性实施例中，所述第二失调补偿模块包括：第十四N型晶体管、第十五晶体管、第十六N型晶体管、第十七晶体管。第十四N型晶体管的第一端与所述第四节点连接，控制端与所述第一节点连接；第十五晶体管的第一端与所述低电平信号端连接，第二端与所述第十四N型晶体管的第二端连接，控制端与第三控制信号端连接；第十六N型晶体管的第一端与所述第四节点连接，控制端与所述第一节点连接；第十七晶体管的第一端与所述低电平信号端连接，第二端与所述第十六N型晶体管的第二端连接，控制端连接第四控制信号端。

本发明的一种示例性实施例中，所述复位模块包括：第十八N型晶体管、第十九N型晶体管、第二十P型晶体管、第二十一P型晶体管、第二十二P型晶体管、第二十三P型晶体管。第十八N型晶体管的第一端与所述低电平信号端连接，第二端与所述第二节点连接，控制端与所述第一时钟信号端连接；第十九N型晶体管的第一端与所述低电平信号端连接，第二端与所述第一节点连接，控制端与所述第一时钟信号端连接；第二十P型晶体管的第一端与所述高电平信号端连接，第二端与所述第三节点连接，控制端与所述第二时钟信号端连接；第二十一P型晶体管的第一端与所述高电平信号端连接，第二端与所述第一输出端连接，控制端与所述第二时钟信号端连接；第二十二P型晶体管的第一端与所述高电平信号端连接，第二端与所述第二输出端连接，控制端与所述第二时钟信号端连接；第二十三P型晶体管的第一端与所述高电平信号端连接，第二端与所述第四节点连接，控制端与所述第二时钟信号端连接。

本公开提供一种数据采样电路，该数据采样电路包括：该数据采样电路包括：第一采样模块、第二采样模块、锁存模块以及失调补偿模块。第一采样模块连接数据信号端、参考信号端，第一节点、第二节点，用于响应于所述数据信号端以及所述参考信号端的信号并作用于所述第一节点以及所述第二节点；第二采样模块连接所述第一节点、第二节点、第三节点、第四节点，用于响应于所述第一节点以及所述第二节点的信号并作用于第三节点以及第四节点；锁存模块连接所述第三节点、所述第四节点、第一输出端、第二输出端，用于根据所述第三节点、第四节点的信号，向所述第一输出端输入高电平信号、向所述第二输出端输入低电平信号，或者向所述第一输出端输入低电平信号、向所述第二输出端输入高电平信号；失调补偿模块并联于所述第二采样模块，用于补偿所述第二采样模块的失调电压。本数据采样电路通过增加第二采样模块，将失调补偿模块并联于第二采样模块，从而降低了第一输出端、第二输出端对数据信号端、参考电压信号端的回馈噪声。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开数据采样电路一种示例性实施例的结构示意图；

图2为本公开数据采样电路另一种示例性实施例的结构示意图；

图3为本公开数据采样电路另一种示例性实施例的结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

本示例性实施例提供一种数据采样电路，如图1所示，为本公开数据采样电路一种示例性实施例的结构示意图。该数据采样电路包括第一采样模块1、第二采样模块2、锁存模块3以及失调补偿模块4。第一采样模块连接数据信号端DQ、参考信号端Vref，第一节点N1、第二节点N2，用于响应于所述数据信号端以及所述参考信号端的信号并作用于所述第一节点以及所述第二节点；第二采样模块连接所述第一节点N1、第二节点N2、第三节点N3、第四节点N4，用于响应于所述第一节点以及所述第二节点的信号并作用于第三节点以及第四节点；锁存模块连接所述第三节点N3、所述第四节点N4、第一输出端OUT1、第二输出端OUT2，用于根据所述第三节点、第四节点的信号，向所述第一输出端输入高电平信号、向所述第二输出端输入低电平信号，或者向所述第一输出端输入低电平信号、向所述第二输出端输入高电平信号；失调补偿模块并联于所述第二采样模块，用于补偿所述第二采样模块的失调电压。其中，第一采样模块用于响应于所述数据信号端以及所述参考信号端的信号并作用于所述第一节点以及所述第二节点，具体可以指第一采样模块根据数据信号端以及所述参考信号端的信号向第一节点以及所述第二节点写入相应的电压。第二采样模块用于响应于所述第一节点以及所述第二节点的信号并作用于第三节点以及第四节点，具体可以指第二采样模块根据数据第一节点以及所述第二节点的信号向第三节点以及所述第四节点写入相应的电压。

本数据采样电路通过增加第二采样模块，将失调补偿模块并联于第二采样模块，从而降低了第一输出端、第二输出端对数据信号端、参考电压信号端的回馈噪声。

本示例性实施例中，如图2所示，为本公开数据采样电路另一种示例性实施例的结构示意图。所述第一采样模块还连接第一时钟信号端CLK1，用于响应于所述第一时钟信号端的信号以开启采样动作；所述数据采样电路还可以包括复位模块5，复位模块5连接第一时钟信号端CLK1、第二时钟信号端CLK2、第一节点N1、第二节点N2、第三节点N3、第四节点N4，第一输出端OUT1、第二输出端OUT2，用于响应所述第一时钟信号端的信号对所述第一节点和第二节点进行复位，以及响应所述第二时钟信号端的信号对所述第三节点、第四节点，第一输出端、以及第二输出端进行复位。

本示例性实施例中，如图3所示，为本公开数据采样电路另一种示例性实施例的结构示意图。所述第一采样模块1可以包括：第一P型晶体管T1、第二P型晶体管T2、第三P型晶体管T3。第一P型晶体管T1的第一端与所述高电平信号端VDD连接，控制端与所述第一时钟信号端CLK1连接；第二P型晶体管T2的第一端与所述第一P型晶体管T1的第二端连接，控制端与数据信号端DQ连接，第二端与所述第二节点N2连接；第三P型晶体管T3的第一端与所述第一P型晶体管T1的第二端连接，控制端与所述参考电压信号端Vref，第二端与所述第一节点N1连接。应该理解的是，在其他示例性实施例中，第一采样模块还可以有更多的结构可供选择，这些都属于本公开的保护范围。

本示例性实施例中，如图3所示，所述第二采样模块2可以包括：第四N型晶体管T4、第五N型晶体管T5。第四N型晶体管T4的第一端连接所述低电平信号端VSS，控制端连接所述第二节点N2，第二端连接所述第三节点N3；第五N型晶体管T5的第一端连接所述低电平信号端VSS，控制端连接所述第一节点N1，第二端连接所述第四节点N4。应该理解的是，在其他示例性实施例中，第二采样模块还可以有更多的结构可供选择，这些都属于本公开的保护范围。

本示例性实施例中，如图3所示，所述锁存模块3可以包括：第六P型晶体管T6、第七N型晶体管T7、第八P型晶体管T8、第九N型晶体管T9。第六P型晶体管T6的第一端与所述高电平信号端VDD连接，控制端与所述第二输出端OUT2连接，第二端所述第一输出端OUT1连接；第七N型晶体管T7的第一端与所述第三节点N3连接，第二端与所述第一输出端OUT1连接，控制端与所述第二输出端OUT2连接；第八P型晶体管T8的第一端与所述高电平信号端VDD连接，控制端与所述第一输出端OUT1连接，第二端与所述第二输出端OUT2连接；第九N型晶体管T9的第一端与所述第四节点N4连接，第二端与所述第二输出端OUT2连接，控制端与所述第一输出端OUT1连接。

本示例性实施例中，如图3所示，所述失调补偿模块4可以包括第一失调补偿模块4，第一失调补偿模块41并联于所述第四N型晶体管T4的两端，用于补偿所述第四N型晶体管T4的参数。

本示例性实施例中，如图3所示，所述第一失调补偿模块41可以包括：第十N型晶体管T10、第十一晶体管T11、第十二N型晶体管T12、第十三晶体管T13。第十N型晶体管T10的第一端与所述第三节点N3连接，控制端与所述第二节点N2连接；第十一晶体管T11的第一端与所述低电平信号端VSS连接，第二端与所述第十N型晶体管T10的第二端连接，控制端与第一控制信号端CN1连接；第十二N型晶体管T12的第一端与所述第三节点N3连接，控制端与所述第二节点N2连接；第十三晶体管T13的第一端与所述低电平信号端VSS连接，第二端与所述第十二N型晶体管T12的第二端连接，控制端连接第二控制信号端CN2。第十三晶体管T13可以响应于第二控制信号端CN2的信号将第十二N型晶体管T12并联到第四N型晶体管T4的两端，第十一晶体管T11可以响应于第一控制信号端CN1的信号将第十N型晶体管T10并联到第四N型晶体管T4的两端，从而实现补偿所述第四N型晶体管T4的参数。其中，第十一晶体管T11和第十三晶体管T13可以为N型晶体管也可以为P型晶体管。应该理解的是，在其他示例性实施例中，第一失调补偿模块41还可以有更多的结构可供选择，例如，第一失调补偿模块41还可以包括更多个晶体管与第四N型晶体管T4并联。

本示例性实施例中，如图3所示，所述失调补偿模块4还可以包括第二失调补偿模块42，第二失调补偿模块42并联于所述第五N型晶体管T5的两端，用于补偿所述第五N型晶体管T5的参数。

本示例性实施例中，所述第二失调补偿模块42可以包括：第十四N型晶体管T14、第十五晶体管T15、第十六N型晶体管T16、第十七晶体管T17。第十四N型晶体管T14的第一端与所述第四节点N4连接，控制端与所述第一节点N1连接；第十五晶体管T15的第一端与所述低电平信号端VSS连接，第二端与所述第十四N型晶体管T14的第二端连接，控制端与第三控制信号端CN3连接；第十六N型晶体管T16的第一端与所述第四节点N4连接，控制端与所述第一节点N1连接；第十七晶体管T17的第一端与所述低电平信号端VSS连接，第二端与所述第十六N型晶体管T16的第二端连接，控制端连接第四控制信号端CN4。第十五晶体管T15可以响应于第三控制信号端CN3的信号将第十四N型晶体管T14并联到第五N型晶体管T5的两端，第十七晶体管T17可以响应于第四控制信号端CN4的信号将第十六N型晶体管T16并联到第五N型晶体管T5的两端，从而实现补偿所述第五N型晶体管T5的参数。其中，第十五晶体管T15和第十七晶体管T17可以为N型晶体管也可以为P型晶体管。应该理解的是，在其他示例性实施例中，第二失调补偿模块42还可以有更多的结构可供选择，例如，第二失调补偿模块42还可以包括更多个晶体管与第五N型晶体管T5并联。

本示例性实施例中，如图3所示，所述复位模块5可以包括：第十八N型晶体管T18、第十九N型晶体管T19、第二十P型晶体管T20、第二十一P型晶体管T21、第二十二P型晶体管T22、第二十三P型晶体管T23。第十八N型晶体管T18的第一端与所述低电平信号端VSS连接，第二端与所述第二节点N2连接，控制端与所述第一时钟信号端CLK1连接；第十九N型晶体管T19的第一端与所述低电平信号端VSS连接，第二端与所述第一节点N1连接，控制端与所述第一时钟信号端CLK1连接；第二十P型晶体管T20的第一端与所述高电平信号端VDD连接，第二端与所述第三节点N3连接，控制端与所述第二时钟信号端CLK2连接；第二十一P型晶体管T21的第一端与所述高电平信号端VDD连接，第二端与所述第一输出端OUT1连接，控制端与所述第二时钟信号端CLK2连接；第二十二P型晶体管T22的第一端与所述高电平信号端VDD连接，第二端与所述第二输出端OUT2连接，控制端与所述第二时钟信号端CLK2连接；第二十三P型晶体管T23的第一端与所述高电平信号端VDD连接，第二端与所述第四节点N4连接，控制端与所述第二时钟信号端CLK2连接。

本示例性实施例提供的数据采样电路的工作过程分为四个阶段：复位阶段、第一采样阶段、第二采样阶段以及锁存阶段。

复位阶段，第一时钟信号端CLK1为高电平，第二时钟信号端CLK2为低电平，第十八N型晶体管T18、第十九N型晶体管T19导通，第一节点N1、第二节点N2为低电平，第二十P型晶体管T20、第二十一P型晶体管T21、第二十二P型晶体管T22、第二十三P型晶体管T23导通，第三节点N3、第四节点N4、第一输出端OUT1、第二输出端OUT2为高电平。

第一采样阶段，第一时钟信号端CLK1为低电平，第二时钟信号端CLK2为高电平，第十八N型晶体管T18、第十九N型晶体管T19关断，第二十P型晶体管T20、第二十一P型晶体管T21、第二十二P型晶体管T22、第二十三P型晶体管T23关断。同时，第一P型晶体管T1导通，第二P型晶体管T2在数据信号端DQ的信号作用下向第二节点充电，第三P型晶体管T3在参考电压信号端Vref的信号作用下向第一节点充电。该阶段一直持续到第四N型晶体管T4或者第五N型晶体管T5首先导通，例如，当数据信号端DQ的电压小于参考电压信号端Vref的电压时，第四N型晶体管T4首先导通。

第二采样阶段，以数据信号端DQ的电压小于参考电压信号端Vref的电压为例进行说明，第四N型晶体管T4首先导通后，从而对第三节点进行放电，直到第七N型晶体管T7首先导通。

锁存阶段，第七N型晶体管T7导通后，第一输出端OUT1被置为低电平；同时，第八P型晶体管T8在第一输出端OUT1作用下导通，从而第二输出端OUT2被置为高电平。

同理，当数据信号端DQ的电压大于参考电压信号端Vref的电压时，第一输出端OUT1被置为高电平，第二输出端OUT2被置为低电平。

本示例性实施例中，数据采样电路最多有3个晶体管堆叠(串联)，相比相关技术中的数据采样电路，该数据采样电路可以工作在更低的电压，达到更高的速度。此外，第二采样模块由第四N型晶体管T4、第五N型晶体管T5组成，N型晶体管的阈值电压和载流子速度都远大于P型晶体管，即N型晶体管的工作速度快于P型晶体管，并且该N型晶体管衬底和源端相接从而没有衬偏效应，可以使得晶体管阈值在工作中电压最小，从而使得该数据采样电路速度可以得到很大提高。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims

1.一种数据采样电路，其特征在于，包括：

第一采样模块，连接数据信号端、参考信号端，第一节点、第二节点，用于响应于所述数据信号端以及所述参考信号端的信号并作用于所述第一节点以及所述第二节点；

第二采样模块，连接所述第一节点、第二节点、第三节点、第四节点，用于响应于所述第一节点以及所述第二节点的信号并作用于第三节点以及第四节点；

锁存模块，连接所述第三节点、所述第四节点、第一输出端、第二输出端，用于根据所述第三节点、第四节点的信号，向所述第一输出端输入高电平信号、向所述第二输出端输入低电平信号，或者向所述第一输出端输入低电平信号、向所述第二输出端输入高电平信号；

失调补偿模块，并联于所述第二采样模块，用于补偿所述第二采样模块的失调电压。

2.根据权利要求1所述的数据采样电路，其特征在于，

所述第一采样模块还连接第一时钟信号端，用于响应于所述第一时钟信号端的信号以开启采样动作；

所述数据采样电路还包括：

复位模块，连接第一时钟信号端、第二时钟信号端、第一节点、第二节点、第三节点、第四节点，第一输出端以及第二输出端，用于响应所述第一时钟信号端的信号对所述第一节点和第二节点进行复位，以及响应所述第二时钟信号端的信号对所述第三节点、第四节点，第一输出端、以及第二输出端进行复位。

3.根据权利要求2所述的数据采样电路，其特征在于，所述第一采样模块包括：

第一P型晶体管，第一端与高电平信号端连接，控制端与所述第一时钟信号端连接，第二端连接第五节点；

第二P型晶体管，第一端与所述第一P型晶体管的第二端连接，控制端与数据信号端连接，第二端与所述第二节点连接；

第三P型晶体管，第一端与所述第一P型晶体管的第二端连接，控制端与所述参考电压信号端，第二端与所述第一节点连接。

4.根据权利要求2所述的数据采样电路，其特征在于，所述第二采样模块包括：

第四N型晶体管，第一端连接低电平信号端，控制端连接所述第二节点，第二端连接所述第三节点；

第五N型晶体管，第一端连接所述低电平信号端，控制端连接所述第一节点，第二端连接所述第四节点。

5.根据权利要求2所述的数据采样电路，其特征在于，所述锁存模块包括：

第六P型晶体管，第一端与高电平信号端连接，控制端与所述第二输出端连接，第二端所述第一输出端连接；

第七N型晶体管，第一端与所述第三节点连接，第二端与所述第一输出端连接，控制端与所述第二输出端连接；

第八P型晶体管，第一端与所述高电平信号端连接，控制端与所述第一输出端连接，第二端与所述第二输出端连接；

第九N型晶体管，第一端与所述第四节点连接，第二端与所述第二输出端连接，控制端与所述第一输出端连接。

6.根据权利要求4所述的数据采样电路，其特征在于，所述失调补偿模块包括：

第一失调补偿模块，并联于所述第四N型晶体管的两端，用于补偿所述第四N型晶体管的参数。

7.根据权利要求6所述的数据采样电路，其特征在于，所述第一失调补偿模块包括：

第十N型晶体管，第一端与所述第三节点连接，控制端与所述第二节点连接；

第十一晶体管，第一端与所述低电平信号端连接，第二端与所述第十N型晶体管的第二端连接，控制端与第一控制信号端连接；

第十二N型晶体管，第一端与所述第三节点连接，控制端与所述第二节点连接；

第十三晶体管，第一端与所述低电平信号端连接，第二端与所述第十二N型晶体管的第二端连接，控制端连接第二控制信号端。

8.根据权利要求7所述的数据采样电路，其特征在于，所述失调补偿模块还包括：

第二失调补偿模块，并联于所述第五N型晶体管的两端，用于补偿所述第五N型晶体管的参数。

9.根据权利要求8所述的数据采样电路，其特征在于，所述第二失调补偿模块包括：

第十四N型晶体管，第一端与所述第四节点连接，控制端与所述第一节点连接；

第十五晶体管，第一端与所述低电平信号端连接，第二端与所述第十四N型晶体管的第二端连接，控制端与第三控制信号端连接；

第十六N型晶体管，第一端与所述第四节点连接，控制端与所述第一节点连接；

第十七晶体管，第一端与所述低电平信号端连接，第二端与所述第十六N型晶体管的第二端连接，控制端连接第四控制信号端。

10.根据权利要求2所述的数据采样电路，其特征在于，所述复位模块包括：

第十八N型晶体管，第一端与低电平信号端连接，第二端与所述第二节点连接，控制端与所述第一时钟信号端连接；

第十九N型晶体管，第一端与所述低电平信号端连接，第二端与所述第一节点连接，控制端与所述第一时钟信号端连接；

第二十P型晶体管，第一端与高电平信号端连接，第二端与所述第三节点连接，控制端与所述第二时钟信号端连接；

第二十一P型晶体管，第一端与所述高电平信号端连接，第二端与所述第一输出端连接，控制端与所述第二时钟信号端连接；

第二十二P型晶体管，第一端与所述高电平信号端连接，第二端与所述第二输出端连接，控制端与所述第二时钟信号端连接；

第二十三P型晶体管，第一端与所述高电平信号端连接，第二端与所述第四节点连接，控制端与所述第二时钟信号端连接。