CN106505994A - 时序电路及其操作方法 - Google Patents

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Abstract

公开一种时序电路及其操作方法。在时序电路中，第一级被配置为响应于时钟对第一节点的电压进行充电，并且响应于时钟、第二节点的电压和数据对第一节点的电压进行放电；第二级被配置为响应于时钟对第二节点的电压进行充电，并且响应于时钟和逻辑信号对第二节点的电压进行放电；组合逻辑被配置为基于第一节点的电压、第二节点的电压和数据来生成逻辑信号；以及锁存电路被配置为响应于时钟来锁存第二节点的电压。

Description

时序电路及其操作方法
技术领域
发明构思的示例实施例涉及时序电路和/或其操作方法。
背景技术
使用时序电路(例如，触发器)作为半导体集成电路的数字电路中的数据存储元件。时序电路在由时钟信号确定的时间点对输入信号进行取样，并且将取样后的输入信号变成输出信号。时序电路用于半导体存储器装置(例如，动态随机存取存储器(DRAM))、处理器、计算机等。
发明内容
发明构思的一个或多个示例实施例提供相对高速的时序电路和/或其操作方法。
至少一个示例实施例提供时序电路，包括：第一级，被配置为响应于时钟对第一节点的电压进行充电，第一级还被配置为响应于时钟、第二节点的电压和数据对第一节点的电压进行放电；第二级，被配置为响应于时钟对第二节点的电压进行充电，第二级还被配置为响应于时钟和逻辑信号对第二节点的电压进行放电；组合逻辑，被配置为基于第一节点的电压、第二节点的电压和数据来生成逻辑信号；以及锁存电路，被配置为响应于时钟来锁存第二节点的电压。组合逻辑还被配置为生成逻辑信号，使得(i)当第一节点的电压被放电时，第二节点的电压不被放电，或者(ii)当第二节点的电压被放电时，第一节点的电压不被放电。
至少一个其他的示例实施例提供一种时序电路，包括：第一级；第二级；组合逻辑和锁存电路。第一级包括：第一晶体管，具有与第一节点连接的第一端子；第二晶体管，被配置为响应于第二节点的电压将第一节点连接到电源端子；第三晶体管，被配置为响应于扫描输入将第一晶体管的第二端子连接到电源端子；第四晶体管，被配置为响应于扫描使能信号将第一晶体管的第二端子连接到电源端子；第五晶体管，被配置为响应于时钟将第一连接节点连接到第一节点；第六晶体管，具有连接到第一节点的第一端子；以及第七晶体管，被配置为响应于扫描使能信号将第二连接节点连接到第六晶体管的第二端子。第二级包括：第八晶体管，被配置为响应于时钟将第二节点连接到电源端子；第九晶体管，被配置为响应于第一节点的电压将第二节点连接到电源端子；第十晶体管，具有与第二节点连接的第一端子；以及第十一晶体管，被配置为响应于时钟将地端子连接到第十晶体管的第二端子。组合逻辑被配置为基于数据、第一节点的电压和第二节点的电压来生成逻辑信号，组合逻辑还被配置为将逻辑信号输出到第一连接节点。锁存电路被配置为响应于时钟来锁存第二节点的电压。
至少一个其他的示例实施例提供一种时序电路的操作方法，所述方法包括：响应于时钟对第一节点和第二节点中的至少一个进行充电；响应于时钟对第一节点的电压进行放电；以及响应于时钟和逻辑信号对第二节点的电压进行放电。根据第一节点的电压、第二节点的电压和数据的逻辑组合，生成逻辑信号。当第一节点的电压被放电时，第二节点的电压不被放电，并且当第二节点的电压被放电时，第一节点的电压不被放电。
根据至少一些示例实施例，所述方法还可包括：响应于时钟来锁存与第二节点的电压对应的数据；将锁存的数据反相；响应于扫描使能信号来形成扫描路径；和/或响应于重置信号将第一节点的电压和第二节点的电压重置。
至少一个其他的示例实施例提供一种包括第一时序电路和第二时序电路的处理器。第二时序电路串联连接到第一时序电路。第一时序电路和第二时序电路中的每个被配置为：响应于第一节点的电压、第二节点的电压和数据来生成逻辑信号；以及响应于逻辑信号，确定是否对第一节点的电压或第二节点的电压进行放电。第一时序电路和第二时序电路中的每个还被配置为使得(i)当第一节点的电压被放电时，第二节点的电压不被放电，并且(ii)当第二节点的电压被放电时，第一节点的电压不被放电。
至少一个其他的示例实施例提供一种时序电路，包括：第一级电路；第二级电路；结合在第一级电路的第一节点和第二级电路的第二节点之间的组合逻辑电路。组合逻辑电路被配置为基于第一节点的电压、第二节点的电压和输入数据来控制第一节点和第二节点的放电，组合逻辑还被配置为控制第一节点和第二节点的放电，使得在第一时间间隔期间对第一节点进行放电并且在第二时间间隔期间对第二节点进行放电，其中，第一时间间隔和第二时间间隔是不同的未重叠时间间隔。
附图说明
通过下面参照附图进行的描述，示例实施例将变得清楚，其中，除非另外指出，否则贯穿各种附图，相同的参考标号是指相同的部件，其中：
图1是示出根据发明构思的示例实施例的时序电路的示图；
图2是示出图1中示出的组合逻辑的示例实施例的电路图；
图3是示出图1中示出的第一节点的示例放电路径的电路图；
图4是示出图1中示出的第一节点的另一个示例放电路径的电路图；
图5是示出图1中示出的锁存电路的示例实施例的电路图；
图6是示出根据发明构思的另一个示例实施例的时序电路的示图；
图7是示出根据发明构思的另一个示例实施例的时序电路的示图；
图8是示出根据发明构思的另一个示例实施例的时序电路的示图；
图9是示出图8中的时序电路中的示例扫描路径的示图；
图10是示出根据发明构思的另一个示例实施例的时序电路的示图；
图11是示出与或非(AOI)门发生转变的时序电路的示例实施例的电路图；
图12是示出AOI门发生转变的时序电路的另一个示例实施例的电路图；
图13是示出AOI门发生转变的时序电路的另一个示例实施例的电路图；
图14是示出根据发明构思的另一个示例实施例的时序电路的示图；
图15是示出根据发明构思的示例实施例的时序图的操作方法的流程图；
图16是示出根据发明构思的示例实施例的时序电路的示例操作时序的时序图；
图17是示出根据发明构思的示例实施例的固态驱动器(SSD)的框图；
图18是示出根据发明构思的示例实施例的电子装置的框图；以及
图19是示出根据发明构思的示例实施例的移动装置的框图。
具体实施方式
通过参照下面对示例实施例的详细描述和附图，发明构思将变得更容易理解。然而，发明构思可用许多不同形式来实施并且不应该被理解为限于在此提出的示例实施例。相反地，提供这些示例实施例使得本公开将是彻底和完全的，并且将把本发明构思的概念充分地传达给本领域的技术人员，并且本发明构思将仅由权利要求限定。贯穿本说明书，相同的参考标号表示相同的元件。
在下面的描述中，将参照操作的动作和符号表示(例如，以流程图、数据流图、结构图、框图等)来描述说明性实施例，所述操作可被实现为包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、组件、数据结构等的程序模块或功能处理。可使用现有电子系统(例如，显示驱动器、片上系统(SoC)装置、SoC系统、诸如个人数字助理(PDA)、智能电话、平板个人计算机(PC)、膝上型计算机等的电子装置)中的现有硬件来实现。这种现有硬件可包括一个或多个中央处理单元(CPU)、数字信号处理器(DSP)、专用集成电路(ASIC)、片上系统(SoC)、现场可编程门阵列(FPGA)、计算机等。
另外，一个或多个示例实施例可以是(或包括)硬件、固件、执行软件的硬件、或它们的任何组合。这种硬件可包括一个或多个CPU、SoC、DSP、ASIC、FPGA、计算机等，它们被配置为用于执行这里描述的功能以及这些元件的任何其他公知功能的专用机器。在至少一些情况下，CPU、SoC、DSP、ASIC和FPGA一般可被称为处理电路、处理线路、处理器和/或微处理器。
尽管流程图可将操作描述为顺序的处理，但这些操作中的许多可并行、并发或同时地被执行。另外，这些操作的次序可被重排。可在处理的操作完成时，终止该处理，但该处理还可具有未被包括在附图中的额外步骤。处理可对应于方法、函数、进程、子例程、子程序等。当处理对应于函数时，其终止可对应于调用函数或主函数的函数的返回。
如这里公开的，术语“存储介质”、“计算机可读存储介质”或“非暂时性计算机可读存储介质”可代表用于存储数据的一个或多个装置，包括只读存储器(ROM)、随机存取存储器(RAM)、磁性RAM、磁芯存储器、磁盘存储介质、光学存储介质、闪存存储器装置和/或用于存储信息的其他有形机器可读介质。术语“计算机可读介质”可包括(但不限于)便携式或固定的存储装置、光学存储装置和能够存储、包含或携带指令和/或数据的各种其他介质。
此外，可通过硬件、软件、固件、中间件、微代码、硬件描述语言或它们的任何组合来实现示例实施例的至少一些部分。当以软件、固件、中间件或微代码实现时，用于执行必要任务的程序代码或代码段可被存储在诸如计算机可读存储介质的机器或计算机可读介质中。当以软件实现时，处理器、处理电路、或处理单元可被编程为执行必要任务，从而被转变成专用处理器或计算机。
代码段可表示进程、函数、子程序、程序、例程、子例程、模块、软件封装、类、或指令、数据结构或程序语句的任何组合。可通过传递和/或接收信息、数据、隐含参数(arguments)、参数或存储器内容，将代码段结合到另一个代码段或者硬件电路。可借助任何合适手段(包括存储器共享、消息传递、令牌传递、网络传输等)来传递、转发或传输信息、隐含参数、参数、数据等。
如这里讨论的，晶体管的“端部”也可被称为晶体管的“端子”。
图1是示出根据发明构思的示例实施例的时序电路的示图。
参照图1，时序电路100可包括第一级110、第二级120、组合逻辑130和锁存电路140。在一个示例中，时序电路100可以是触发器。
第一级110可包括两个PMOS晶体管P11和P12和NMOS晶体管N11。第一级110的第一PMOS晶体管P11可连接在电源端子VDD和第一节点NET1之间并且可响应于时钟CLK被导通或截止。第一级110的第二PMOS晶体管P12可连接在电源端子VDD和第一节点NET1之间并且可响应于第二节点NET2的电压被导通或截止。第一级110的NMOS晶体管N11可连接在第一连接节点CN1和第一节点NET1之间并且可响应于时钟CLK被导通或截止。第一级110可响应于时钟CLK和第二节点NET2的电压确定第一节点NET1的电压和第一连接节点CN1的电压。这里，第一连接节点CN1可连接到组合逻辑130的输出端子。
第二级120可与第一级110互补并且可包括两个PMOS晶体管P21和P22和两个NMOS晶体管N21和N22。第二级120的第一PMOS晶体管P21可连接在电源端子VDD和第二节点NET2之间，并且可响应于时钟CLK被导通或截止。第二级120的第二PMOS晶体管P22可连接在电源端子VDD和第二节点NET2之间，并且可响应于第一节点NET1的电压被导通或截止。第二级120的第一NMOS晶体管N21可连接在第二节点NET2和第二连接节点CN2之间，并且可响应于逻辑信号LS被导通或截止。也就是说，例如，第一NMOS晶体管N21的一端与第二节点NET2连接并且另一端与第二连接节点CN2连接。第二级120的第二NMOS晶体管N22可连接在第二连接节点CN2和地端子GND之间并且可响应于时钟CLK被导通或截止。也就是说，例如，第二NMOS晶体管可响应于时钟CLK将地端子GND连接到第一NMOS晶体管N21的另一端。
第二级120可响应于时钟CLK、第一节点NET1的电压和逻辑信号LS来确定第二节点NET2的电压。在至少一个示例实施例中，在设定的时间段和/或间隔期间(例如，在特定持续时间内)，第一节点NET1的电压可与第二节点NET2的电压互补。
在图1中针对彼此串联连接的第一NMOS晶体管N21和第二NMOS晶体管N22例示了发明构思的示例实施例。然而，发明构思的范围和精神不应该限于此。例如，与时钟CLK关联的NMOS晶体管可连接到第二节点NET2，与逻辑信号LS关联的NMOS晶体管可连接到地端子GND。
组合逻辑130可接收第一节点NET1的电压、第二节点NET2的电压和数据D并且可使用第一节点NET1的电压、第二节点NET2的电压和数据D在内部执行逻辑运算。因此，组合逻辑130可被实现为生成逻辑信号LS。可用各种类型的逻辑电路来实现组合逻辑130。
锁存电路140可被实现为响应于时钟CLK来锁存第二节点NET2的电压。锁存电路140可输出锁存的数据Q或/Q。
以下描述根据发明构思的示例实施例的时序电路100的概念性操作。当时钟CLK处于低电平时，第一节点NET1和第二节点NET2可被充入高电平的电压(例如，VDD)。也就是说，例如，当时钟CLK处于低电平时，第一节点NET1和第二节点NET2可被充电，而不考虑(或者，可供选择地，独立于)数据D。此后，可基于数据D和时钟CLK确定是否要对第一节点NET1进行放电或者是否要对第二节点NET2进行放电，并且可根据锁存电路140中的确定结果来锁存与第二节点NET2的电压对应的数据。
在至少一个示例实施例中，关于第一节点NET1的放电操作可与关于第二节点NET2的放电操作互补。例如，可通过基于数据D的状态将第一节点NET1和第二节点NET2中的一个放电来确定时序电路100的输出值(例如，Q或/Q)。
在至少一个示例实施例中，当一个节点(例如，NET2)被放电时，可抑制、防止和/或阻止(例如，完全阻止)关于另一个节点(例如，NET1)的放电操作，反之亦然。例如，当第一节点NET1和第二节点NET2中的一个被放电时，组合逻辑130可抑制、防止和/或阻止对其中另一个进行放电，直到放电的节点被再次充电为止。此时，PMOS晶体管P12和PMOS晶体管P22中的一个可被导通，并且可将另一个节点连接到电源端子VDD。
传统上，基于脉冲的时序电路可响应于具有低状态的时钟对节点进行充电，并且可基于使用时钟生成的脉冲、高状态的时钟和数据状态，确定是否要保持(或维持)节点的电压状态或者是否要对节点进行放电。基于脉冲的时序电路可相对快速地操作。然而，基于脉冲的时序电路会受时钟改变的影响。
另一方面，根据发明构思的至少一个示例实施例，时序电路100可基于根据第一节点NET1和第二节点NET2的电压和数据D的状态而确定的逻辑信号LS和时钟CLK来确定(例如，互补地确定)是否对第一节点NET1和第二节点NET2进行放电。因此，相比于传统的时序电路，根据发明构思的至少一个示例实施例的时序电路100可降低和/或最小化由于时钟改变导致的影响。
此外，可用具有3栈结构以对节点进行放电的NMOS晶体管来实现传统的基于脉冲的时序电路。另一方面，根据至少一个示例实施例，可用具有2栈结构以对第二节点NET2进行放电的NMOS晶体管N21和N22来实现时序电路100。因此，相比于传统的时序电路，根据发明构思的至少一个示例实施例的时序电路100可通过提高放电速度来执行高速锁存操作。
传统上，时序电路会由于建立时间和用于输出(CQ)延迟的时钟而影响系统的时钟频率。因此，当使用建立时间和CQ延迟相对小(例如，非常小)的相对高性能时序电路时，提高时钟频率会相对容易。根据发明构思的至少一个示例实施例的时序电路100可减少建立时间和/或CQ延迟，从而可提高时钟频率。
图2是示出图1中示出的组合逻辑130的示例实施例的电路图。
参照图2，组合逻辑130可包括反相器131和与或非(AOI)门132。
反相器131可接收第一节点NET1的电压并且将其反相。AOI门132可被实现为通过针对第二节点NET2的电压、数据D和反相器131的输出值执行AOI门运算来生成逻辑信号LS。如图2中所示，AOI门132的输出端子可连接到第一连接节点CN1。
将针对图3和图4描述根据从组合逻辑130输出的逻辑信号LS形成的第一节点和第二节点的放电路径和放电操作。
图3是示出图1中示出的第一节点NET1的示例放电路径的电路图。为了方便描述，AOI门132可包括连接到第一连接节点CN1的放电路径。在至少一个示例实施例中，可用串联连接的NMOS晶体管N12和N13实现放电路径。NMOS晶体管N12可响应于数据D被导通，NMOS晶体管N13可响应于第二节点NET2的电压被导通。这里，如图3中所示串联连接的NMOS晶体管N12和N13的次序是示例。然而，发明构思的范围和精神不应该限于此。例如，与第二连接节点CN2的电压关联的NMOS晶体管可连接到第一连接节点CN1，与数据D关联的NMOS晶体管可连接到地端子GND。同时，图3中示出的第一节点NET1的放电路径是示例。然而，发明构思的范围和精神不应该限于此。
参照图1至图3，以下描述关于第一节点NET1的放电操作。当数据D具有高电平并且第二节点NET2的电压具有高电平时，第一节点NET1的电压可响应于具有高电平的时钟CLK被放电。此时，图2中示出的组合逻辑130可生成具有低电平的逻辑信号LS。因为第一连接节点CN1的电压是低电平，所以在第一节点NET1的电压被放电的同时，逻辑信号LS可维持在低电平。因此，第二节点NET2的电压可基本上不被放电。
图4是示出图1中示出的第二节点NET2的示例放电路径的电路图。
参照图4，可用串联连接的NMOS晶体管N21和N22实现第二节点NET2的放电路径。
参照图1至图4，以下描述关于第二节点NET2的示例放电操作。当第一节点NET1的电压是高电平时，第二节点NET2的电压是低电平，并且数据D具有低电平，组合逻辑130的AOI门132可生成具有高电平的逻辑信号LS。第二节点NET2的电压可响应于具有高电平的逻辑信号LS和参照图1中示出的时序电路100的具有高电平的时钟CLK被放电。在相同或基本上相同的时间(例如，同时地和/或并发地)，第一节点NET1可响应于低电平的第二节点NET2的电压被电源端子VDD充电并且可保持或维持电压处于高电平。当第二节点NET2被放电时，可抑制、防止和/或阻止(例如，完全阻止)第一节点NET1的放电。
如参照图3和图4描述的，当针对第一节点NET1和第二节点NET2中的一个执行放电操作时，可基于从组合逻辑130提供的逻辑信号LS来抑制、防止和/或阻止(例如，完全阻止)关于其中另一个节点的放电操作。
图5是示出图1中示出的锁存电路140的示例实施例的电路图。
参照图1至图5，锁存电路140可包括PMOS晶体管P41、NMOS晶体管N41和N42以及缓冲器BUF。PMOS晶体管P41可响应于第二节点NET2的电压将电源端子VDD连接到输出节点OUT。NMOS晶体管N41可连接到输出节点OUT并且可响应于时钟CLK来操作。NMOS晶体管N42可响应于第二节点NET2的电压，将NMOS晶体管N41的漏极端子连接到地端子GND。缓冲器BUF可缓冲输出节点OUT的电压。在至少一个示例实施例中，缓冲器BUF可响应于时钟CLK被启动或者可响应于第二节点NET2的电压的反相形式被启动。
如图5中所示串联连接的NMOS晶体管N41和N42的次序是示例。然而，发明构思的范围和精神不应该限于此。例如，串联连接的NMOS晶体管N41和N42的位置可互换。
根据发明构思的至少一个示例实施例的时序电路可被实现为接收扫描信号。时序电路可用作进行扫描测试操作的扫描链的一部分。
图6是示出根据发明构思的另一个示例实施例的时序电路的示图。
参照图6，时序电路200可包括第一级210、第二级220、组合逻辑230和锁存电路240。相比于图1中示出的第一级110，时序电路200的第一级210还可包括：PMOS晶体管P13和P14以及NMOS晶体管N12和N13，连接以接收与扫描信号关联的扫描输入SI和扫描使能信号SE；以及NMOS晶体管N14，连接以接收第二节点NET2的电压。第一级210的配置是示例，发明构思的范围和精神不应该限于此。例如，第一PMOS晶体管P11以及第三PMOS晶体管P13和第四PMOS晶体管P14的位置可互换。
此外，相比于图1和图2中示出的组合逻辑130，时序电路200的组合逻辑230可包括AOI门232，AOI门232另外接收扫描使能信号SE的反相形式(例如，/SE)。
第二级220可与图1中示出的第二级120相同或基本上相同。
锁存电路240可类似于图1中示出的锁存电路140，但还可包括结合到锁存器242的输出的反相器244。锁存器242可以与图1中的锁存电路140相同或基本上相同。反相器244可将锁存器242的输出反相。
发明构思的至少一个示例实施例被例示为扫描输入SI和扫描使能信号SE被输入到图6中示出的时序电路200中的第一级210。然而，发明构思的范围和精神不应该限于此。例如，根据发明构思的至少一个示例实施例的时序电路可被实现为使得扫描输入SI和扫描使能信号SE被输入到组合逻辑。
图7是示出根据发明构思的另一个示例实施例的时序电路的示图。
参照图7，时序电路300可包括第一级310、第二级320、组合逻辑330和锁存电路340。
相比于图6中示出的时序电路200，时序电路300可包括被配置为不同于时序电路200以便另外接收扫描输入SI和扫描使能信号SE并且生成逻辑信号LS的组合逻辑330。
组合逻辑330可包括反相器331、AOI门332和多路复用器333。多路复用器333可被实现为响应于扫描使能信号SE来选择数据D和扫描输入SI中的一个作为AOI门332的输入。图7中示出的组合逻辑330的配置是示例，发明构思的范围和精神不应该限于此。
第一级310和第二级320可分别与第一级110和第二级220相同或基本上相同。锁存电路340可包括锁存器342和反相器344。锁存器342和反相器344可分别与锁存器242和反相器244相同或基本上相同。
关于被实现为具有共享结构的数据路径和扫描路径来描述发明构思的至少一些示例实施例。然而，发明构思的范围和精神不应该限于此。例如，可用划分数据路径和扫描路径的结构来实现根据发明构思的示例实施例的时序电路。
图8是示出根据发明构思的另一个示例实施例的时序电路的示图。
参照图8，时序电路400可包括第一级410、第二级420、组合逻辑430和锁存电路440。
第一级410通过与图7的时序电路300不同的配置来接收扫描输入SI，并且组合逻辑430通过与图7的时序电路300不同的配置来接收数据D。
第一级410可包括：第一PMOS晶体管P11，响应于时钟CLK将第一节点NET1连接到第三PMOS晶体管P13和第四PMOS晶体管P14二者的公共节点；第二PMOS晶体管P12，响应于第二节点NET2的电压将第一节点NET1连接到电源端子VDD；第三PMOS晶体管P13，响应于扫描输入SI将第一PMOS晶体管P11的一端连接到电源端子VDD；第四PMOS晶体管P14，响应于扫描使能信号SE将第一PMOS晶体管P11的所述一端连接到电源端子VDD；第一NMOS晶体管N11，响应于时钟CLK将第一连接节点CN1连接到第一节点NET1；第二NMOS晶体管N12，响应于扫描输入SI将第三NMOS晶体管N13的一端连接到第一节点NET1；以及第三NMOS晶体管N13，响应于扫描使能信号SE将第二连接节点CN2连接到第二NMOS晶体管N12的所述一端。第一级410的配置是示例，发明构思的范围和精神不应该限于此。例如，串联连接的第二NMOS晶体管N12和第三NMOS晶体管N13的位置可互换。
组合逻辑430可包括：反相器431，将第一节点NET1的电压反相；PMOS晶体管P31，响应于第一节点NET1的反相电压/NET1将PMOS晶体管P31、P32和P33的公共节点连接到第一连接节点CN1；PMOS晶体管P32，响应于数据D将PMOS晶体管P31的一端连接到电源端子VDD；PMOS晶体管P33，响应于反相扫描使能信号/SE将PMOS晶体管P31的所述一端连接到电源端子VDD；PMOS晶体管P34，响应于第二节点NET2的电压将PMOS晶体管P31的所述一端连接到电源端子VDD；NMOS晶体管N31，响应于第一节点NET1的反相电压/NET1将地端子GND连接到第一连接节点CN1；NMOS晶体管N32，响应于数据将NMOS晶体管N33的一端连接到第一连接节点CN1；NMOS晶体管N33，响应于反相扫描使能信号/SE将第二连接节点CN2连接到NMOS晶体管N32；以及NMOS晶体管N34，响应于第二节点NET2的电压将地端子GND连接到第二连接节点CN2。组合逻辑430的配置是示例，发明构思的范围和精神不应该限于此。例如，串联连接的PMOS晶体管P31和PMOS晶体管P32、P33和P34的位置可互换。此外，NMOS晶体管N32、N33和N34的位置可不同地互换。
第二级420可与第二级120相同或基本上相同。锁存电路440可包括锁存器442和反相器444。锁存器442和反相器444可分别与锁存器242和反相器244相同或基本上相同。
不同于参照图8描述的图7中示出的时序电路300，可用划分扫描路径和数据路径的结构来实现时序电路400。
图9是示出图8的时序电路400中的示例扫描路径的示图。
参照图8和图9，当扫描使能信号SE处于高电平时，可形成扫描路径。即使当从图8的时序电路400的组件之中去除无意义的或不进行操作的PMOS晶体管P14和P33以及NMOS晶体管N11、N13、N32、N33，也可根据高电平的扫描使能信号SE形成与图8中所示的相同或基本上相同的扫描路径。根据发明构思的示例实施例的扫描路径可包括由图8的晶体管P31、P32、P34和N31组成的反相器434。扫描路径的反相器434不会出现在数据路径上。因此，时序电路400可被设计成使得扫描路径的操作速度比数据路径的操作速度慢。
根据发明构思的至少一个示例实施例的时序电路可被实现为接收重置信号。
图10是示出根据发明构思的另一个示例实施例的时序电路的示图。
参照图10，时序电路500可包括第一级510、第二级520、组合逻辑530和锁存电路550。
第一级510和组合逻辑530可分别与第一级410和组合逻辑430相同或基本上相同。
第二级520被配置为不同于图8中示出的时序电路400的第二级，以便接收重置信号R。
第二级520可包括：PMOS晶体管P23，响应于重置信号R连接电源端子VDD和PMOS晶体管P21和P22二者的公共节点；以及NMOS晶体管N23，响应于重置信号R将地端子GND与第二节点NET2连接。这里，重置信号R可被输入到锁存器542的重置端口。
锁存电路550可包括锁存器542和反相器544。锁存器542和反相器544可分别与锁存器242和反相器244相同或基本上相同。
可用图2至图10中示出的AOI门被转变成各种形式的结构来实现根据发明构思的至少一个示例实施例的时序图。
图11是示出图8中示出的时序电路400的AOI门发生转变的时序电路的示例实施例的电路图。
参照图11，时序电路600可包括PMOS晶体管P34，PMOS晶体管P34具有与图8中示出的时序电路400不同的连接。PMOS晶体管P34可响应于第二节点NET2的电压将电源端子VDD连接到第一连接节点CN1。
图12是示出图8中示出的时序电路400的AOI门发生转变的时序电路的另一个示例实施例的电路图。
参照图12，时序电路700可包括NMOS晶体管N31，NMOS晶体管N31具有与图8中示出的时序电路400不同的连接。NMOS晶体管N31可响应于第一节点NET1的反相电压/NET1将第一连接节点CN1连接到第二连接节点CN2。
图13是示出图8中示出的时序电路400的AOI门发生转变的时序电路的另一个示例实施例的电路图。
参照图13，时序电路800可包括PMOS晶体管P34和NMOS晶体管31，PMOS晶体管P34和NMOS晶体管N31具有与图8中示出的时序电路400不同的连接。PMOS晶体管P34可响应于第二节点NET2的电压将电源端子VDD连接到第一连接节点CN1。NMOS晶体管N31可响应于第一节点NET1的反相电压/NET1将第一连接节点CN1连接到第二连接节点CN2。
关于使用组合逻辑的一部分的图1至图13中示出的时序电路中的第一级的放电路径来描述发明构思的示例实施例。然而，发明构思的范围和精神不应该限于此。例如，发明构思的至少一些示例实施例的时序电路可包括第一级中的放电路径，而不考虑组合逻辑。
图14是示出根据发明构思的另一个示例实施例的时序电路的示图。
参照图14，时序电路900可包括第一级910、第二级920、组合逻辑930和锁存电路940。第二级920、组合逻辑930和锁存电路940可分别与第二级120、组合逻辑130和锁存电路140相同或基本上相同。
时序电路900的第一级910可类似于图1中的第一级110，但还可包括连接在第一连接节点CN1和地端子GND之间的放电电路192。可通过与组合逻辑930不关联的放电电路192来执行关于第一级910的第一节点NET1的放电操作。
如图14中所示，放电电路192可包括：NMOS晶体管N15，响应于数据D将NMOS晶体管N17的一端连接到第一连接节点CN1；NMOS晶体管N16，并联连接到NMOS晶体管N15；以及NMOS晶体管N17，响应于第二节点NET2的电压将地端子GND连接到NMOS晶体管N15和N16二者的公共节点。在至少一个示例实施例中，NMOS晶体管N16的栅极端子可连接到组合逻辑930的输出端子。图14中示出的放电电路是示例，发明构思的范围和精神不应该限于此。
图15是示出根据发明构思的示例实施例的时序电路的操作方法的流程图。以下，将参照图1至图15描述时序电路的操作方法。
参照图15，可响应于时钟CLK、数据D或逻辑信号LS用电源电压对第一节点NET1的电压和/或第二节点NET2的电压进行充电(S110)。可响应于时钟CLK对第一节点NET1的电压进行放电(S120)。可响应于数据D、时钟CLK和逻辑信号LS对第二节点NET2的电压进行放电。这里，可从参照图1至图14描述的组合逻辑来生成逻辑信号LS。组合逻辑可生成逻辑信号LS，使得当第二节点NET2的电压被放电时第一节点NET1的电压不被放电或者使得当第一节点NET1的电压被放电时第二节点NET2的电压不被放电。
此后，可锁存与第二节点NET2的电压是否被放电对应的数据，并且时序电路可将锁存的数据作为结果值(例如，Q或/Q)输出。在至少一个示例实施例中，能够将锁存的数据反相。
此外，时序电路可响应于重置信号R将第一节点NET1的电压或第二节点NET2的电压重置。
同时，参照图15描述数据的锁存操作。然而，根据发明构思的至少一个示例实施例的时序电路可响应于扫描使能信号SE形成扫描路径，从而使得可以锁存输入到扫描路径的扫描输入SI。
在参照图15描述的时序电路的操作方法中，说明的次序或者步骤或操作的数量不应该限制发明构思的范围和精神。例如，可依次或并行地执行步骤S120和S130。
图16是示出根据发明构思的示例实施例的时序电路的示例操作时序的时序图。以下，将参照图15和图16描述时序电路的操作。
如图16中所示，组合逻辑可控制第一级的第一节点和第二级的第二节点的放电，使得第一节点在第一时间间隔期间被放电并且第二节点在第二时间间隔期间被放电，其中，第一时间间隔和第二时间间隔是不同的未重叠时间间隔。
参照图15和图16，在间隔T1期间(在S110中)，可响应于低电平的时钟CLK、低电平的数据D和高电平的逻辑信号LS对第二节点NET2的电压进行充电。在该情况下，第一节点NET1的电压可维持在高电平。在间隔T2期间(在S130中)，可响应于具有高电平的时钟CLK、具有低电平的数据D和具有高电平的逻辑信号LS对第二节点NET2的电压进行放电。在间隔T3期间(在S110中)，当假设数据D转变时，逻辑信号LS可从高电平转变成低电平。此时，可响应于具有低电平的时钟CLK、转变之前的低电平的数据D和转变之前的高电平的逻辑信号LS对第二节点NET2的电压进行充电。此外，第一节点NET1的电压可连续地或基本上连续地维持在高电平。在间隔T4期间(在S130中)，可完成数据D的转变。可响应于具有高电平的时钟CLK、具有高电平的数据D和具有低电平的逻辑信号LS对第一节点NET1的电压进行放电。此时，第二节点NET2的电压可维持在高电平。在该情况下，输出端子Q可输出具有高电平的与第二节点NET2的电压对应的电压。在间隔T5期间(在S110中)，可响应于具有低电平的时钟CLK、具有高电平的数据D和具有低电平的逻辑信号LS对第一节点NET1的电压进行充电。此时，第二节点NET2的电压可维持在高电平，输出端子Q可维持在高电平。图16中示出的时序是示例，发明构思的范围和精神应该不限于此。
根据发明构思的至少一些示例实施例的时序电路可应用于固态驱动器(SSD)的至少一种配置。
图17是示出根据发明构思的示例实施例的SSD的框图。
参照图17，SSD 1000可包括多个非易失性存储器1100和SSD控制器1200。
非易失性存储器1100可被实现为可选地接收外部高电压Vppx。非易失性存储器1100可包括分别连接到多个通道CH1至CHi的多个非易失性存储器封装。在这个示例中，“i”是2或更大的整数。
SSD控制器1200可分别通过通道CH1至CHi连接到非易失性存储器1100。SSD控制器1200可包括至少一个处理器1210、缓冲存储器1220、纠错码(ECC)电路1230、主机接口1240和非易失性存储器接口1250。
处理器1210可被实现为处理SSD控制器1200的总体操作。处理器1210可包括多个时序电路FF1和FF2。这里，可用参照图1和图16描述的时序电路来实现时序电路FF1和FF2中的每个。发明构思的示例实施例被例示为串联连接的时序电路FF1和FF2的数量是2个。然而，发明构思的范围和精神不应该限于此。
缓冲存储器1220可暂时存储在SSD控制器1200的操作中使用的数据。缓冲存储器1220可包括存储数据或命令的多条存储器线。这里，可使用各种方法将多条存储器线映射到高速缓存线。发明构思的至少一些示例实施例被例示为图17中的缓冲存储器1220被布置在SSD控制器1200中。然而，发明构思的范围和精神可不限于此。例如，根据发明构思的示例实施例的缓冲存储器1220可被布置在SSD控制器1200外部。
ECC电路1230可计算将在写操作中被编程的数据的纠错码的值，可基于纠错码的值来校正在读操作中读取的数据，和/或可校正从非易失性存储器1100修复的错误。发明构思的示例实施例被例示为关于ECC电路1230按扇区检测和校正错误。然而，发明构思的范围和精神可不限于此。
ECC电路1230可在从非易失性存储器1100接收的数据中生成无效位(fail bit)或用于校正错误位的纠错码(ECC)。ECC电路1230可针对提供到非易失性存储器1100的数据执行错误校正编码并且可生成添加奇偶校验位的数据。奇偶校验位可被存储在非易失性存储器1100中。此外，ECC电路1230可针对从非易失性存储器1100输出的数据执行错误校正解码。ECC电路1230可使用奇偶校验位来校正错误。尽管未示出，但在SSD控制器1200中还可包括代码存储器，代码存储器存储用于SSD控制器1200操作的代码数据。可用非易失性存储器来实现代码存储器。
主机接口1240可提供用于与外部装置接口连接的接口功能。主机接口1240可通过并行先进技术附件(PATA)总线、串行先进技术附件(SATA)总线、小型计算机系统接口(SCSI)、通用串行总线(USB)、外围组件互连快速(PCIe)、安全数字(SD)、串行连接SCSI(SAS)、通用闪存存储器(UFS)、嵌入式多媒体卡(eMMC)、多媒体卡(MMC)、NAND接口等连接到外部主机。非易失性存储器接口1250可提供SSD控制器1200和非易失性存储器1100之间的接口功能。尽管未示出，但SSD控制器1200可安装无线通信功能(例如，WiFi)。
由于高速时序电路FF1和FF2被应用于处理器1210，因此根据发明构思的至少一个示例实施例的SSD 1000可包括处理器1210。因此，SSD 1000可在相对高的时钟频率下操作。
图18是示出根据发明构思的示例实施例的电子装置2000的框图。
参照图18，电子装置2000可包括至少一个处理器2100、缓冲存储器2200、代码存储器2300、非易失性存储器接口2600、非易失性存储器装置2700和主机接口2800。电子装置2000可以是下面装置中的一个或者其中两个或更多个的组合：数据存储介质(例如，固态驱动器(SSD))、记忆棒、通用闪存存储器(UFS)装置)、存储卡(例如，安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)等)、智能卡、移动装置(例如，智能电话和GalaxyTM系列)、智能电话、平板个人计算机(PC)、移动电话、视频电话、电子书阅读器、台式PC、膝上型PC、上网本计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、移动医疗装置、电子手镯、电子项链、电子应用配件、相机、可穿戴装置、电子时钟、腕表、家电用器(例如，冰箱、空调、真空吸尘器、烤箱、微波炉、洗衣机、空气过滤器等)、人工智能机器人、电视(TV)、数字视频盘(DVD)播放器、音频系统、各种类型的医疗装置(例如，磁共振血流成像(MRA)相机、磁共振成像(MRI)相机、计算机断层扫描(CT)相机、超声机等)、导航装置、全球定位系统(GPS)接收器、事件数据记录器(EDR)、飞行数据记录器(FDR)、机顶盒、TV盒(例如，SamsungHomeSyncTM、Apple TVTM或Google TVTM)、电子字典、汽车信息娱乐装置、船舶电子设备(例如，船舶导航系统、陀螺罗盘等)、航空电子系统、安全装置、电子衣物、电子钥匙、摄像机、游戏控制台、头戴式显示器(HMD)、平板显示装置、电子相框、电子相册、包括通信功能的建筑物或结构的家具或一部分、电子板、电子签名接收装置、或投影仪。
处理器2100可被实现为控制关于电子装置2000的总体操作。这里，处理器2100可以是中央处理单元、应用处理器、图形处理器等。在至少一个示例实施例中，处理器2100可包括安全处理器或安全元件(SE)等。例如，处理器2100可具有防篡改功能，以保护其免受篡改攻击(诸如，微探测、软件攻击、窃听、故障生成等)。在至少一个示例实施例中，处理器2100可包括串联连接的至少两个时序电路FF1和FF2。这里，可用参照图1和图15描述的时序电路来实现时序电路FF1和FF2中的每个。在至少一个示例实施例中，可用相同或基本上相同的类型的时序电路来实现时序电路FF1和FF2中的每个。在至少一个其他的示例实施例中，可用不同类型的时序电路来实现时序电路FF1和FF2中的每个。
缓冲存储器2200可根据处理器2100的控制进行操作。缓冲存储器220可暂时存储被处理器2100处理的数据或者可缓冲被发送到非易失性存储器装置2700的数据或从非易失性存储器装置2700发送的数据。在至少一个示例实施例中，缓冲存储器2200可以是随机存取存储器(RAM)、静态随机存取存储器(SRAM)和相变随机存取存储器(PRAM)。
代码存储器2300可被实现为存储用于管理或操作电子装置2000的代码和/或应用。在至少一个示例实施例中，代码存储器2300可以是只读存储器(ROM)或PRAM。可通过非易失性存储器接口2600来执行与非易失性存储器装置2700的数据交换。主机接口2800可通过并行先进技术附件(PATA)总线、串行先进技术附件(SATA)总线、小型计算机系统接口(SCSI)、通用串行总线(USB)、外围组件互连快速(PCIe)、SD、串行连接SCSI(SAS)、UFS、eMMC、MMC、NAND接口等连接到外部主机。
尽管未示出，但电子装置2000可安装无线通信功能(例如，WiFi)。同时，电子装置2000还可包括图18中未示出的组件，或者可不包括图18中示出的组件中的至少一个(除了加密处理电路之外)。
图19是示出根据发明构思的示例实施例的移动装置3000的框图。
参照图19，移动装置3000可包括处理器(AP/ModAP)3100、存储器装置3200、显示/触摸模块3300和缓冲存储器3400。
处理器3100可被实现为控制移动装置3000的总体操作和与外部装置的有线/无线通信。例如，处理器3100可以是应用处理器(AP)、集成调制解调器应用处理器(下文中，被称为“ModAP”)等。处理器3100可包括参照图1至图14描述的至少两个时序电路FF 1和FF2。
在至少一个示例实施例中，可用参照图1和图6描述的时序电路来实现处理器3100的时序电路FF1和FF2。在至少一个其他的示例实施例中，处理器3100可包括串联连接以响应于扫描信号执行扫描测试的第一时序电路FF1和第二时序电路FF2。这里，可用参照图6至图13描述的接收扫描输入SI和扫描使能信号SE的时序电路来实现第一时序电路FF1和第二时序电路FF2中的每个。
缓冲存储器3400可被实现为暂时存储当移动装置3000执行处理操作时需要的数据。显示/触摸模块3300可被实现为显示从处理器3100处理的数据或者从触摸面板接收数据。存储装置3200可被实现为存储用户的数据。存储装置3200可以是eMMC、SSD、UFS等。
根据发明构思的一个或多个示例实施例的时序电路和/或其操作方法可通过根据互补节点的电压和数据的状态来互补地确定节点的电压是否响应于逻辑信号和时钟被放电来抑制和/或最小化由于时钟改变导致的影响。
根据发明构思的一个或多个示例实施例的时序电路和/或其操作方法可通过用2栈结构的NMOS晶体管实现来提高放电速度。因此，可以以相对高的速度执行锁存操作。
根据发明构思的一个或多个示例实施例的时序电路和/或其操作方法可使得能够通过减少建立时间或CQ延迟来提高时钟频率。
因此，应该理解，这里讨论的示例实施例不是限制性的，而是说明性的。虽然已经参照示例实施例描述了发明构思，但本领域的技术人员将清楚，可在不脱离发明构思的精神和范围的情况下进行各种改变和修改。

Claims (20)

1.一种时序电路，包括：
第一级，被配置为响应于时钟对第一节点的电压进行充电，并且响应于时钟、第二节点的电压和数据对第一节点的电压进行放电；
第二级，被配置为响应于时钟对第二节点的电压进行充电，并且响应于时钟和逻辑信号对第二节点的电压进行放电；
组合逻辑，被配置为使用第一节点的电压、第二节点的电压和数据来生成逻辑信号；以及
锁存电路，被配置为响应于时钟来锁存第二节点的电压，
其中，组合逻辑生成逻辑信号，使得当第一节点的电压被放电时，第二节点的电压不被放电，或者使得当第二节点的电压被放电时，第一节点的电压不被放电。
2.根据权利要求1所述的时序电路，其中，第一级包括：
第一PMOS晶体管，被配置为响应于时钟将第一节点连接到电源端子；
第二PMOS晶体管，被配置为响应于第二节点的电压将第一节点连接到电源端子；以及
第一NMOS晶体管，被配置为响应于时钟将提供逻辑信号的第一连接节点连接到第一节点。
3.根据权利要求2所述的时序电路，其中，第二级包括：
第一PMOS晶体管，被配置为响应于时钟将第二节点连接到电源端子；
第二PMOS晶体管，被配置为响应于第一节点的电压将第二节点连接到电源端子；
第一NMOS晶体管，具有响应于逻辑信号连接到第二节点的一端；以及
第二NMOS晶体管，被配置为响应于时钟将地端子连接到第二级的第一NMOS晶体管的所述一端，
其中，第一连接节点连接到第二级的第一NMOS晶体管的栅极端子。
4.根据权利要求2所述的时序电路，其中，组合逻辑包括：
反相器，被配置为将第一节点的电压反相；以及
与或非(AOI)门，被配置为接收第二节点的电压、数据和反相器的输出值，并生成逻辑信号。
5.根据权利要求4所述的时序电路，其中，与或非门包括：
第一NMOS晶体管，具有响应于数据而连接到第一连接节点的一端；
第二NMOS晶体管，被配置为响应于第二节点的电压将地端子连接到与或非门的第一NMOS晶体管的所述一端。
6.根据权利要求1所述的时序电路，其中，锁存电路包括：
第一PMOS晶体管，被配置为响应于第二节点的电压将输出节点连接到电源端子；
第一NMOS晶体管，具有响应于时钟而连接到输出节点的一端；
第二NMOS晶体管，被配置为响应于第二节点的电压将锁存电路的第一NMOS晶体管的所述一端连接到地端子；以及
缓冲器，被配置为缓冲输出节点的电压。
7.根据权利要求6所述的时序电路，其中，锁存电路还包括：
反相器，被配置为将输出节点的电压反相。
8.根据权利要求1所述的时序电路，其中，第一级包括：
第一PMOS晶体管，具有响应于时钟连接到第一节点的一端；
第二PMOS晶体管，被配置为响应于第二节点的电压将第一节点连接到电源端子；
第三PMOS晶体管，被配置为响应于扫描输入将第一级的第一PMOS晶体管的所述一端连接到电源端子；
第四PMOS晶体管，被配置为响应于扫描使能信号将第一级的第一PMOS晶体管的所述一端连接到电源端子；
第一NMOS晶体管，被配置为响应于时钟将提供逻辑信号的第一连接节点连接到第一节点；
第二NMOS晶体管，具有响应于扫描输入连接到第一节点的一端；
第三NMOS晶体管，具有响应于扫描使能信号连接到第一级的第二NMOS晶体管的所述一端的一端；以及
第四NMOS晶体管，被配置为响应于第二节点的电压将第一级的第三NMOS晶体管的所述一端连接到地端子，
其中，组合逻辑包括：
反相器，被配置为将第一节点的电压反相；以及
AOI门，被配置为接收反相器的输出值、反相的扫描使能信号、第二节点的电压和数据，并生成逻辑信号，
其中，第一连接节点连接到AOI门的输出端子。
9.根据权利要求1所述的时序电路，其中，第一级包括：
第一PMOS晶体管，被配置为响应于时钟将第一节点连接到电源端子；
第二PMOS晶体管，被配置为响应于第二节点的电压将第一节点连接到电源端子；以及
第一NMOS晶体管，被配置为响应于时钟将提供逻辑信号的第一连接节点连接到第一节点，
其中，组合逻辑包括：
反相器，被配置为将第一节点的电压反相；
多路复用器，被配置为响应于扫描使能信号选择数据或扫描输入中的一个；以及
AOI门，被配置为接收多路复用器的输出值、第二节点的电压和反相器的输出值，并生成逻辑信号，
其中，第一连接节点连接到AOI门的输出端子。
10.根据权利要求1所述的时序电路，其中，
第一级包括：
第一PMOS晶体管，具有响应于时钟连接到第一节点的一端；
第二PMOS晶体管，被配置为响应于第二节点的电压将第一节点连接到电源端子；
第三PMOS晶体管，被配置为响应于扫描输入将第一级的第一PMOS晶体管的所述一端连接到电源端子；
第四PMOS晶体管，被配置为响应于扫描使能信号将第一级的第一PMOS晶体管的所述一端连接到电源端子；
第一NMOS晶体管，被配置为响应于时钟将提供逻辑信号的第一连接节点连接到第一节点；
第二NMOS晶体管，具有响应于扫描输入连接到第一节点的一端；以及
第三NMOS晶体管，被配置为响应于扫描使能信号将第二连接节点连接到第一级的第二NMOS晶体管的所述一端，以及
其中，组合逻辑包括：
反相器，被配置为将第一节点的电压反相；
第一PMOS晶体管，具有响应于反相器的输出值连接到第一连接节点的一端；
第二PMOS晶体管，被配置为响应于数据将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第三PMOS晶体管，被配置为响应于反相的扫描使能信号将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第四PMOS晶体管，被配置为响应于第二节点的电压将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第一NMOS晶体管，被配置为响应于反相器的输出值将地端子连接到第一连接节点；
第二NMOS晶体管，具有响应于数据连接到第一连接节点的一端；
第三NMOS晶体管，被配置为响应于反相的扫描使能信号将组合逻辑的第二NMOS晶体管的所述一端连接到第二连接节点；以及
第四NMOS晶体管，被配置为响应于第二节点的电压将地端子连接到第二连接节点。
11.一种时序电路，包括：第一级、第二级、组合逻辑和锁存电路，其中，
第一级，包括：
第一PMOS晶体管，具有响应于时钟连接到第一节点的一端；
第二PMOS晶体管，被配置为响应于第二节点的电压将第一节点连接到电源端子；
第三PMOS晶体管，被配置为响应于扫描输入将第一PMOS晶体管的所述一端连接到电源端子；
第四PMOS晶体管，被配置为响应于扫描使能信号将第一PMOS晶体管的所述一端连接到电源端子；
第一NMOS晶体管，被配置为响应于时钟将提供逻辑信号的第一连接节点连接到第一节点；
第二NMOS晶体管，具有响应于扫描输入连接到第一节点的一端；以及
第三NMOS晶体管，被配置为响应于扫描使能信号将第二连接节点连接到第二NMOS晶体管的所述一端，
第二级，包括：
第一PMOS晶体管，被配置为响应于时钟将第二节点连接到电源端子；
第二PMOS晶体管，被配置为响应于第一节点的电压将第二节点连接到电源端子；
第一NMOS晶体管，具有响应于逻辑信号连接到第二节点的一端；以及
第二NMOS晶体管，被配置为响应于时钟将地端子连接到第二级的第一NMOS晶体管的所述一端，
组合逻辑，被配置为接收数据、第一节点的电压和第二节点的电压，并生成逻辑信号，其中，输出逻辑信号的组合逻辑的输出端子连接到第一连接节点，
锁存电路，被配置为响应于时钟来锁存第二节点的电压。
12.根据权利要求11所述的时序电路，其中，组合逻辑包括：
反相器，被配置为将第一节点的电压反相；
第一PMOS晶体管，具有响应于反相器的输出值连接到第一连接节点的一端；
第二PMOS晶体管，被配置为响应于数据将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第三PMOS晶体管，被配置为响应于扫描使能信号的反相信号将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第四PMOS晶体管，被配置为响应于第二节点的电压将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第一NMOS晶体管，被配置为响应于反相器的输出值将地端子连接到第一连接节点；
第二NMOS晶体管，具有响应于数据连接到第一连接节点的一端；
第三NMOS晶体管，被配置为响应于反相的扫描使能信号将组合逻辑的第二NMOS晶体管的所述一端连接到第二连接节点；以及
第四NMOS晶体管，被配置为响应于第二节点的电压将地端子连接到第二连接节点。
13.根据权利要求11所述的时序电路，其中，第二级还包括：
第三PMOS晶体管，被配置为响应于重置信号将第二级的第一PMOS晶体管的一端连接到电源端子，以及响应于重置信号将第二级的第二PMOS晶体管的一端连接到电源端子；以及
第三NMOS晶体管，被配置为响应于重置信号将地端子连接到第二节点。
14.根据权利要求11所述的时序电路，其中，组合逻辑包括：
反相器，被配置为将第一节点的电压反相；
第一PMOS晶体管，具有响应于反相器的输出值连接到第一连接节点的一端；
第二PMOS晶体管，被配置为响应于数据将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第三PMOS晶体管，被配置为响应于扫描使能信号的反相信号将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第四PMOS晶体管，被配置为响应于第二节点的电压将第一连接节点连接到电源端子；
第一NMOS晶体管，被配置为响应于反相器的输出值将地端子连接到第一连接节点；
第二NMOS晶体管，具有响应于数据连接到第一连接节点的一端；
第三NMOS晶体管，被配置为响应于反相的扫描使能信号将组合逻辑的第二NMOS晶体管的所述一端连接到第二连接节点；以及
第四NMOS晶体管，被配置为响应于第二节点的电压将地端子连接到第二连接节点。
15.根据权利要求11所述的时序电路，其中，组合逻辑包括：
反相器，被配置为将第一节点的电压反相；
第一PMOS晶体管，具有响应于反相器的输出值连接到第一连接节点的一端；
第二PMOS晶体管，被配置为响应于数据将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第三PMOS晶体管，被配置为响应于扫描使能信号的反相信号将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第四PMOS晶体管，被配置为响应于第二节点的电压将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第一NMOS晶体管，被配置为响应于反相器的输出值将第二连接节点连接到第一连接节点；
第二NMOS晶体管，具有响应于数据连接到第一连接节点的一端；
第三NMOS晶体管，被配置为响应于反相的扫描使能信号将组合逻辑的第二NMOS晶体管的所述一端连接到第二连接端子；以及
第四NMOS晶体管，被配置为响应于第二节点的电压将地端子连接到第二连接节点。
16.根据权利要求11所述的时序电路，其中，组合逻辑包括：
反相器，被配置为将第一节点的电压反相；
第一PMOS晶体管，具有响应于反相器的输出值连接到第一连接节点的一端；
第二PMOS晶体管，被配置为响应于数据将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第三PMOS晶体管，被配置为响应于扫描使能信号的反相信号将组合逻辑的第一PMOS晶体管的所述一端连接到电源端子；
第四PMOS晶体管，被配置为响应于第二节点的电压将第一连接节点连接到电源端子；
第一NMOS晶体管，被配置为响应于反相器的输出值将第二连接节点连接到第一连接节点；
第二NMOS晶体管，具有响应于数据连接到第一连接节点的一端；
第三NMOS晶体管，被配置为响应于反相的扫描使能信号将组合逻辑的第二NMOS晶体管的所述一端连接到第二连接节点；以及
第四NMOS晶体管，被配置为响应于第二节点的电压将地端子连接到第二连接节点。
17.一种时序电路，包括：
第一级电路；
第二级电路；以及
组合逻辑电路，结合在第一级电路的第一节点和第二级电路的第二节点之间，组合逻辑电路被配置为基于第一节点处的电压、第二节点处的电压和输入数据来控制第一节点和第二节点的放电，使得第一节点在第一时间间隔期间被放电并且第二节点在第二时间间隔期间被放电，其中，第一时间间隔和第二时间间隔是不同的并且不重叠的时间间隔。
18.根据权利要求17所述的时序电路，还包括：
锁存电路，被配置为响应于时钟信号锁存第二节点处的电压。
19.根据权利要求17所述的时序电路，其中
组合逻辑电路还被配置为生成用于控制第一节点和第二节点的放电的逻辑信号，其中，基于第一节点处的电压、第二节点处的电压和输入数据来生成逻辑信号。
20.根据权利要求19所述的时序电路，其中，
第一级电路被配置为基于时钟信号对第一节点进行充电；
第一级电路被配置为基于时钟信号、第二节点处的电压和输入数据对第一节点进行放电；
第二级被配置为基于时钟信号对第二节点进行充电；以及
第二级被配置为基于时钟信号和逻辑信号对第二节点进行放电。
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