CN102487270A - 触发器电路 - Google Patents

触发器电路 Download PDF

Info

Publication number
CN102487270A
CN102487270A CN2011103927824A CN201110392782A CN102487270A CN 102487270 A CN102487270 A CN 102487270A CN 2011103927824 A CN2011103927824 A CN 2011103927824A CN 201110392782 A CN201110392782 A CN 201110392782A CN 102487270 A CN102487270 A CN 102487270A
Authority
CN
China
Prior art keywords
transistor
node
signal
section point
flip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011103927824A
Other languages
English (en)
Other versions
CN102487270B (zh
Inventor
金珉修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102487270A publication Critical patent/CN102487270A/zh
Application granted granted Critical
Publication of CN102487270B publication Critical patent/CN102487270B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
    • H03K3/356173—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit with synchronous operation

Landscapes

  • Logic Circuits (AREA)

Abstract

提供了一种触发器电路，包括：评估部件，该评估部件连接到第一节点和第二节点以根据第一节点的电压电平对第二节点进行放电；条件延迟部件，该条件延迟部件连接到第二节点以对第三节点进行放电以具有不同于第二节点的电压电平的电压电平；以及保持器逻辑部件，该保持器逻辑部件连接到第二节点和第三节点以维持第二和第三节点中没有正在被放电的一个的电压电平。

Description

触发器电路
相关申请的交叉引用
本申请根据《美国专利法》第119条要求于2010年12月2日提交的韩国专利申请No.10-2010-0122286的优先权，其全文通过引用而合并于此。
发明背景
1.发明领域
示例性实施例涉及一种半导体集成电路，并且更具体地说涉及一种触发器电路。
2.相关技术的描述
数字逻辑系统被分类为组合电路和时序电路。组合电路由逻辑门组成，逻辑门的输出由当前输入来决定。组合电路执行在逻辑上以布尔表达式为特征的信息处理操作。
时序电路使用称作触发器的存储元件以及逻辑门。存储元件的输出是它们的输入和状态的函数。存储元件的状态是其先前输入的函数。因此，时序电路的输出是基于当前输入和先前输入的，并且时序电路的操作由内部状态和输入的时间顺序来决定。
因此，需要高速触发器来设计高速芯片。具有常规主从结构的触发器不适合用于设计高速芯片。
发明内容
本发明一般概念提供了执行高速操作的半导体电路和具有该半导体电路的触发器。
本发明一般概念的额外方面和优点在下文的描述中部分地阐述，并且根据该描述将部分地显而易见，或可以通过对本发明总的概念的实践来习得。
本发明一般概念的前述的和/或其它方面以及用途可以通过提供一种触发器电路来实现，所述触发器电路可以包括：评估部件，该评估部件连接到第一节点和第二节点并且根据第一节点的电压电平对第二节点进行放电；条件延迟部件，该条件延迟部件连接到第二节点并且对第三节点进行放电以具有不同于第二节点的电压电平的电压电平；以及保持器逻辑部件，该保持器逻辑部件连接到第二节点和第三节点并且维持第二和第三节点中没有正在被放电的一个的电压电平。
评估部件可以包括根据第一节点的电压电平在第二节点与接地电压之间形成电流通路的第一晶体管，而条件延迟部件可以包括根据第二节点的电压电平在第三节点与接地电压之间形成电流通路的第二晶体管。如果第二节点在第一晶体管接通时被放电，则第二晶体管被断开并且第三节点的放电通路被中断。
保持器逻辑部件可以包括根据第二节点的电压电平在电源电压与第三节点之间形成电流通路的第三晶体管。如果第二节点被放电，则第三晶体管被接通来以电源电压进行充电。
保持器逻辑部件可以进一步包括根据第二节点的电压电平在第二节点与接地电压之间形成电流通路的第四晶体管。如果第二节点被放电，则第四晶体管可以被接通以维持第二节点的放电状态。
如果第二节点被放电，则第一节点的电压电平可以被维持直到第二节点的放电操作完成为止。
评估部件可以包括彼此串联连接的第一晶体管和第二晶体管，该第一和第二晶体管分别响应于时钟信号和第一节点的电压电平而在第二节点上形成放电通路。
评估部件可以进一步包括第三晶体管，该第三晶体管连接到第二晶体管并且根据第三节点的电压电平在第二节点上形成放电通路。
评估部件可以进一步包括第四晶体管，该第四晶体管连接在电源电压与第一晶体管之间并且根据时钟信号在第二节点上形成充电通路。
条件延迟部件可以包括彼此串联连接的第一晶体管和第二晶体管，第一和第二晶体管分别根据第二节点的电压和第一节点的电压在第三节点上形成放电通路。
条件延迟部件可以进一步包括第三晶体管，该第三晶体管连接到第二晶体管并且响应于时钟信号而在第三节点上形成放电通路。
条件延迟部件可以进一步包括第四晶体管，该第四晶体管连接在电源电压与第一晶体管之间并且形成用于以电源电压对第三节点进行充电的通路。
保持器逻辑部件可以包括连接到第二节点并且根据第二节点的电压电平在第二节点与接地电压之间形成电流通路的晶体管。
保持器逻辑部件可以包括连接到第二节点并且根据第二节点的电压电平在第二节点与接地电压之间形成电流通路的第一晶体管，和连接到第二节点并且根据第三节点的电压电平在第二节点与电源电压之间形成电流通路的第二晶体管。
保持器逻辑部件可以进一步包括第三晶体管，该第三晶体管连接到第三节点并且根据第三节点的电压电平在第三节点与接地电压之间形成电流通路。
保持器逻辑部件可以进一步包括第四晶体管，该第四晶体管连接到第三节点并且根据第二节点的电压电平在第三节点与电源电压之间形成电流通路。
评估部件和条件延迟部件可以分别接收时钟信号并且可以在时钟信号的上升沿被触发以对第二节点和第三节点中的一个进行放电，而保持器逻辑部件可以在时钟信号的逻辑高间隔维持第二和第三节点中没有正在被放电的一个的电压电平。
触发器电路可以进一步包括锁存器部件，其在时钟的逻辑低间隔期间维持在时钟信号的逻辑高间隔确定的第二和第三节点的电压电平。
触发器电路可以进一步包括连接到第二节点并且配置为对第二节点的逻辑电平进行反转的反转器。
本发明一般概念的前述的和/或其它方面及用途还可以通过提供一种触发器电路来实现，所述触发器电路包括：评估部件，该评估部件连接到输入节点和输出节点以执行评估操作，其中根据经由输入节点所提供的输入信号的逻辑电平来改变或维持经由输出节点所输出的输出信号的逻辑电平；条件延迟部件，该条件延迟部件连接到输出节点和反馈节点以改变或维持经由反馈节点所输出的反馈信号的逻辑电平以具有不同于输出信号的逻辑电平的逻辑电平；以及保持器逻辑部件，该保持器逻辑部件连接到反馈节点和输出节点以在评估操作之后维持输出信号的逻辑电平。
可以根据时钟信号的边沿来评估部件触发以执行评估操作，并且保持器逻辑部件可以在评估操作之后的时钟信号的半个周期期间维持输出信号的逻辑电平。
触发器电路可以进一步包括连接到输出节点的锁存器部件，并且锁存器部件可以在评估操作之后的时钟信号的周期期间维持输出信号的逻辑电平。
触发器电路可以进一步包括连接到输出节点的组合逻辑部件，并且组合逻辑部件可以包括在评估操作之后反转输出信号的逻辑电平的反转器。
评估部件可以包括至少两个配置为具有堆叠形式的晶体管。
条件延迟部件可以包括至少两个配置为具有堆叠形式的晶体管，并且在条件延迟部件中包括的这至少两个晶体管中的每一个的尺寸可以比在评估部件中包括的至少两个晶体管的更大。
评估部件可以包括连接到输出节点以响应于输入信号的逻辑电平而形成电流通路的第一晶体管，和与第一晶体管并联连接的以响应于扫描使能信号而形成电流通路的第二晶体管。
保持器逻辑部件可以包括：第一晶体管，该第一晶体管连接在输出节点与接地电压之间以响应于输出节点的逻辑电平而形成电流通路；和第二晶体管，该第二晶体管连接在反馈节点与电源电压之间以响应于反馈信号的逻辑电平而形成电流通路，其中当输出信号和反馈信号分别具有逻辑低电平和逻辑高电平时，第一和第二晶体管可以被接通以防止输出信号和反馈信号浮动。
保持器逻辑部件可以进一步包括：第三晶体管，该第三晶体管连接在输出节点与电源电压之间以响应于反馈节点的逻辑电平而形成电流通路；和第四晶体管，该第四晶体管连接在反馈节点与接地电压之间以响应于反馈节点的逻辑电平形成电流通路，其中当输出信号和反馈信号分别具有逻辑高电平和逻辑低电平时，第三和第四晶体管可以被接通以防止输出信号和反馈信号浮动。
本发明一般概念的前述的和/或其它方面和用途还可以通过提供一种触发器电路来实现，所述触发器电路包括：评估部件，该评估部件具有第一电位和第一放电通路，接收两个信号并且根据由这两个信号所选择的电位和第一放电通路来输出第一输出信号；条件延迟部件，该条件延迟部件具有第二电位和第二放电路径，接收这两个信号并且根据由第一输出和两个信号确定的第二电位和第二放电通路来生成第二输出；以及保持器逻辑部件，该保持器逻辑部件根据这两个信号、第一输出和第二输出的组合在这两个信号中的至少一个的转变期间维持第一输出信号和第二输出信号的电平。
第一放电通路可以由多个第一晶体管形成以具有第一特性，并且第二放电通路可以由多个第二晶体管形成以具有不同于第一特性的第二特性，从而使得第一放电通路的第一放电速度比第二放电通路的第二放电速度更快。
第一放电通路可以由多个晶体管形成以具有第一沟道宽度和第一沟道长度，并且第二放电通路可以由多个第二晶体管形成以具有第二沟道宽度和第二沟道长度，从而使得采样窗口变得窄并且功耗降低。
第二放电通路可以根据第二输出信号的改变来对第一输出信号进行放电，并且可以根据第一输出信号的改变来对第二输出信号进行放电。
本发明一般概念的前述的和/或其它方面及用途还可以通过提供一种触发器电路来实现，所述触发器电路包括：评估部件，该评估部件接收时钟信号和一个或多个输入信号，并且根据时钟信号和输入信号的电平来输出第一输出信号；条件延迟部件，该条件延迟部件接收时钟信号和输入信号并且输出第二输出信号以控制评估部件和第一输出信号；以及保持器逻辑部件，该保持器逻辑部件在时钟信号和一个或多个输入信号中的至少一个的转变期间维持评估部件的第一输出信号和条件延迟部件的第二输出信号中的至少一个。
评估部件可以包括电位和由连接成分别接收时钟信号、至少一个输入信号以及电压电平的晶体管形成的放电通路，并且可以根据电位和放电通路的选择来选择性地输出第一输出信号。
条件延迟部件可以包括多个放电通路以根据第一输出信号、第二输出信号、时钟信号以及一个或多个输入信号的组合来选择性地对第一输出信号和第二输出信号进行放电。
条件延迟部件可以包括连接到多个放电通路的至少一个公共晶体管。
保持器逻辑部件可以包括多个电位以分别根据第二输出信号和第一信号的状态来控制并且维持第一输出信号和第二输出信号。
评估部件可以包括多个第一晶体管以形成具有第一放电时间的第一放电通路以提供第一输出信号，条件延迟部件可以包括多个第二晶体管以形成具有第二放电时间的第二放电通路以控制第一输出信号和第二输出信号；并且第一放电时间可以比第二放电时间更短。
附图说明
根据下面结合附图进行的实施例的描述，本发明一般概念的这些和/或其它方面及优点将变得显而易见并且更容易理解，在附图中：
图1是示出用于评估根据本发明一般概念的示例性实施例的触发器的性能的参数的图。
图2是图示根据本发明一般概念的示例性实施例的触发器的方框图。
图3是图示根据本发明一般概念的示例性实施例的图2的触发电路的电路图。
图4是图示图3中所示的触发电路的操作的时序图。
图5是图示触发电路在图4中所示间隔T1内的操作的时序图。
图6是图示触发电路在图4中所示间隔T2内的操作的时序图。
图7是图示触发电路在图4中所示间隔T3内的操作的时序图。
图8是图示触发电路在图4中所示间隔T4内的操作的时序图。
图9、10和11是图示根据本发明一般概念的示例性实施例的图3中所示触发电路的评估部件的图。
图12是图示根据本发明一般概念的实施例的图3中所示触发电路的条件延迟部件的电路图。
图13是图示根据本发明一般概念的实施例的图3中所示触发电路的评估部件和条件延迟部件的电路图。
图14是图示根据本发明一般概念的实施例的接收两个输入信号的触发电路的电路图。
图15是图示根据本发明一般概念的示例性实施例的图2中所示锁存器部件的方框图。
图16是图示图15中所示锁存器部件的操作的时序图。
图17是图示根据本发明一般概念的示例性实施例的图15中所示锁存器部件的电路图。
图18和19是图示根据本发明一般概念的其它示例性实施例的图2中所示锁存器部件的图。
图20是图示根据本发明一般概念的示例性实施例的门控触发器的方框图。
图21是图示根据本发明一般概念的示例性实施例的图20中所示门控触发器的电路图。
图22是图示图20中所示门控触发器的操作的时序图。
图23是图示根据本发明一般概念的示例性实施例的门控触发器的电路图。
图24是图示根据本发明一般概念的示例性实施例的触发器的方框图。
具体实施方式
现在将详细地参考本发明一般概念的实施例，其示例被图示在附图中，其中在各处相同的附图标记指代相同的元件。在下文中参考附图的同时描述实施例以便解释本发明一般概念。在附图中，为了清楚，层和区域的大小和相对大小可以被夸大。相同的标记在各处指代相同的元件。
应当理解的是，尽管可以在本文中使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅用来将一个元件、组件、区域、层和/或部分与另一区域、层或部分区分开。因此，在不背离本发明概念的教导的情况下，下文中所讨论的第一元件、组件、区域、层或部分能够被称为第二元件、组件、区域、层或部分。
为了便于描述，诸如“之下”、“以下”、“下部”、“下面”、“之上”、“上部”等等的空间相关术语可以在本文中使用以描述如图中所示的一个元件或特征与另一元件或特征的关系。应当理解的是空间相关术语旨在除了在图中所描绘的方位之外还包括设备在使用或操作中的的不同方位。例如，如果图中的设备被翻转，则描述为在其它元件或特征“以下”或“之下”或“下面”的元件将取向为在其它元件或特征“之上”。因此，示例性术语“以下”和“下面”能够包括之上和以下的两个方向。设备可以以其它的方式取向(旋转90度或以其它的方向)并且相应地解释本文中使用的空间相关描述符。此外，还应当理解的是当层被称为在两层“之间”时，其可以是在这两层之间的唯一层，或者还可以存在一个或多个中间层。
本文中所使用的术语仅是为了描述特定实施例的目的而并非意在限制本发明的概念。如本文中所使用的，除非上下文另外清楚地指示，否则单数形式“一”(“a”、“an”)和“该”(“the”)旨在还包括复数形式。应当进一步理解的是术语“包含”和/或“包括”当在本说明书中使用时制定存在所陈述的特征、整数、步骤、操作、元件和/或组件，但是不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组合。如本文中所使用，术语“和/或”包括相关列举的项目中的一个或多个的任何和全部的组合。
应当理解的是当元件或层被称为在另一元件或层“上”，“连接到”、“耦合到”或“邻近”另一元件或层时，其可以是直接在另一元件或层上，连接到、耦合到、或邻近另一元件或层，或者可能存在中间元件或层。相比之下，当元件被称为“直接在另一元件或层上”、“直接连接到”、“直接耦合到”或“紧邻”另一元件或层，则不存在中间元件或层。
除非另外定义，否则在本文中使用的所有术语(包括技术的和科学的术语)都具有如本发明概念所属领域的普通技术人员所通常理解的相同的意义。应当进一步理解的是，诸如在通常使用的字典中定义的那些术语应该被解释为具有与它们在相关技术和/或本说明书的语境下的含义一致的含义，并且将不被以理想化的或过分正式的意义来解释，除非在本文中明确地这样定义。
图1是图示用于评估根据本发明一般概念的示例性实施例的触发器的性能的参数的图。为了便于描述，假定触发器响应于例如时钟信号或脉冲的信号的上升沿被触发。在图1中，“D”和“Q”分别指示触发器的输入信号和输出信号。由于输入信号D的逻辑电平包括有效的信息(即，数据)，所以其被称为“数据”。
触发器的速度通常由输入到输出时间DtoQ来决定。输入到输出时间DtoQ由建立时间tSETUP和时钟到输出时间CtoQ的和来定义。如众所周知的，建立时间tSETUP是稳定地提供数据，即将输入信号D提供给触发器所需要的时间。时钟到输出时间CtoQ指示从时钟信号CK的上升沿到发出输出数据Q的时间的延迟时间。
因此，高速触发器的设计需要减少输入到输出时间DtoQ。通过缩短输入到输出时间DtoQ，根据本发明概念的示例性实施例的触发器以比常规的主从型触发器更高的速度来操作。
采样窗口指示被维持输入信号D的数据以稳定地将其存储在触发器中的时间。采样窗口由建立时间tSETUP和保持时间tHOLD的和来定义。保持时间tHOLD意指从时钟信号CK的上升沿到输入信号D的数据被维持的时间点的时间。
随着采样窗口变窄，维持输入信号D的数据所需的时间被缩短。这意味着在包括触发器的时序电路的情况下维持输入信号D的数据所必要的组件(例如，缓冲器)的数量减少。因此，采样窗口的减小使得能够减少用于实现包括触发器的时序电路的面积并且由此降低功耗。
在下文中，将描述根据本发明概念的示例性实施例的触发器，其具有比常规触发器(例如，主从型触发器或基于脉冲的触发器)的采样窗口更窄的采样窗口。
图2是图示根据本发明一般概念的示例性实施例的触发器1000的方框图。如图2中所示，触发器1000包括触发电路1100和锁存器部件1200。
触发电路1100接收时钟信号CK和输入信号D以输出信号QN。触发电路1100在时钟信号CK的逻辑高间隔期间存储在时钟信号的上升沿确定的输入信号D的数据。触发电路1100包括评估部件1110、条件延迟部件1120以及保持器逻辑部件1130。
评估部件1110接收时钟信号CK和输入信号D。评估部件1110根据在时钟信号CK的上升沿确定的输入信号D的数据对信号QN进行放电以输出信号QN的第一状态，或者切断信号QN的放电通路以输出信号QN的第二状态。评估部件1110的操作被称为评估操作。为了快速执行作为评估操作的触发电路1100的主要操作，评估部件1110可以由与条件延迟部件1120相比每个都具有更宽的沟道宽度和更短的沟道长度的晶体管形成。
条件延迟部件1120接收时钟信号CK和输入信号D。条件延迟部件1120经由反馈回路接收信号QN。在时钟信号CK的逻辑高间隔期间，条件延迟部件1120基于信号D和QN的数据对信号FB进行放电或者切断信号FB的放电通路。
在时钟信号CK的逻辑高间隔，对信号FB和QN进行放电以具有彼此不相同的逻辑电平。也就是说，如果信号QN具有逻辑高电平，则条件延迟部件1120对信号FB进行放电使得信号FB转向逻辑低电平。如果信号QN处于逻辑低电平，则条件延迟部件1120切断信号FB的放电通路使得信号FB维持逻辑高电平。为了减少由条件延迟部件1120所消耗的功率，条件延迟部件1120的晶体管被形成为具有与评估部件1110的晶体管相比较小的尺寸(例如，每个都具有更窄沟道宽度的晶体管)。
保持器逻辑部件1130接收信号QN和FB。当信号QN或FB被放电时，保持器逻辑部件1130维持没有正在被放电的信号FB或QN0以具有逻辑高电平。例如，当信号QN被放电时，保持器逻辑部件1130以电源电压Vdd来对信号FB进行充电使得信号FB维持逻辑高电平。在另一方面，如果信号FB被放电，则保持器逻辑部件1130以电源电压Vdd来对信号QN进行充电使得信号QN维持逻辑高电平。
保持器逻辑部件1130维持信号QN或FB的逻辑电平，而不管输入信号D如何变化。例如，信号QN和FB可以分别通过评估部件1110和条件延迟部件1120具有逻辑高电平和逻辑低电平。并且然后，当输入信号D的逻辑电平转变时，保持器逻辑部件1130维持具有逻辑高电平和逻辑低电平的信号QN和FB而不管输入信号D如何转变。
触发电路1100在时钟信号CK的逻辑高间隔(即，半个周期)期间存储在时钟信号CK的上升沿确定的输入信号D的数据，。
评估部件1110根据输入信号D的数据对在时钟信号CK的上升沿确定的信号QN进行评估。条件延迟部件1120对具有不同于信号QN的逻辑电平的逻辑电平的信号FB进行放电。保持器逻辑部件1130使用具有不同的逻辑电平的信号QN和FB在时钟信号CK的逻辑高间隔期间维持信号QN的逻辑电平。因此，在时钟信号CK的上升沿确定的输入信号D的数据被转换为信号QN的逻辑电平，并且维持信号QN的逻辑电平持续时钟信号CK的逻辑高间隔。
如果时钟信号CK处于逻辑低电平，则触发电路1100将信号QN和FB重置为逻辑高电平。如图2中所示，触发器1000包括锁存器部件1200，从而即使在时钟信号CK的逻辑低间隔期间也维持信号QN和FB。
当锁存器部件1200接收来自触发电路1100的信号QN时，锁存器部件1200发出输出信号Q。在时钟信号CK的逻辑低间隔期间，锁存器部件1200保留在时钟信号CK的逻辑低间隔确定的信号QN的逻辑电平。也就是说，触发电路1100可以与锁存器部件1200一起执行通常的触发器操作。
图3是图示了根据本发明一般概念的示例性实施例的图2的触发电路1100的电路图。
参考图2和3，评估部件1110包括PMOS晶体管P1。PMOS晶体管P1响应于时钟信号CK来工作，并且在时钟信号CK的逻辑低间隔期间将信号QN重置为逻辑高电平。
评估部件1110进一步包括串联堆叠的至少三个NMOS晶体管N1、N2和N3。NMOS晶体管N1、N2和N3分别响应于输入信号D、时钟信号CK和信号FB来工作。NMOS晶体管N1、N2和N3根据输入信号D的数据对信号QN进行评估。可以不同地修改NMOS晶体管N1、N2和N3的结构，稍后将参考图9、10以及11对其进行更充分的描述。
条件延迟部件1120包括PMOS晶体管P4。PMOS晶体管P4响应于时钟信号CK来工作。在时钟信号CK的逻辑低间隔期间，PMOS晶体管P4将信号FB重置为逻辑高电平。
条件延迟部件1120进一步包括串联连接的三个NMOS晶体管N6至N8。NMOS晶体管N6、N7和N8被配置为响应于信号QN、输入信号D的反转形式(在下文中，称为DB)以及时钟信号CK而对信号FB进行放电。由于NMOS晶体管N6的栅极与信号QN连接，所以当信号QN具有逻辑高电平时信号FB被放电为逻辑低电平。也就是说，在时钟信号CK的逻辑高间隔期间信号FB和QN具有不同的逻辑电平。
保持器逻辑部件1130包括分别响应于信号FB和QN来工作的两个PMOS晶体管P2和P3。当信号FB和QN中的任何一个被放电时，PMOS晶体管P2和P3以逻辑高电平维持没有正在被放电的信号。例如，当信号QN被放电时，PMOS晶体管P3响应于信号QN而被接通。这使得信号FB能够被充电到逻辑高电平。
保持器逻辑部件1130进一步包括两个NMOS晶体管N4和N5，晶体管N4和N5分别经由反转器G1和G2连接到信号FB和QN，并且分别响应于信号FB的反转形式(在下文中，称为FBB)和信号QN的反转形式(在下文中，称为QNB)来工作的两个NMOS晶体管N4和N5。在时钟信号CK的逻辑高间隔期间，NMOS晶体管N4和N5以逻辑低电平保留信号FB和QN而不管输入信号D的数据如何变化。
采用图3中所示的触发电路1100的实施例，触发电路1100的评估部件1110由三个堆叠的NMOS晶体管N1、N2和N3形成。这个堆叠结构使得输入信号D的数据能够在短于主从结构的时间内被反映到信号QN。
对于快速的评估操作而言，NMOS晶体管N1、N2和N3可以被设计成具有宽的沟道宽度和短的沟道长度。因此，与常规的主从结构触发器相比，利用图3中的触发电路1100的触发器1000(参考图2)可以在更短的时间内执行评估操作。因此，与常规的主从结构触发器相比，可以缩短使用图3中的触发电路1100的触发器1000(参考图2)的输入到输出时间DtoQ。
另外，在触发电路1100的条件延迟部件1120对信号FB进行放电的情况下，对信号FB进行放电的所花费的时间基本上可以由一个晶体管N8来确定，如图3的触发电路1100中所描述的。因此，对信号FB进行放电所需要的对输入信号D的数据保持时间也可以由晶体管N8来确定。
由于输入信号D的数据保持时间仅由一个晶体管来确定，所以与主从型触发器或基于脉冲的触发器相比，使用图3中的触发电路1100的触发器1000的采样窗口可以变窄。将参考图5至8对此进行更充分的描述。
图4是图示图3的触发电路的操作的时序图。
参考间隔T1和T2，当输入信号D的数据在时钟信号CK的上升沿具有逻辑高电平时，信号QN的逻辑低电平由触发电路1100来保留而不管输入信号D如何变化。另外，参考间隔T3和T4，当输入信号D的数据在时钟信号CK的上升沿具有逻辑低电平时，信号QN的逻辑高电平由触发电路1100来维持而不管输入信号D如何变化。
也就是说，触发电路1100根据对应于时钟信号CK的上升沿的输入信号D的数据来对信号QN进行评估并且在时钟信号CK的逻辑高间隔内维持信号QN的评估值。在时钟信号CK的逻辑低间隔内，触发电路1100将信号QN重置为逻辑高电平。
下文中，将参考图5至8更充分地描述图3的触发电路1100关于间隔T 1至T4的操作。
图5是图示触发电路1100关于图4中所示间隔T1的操作的图。如图4和5中所示，输入信号D的数据在间隔T1具有逻辑高电平。下文中，将参考图3至5更充分地描述触发电路1100在间隔T1处的操作。
在间隔T1之前，时钟信号CK具有逻辑低电平。因此，评估部件1110的PMOS晶体管P1被接通，NMOS晶体管N2被断开。这意味着根据电位Vdd以逻辑高电平来对信号QN进行充电。另外，由于条件延迟部件1120的PMOS晶体管P4被接通并且其NMOS晶体管N8被断开，因此根据电位Vdd以逻辑高电平来对信号FB进行充电。
在间隔T1，时钟信号CK从逻辑低电平转变到逻辑高电平。由于时钟信号CK转变到逻辑高电平，所以NMOS晶体管N2被接通。由于信号FB在间隔T1具有逻辑高电平，所以NMOS晶体管N3被接通。因此，如果时钟信号CK从逻辑低电平转变到逻辑高电平，则评估部件1110的NMOS晶体管N2和N3被接通。在这里，由于根据输入信号D的逻辑高电平NMOS晶体管N1被接通，所以由接通的NMOS晶体管N1、N2和N3形成了信号QN的放电通路。这意味着根据其放电操作对信号QN进行放电。
在这种情况下，由于根据输入信号D的逻辑高电平信号DB具有逻辑高电平，所以条件延迟部件1120的NMOS晶体管N7被断开。因此，信号FB的放电通路被切断，并且信号FB可能浮动片刻。但是，根据信号QN的放电操作保持器逻辑部件1130的PMOS晶体管P3被接通。因此，信号FB被恢复或维持为逻辑高电平。
也就是说，在输入信号D的数据维持逻辑高电平的情况下，评估部件1110将信号QN放电为逻辑低电平，条件延迟部件1120中断信号FB的放电通路并接通PMOS晶体管P3，并且保持器逻辑部件1130维持信号FB的逻辑高电平。
在预充电间隔期间，时钟信号CK从逻辑高电平转变到逻辑低电平。在这种情况下，评估部件1110的PMOS晶体管P1和条件延迟部件1120的PMOS晶体管P4被接通。因此，根据电位Vdd信号QN和FB被充电为逻辑高电平。
在这里，根据信号QN的逻辑低电平NMOS晶体管N5被接通，并且根据时钟信号CK的逻辑高电平NMOS晶体管N8被接通。因此，接通的NMOS晶体管N5和N8在间隔T1可以形成信号QN的另一放电通路。
在间隔T1，信号QN的放电速度可以确定触发电路1100的速度。也就是说，信号QN的放电速度越高，触发电路1100的输入到输出时间DtoQ越短。因此，为了实现高速工作的触发电路1100，评估部件1110的NMOS晶体管可以被设计为具有大的尺寸(例如，宽的沟道宽度和短的沟道长度)。
图6是图示触发电路1100关于图4中所示间隔T2的操作的时序图。参考图4和6，输入信号D的数据从逻辑高电平转变到逻辑低电平。下文中，将参考图3和6更充分地描述触发电路1100在间隔P2的操作。
时钟信号CK在间隔T2之前可以具有逻辑低电平。在这种情况下，信号QN和FB具有逻辑高电平。这个与图5的情况相同，并且因此省略其描述。
在间隔T2，时钟信号CK从逻辑低电平转变到逻辑高电平。在这种情况下，信号QN被放电，并且信号FB维持逻辑高电平。这与图5中所描述的情况相同，并且因此省略了其描述。
当完成了信号QN的放电操作时，输入信号D从逻辑高电平转变到逻辑低电平。在这种情况下，评估部件1110的NMOS晶体管N1被断开，使得评估部件1110的放电通路被切断。但是，因为由于信号QN的放电使信号QNB具有逻辑高电平，所以保持器逻辑部件1130的NMOS晶体管N5被接通。由于根据时钟信号CK的逻辑高间隔条件延迟部件1120的nNMOS晶体管N8继续维持接通状态，所以信号QN经由NMOS晶体管N5和N8形成的放电通路放电，从而使得能够维持信号QN的逻辑低电平。在这种情况下，由于信号QN具有逻辑低电平，所以保持器逻辑部件1130的PMOS晶体管P3被接通，并且信号FB维持逻辑高电平。因此，尽管输入信号D的数据在间隔T2从逻辑高电平转变到逻辑低电平，但是信号QN和FB分别维持逻辑低电平和逻辑高电平。
因此，尽管输入信号D的数据从逻辑高电平转变到逻辑低电平，但是信号QN和FB通过保持器部件1130而分别维持逻辑低电平和逻辑高电平。预充电间隔的操作与图5中所描述的情况类似，并且因此省略了其描述。
图7是图示触发电路1100关于图4中所示间隔T3的操作的时序图。如图4和7中所示，输入信号D的数据在间隔T3维持逻辑低电平。下文中，将参考图3和7更充分地描述触发电路1100关于间隔T3的操作。
时钟信号CK在间隔T3之前具有逻辑低电平。在这种情况下，信号QN和FB具有逻辑高电平。这与图5中所描述的情况相同，并且因此省略了其描述。
在间隔T3，时钟信号CK从逻辑低电平转变到逻辑高电平。由于时钟信号CK转变到逻辑高电平，所以条件延迟部件1120的NMOS晶体管N8被接通。另外，由于信号DB和QN在时钟信号CK的转变定时处具有逻辑高电平，所以条件延迟部件1120的NMOS晶体管N6和N7维持接通状态。因此，条件延迟部件1120的NMOS晶体管N6和N7都被接通，并且通过条件延迟部件1120的NMOS晶体管N6、N7和N8的放电通路对信号FB进行放电。
在时钟信号CK从逻辑低电平转变到逻辑高电平的情况下，评估部件1110的PMOS晶体管P1被断开，并且NMOS晶体管N2被接通。因此，信号QN可能浮动片刻。但是，当信号FB被放电时，保持器逻辑部件1130的PMOS晶体管P2被接通。因此，信号QN恢复(或维持)为逻辑高电平。
也就是说，在输入信号D的数据维持逻辑低电平的情况下，评估部件1110中断了信号QN的放电通路，条件延迟部件1120对信号FB进行放电，并且保持器逻辑部件1130将信号QN维持在逻辑高电平。
信号FB的放电速度可以不影响触发电路1100的速度。也就是说，触发电路1100的输入到输出时间DtoQ可以由图5和6中所示的信号QN的放电速度来确定，并且信号FB的放电速度可能不很大地影响触发电路1100的输入到输出时间DtoQ。在这种情况下，为了降低晶体管的功耗，与评估部件1110的NMOS晶体管N1、N2和N3相比，条件延迟部件1120的NMOS晶体管N6、N7和N8可以被设计为具有小的尺寸(例如，窄的沟道宽度)。
参考图5、6和7，由于条件延迟部件1120的NMOS晶体管N6、N7和N8被形成为具有小的尺寸，所以与信号QN的放电操作相比，可以在延迟之后进行信号FB的放电操作。
图8是图示触发电路1100关于图4中所示间隔T4的操作的时序图。如图4和8中所示，输入信号D的数据在间隔T4内从逻辑低电平转变到逻辑高电平。下文中，将参考图3和8更充分地描述触发电路1100在间隔T4的操作。
在间隔T4之前时钟信号CK具有逻辑低电平。在这种情况下，信号QN和FB分别具有逻辑高电平。这与图5中所描述的情况相同，并且因此省略了其描述。
在间隔T4，时钟信号CK从逻辑低电平转变到逻辑高电平。在这种情况下，根据条件延迟通路1120的NMOS晶体管N6、N7和N8的放电通路对信号FB进行放电，并且根据电位Vdd信号QN维持逻辑高电平。这与图7中所描述的情况类似，并且因此省略了其描述。
当完成了信号FB的放电操作时，输入信号D的数据从逻辑低电平转变到逻辑高电平。在这种情况下，条件延迟部件1120的NMOS晶体管N7被断开，从而使得条件延迟部件1120的放电通路被中断。但是，因为由于信号FB的放电使信号FBB具有高电平，所以保持器逻辑部件1130的NMOS晶体管N4被接通。由于NMOS晶体管N8被连续地接通持续时钟信号CK的逻辑高间隔，所以信号FB经由NMOS晶体管N4和N8与接地电压连接。因此，信号FB维持逻辑低电平。
当信号FB具有逻辑低电平时，保持器逻辑部件1130的PMOS晶体管P2被接通并且信号QN维持逻辑高电平。因此，尽管输入信号D的数据在间隔T4内从逻辑低电平转变到逻辑高电平，但是信号FB和QN分别维持逻辑低电平和逻辑高电平。
因此，尽管输入信号D的数据从逻辑低电平转变到逻辑高电平，但是信号FB和QN通过保持器逻辑部件1130而分别维持逻辑低电平和逻辑高电平。
图2的触发器1000具有比常规触发器(例如，主从型触发器)的采样窗口更窄的采样窗口。这可以通过缩短在触发电路1100中维持输入信号D的逻辑电平所花费的时间来实现。
参考图8，信号FB的放电操作可以在输入信号D的变化之前结束以便于保留信号FB的逻辑低电平而不管输入信号D的数据如何变化。换句话说，输入信号D需要最小限度地维持逻辑高电平直到完成了信号FB的放电操作为止。采样窗口表示保留输入信号D的逻辑电平所需要的最少时间。因此，完成信号FB的放电操作所花费的时间可以确定触发电路1100的采样窗口。
信号FB经由条件延迟部件1120的NMOS晶体管N6、N7和N8连接到诸如接地电压的电位。由于NMOS晶体管N6、N7和N8在时钟信号CK的上升沿被接通，所以信号FB的放电时间可以由NMOS晶体管N8来确定。这意味着触发电路1100的采样窗口被NMOS晶体管N8延迟。触发电路1100的采样窗口仅被单个NMOS晶体管N8延迟是可能的。
另一方面，如本领域所熟知的，常规主从型触发器或基于脉冲的触发器的采样窗口可能由于多个晶体管而被加宽。因此，触发电路1100和包括触发电路1100的触发器1000(参考图2)可以具有比常规触发器的采样窗口更窄的采样窗口。
同时，参考图6，信号QN的放电操作可能需要在输入信号D的变化之前结束以便于维持信号QN的逻辑低电平而不管输入信号D的数据如何变化。也就是说，完成信号QN的放电操作所花费的时间可以确定触发电路1100的采样窗口。但是，为了快速执行评估操作，与评估部件1110的NMOS晶体管N6、N7和N8相比，评估部件1110的NMOS晶体管N1、N2和N3可以被形成为具有相对大的尺寸。在这种情况下，信号QN的放电时间变得比信号FB的放电时间更短，从而使得触发电路1100的采样窗口可以由信号FB的放电时间来确定。
如上文中所描述的，根据本发明概念的示例性实施例的触发电路1100可以在时钟CK的逻辑高间隔期间存储在时钟信号CK的上升沿确定的输入信号D的数据。为此，触发电路1100可以包括评估部件1110、条件延迟部件1120以及保持器逻辑部件1130。触发电路1100以高速工作并且具有比常规触发器更窄的采样窗口。
可以不同地修改和改变触发电路1100。例如，可以不同地修改触发电路1100中的评估部件1110的堆叠结构。另外，能够在触发电路1100中合并晶体管以便于在小面积内形成。下文中，将参考图9至14更充分地描述触发电路的各种示例。
图9、10和11是图示作为根据本发明概念的示例性实施例的图3的触发电路的评估部件的评估部件1111的图。为了描述，在图3和9至11中，具有相同的栅极输入的晶体管由相同的附图标记来表示。
如图9、10和11中所图示，可以不同地改变图3中的评估部件1110的堆叠结构。例如，参考图9，评估部件1111的堆叠结构可以被配置成使得改变图3中的评估部件1110的NMOS晶体管N1和N2的位置。参考图10，评估部件1112的堆叠结构可以被配置成使得改变图3中的评估部件1110的NMOS晶体管N2和N3的位置。另外，参考图11，评估部件1113的堆叠结构可以被配置成使得改变图3中的评估部件1110的NMOS晶体管N1和N3的位置。尽管改变了堆叠结构，但是图9至11中的评估部件1111到1113的评估操作以与图3中的方式相同的方式执行。因此，图3中的条件延迟部件1120和保持器逻辑部件1130与图9到11中的评估部件1111至1113中的每一个连接以执行相同的操作，并且因此省略了其描述。
图12是图示根据本发明概念的实施例，具有图3的触发电路的条件延迟部件的触发电路1100A的电路图。
参考图12，与图3的触发电路1100的条件延迟部件1120相比，触发电路1100A的条件延迟部件1121进一步包括延迟链G4和G5。通过延迟链G4和G5，与图3中的条件延迟部件1120的NMOS晶体管N8的接通时间点相比，条件延迟部件1121的NMOS晶体管N8的接通时间点可以被延迟。NMOS晶体管N8的接通时间点的延迟使得能够提高触发电路1100A的建立裕量。
信号DB可能需要在时钟信号CK的转变时间点维持逻辑高电平，使得能够稳定地执行图3中的条件延迟部件1120的信号FB的放电操作。如果信号DB在时钟信号CK的转变时间点之后变高，则图3的触发电路1100可能由于建立违反(变化和裕量)的原因而异常工作。
能够通过在条件延迟部件1121中增加延迟链G4和G4来防止上述问题。NMOS晶体管N8的接通时间被延迟链G4和G5延迟了，从而使得可以保证足够的建立时间tSETUP。
图13是图示根据本发明概念的实施例，具有图3的触发电路的评估部件和条件延迟部件的触发电路1100B的电路图。
参考图13，触发电路1100B被配置成使得评估部件和条件延迟部件不是分开的而组合为控制部件。也就是说，触发电路1100B可以被配置成使得信号QN的放电通路和信号FB的放电通路共享NMOS晶体管N8。可以减少形成图13的触发电路1100B所需的元件的数量。例如，参考图3和13，图13的触发电路1100B与图3的触发电路相同，除了移除了图3的NMOS晶体管N2之外。
图14是图示根据本发明概念的实施例接收两个输入信号的触发电路1100C的电路图。
参考图14，触发电路1100C接收两个输入信号D1和D2。也就是说，触发电路1100C在时钟信号CK的上升沿根据输入信号D1和D2的数据对信号QN执行评估操作。
例如，图14的触发电路1100C被配置为根据输入信号D1和D2的或运算来对信号QN进行评估。也就是说，触发电路1100C被配置成使得接收输入信号D1和D2的NMOS晶体管N1A和N1B并联地连接。因此，当输入信号D1和D2中的至少一个具有高电平时，信号QN被放电。当输入信号D1和D2具有低电平时，信号QN的放电通路被中断。
在触发电路1100C中，图3的触发电路1100的反转器G3被或非门G3取代。因此，图14的触发电路1100C操作类似于图3的触发电路，并且因此省略了其描述。
触发电路1100C被示例性地图示在图14中，但是本发明概念不局限于此。例如，图3的触发电路1100被配置为根据输入信号D1和D2的与运算来对信号QN进行评估。在这种情况下，接收输入信号D1和D2的NMOS晶体管N1A和N1B串联地连接，并且图14的或非门可以使用与非门来代替。
如上文中所描述，能够根据本发明概念的示例性实施例不同地改变触发电路1100。另外，如图2中所示，触发电路1100与锁存器部件1200连接以与常规触发器一样进行操作。下文中，将参考图15至19更多地描述与触发电路1100连接的锁存器1200的各种实施例。
图15是图示根据本发明概念的示例性实施例，作为图2的触发器1000的锁存器部件1200的锁存器部件1200A的方框图。
参考图15，锁存器部件1200A接收来自图2的触发器1000的触发电路1100的信号QN和来自外部单元的时钟信号CK。在本文中，时钟信号CK是与提供给触发电路1100的时钟信号同步的信号。锁存器部件1200A包括三个反转器IN1、IN2和IN3。
反转器IN1是三态反转器并且接收信号QN和CK。在时钟信号CK的逻辑高间隔期间，反转器IN1对信号QN进行反转，并且发出信号QK的反转形式为输出信号Q。
在时钟信号CK的逻辑高间隔内反转的信号QN的数据通过反转器IN2和IN3来锁存。在时钟信号CK具有逻辑低电平的情况下，反转器IN2和IN3输出锁存的信号QN作为输出信号Q。
图16是图15的锁存器部件1200A的操作的时序图。
如图16中所示，在第一周期的间隔T1，信号QN的逻辑电平被锁存器部件1200A的反转器IN1反转。在第一周期的预充电间隔，锁存器部件1200A的反转器IN2和IN3维持在间隔T1所确定的输出信号Q的逻辑电平。因此，对应于时钟信号CK的上升沿的输入信号D的数据维持了第一周期。剩余周期的操作可以以与第一周期相同的方式来执行，并且因此省略了其描述。
图17是图示根据本发明概念的示例性实施例的图15的锁存器部件1200A的电路图。参考图16和17，锁存器部件1200A包括反转器部件1200A 1以执行图15的反转器IN1的操作和图15的反转器IN2和IN3的操作。
反转器部件1200A_1由PMOS晶体管P11以及两个NMOS晶体管N11和N12形成。NMOS晶体管N12被接通持续时钟信号CK的逻辑高间隔。此时，如果信号QN处于逻辑高电平，则PMOS晶体管P11被断开并且NMOS晶体管N11被接通。因此，输出信号Q被放电。这意味着不同于信号QN，输出信号Q维持逻辑高电平。
另一方面，如果信号QN处于逻辑低电平持续时钟信号CK的逻辑高间隔，则PMOS晶体管P11被接通并且NMOS晶体管N11被断开。因此，输出信号Q被充电。这意味着不同于信号QN，输出信号Q维持逻辑低电平。因此，反转器部件1200A_1对在时钟信号CK的逻辑高电平确定的信号QN的逻辑电平进行反转。
锁存器部件1200A_2包括两个PMOS晶体管P12和P13、一个NMOS晶体管N13以及一个反转器IN4。
在输出信号Q在时钟信号CK的逻辑高间隔具有逻辑高电平的情况下，PMOS晶体管P12被接通。如果时钟信号CK从逻辑高电平转变到逻辑低电平，则PMOS晶体管P13被接通。因此，输出信号Q经由PMOS晶体管P12和P13改变。
在输出信号Q在时钟信号CK的逻辑高间隔具有逻辑低电平的情况下，NMOS晶体管N11和N13被接通。尽管时钟信号CK从逻辑高电平转变到逻辑低电平，但是NMOS晶体管N11和N13持续接通。
因此，即使在时钟信号CK的逻辑低间隔，锁存器部件1200A_2也维持在时钟信号CK的逻辑高间隔确定的输出信号Q的数据。因此，图2中所示的触发电路1100可以与锁存器部件1200A_2一起执行通常的触发器操作。
尽管图15、16和17示例性地图示了锁存器部件的实施例，但是本发明概念不局限于此。例如，图2的锁存器部件1200可以被配置为包括传输门电路等等。或者，图2的锁存器部件1200能够被配置为包括由PMOS晶体管和NMOS晶体管形成的保持器。或者，图2的锁存器部件1200的操作能够由触发电路1100的寄生电容来执行。图2的锁存器部件1200可以由R-S锁存器形成是可能的。下文中，将参考图18和19更充分地描述使用R-S锁存器的锁存器部件1200。
图18和19是图示根据本发明概念的其它示例性实施例的作为图2的触发器1000的锁存器部件1200的锁存器部件1200B的图。在图18中，图示了使用R-S锁存器实现图2的锁存器部件1200的示例。在图19中，图示了示出图18的锁存器部件1200B的操作的时序图。
参考图18，锁存器部件1200B可以由两个与非门组成。锁存器部件1200B响应于信号QN和反转的时钟信号CKB发出输出信号Q。每个都接收信号QN和CKB的输入端子分别对应于R-S锁存器的端子R和S。发出锁存器部件1200B的输出信号的端子对应R-S锁存器的端子Q。
如本领域众所周知的，当端子R和S的数据都为“0”时R-S锁存器保持Q端子的输出数据。根据R-S锁存器的特性，如图19中所示，锁存器部件1200B在信号CKB和QN具有逻辑高电平的预充电间隔保持输出信号Q的逻辑电平。
如上文中所描述，触发电路1100可以与锁存器部件1200一起执行通常的触发器操作。在这种情况下，锁存器部件1200可以被形成为多样的，如图15至19中所描述的。
然而，本发明概念没有被限制。也就是说，触发电路1100可以连接到锁存器部件1200以执行通常的触发器操作。或者，触发电路1100能够应用于不同类型的触发器(例如，门控触发器)。作为根据本发明概念的示例性实施例的触发电路的示例，将在图20-23中描述具有触发电路的门控触发器。
图20是图示了根据本发明概念的示例性实施例的门控触发器2000的方框图。图20的门控触发器2000可以使用图2至14中所示的触发电路来实现。
门控触发器2000被配置为仅在使能信号E的激活间隔内输出时钟信号CK。参考图20，门控触发器2000包括触发电路2100和组合逻辑部件2200。
触发电路2100包括评估部件2110、条件延迟部件2120以及保持器逻辑部件2130。除输入信号D(参考图2)被使能信号E取代之外，评估部件2110与图2中的相同。另外，条件延迟部件2120和保持器逻辑部件2130与图2中的那些相同。图9至14中所描述的图2的触发电路1100的各种实施例可以被应用于图20中的触发电路。
组合逻辑部件2200响应于信号QN输出门控时钟信号GCK。可以使用各种逻辑门来实现组合逻辑部件2200。
图21是图示根据本发明概念的示例性实施例的图20的门控触发器2000的电路图。为了描述，假定评估部件2110、条件延迟部件2120以及保持器逻辑部件2130与图3中的那些相同。另外，假定使用逻辑门和反转器来实现组合逻辑部件2200。
图22是图示图20的门控触发器2000的操作的时序图。
参考图21和22，评估部件2110响应于使能信号E和时钟信号CK对信号QN进行评估。条件延迟部件2120对信号FB进行放电以具有不同于信号QN的逻辑电平的逻辑电平。在时钟信号CK的逻辑高间隔期间，保持器逻辑部件2130响应于彼此具有不同逻辑电平的信号QN和FB来维持信号QN的逻辑电平。这可以以与图3至8中所描述的方式类似的方式来执行，并且因此省略了其描述。
组合逻辑部件2200被配置为对信号QN进行反转。也就是说，门控时钟信号GCK是通过对信号QN进行反转所获得的信号。因此，如图22中所示，组合逻辑部件2200在使能信号E的逻辑高间隔内输出与时钟信号CK同步的门控时钟信号GCK。组合逻辑部件2200在使能信号E的逻辑低间隔输出具有逻辑低电平的门控时钟信号GCK。因此，根据本发明概念的示例性实施例的触发电路2100能够与组合逻辑部件2200一起执行门控触发器的操作。
根据本发明概念的示例性实施例的触发电路可以应用于支持扫描测试操作的门控触发器。将参考图23对此进行更充分的描述。
图23是图示根据本发明概念的示例性实施例的门控触发器3000的电路图。图23的门控触发器3000包括图14中的触发电路1100C以支持扫描测试操作。
参考图23，门控触发器3000操作使能信号E、扫描使能信号SE以及时钟信号CK。在本文中，扫描使能信号SE用于扫描测试操作。
如果扫描使能信号SE变高，则门控触发器3000输出与时钟信号CK同步的门控时钟信号GCK而不管使能信号E的逻辑电平如何。如果扫描使能信号SE处于逻辑低电平，则门控触发器3000以与图21的门控触发器2000相同的方式操作。门控触发器3000基本上与图14的触发电路1100C相同，并且因此省略了其描述。
参考图24，触发器电路可以包括评估部件2410和控制部件2420。评估部件2410可以类似于图3、21或23的评估部件。控制部件2420可以类似于图3、21或23的条件延迟部件和保持器逻辑部件。例如，评估部件2410可以包括具有电压Vdd的电位和PMOS晶体管，以及由例如图3的N1、N2和N3的NMOS晶体管形成的第一放电通路。
例如，控制部件2420可以包括由PMOS晶体管P2和P3以及电压Vdd形成的电位和由NMOS晶体管N6和N7形成的第二放电通路。第二放电通路可以进一步包括反转器G3并且可以用作对第一输出信号QN和/或第二输出信号FB进行放电的通路。例如，控制部件2420可以进一步包括由反转器G2和NMOS晶体管N5形成的第三放电通路、由反转器G1和NMOS晶体管N4形成的第四放电通路以及由NMOS晶体管N8形成的公共晶体管。在这里，可以在时钟信号的逻辑高电平激活公共晶体管以操作第二、第三和第四放电通路。可以在第二、第三和第四放电通路的每一个中包括公共晶体管是可能的。第二、第三和第四放电通路可以被称为执行第二、第三和第四放电通路的操作的放电通路也是可能的。
与常规的触发器电路相比，根据本发明概念的示例性实施例的触发器电路以高速操作。另外，根据本发明概念的示例性实施例的触发器电路具有窄的采样窗口并且适合于设计小面积或尺寸的时序电路。
上文公开的主题被认为是说明性的而不是限制性的，并且所附权利要求旨在涵盖落入真实精神和范围内的所有这样的修改、增强以及其它实施例。尽管已经示出并且描述了本发明一般概念的一些实施例，但是本领域的技术人员应当了解的是在不背离本发明一般概念的原理和精神的情况下可以在这些实施例中做出改变，本发明一般概念的范围在所附权利要求及其等同物中定义。

Claims (20)

1.一种触发器电路，包括：
评估部件，所述评估部件连接到第一节点和第二节点，以根据所述第一节点的电压电平使所述第二节点放电；
条件延迟部件，所述条件延迟部件连接到所述第二节点，以使第三节点放电为具有与所述第二节点的电压电平不同的电压电平；以及
保持器逻辑部件，所述保持器逻辑部件连接到所述第二节点和第三节点，以维持所述第二节点和第三节点中没有正在被放电的一个的电压电平。
2.根据权利要求1所述的触发器电路，其中：
所述评估部件包括第一晶体管，所述第一晶体管用于根据所述第一节点的电压电平在所述第二节点与接地电压之间形成电流通路；
所述条件延迟部件包括第二晶体管，所述第二晶体管用于根据所述第二节点的电压电平在所述第三节点与所述接地电压之间形成电流通路；并且
其中，如果当所述第一晶体管被接通时所述第二节点被放电，则所述第二晶体管被断开并且所述第三节点的放电通路被中断。
3.根据权利要求2所述的触发器电路，其中：
所述保持器逻辑部件包括第三晶体管，所述第三晶体管用于根据所述第二节点的电压电平在电源电压与所述第三节点之间形成电流通路；并且
其中，如果所述第二节点被放电，则所述第三晶体管被接通以被所述电源电压充电。
4.根据权利要求3所述的触发器电路，其中：
所述保持器逻辑部件进一步包括第四晶体管，所述第四晶体管用于根据所述第二节点的电压电平在所述第二节点与接地电压之间形成电流通路；并且
当所述第二节点被放电时，所述第四晶体管被接通，以维持所述第二节点的放电状态。
5.根据权利要求2所述的触发器电路，其中，如果所述第二节点被放电，则维持所述第一节点的电压电平直到完成所述第二节点的放电操作为止。
6.根据权利要求1所述的触发器电路，其中，所述评估部件包括第一晶体管和第二晶体管，所述第一晶体管和第二晶体管彼此串联连接，以分别响应于时钟信号和所述第一节点的电压电平而在所述第二节点上形成放电通路。
7.根据权利要求6所述的触发器电路，其中，所述评估部件进一步包括第三晶体管，所述第三晶体管连接到所述第二晶体管，以根据所述第三节点的电压电平在所述第二节点上形成放电通路。
8.根据权利要求7所述的触发器电路，其中，所述评估部件进一步包括第四晶体管，所述第四晶体管连接在电源电压与所述第一晶体管之间，以根据时钟信号在所述第二节点上形成充电通路。
9.根据权利要求1所述的触发器电路，其中，所述条件延迟部件包括第一晶体管和第二晶体管，所述第一晶体管和第二晶体管彼此串联连接，以分别根据所述第二节点的电压和所述第一节点的电压在所述第三节点上形成放电通路。
10.根据权利要求9所述的触发器电路，其中，所述条件延迟部件进一步包括第三晶体管，所述第三晶体管连接到所述第二晶体管，以响应于时钟信号在所述第三节点上形成放电通路。
11.根据权利要求10所述的触发器电路，其中，所述条件延迟部件进一步包括第四晶体管，所述第四晶体管连接在电源电压与所述第一晶体管之间，以形成用于以所述电源电压对所述第三节点充电的通路。
12.根据权利要求1所述的触发器电路，其中，所述保持器逻辑部件包括：
第一晶体管，所述第一晶体管连接到所述第二节点，以根据所述第二节点的电压电平在所述第二节点与接地电压之间形成电流通路；和
第二晶体管，所述第二晶体管连接到所述第二节点，以根据所述第三节点的电压电平在所述第二节点与电源电压之间形成电流通路；
第三晶体管，所述第三晶体管连接到所述第三节点，以根据所述第三节点的电压电平在所述第三节点与接地电压之间形成电流通路；以及
第四晶体管，所述第四晶体管连接到所述第三节点并且根据所述第二节点的电压电平在所述第三节点与电源电压之间形成电流通路。
13.根据权利要求1所述的触发器电路，其中：
所述评估部件和所述条件延迟部件分别接收时钟信号并且在所述时钟信号的上升沿被触发，以使所述第二节点和所述第三节点中的一个放电；
所述保持器逻辑部件在所述时钟信号的逻辑高间隔处维持所述第二节点和第三节点中没有正在被放电的一个的电压电平；以及
锁存器部件，所述锁存器部件用于在所述时钟的逻辑低间隔期间维持在所述时钟信号的逻辑高间隔处确定的所述第二节点和第三节点的电压电平。
14.一种触发器电路，包括：
评估部件，所述评估部件连接到输入节点和输出节点用于执行评估操作，以根据经由所述输入节点提供的输入信号的逻辑电平来改变或维持经由所述输出节点输出的输出信号的逻辑电平；
条件延迟部件，所述条件延迟部件连接到所述输出节点和反馈节点，以使经由所述反馈节点输出的反馈信号的逻辑电平改变或维持为具有与所述输出信号的逻辑电平不同的逻辑电平；以及
保持器逻辑部件，所述保持器逻辑部件连接到所述反馈节点和所述输出节点，以在所述评估操作之后维持所述输出信号的逻辑电平。
15.根据权利要求14所述的触发器电路，其中：
根据时钟信号的边沿来触发所述评估部件，以执行所述评估操作；并且
在所述评估操作之后，所述保持器逻辑部件在所述时钟信号的半个周期期间维持所述输出信号的逻辑电平。
16.根据权利要求15所述的触发器电路，进一步包括：
锁存器部件，所述锁存器部件连接到所述输出节点，
其中在所述评估操作之后，所述锁存器部件在所述时钟信号的周期期间维持所述输出信号的逻辑电平。
17.根据权利要求15所述的触发器电路，进一步包括：
组合逻辑部件，所述组合逻辑部件连接到所述输出节点，
其中，所述组合逻辑部件包括反转器，所述反转器在所述评估操作之后对所述输出信号的逻辑电平进行反转。
18.根据权利要求15所述的触发器电路，其中：
所述条件延迟部件包括被配置成具有堆叠形式的至少两个晶体管；并且
所述条件延迟部件中包括的所述至少两个晶体管中每一个的尺寸比所述评估部件中包括的所述至少两个晶体管每一个的尺寸更大。
19.一种触发器电路，包括：
评估部件，所述评估部件具有第一电位和第一放电通路，用于接收两个信号并且根据由所述两个信号选择的所述电位和所述第一放电通路来输出第一输出信号；
条件延迟部件，所述条件延迟部件具有第二电位和第二放电通路，用于接收所述两个信号并且根据由所述第一输出和所述两个信号确定的所述第二电位和所述第二放电通路来生成第二输出；以及
保持器逻辑部件，所述保持器逻辑部件根据所述两个信号、所述第一输出和所述第二输出的组合在所述两个信号中的至少一个的转变期间维持所述第一输出信号和所述第二输出信号的电平。
20.根据权利要求19所述的触发器电路，其中：
所述第一放电通路由多个第一晶体管形成以具有第一特性；并且
所述第二放电通路由多个第二晶体管形成以具有与所述第一特性不同的第二特性，使得所述第一放电通路的第一放电速度比所述第二放电通路的第二放电速度更快。
CN201110392782.4A 2010-12-02 2011-12-01 触发器电路 Active CN102487270B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100122286A KR101736437B1 (ko) 2010-12-02 2010-12-02 플립플롭 회로
KR10-2010-0122286 2010-12-02

Publications (2)

Publication Number Publication Date
CN102487270A true CN102487270A (zh) 2012-06-06
CN102487270B CN102487270B (zh) 2016-08-10

Family

ID=46083059

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110392782.4A Active CN102487270B (zh) 2010-12-02 2011-12-01 触发器电路

Country Status (4)

Country Link
US (2) US9124261B2 (zh)
KR (1) KR101736437B1 (zh)
CN (1) CN102487270B (zh)
DE (1) DE102011055325B4 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106505994A (zh) * 2015-09-07 2017-03-15 三星电子株式会社 时序电路及其操作方法
CN106505993A (zh) * 2015-09-07 2017-03-15 三星电子株式会社 包括触发器的半导体电路
CN106533428A (zh) * 2015-09-10 2017-03-22 三星电子株式会社 基于多米诺的高速触发器
CN109462394A (zh) * 2017-09-06 2019-03-12 三星电子株式会社 时序电路
CN110708043A (zh) * 2018-07-10 2020-01-17 三星电子株式会社 动态触发器和动态触发器的与数据无关的p堆叠反馈电路

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101736437B1 (ko) * 2010-12-02 2017-05-17 삼성전자주식회사 플립플롭 회로
US9171842B2 (en) * 2012-07-30 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Sequential circuit and semiconductor device
US10931266B2 (en) * 2014-08-11 2021-02-23 Nvidia Corporation Low power flip-flop element with gated clock
KR102204597B1 (ko) * 2014-11-19 2021-01-19 삼성전자주식회사 반도체 장치
US9698762B2 (en) * 2015-04-08 2017-07-04 Nxp Usa, Inc. Flip-flop structure
US10320369B2 (en) 2015-09-07 2019-06-11 Samsung Electronics Co., Ltd. Sequential circuits and operating methods thereof
JP6495145B2 (ja) * 2015-09-11 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置
CN109412557A (zh) * 2017-08-17 2019-03-01 三星电子株式会社 具有单个预充电节点的触发器
US10229748B1 (en) 2017-11-28 2019-03-12 International Business Machines Corporation Memory interface latch with integrated write-through function
US10381098B2 (en) 2017-11-28 2019-08-13 International Business Machines Corporation Memory interface latch with integrated write-through and fence functions
KR20210037927A (ko) 2019-09-30 2021-04-07 삼성전자주식회사 집적 클럭 게이팅 셀 및 이를 포함하는 집적 회로
US11784647B2 (en) 2020-10-30 2023-10-10 Samsung Electronics Co., Ltd. Circuit performing logical operation and flip-flop including the circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278308B1 (en) * 1999-10-08 2001-08-21 Advanced Micro Devices, Inc. Low-power flip-flop circuit employing an asymmetric differential stage
US7301373B1 (en) * 2005-08-04 2007-11-27 Advanced Micro Devices, Inc. Asymmetric precharged flip flop
US7639057B1 (en) * 2006-12-07 2009-12-29 Marvell International Ltd. Clock gater system

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825224A (en) * 1996-07-29 1998-10-20 Sun Microsystems, Inc. Edge-triggered dual-rail dynamic flip-flop with self-shut-off mechanism
US6433601B1 (en) * 2000-12-15 2002-08-13 Koninklijke Philips Electronics N.V. Pulsed D-Flip-Flop using differential cascode switch
US6693459B2 (en) 2001-09-17 2004-02-17 Fujitsu Limited Method and system for improving speed in a flip-flop
JP4276513B2 (ja) 2002-10-18 2009-06-10 パナソニック株式会社 フリップフロップ回路
CN1268057C (zh) 2002-10-18 2006-08-02 松下电器产业株式会社 触发器电路
JP2004214717A (ja) 2002-12-26 2004-07-29 Sony Corp フリップフロップ
US7164293B2 (en) * 2004-07-29 2007-01-16 Freescale Semiconductor, Inc. Dynamic latch having integral logic function and method therefor
KR20070087371A (ko) 2006-02-23 2007-08-28 삼성전자주식회사 펄스형 플립플롭 및 그의 제어 방법.
US7855587B1 (en) 2006-06-02 2010-12-21 Marvell International Ltd. Asymmetric sense-amp flip-flop
US7710155B2 (en) * 2007-04-20 2010-05-04 Oracle America, Inc. Dynamic dual output latch
US7772891B1 (en) * 2007-12-14 2010-08-10 Nvidia Corporation Self-timed dynamic sense amplifier flop circuit apparatus and method
KR101032343B1 (ko) 2009-05-12 2011-05-09 삼화콘덴서공업주식회사 고전압 ｍｌｃｃ 및 이를 이용한 ｄｃ-링크 커패시터 모듈
US20100301915A1 (en) * 2009-06-01 2010-12-02 Sun Microsystems, Inc. Latch with single clocked device
US7994836B2 (en) * 2009-06-01 2011-08-09 Oracle America, Inc. Latch with clocked devices
KR101736437B1 (ko) * 2010-12-02 2017-05-17 삼성전자주식회사 플립플롭 회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278308B1 (en) * 1999-10-08 2001-08-21 Advanced Micro Devices, Inc. Low-power flip-flop circuit employing an asymmetric differential stage
US7301373B1 (en) * 2005-08-04 2007-11-27 Advanced Micro Devices, Inc. Asymmetric precharged flip flop
US7639057B1 (en) * 2006-12-07 2009-12-29 Marvell International Ltd. Clock gater system

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106505994A (zh) * 2015-09-07 2017-03-15 三星电子株式会社 时序电路及其操作方法
CN106505993A (zh) * 2015-09-07 2017-03-15 三星电子株式会社 包括触发器的半导体电路
CN106505994B (zh) * 2015-09-07 2020-08-07 三星电子株式会社 时序电路及其操作方法
CN106505993B (zh) * 2015-09-07 2021-04-30 三星电子株式会社 包括触发器的半导体电路
CN106533428A (zh) * 2015-09-10 2017-03-22 三星电子株式会社 基于多米诺的高速触发器
CN106533428B (zh) * 2015-09-10 2022-01-11 三星电子株式会社 基于多米诺的高速触发器
CN109462394A (zh) * 2017-09-06 2019-03-12 三星电子株式会社 时序电路
CN109462394B (zh) * 2017-09-06 2023-10-20 三星电子株式会社 时序电路
CN110708043A (zh) * 2018-07-10 2020-01-17 三星电子株式会社 动态触发器和动态触发器的与数据无关的p堆叠反馈电路
CN110708043B (zh) * 2018-07-10 2023-03-21 三星电子株式会社 动态触发器和动态触发器的与数据无关的p堆叠反馈电路

Also Published As

Publication number Publication date
KR101736437B1 (ko) 2017-05-17
DE102011055325A1 (de) 2012-06-06
US20150303901A1 (en) 2015-10-22
CN102487270B (zh) 2016-08-10
US20120139601A1 (en) 2012-06-07
KR20120060670A (ko) 2012-06-12
US9124261B2 (en) 2015-09-01
US9762214B2 (en) 2017-09-12
DE102011055325B4 (de) 2024-07-04

Similar Documents

Publication Publication Date Title
CN102487270A (zh) 触发器电路
US8656238B2 (en) Flip-flop circuit and scan flip-flop circuit
US20120268182A1 (en) Clock gated circuit and digital system having the same
JP2002158563A (ja) Ｃｐフリップフロップ
US6798249B2 (en) Circuit for asynchronous reset in current mode logic circuits
JP5212112B2 (ja) アドレスデコーダ回路及び半導体記憶装置
KR20090099736A (ko) 스캔 입력 신호를 갖는 펄스 기반의 플립플롭
US6509761B2 (en) Logical circuit
US6717442B2 (en) Dynamic to static converter with noise suppression
US6744282B1 (en) Latching dynamic logic structure, and integrated circuit including same
TWI543533B (zh) 快速動態寄存器、積體電路、寄存資料的方法以及可掃描快速動態寄存器
US8026754B2 (en) Low latency flop circuit
US20130064019A1 (en) Data storage circuit that retains state during precharge
US7557630B2 (en) Sense amplifier-based flip-flop for reducing output delay time and method thereof
US12015408B2 (en) Flip flop including serial stack structure transistors
US7358769B2 (en) XOR circuit
US7961009B2 (en) Domino logic block having data holding function and domino logic including the domino logic block
US8604854B1 (en) Pseudo single-phase flip-flop (PSP-FF)
US6972598B2 (en) Methods and arrangements for an enhanced scanable latch circuit
US6070259A (en) Dynamic logic element having non-invasive scan chain insertion
CN106533428A (zh) 基于多米诺的高速触发器
JPH0348356A (ja) バス回路
CN103714860B (zh) 快速动态寄存器、寄存方法、集成电路
CN101001082A (zh) 具有数据相关保持时间缩减机制的反相动态寄存器
US7242234B1 (en) Edge-triggered flip-flop

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant