JPH0348356A - バス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はバス回路に関し、特に複数の機能部分の間で
相互に情報を伝送するためのバス回路に関する。

［従来の技術］ 第１３図は、プリチャージ方式の従来のバス回路を示す
図である。このバス回路は、例えばマイクロコンピュー
タ等の半導体集積回路装置に用いられている。第１３図
において、バス配線ｌはプリチャージ用ＰチャネルＭＯ
Ｓトランジスタ２を介して電源端子３に接続されている
。トランジスタ２のソースが電源端子３に接続され、ド
レインがバス配線１に接続され、ゲートにプリチャージ
信号Ｔ’ｐｃが与えられる。バス配線１には複数の回路
ブロックｌｌａ〜ｌｌｄが接続されている。

回路ブロックｌｌａ〜ｌｌｄの各々は、ラッチ回路４，
５、ロジック回路６およびバスドライバ７を含む。バス
配線１からの情報がラッチ回路４に入力される。ラッチ
回路４の出力がロジック回路６に与えられ、ロジック回
路６の出力がラッチ回路５に与えられる。ラッチ回路５
から出力される情報がバスドライバ７を介してバス配線
１に与えられる。回路ブロックｌｌａ〜ｌｉｄの各々が
ソース（送信部）およびディスティネーション（受信部
）となる。

第ｌ４図に、主として回路ブロックｌｌａの詳細な回路
構成を示す。ラッチ回路４は、インバータ４１，４２．
４３、ＮＡＮＤゲート４４およびＮチャネルＭＯＳ｝ラ
ンジスタ４５．４６を含む。

ＮＡＮＤゲート４４の一方の入力端子には制御信号Ｔ１
が与えられ、他方の入力端子には選択信号Ｓｌａが与え
られる。選択信号ＳｅａがｒＨＪレベルのときには、回
路ブロックｌｌａがディスティネーションとして選択さ
れる。制御信号Ｔ１がｒＨＪレベルになると、トランジ
スタ４５がオンしてバス配線１上の情報がインバータ４
１の入力端子に入力される。制御信号Ｔ１がｒＬＪレベ
ルになると、トランジスタ４６がオンしてその情報がイ
ンバータ４１．４２およびトランジスタ４６からなるラ
ッチ部分にラッチされる。

ラッチ回路４の出力はロジック回路６に人力される。ロ
ジック回路６は、論理演算などの処理を行なう部分であ
る。ロジック回路６の出力はラッチ回路５に入力される
。

ラッチ回路５は、インバータ５１．５２．５３およびＮ
チャネルＭＯＳトランジスタ５４．５５を含む。トラン
ジスタ５４のゲートには制御信号Ｔ２が与えられる。制
御信号Ｔ２はインバータ５３を介してトランジスタ５５
のゲートにも与えられている。制御信号Ｔ２がｒＨＪレ
ベルになると，トランジスタ５４がオンしてロジック回
路６からの情報がインバータ５１の入力端子に与えられ
る，制御信号Ｔ２が「Ｌ」レベルになると、トランジス
タ５５がオンしてインバータ５１．５２およびトランジ
スタ５５からなるラッチ部分にその情報がラッチされる
。

バスドライバ７は、ＡＮＤゲー｝７１およびＮチャネル
ＭＯＳトランジスタ７２．７３を含む。

トランジスタ７３のゲートにはラッチ回路５の出力が与
えられる。ＮＡＮＤゲート７１の一方の入力端子には制
御信号Ｔ８５が与えられ、他方の入力端子には選択信号
８２ａが与えられる。選択信号Ｓ２ａがｒＨＪレベルの
ときには、回路ブロックｌｌａがソースとして選択され
る。制御信号Ｔ８，が「Ｈ」レベルになると、ラッチ回
路５の出力の反転信号がバス配線１に与えられる。

なお、他の回路ブロックｌｌｂ〜ｌｉｄの構゛成も回路
ブロックｌｌａの構成と同様である。ただし、回路ブロ
ックｌｌｂ〜ｌｉｄには選択信号Ｓｌａ，Ｓ２ａの代わ
りに、選択信号Ｓｌｂ，Ｓ２ｂ〜Ｓｌｄ，Ｓ２ｄがそれ
ぞれ与えられる。

次に、第１３図および第１４図に示されるバス回路の動
作を第１５図のタイミングチャートを参照しながら説明
する。ここでは、たとえば回路ブロックｌｌａのラッチ
回路５にラッチされたデータを回路ブロックｌｉｄのラ
ッチ回路４に転送する場合を説明する。すなわち、回路
ブロック１１ａがソースとなり、回路ブロックｌｉｄが
ディスティネーションとなる。

第１５図において、時刻１０から時刻ｔ４までが１つの
転送サイクルとなる。まず、制御信号ＴＢ８が「Ｌ」レ
ベルとなり、プリチャージ信号Ｔ７フがｒＬＪレベルと
なる。これにより、トランジスタ２がオンし、電源端子
３からバス配線１に電流が流れてバス配線１の電位がｒ
ＨＪレベルとなる。このとき、選択信号Ｓｌａ−Ｓｌｄ
および選択信号Ｓ２ａ−Ｓ２ｄは「Ｌ」レベルとなって
いる。次に、時刻ｔ１において制御信号Ｔ２がｒＨＪレ
ベルとなる。これにより、ロジック回路６の出力がラッ
チ回路５に取り込まれる。続いて、選択信号Ｓ２ａおよ
び選択信号ＳｌｄがｒＨＪレベルとなる。これにより、
回路ブロックｌｌａがソースとして選択され、回路ブロ
ックｌｉｄがディスティネーションとして選択される。

時刻ｔ２においてプリチャージ信号Ｔ，。が「ＨＪレベ
ルとなる。これにより、トランジスタ２がオフする。そ
のため、バス配線１は「Ｈ」レベルに保持される。この
とき、制御信号Ｔ２がｒＬＪレベルになる。これにより
、ラッチ回路５に与えられたデータがそのラッチ回路５
に保持されて出力される。制御信号ＴＢ５がｒＨＪレベ
ルに立上がると、回路ブロックｌｌａのバスドライバ７
が活性化される。ラッチ回路５から出力されるデータが
ｒＨＪレベルであれば、バス配線１の電位はゆっくりと
ｒＬＪレベルとなる。逆に、ラッチ回路５から出力され
るデータがｒＬＪレベルであれば、バス配線１の電位は
ｒＨＪレベルのまま保持される。すなわち、バス配線１
には、ラッチ回路５にラッチされるデータの反転データ
が与えられる。

時刻ｔ３において制御信号Ｔ１がｒＨＪレベルに立上が
る。それにより、回路ブロックｌｉｄのラッチ回路４に
バス配線１上のデータが取り込まれる。時刻ｔ４におい
て制御信号Ｔｌが「ＬＪレベルになると、ラッチ回路４
に与えられたデータがそのラッチ回路４にラッチされて
出力される。

このようにして、回路ブロックｌｌａのロジック回路６
から出力されるデータが、回路ブロックｌｉｄのロジッ
ク回路６に伝送される。

［発明が解決しようとする課題コ プリチャージ方式の従来のバス回路においては、バスの
ソースおよびディスティネーションとなる回路ブロック
の数が増加すると、バス配線の長さが長くなり、バスの
容量が大きくなる。また、バスドライバの数も増加する
。その結果、バス配線の充電および放電に時間がかかる
などの問題があった。

それゆえに、この発明の目的は、バス配線の充電および
放電の時間を短縮し高速に情報を伝送し得るバス回路を
提供することである。

［課題を解決するための手段コ 第１の発明に係るバス回路は、１チップ上に形成され、
複数の機能部分の間で相互に情報を伝送するためにバス
回路であって、階層的なバスおよび複数の伝送手段を備
える。階層的なバスは、上位のバスおよび複数の下位の
バスを含む。複数の下位のバスの各々には複数の機能部
分が結合されている。複数の伝送手段は、上位のバスと
複数の下位のバスの各々との間で情報を伝送する。

第２の発明に係るバス回路は、１チップ上に形成され、
複数の機能部分の間で相互に情報を伝送するためのバス
回路であって、階層的なバス、プリチャージ手段および
複数の伝送手段を備える。

プリチャージ手段は、少なくとも上位のバスまたは複数
の下位のバスのいずれかｌつを所定の電位にプリチャー
ジする。

第３の発明に係るバス回路は、■チップ上に形成され、
複数の機能部分の間で相互に情報を伝送するためのバス
回路であって、階層的なバス、プリチャージ手段、レベ
ルシフト手段および複数の伝送手段を備える。レベルシ
フト手段は、プリチャージ手段によりプリチャージされ
る電位を所定の電圧分シフトさせる。

第４の発明に係るバス回路は、１チップ上に形成され、
複数の機能部分の間で相互に情報を伝送するためのバス
回路であって、階層的なバス、プリチャージ手段、複数
の３状態駆動手段および複数のドライバ手段を備える。

３状態駆動手段は、上位のバスの情報に従って、複数の
下位のバスの各々を所定の第１の電位、所定の第２の電
位およびフローティング状態のいずれかに駆動する。複
数のドライバ手段は、複数の下位のバスに対応して設け
られ、各々が対応する複数の機能部分のいずれかの出力
に従って、上位のバスを駆動する。

第５の発明に係るバス回路は、１チップ上に形成され、
複数の機能部分の間で相互に情報を伝送するためのバス
回路であって、階層的なバス、複数のマルチプレクス手
段、複数のドライバ手段および複数の伝達手段を備える
。複数のマルチプレクス手段は、複数の下位のバスに対
応して設けられ、各々が対応する複数の機能部分の出力
のいずれかを選択する。複数のドライバ手段は、複数の
下位のバスに対応して設けられ、各々が対応するマルチ
プレクス手段により選択された機能部分の出力に応答し
て、上位のバスを駆動する。複数の伝達手段は、複数の
下位のバスに対応して設けられ、各々が上位のバスの情
報に従って、対応する下位のバスを駆動する。

［作用コ 第１、第２、第３、第４および第５の発明に係るバス回
路においては、バスが階層的に構成され、選択されない
下位のバスは上位のバスから遮断される。そのため、バ
ス容量が減少し、バスの充放電の時間が短縮されるとと
もに哨費電力が低減される。

第２の発明に係るバス回路においては、少なくとも上位
のバスまたは複数の下位のバスのいずれかが、プリチャ
ージ方式のバスとなる。

第３の発明に係るバス回路においては、プリチャージレ
ベルが所定の電位よりも低下するので、消費電力が低減
される。

第４の発明に係るバス回路においては、上位のバスがプ
リチャージ方式のバスからなり、複数の下位のバスが３
ステート方式のバスからなる。そのため、下位のバスを
プリチャージする必要がないので、プリチャージ回路お
よびプリチャージ信号線が不要となる。したがって、回
路構成が簡略化され、レイアウト上有利である。

第５の発明に係るバス回路においては、各下位のバスに
マルチプレクス手段が設けられているので、各下位のバ
スに接続される複数の機能部分により１つのドライバ手
段が共有される。したがって、ドライバ手段の数が減少
する。

［実施例］ 以下、この発明の一実施例を図面を用いて詳細に説明す
る。

第ＩＡ図はこの発明の第１の実施例によるプリチャージ
方式のバス回路の全体構成を示す図である。第ＩＢ図は
第ＩＡ図に含まれる１つのブロックの構成を示す図であ
る。

第１Ａ図に示すように、上位のバスとなるバス配線１に
複数のブロック１１〜１４が接続されている。複数のブ
ロックｌ１〜１４の各々には、第１Ｂ図に示すように、
下位のバス配線となるローカルバス配線１０が設けられ
ている。バス配線１は、プリチャーシ用のＰチャネルＭ
ＯＳ｝ランジスタ２を介して電源端子３に接続されてい
る。トランジスタ２のゲートにはプリチャージ信号Ｔｐ
。が与えられる。タイミング発生回路８は、制御信号Ｔ
ｌ，Ｔ２，ＴＢｓおよびプリチャージ信号Ｔ，。，Ｔｐ
ｃを発生する。選択信号発生回路９は、選択信号Ｓ３ａ
−Ｓ３ｄ，Ｓ４ａ＝Ｓ４ｄおよびブロック選択信号ＢＤ
Ｉ〜ＢＤ４，ＢＳＩ〜ＢＳ４を発生する。

ブロック１１〜工４にはそれぞれブロック選択信号ＢＤ
Ｉ〜ＢＤ４が与えられる。選択信号１毛１〜ＢＤ４はデ
ィスティネーションとなるブロックを選択するための信
号である。また、ブロック１１−１４にはそれぞれブロ
ック選択信号ＢＳＩ〜ＢＳ４が与えられる。ブロック選
択信号ＢＳＩ〜ＢＳ４はソースとなるブロックを選択す
るための信号である。

第ＩＢ図において、ローカルバス配線１０はプリチャー
ジ用のＰチャネルＭＯＳトランジスタ２０を介して電源
端子２２に接続されている。トランジスタ２０のゲート
にはプリチャージ信号〒７。が与えられる。ローカルバ
ス配線１０には複数の回路ブロック２１ａ〜２１ｄが接
続されている。

回路ブロック２１ａ〜２１ｄの各々はラッチ回路４，５
およびロジック回路６を含む。ラッチ回路４の入力端子
はローカルバス配線１０に接続される。ラッチ回路４の
出力はロジック回路６に与えられ、ロジック回路６の出
力はラッチ回路５に与えられる。ラッチ回路５の出力は
マルチプレクサ７０に与えられる。各ラッチ回路４には
制御信号Ｔ１が与えられ、各ラッチ回路５には制御信号
Ｔ２が与えられる。

回路ブロック２１ａ〜２１ｄのラッチ回路４にはそれぞ
れ選択信号Ｓ３ａ−Ｓ３ｄ、が与えられる。

これらの選択信号Ｓ３ａ−Ｓ３ｄによりディスティネー
ションとなる回路ブロックが選択される。

マルチプレクサ７０には選択信号Ｓ４ａ−Ｓ４ｄが与え
られる。選択信号Ｓ　４　ａ　−　Ｓ　４　ｄによって
回路ブロック２１ａ〜２１ｄのうちいずれか１つの出力
が選択され、マルチプレクサ７０から出力される。すな
わち、選択信号Ｓ４ａ−Ｓ４ｄによりソースとなる回路
ブロックが選択される。

マルチプレクサ７０の出力はバスドライバ６０に与えら
れる。バスドライバ６０は、制御信号Ｔ８．およびバス
選択信号ＢＳＩにより活性化される。バスドライバ６０
は、プロック１１内の回路ブロック２１ａ〜２１ｄのい
ずれかがソースとして選択されたときに、マルチプレク
サ７０の出力に従ってバス配線１を駆動する。

一方、バス配線ｌは伝達回路８０ａに接続されている。

伝達回路８０ａは、プリチャージ信号Ｔｐｃおよびブロ
ック選択信号ＢＤＩに応答して活性化される。伝達回路
８０ａは、ブロック↓ｔ内の回路ブロック２１ａ〜２１
ｄのいずれかがディスティネーションとして選択された
ときに、バス配線１上のデータをローカルバス配線↓０
に伝達する。

第２図に、回路ブロック２１ａ１バス．ドライバ６０お
よび伝達回路８０ａの詳細な回路図を示す。

回路ブロック２Ｌａに含まれるラッチ回路４．５の構成
は第１４図に示した回路ブロック｝↓ａに含まれる回路
ブロック４．５の構成と同様である。但し、第２図のラ
ッチ回路４のＮＡＮＤゲート４４の入力端子の１つには
選択信号Ｓ３ａか入力される。

バスドライバ６０は、ＡＮＤゲート６１および直列接続
されたＮチャネルＭＯＳ｝ランジスタ６２，６３を含む
。ＡＮＤゲート６１の一方の入力端子には制御信号Ｔ’
ｓｓが与えられ、他方の入力端子にはブロック選択信号
ＢＳＩが与えられる。

ＡＮＤゲート６１の出力はトランジスタ６２のゲートに
与えられる。トランジスタ６３のゲートにはマルチプレ
クサ７０の出力が与えられる。トランジスタ６２のドレ
インはバス配線１に接続されている。また、トランジス
タ６３のソースは接地端子に接続されている。

伝達回路８０ａは、ＰチャネルＭＯＳ｝ランジスタ８１
，８２およびＮチャネルＭＯＳ｝ランジスタ８３，８４
を含む。トランジスタ８ｌのソースは電源端子８５に接
続され、ドレインはトランジスタ８２のソースに接続さ
れ、ゲートにはブロック選択信号ＢＤＩが与えられる。

トランジスタ８２のゲートはバス配線ｌに接続され、ド
レインはトランジスタ８３のドレインおよびトランジス
タ８４のゲートに接続されている。トランジスタ８３の
ゲートにはプリチャージ信号ＴＰＣが与えられる。トラ
ンジスタ８３のソースおよびトランジスタ８４のソース
は接地端子に接続されている。

トランジスタ８４のドレイノはローカルバス配線１０に
接続されている。トランジスタ８４は、ローカルバス配
線１０をデイスチャージするためのトランジスタである
。

なお、第ＩＢ図に示される回路ブロック２ｌｂ〜２１ｄ
の構成も、第２図に示される回路ブロック２１ａの構成
と同様である。

次に、第ＩＡ図、第１Ｂ図および第２図に示されるバス
回路の動作を第３図のタイミングチャートを参照しなが
ら説明する。ここでは、たとえばブロック１１内の回路
ブロック２１ａのラッチ回路５のデータをブロック１４
内の回路ブロック２１ｄのラッチ回路４に転送する場合
を説明する。

すなわち、ブロックｌｔ内の回路ブロック２１ａがソー
スとなり、ブロック１４内の回路ブロック２１ｄがディ
スティネーションとなる。

第３図において時刻ｔｏから時刻ｔ４までが１つの転送
サイクルとなる。まず、制御信号Ｔ’ｅｓが「Ｌ」レベ
ルとなる。続いて、プリチャージ信号ＴＰｃがｒＬＪレ
ベルとなり、プリチャージ信号Ｔ’ｐｃがｒＨＪレベル
となる。これにより、第ＩＡ図のトランジスタ２および
第ＩＢ図のトランジスタ２０がオンする。その結果、電
源端子３からバス配線ｌに電流が流れるとともに電源端
子２２から各ブロック内のローカルバス配線１０に電流
が流れ、バス配線１およびローカルバス配線１０の電位
がｒＨＪレベルとなる。また、各ブロック１１〜■４内
の伝達回路８０ａのトランジスタ８３がオンする。これ
により、トランジスタ８４のゲートの電位がｒＬＪレベ
ルとなる。このとき、選択信号Ｓ３ａ−Ｓ３ｄ，Ｓ４ａ
−Ｓ４ｄおよびブロック選択信号ＢＳＩ〜ＢＳ４はすべ
てｒＬＪレベルとなっており、ブロック選択信号ＢＤＩ
〜ＢＤ４はすべてｒＨＪレベルとなっている。

時刻ｔ１において制御信号Ｔ２がｒＨＪレベルに立上が
る。これにより、ロジック回路６から出力されるデータ
がラッチ回路５に入力される。次に、ブロック選択信号
ＢＳＩがｒＨＪレベルに立上がる。これにより、第１Ａ
図のプロック１１がソースとして選択される。同時に、
ブロック１１のマルチプレクサ７０に与えられる選択信
号Ｓ４ａがｒＨＪ　レベルとなる。これにより、ブロッ
ク１１内の回路ブロック２１ａがソースとして選択され
る。また、同時に、ブロック１４内の回路ブロック２１
ｄに与えられる選択信号Ｓ３ｄがｒＨＪレベルとなる。

これにより、ブロック１４内の回路ブロック２１ｄがデ
ィスティネーションとして選択される。

時刻ｔ２において、プリチャージ信号Ｔ’ｐｃがｒＨＪ
レベルとなり、プリチャージ信号Ｔ’ｐｃがｒＬＪ　レ
ベルとなる。これにより、第ＩＡ図のトランジスタ２お
よび第ＩＢ図のトランジスタ２０がオフする。しかし、
バス配線１および各ブロック内のローカルバス配線１０
はｒＨＪレベルのまま保持される。また、伝達回路８０
ａ内のトランジスタ８３がオフする。

また、制御信号Ｔ２がｒＬＪレベルになる。これにより
、ロジック回路６からのデータがラッチ回路５にラッチ
されて出力される。その結果、ブロック１１内の回路ブ
ロック２１ａから出力されるデータのみがマルチプレク
サ７０を介してバスドライバ６０に与えられる。また、
時刻ｔ２において、ブロック選択信号ＢＤ４がｒＬＪレ
ベルになる。これにより、ブロック１４内の伝達回路８
０ａのトランジスタ８１がオンする。

その後、制御信号ＴＢＳがｒＨＪレベルとなる。

これにより、ブロック１１内のバスドライバ６０のトラ
ンジスタ６２がオンする。マルチプレクサ７０から出力
されるデータがｒＨＪレベルであれば、トランジスタ６
３がオンし、そのバスドライバ６０によりバス配線１の
電位がｒＬＪレベルに放電される。逆に、マルチプレク
サ７０から出力されるデータがｒＬＪレベルであれば、
トランジスタ６３はオフしている。そのため、バス配線
１の電位はｒＨＪレベルに保持される。

このとき、他のブロック１２〜１４内のバスドライバ６
０に与えられるブロック選択信号ＢＳ２〜ＢＳ４はｒＬ
Ｊレベルとなっているので、ソースとして選択されない
ブロック１２〜１４内のバスドライバ６０は活性化され
ない。

一方、ブロック１４内の伝達回路８０ａのトランジスタ
８１がオンしている。バス配線１上のデータがｒＨＪレ
ベルであれば、トランジスタ８２はオフしている。その
ため、トランジスタ８４のゲートの電位がｒＬＪレベル
に保持され、トランジスタ８４はオフしたままである。

したがって、ローカルバス配線１０の電位はｒＨＪレベ
ルに保持される。逆に、バス配線１上のデータがｒＬＪ
レベルであれば、トランジスタ８２はオンする。

これにより、トランジスタ８４のゲートにｒＨＪレベル
の電位が与えられ、トランジスタ８４がオンする。その
結果、ローカルバス配線１０の電位がｒＬＪレベルに放
電される。このとき、他のブロック１１〜１３内の伝達
回路８０に与えられるブロック選択信号ＢＤＩ〜ＢＤ３
はｒＨＪレヘルとなっている。そのため、ディスティネ
ーションとして選択されないブロック１１〜１３内のロ
ーカルバス配線ｌＯは放電されない。

次に、時刻ｔ３において制御信号Ｔ１がｒＨＪレベルと
なる。これにより、ブロック１４内の回路ブロック２１
ｄのラッチ回路４にローカルバス配線１０上のデータが
入力される。時刻ｔ４において制御信号ＴＩがｒＬＪレ
ベルになると、そのラッチ回路４に入力されたデータが
ラッチされてロジック回路６に出力される。

このようにして、ブロック１１内の回路ブロック２１ａ
のロジック６から出力されたデータが、バス配線１およ
びブロック１４内のバス配線１０を介してブロック１４
内の回路ブロック２１ｄのロジック６に伝送される。

このバス回路においては、ソースとして選択されたブロ
ック内のバスドライバのみが活性化され、ソースとして
選択されないブロック内のバスドライバは活性化されな
い。また、バス配線１上のデータがｒＬＪレベルのとき
には、ディスティネーションとして選択されたブロック
内のローカルバス配線のみが放電され、ディスティネー
ションとして選択されないブロック内のローカルバス配
線は放電されない。したがって、消費電力が低減される
。

また、各ブロックにおいて複数の回路ブロックに対して
１つのバスドライバが共通に用いられている。また、デ
ィスティネーションとして選択されないブロック内のロ
ーカルバス配線はバス配線から遮断されている。したが
って、バス容量が減少し、バス配線の充電時間が短縮さ
れる。

第４図はこの発明の第２の実施例によるプリチャージ方
式のバス回路の全体構成を示す図である。

第５図は第４図に含まれる１つのブロックの詳細な構成
を示す回路図である。

第４図において、電源端子３とプリチャージ用のトラン
ジスタ２との間にレベルシフト回路１００が接続されて
いる。レベルシフト回路１００は、ダイオード接続され
た２つのＮチャネルＭＯＳ｝ランジスタ１０１．１０２
からなる。

また、第５図の伝達回路８０ｂにおいて、電源端子８５
とトランジスタ８１のソースとの間にレベルシフト回路
１１０が接続されている。レベルシフト回路１１０は、
ダイオード接続された２つのＮチャネルＭＯＳ｝ランジ
スタ１１１，１１２からなる。

第４図のレベルシフト回路１００内のトランジスタ１０
１．１０２のしきい値電圧および第５図のレベルシフト
回路１１０内のトランジスタ１１１，１１２のしきい値
電圧をそれぞれｖｔｈとし、電源端子３の電源レベルお
よび電源端子８５の電源レベルをそれぞれＶｃｃとする
と、バス配線１のプリチャージレベルはＶｃｃ−２Ｖｔ
ｈとなり、伝達回路８０ｂ内のトランジスタ８１のドレ
イン電位のレベルもＶｃｃ−２Ｖｔｈとなる。伝達回路
８０ｂは、Ｖ　ｃ　ｃ　−　２　Ｖ　ｔ　ｈヲ基準トＬ
．テ／＜ス配線１の電位降下を検出する。

このように、第２の実施例では、バス配線１のプリチャ
ージレベルが電源レベルよりも低いレベルに保たれるの
で、消費電力か低減する。

なお、他の部分の構成および動作は、第１の実施例の構
成および動作と同様である。

第６図はこの発明の第３の実施例によるバス回路の主要
部の構成を詳細に示す回路図である。

この実施例では、各ローカルバス配線１０には、プリチ
ャージ用のトランジスタ２０は接続されていない。伝達
回路８０ｃは、ＰチャネルＭＯＳトランジスタ８１．８
２．８３およびＮチャネルＭＯＳトランジスタ８４を含
む。電源端子８５と接地端子との間に、トランジスタ８
１，　　８２．　　８３８４が直列に接続されている。

トランジスタ８１のゲートおよびトランジスタ８４のゲ
ートはバス配線■に接続されている。トランジスタ８２
のゲートおよびトランジスタ８３のゲートにはブロック
選択信号ＢＤＩが与えられる。

ブロック選択信号ＢＤＩがｒＬＪレベルになると、トラ
ンジスタ８２．８３かオンする。バス配線１のデータが
ｒＨＪレベルであれば、トランジスタ８４がオンし、ロ
ーカルバス配線１０の電位はｒＬＪレベルに放電される
。逆に、バス配線１のデータがｒＬＪレベルであれば、
トランジスタ８１がオンし、ローカルバス配線ＩＯの電
位はｒＨＪ　レベルになる。

このとき、他のブロック内の伝達回路８０ｃに与えられ
るブロック選択信号ＢＤ２〜ＢＤ４はｒＨＪレベルにな
っているので、それらのブロック内のローカルバス配線
１０はバス配線１から遮断されている。したがって、選
択されないブロックのローカルバス配線１０は充放電さ
れない。

このように、第３の実施例では、バス配線１がプリチャ
ージ方式のバスとなり、各ローカルバス配線１０が３ス
テート方式（トライステート方式）のバスとなる。した
がって、ローカルバス配線１０をプリチャージするため
のプリチャージ回路およびプリチャージ信号ＴＰＣを与
えるための信号線が不要となる。また、ローカルバス配
線１０をプリチャージするタイミングを考慮する必要が
ない。

なお、その他の部分の構成および動作は、第１の実施例
の構或および動作と同様である。

第７図はこの発明の第４の実施例によるプリチャージ方
式のバス回路の１つのブロックの構成を示す図である。

第８図は第７図の主要部の詳細な構或を示す回路図であ
る。

第７図に示すように、この実施例においては、バスドラ
イバ６０およびマルチプレクス７０は設けられていない
。その代わり、各回路ブロック２１８〜２ｌｄ内にバス
ドライバ７が設けられている。各回路ブロック２１ａ〜
２１ｄの構成は、第１３図における各回路ブロックｌｌ
ａ〜ｌｉｄの構成と同様である。

第ＩＢ図の実施例においてバスドライバ６０に与えられ
るブロック選択信号ＢＳＩは伝達回路８０ｄに与えられ
、第ＩＢ図の実施例においてマルチプレクサ７０に与え
られる選択信号Ｓ４ａ−Ｓ４ｄはそれぞれ回路ブロック
２１ａ〜２ｌｄ内のバスドライバ７に与えられる。

第８図において、回路ブロック２１ａに含まれるラッチ
回路４．５およびバスドライバ７の構成は、第１４図に
示される回路ブロックｌｌａに含まれるラッチ回路４，
５およびバスドライバ７の構成と同様である。

伝達回路８０ｄはＯＲゲート８６および双方向Ｎチャネ
ルトランジスタ８７を含む。ＯＲゲート８６の一方の入
力端子にはブロック選択信号ＢＤ１が与えられ、他方の
入力端子にはブロック選択信号ＢＳＩが与えられる。ブ
ロック選択信号ＢＤ１はブロック選択信号ＢＤＩの反転
信号である。

ＯＲゲート８６の出力はトランジスタ８７のゲートに与
えられる。トランジスタ８７のドレインおよびソースは
、それぞれバス配線１およびローカル配線１０に接続さ
れている。なお、回路ブロック２ｌｂ〜２１ｄの構成も
回路ブロック２１ａの構成と同様である。

ブロック選択信号ＢＳ１およびブロック選択信号ＢＤＩ
のいずれか一方がｒＨＪレベルになると、伝達回路８０
ｄ内のトランジスタ８７がオンする。

これにより、ローカルバス配線１０がバス配線１と接続
される。その結果、バス配線１のデータに従ってローカ
ルバス配線１０の電位が決定し、あるいは、ローカルバ
ス配線１０のデータに従ってバス配線１の電位が決定す
る。このように、バス配線■とローカルバス配線１０と
の間で双方向のデータ伝送が可能となる。

この実施例のバス回路では、ソースとして選択されない
回路ブロック内のバスドライバ７は活性化されない。一
方、ソースまたはデイステイネーションとして選択され
ないブロック内のトランジスタ８７はオフしている。そ
のため、ローカルバス配線１０はバス配線１から遮断さ
れている。したがって、選択されないブロックのローカ
ルバス配線ＩＯは充放電されない。その結果、余分な電
力消費が防止される。

このように、第４の実施例では、伝達回路として双方向
のトランジスタが用いられているので、回路構成が簡単
になる。

なお、他の部分の構成および動作は第１の実施例の構成
および動作と同様である。

第９図はこの発明の第５の実施例によるプリチャージ方
式のバス回路の主要部の構成を詳細に示す図である。

この実施例においては、第２図の伝達回路に関する次の
点が改良されている。

第２図を参照すると、伝送されるデータに従ってバス配
線ｌの電位がｒＬＪレベルまたはｒＨＪレベルに不確定
に変化するため、伝達回路８０ａのトランジスタ８２は
、ブロックの選択または非選択にかかわらず、常にオン
またはオフしている。

第２図に示されるブロックがディスティネーションとし
て選択されると、ブロック選択信号ＢＤＩがｒＬＪレベ
ルとなり、トランジスタ８１がオンする。バス配線１の
電位がｒＨＪレベルであれば、トランジスタ８２がオフ
しているので、ノードＡの電位はｒＨＪレベルとなる。

次の転送サイクルでこのブロックが選択されないと、ブ
ロック選択信号ＢＤＩがｒＨＪレベルとなる。時刻ｔｌ
（第３図）では、バス配線ｌはブリチャージされている
ので、トランジスタ８２はオフしている。そのため、ノ
ードＡの電位はｒＨＪレベルに保持される。このとき、
ノードＢは放電され、ノードＢの電位はｒＬＪレベルと
なる。

そこで、時刻ｔ２において、他のブロック間のデータ転
送のためにバス配線１の電位がｒＬＪレベルになれば、
トランジスタ８２がオンする。これにより、「Ｈ」レベ
ルのノードＡとｒＬＪレベルのノードＢとの間で電荷の
再配分が起こり、ノードＡからノードＢに電流が流れる
。これにより、トランジスタ８４がオンする。その結果
、プリチャージされたローカルバス配線１０が放電され
て、その電位が「Ｌ」レベルとなる。

このように、第１の実施例では、ディスティネーション
として選択されていないブロックにおいて、ローカルバ
ス配線１０が放電され、それにより余分な電力が消費さ
れる場合がある。

これに対して、第９図に示される第５の実施例では、選
択されない下位のバス１０が上位のバス１の影響を受け
ないように、伝達回路が構或されている。

第９図の伝達回路８０ｅにおいては、ノードＡと接地端
子との間にＮチャネルＭＯＳトランジスタ８８が接続さ
れている。トランジスタ８８のゲートにはプリチャージ
信号ＴＰｃが与えられる。

転送サイクルにおいて、最初にプリチャージ信号〒７丁
が「ＬＪレベルになりかつプリチャージ信号ＴＰＣがｒ
ＨＪレベルになると、トランジスタ８３．８８がオンす
る。それにより、ノードＡおよびＢは放電され、その電
位がｒＬＪレベルになる。したがって、ディスティネー
ションとして選択されないブロックにおいてバス配線１
の電位がｒＬＪレベルでトランジスタ８２がオンしても
、ノードＡおよびノードＢの電位が「ＬＪレベルである
ため電荷の再配分は起こらない。これにより、トランジ
スタ８４のゲートの電位はｒＬＪレベルに保持される。

そのため、トランジスタ８４がオンすることはない。

このように、第５の実施例では、ディステイネーション
として選択されないブロック内のローカルバス配線１０
は放電されない。したがって、余分な電力消費が防止さ
れる。

なお、他の部分の構成および動作は、第１の実施例の構
成および動作と同様である。

第１０図はこの発明の第６の実施例によるプリチャージ
方式のバス回路の主要部の構成を示す回路図である。

この実施例においても、第５の実施例と同様に、伝達回
路が改良されている。

第１０図の伝達回路８０ｆを第２図の伝達回路８０ａと
比較すると、トランジスタ８１および８２のゲートが接
続される箇所が異なる。第１０図の伝達回路８０ｆでは
、トランジスタ８ｌのゲートがバス配線１に接続され、
トランジスタ８２のゲートにはブロック選択信号ＢＤＩ
が与えられる。

第１０図に示されるブロックがディスティネーションと
して選択されないときには、ブロック選択信号ＢＤＩが
ｒＨＪレベルとなっている。したがって、トランジスタ
８２はオフしている。そのため、バス配線ｌの電位がｒ
ＬＪレベルで伝達回路８０ｆのトランジスタ８１がオン
しても、トランジスタ８２がオフしているためノードＡ
の電荷の再配分が起こらない。これにより、トランジス
タ８４のゲートの電位はｒＬＪレベルに保持され、トラ
ンジスタ８４がオンすることはない。

このように、第６の実施例では、ディスティネ一ション
として選択されないブロック内のローカルバス配線１０
は放電されない。したがって、余分な電力消費が防止さ
れる。

なお、他の部分の構成および動作は、第ｌの実施例の構
成および動作と同様である。

第１１図はこの発明の第７の実施例によるプリチャージ
方式のバス回路の主要部の構成を示す回路図である。

この実施例では、伝達回路８０ｇにトランスミッション
ゲートが用いられている。第１１図に示すように、伝達
回路８０ｇは、インバータ９０およびＮチャネルＭＯＳ
トランジスタ９１．　　９２．９３を含む。トランジス
タ９１のドレインはバス配線１に接続され、ソースはト
ランジスタ９３のゲートに接続されている。トランジス
タ９２のドレインはトランジスタ９３のゲートに接続さ
れ、ソースは接地されている。トランジスタ９３のドレ
インはローカルバス配線１０に接続され、ソースは接地
されている。トランジスタ９１のゲートにはブロック選
択信号ＢＤＩが与えられ、トランジスタ９２のゲートに
はインバータ９０を介゛してブロック選択信号ＢＤＩが
与えられる。プロ，ｙク選択信号ＢＤＩはブロック選択
信号ＢＤＩの反転信号である。

ブロック選択信号ＢＤＩがｒＨＪレベルになると、伝達
回路８０ｇ内のトランジスタ９１がオンし、トランジス
タ９２がオフする。そのため、バス配線ｌの電位がｒＨ
Ｊレベルであれば、トランジスタ９３がオンし、ローカ
ルバス配線ＩＯの電位はｒＬＪレベルになる。逆に、バ
ス配線１０の電位がｒＬＪレベルであれば、トランジス
タ９３がオフし、ローカルバス配線１０の電位はｒＨＪ
レベルに保持される。

このとき、ディスティネーションとして選択されないブ
ロック内の伝達回路８０ｇにはｒＬＪレベルのブロック
選択信号が与えられる。そのため、トランジスタ９１が
オフし、トランジスタ９２がオンする。したがって、ト
ランジスタ９３はオフしローカルバス配線１０の電位は
ｒＨＪレベルに保持される。このように、ディスティネ
ーションとして選択されないブロック内のローカルバス
配線１０は放電されないので、余分な電力消費が防止さ
れる。

第ｌ〜第６の実施例の伝達回路８０ａ〜８０ｆでは、バ
ス配線１にトランジスタのゲートが接続されているのに
対して、第７実施例の伝達回路８０ｇでは、バス配線１
にトランジスタのドレインが接続されている。

一般に、トランジスタソース・ドレイン容量は、そのゲ
ート容量よりも小さい。したがって、第７の実施例では
、伝達回路にトランスミッションゲートを用いることに
より、バス配線１の容量が軽減されている。その結果、
バス回路の低消費電力化が実現される。

また、トランスミッションゲートは、スイッチング動作
の高速性に優れるので、短時間にバス配線を放電するこ
とができる。したがって、高速な情報伝達が可能となる
。

この発明は、たとえば、第１２図に示される１チップマ
イクロコンピュータに適用することができる。

第ｌ２図において、チップＣＨ上に、内部データメモリ
２ＯＬアドレス演算器２０２、メモリコントローラ２０
３、内部命令メモリ２０４、ダイレクトメモリアクセス
２０５、外部インターフェース２０６、データパス２０
７、シーケンスコントローラ２０８およびクロック発生
器２０９が形成されている。

クロック発生器２０９を除く各ブロック２０１〜２０８
が上記実施例のブロック１１〜１４に相当し、各ブロッ
ク２０１〜２０８内の複数の回路が回路ブロック２１ａ
〜２１ｄに相当する。この発明を適用することにより、
１チップマイクロコンピュータの高速化および低消費電
力化を図ることができる。

なお、この発明は、１チップマイクロコンピュータに限
らず、その他の半導体集積回路装置にも適用することが
できる。

上記実施例においては、ｌつのブロック内の回路ブロッ
クから他のブロック内の回路ブロックヘのデータの伝送
について説明されているが、同一のブロック内のｌつの
回路ブロックから他の回路ブロックへのデータの伝送も
可能である。

また、上記実施例では、１つのブロック内の１つの回路
ブロックから他のブロック内の１つの回路ブロックへデ
ータが伝送されるが、１つのブロック内の１つの回路ブ
ロックから他のブロック内の複数の回路ブロックへのデ
ータの伝送も可能である。

この場合には、ラッチ回路４内のＮＡＮＤゲート４４お
よび選択信号Ｓ３ａ−Ｓ３ｄは必要ではない。

機能手段は、論理演算を行なうロジック回路に限らず、
他の種々の処理を行なう回路であってもよい。また、機
能手段は、処理を行なわずに単にラッチ回路４の出力を
ラッチ回路５に伝えるだけの回路または配線であっても
よい。

［発明の効果］ 以上のように第ｌ１第７の発明によれば、バスが階層的
に構成されているので、バス容量が軽減される。したが
って、情報の伝送時間が短縮されるとともに、ｌ肖費電
力が軽減される。

第３の発明によれば、プリチャージレベルが低下するの
で、消費電力がさらに軽減される。

第４の発明によれば、下位のバスをプリチャージする必
要がないので、プリチャージ回路およびプリチャージ信
号線が不要となる。したがって、回路構成およびレイア
ウトが簡略化される。

第５の発明によれば、ドライバの数を減らすことができ
るので、バス容量がさらに軽減される。

したがって、情報の伝送時間がさらに短縮されるととも
に、消費電力がさらに軽減される。

【図面の簡単な説明】

第ＩＡ図はこの発明の第ｌの実施例によるバス回路の全
体構成を示す図である。第ＩＢ図は第ＩＡ図に含まれる
１つのブロックの構成を示す図である。第２図は第ＩＢ
図の主要部の構成を詳細に示す回路図である。第３図は
同実施例の動作を説明するためのタイミングチャートで
ある。第４図はこの発明の第２の実施例によるバス回路
の全体構成を示す図である。第５図は第４図の主要部の
構威を詳細に示す回路図である。第６図はこの発明の第
３の実施例によるバス回路の主要部の構成を詳細に示す
回路図である。第７図はこの発明の第４の実施例による
バス回路の主要部の構成を示す図である。第８図は第７
図の主要部の構成を詳細に示す回路図である。第９図は
この発明の第５の実施例によるバス回路の主要部の構成
を詳細に示す回路図である。第１０図はこの発明の第６
の実施例によるバス回路の主要部の構成を詳細に示す回
路図である。第１１図はこの発明の第７の実施例による
バス回路の主要部の構成を詳細に示す回路図である。第
１２図はこの発明が適用される１チップマイクロコンピ
ュータの構成を示すブロック図である。第１３図は従来
のバス回路の全体構成を示す図である。第ｌ４図は第１
３図に含まれる回路ブロックの構成を示す回路図である
。第１５図は従来のバス回路の動作を説明するためのタ
イミングチャートである。 図において、１はバス配線、２はプリチャージ用Ｐチャ
ネルＭＯＳトランジスタ、１０はローカルバス配線、１
１〜１４はブロック、１２はプリチャージ用のＰチャネ
ルＭＯＳ｝ランジスタ、２１ａ〜２１ｄは回路ブロック
、４．５はラッチ回路、６はロジック回路、６０はバス
ドライバ、７０はマルチプレクサ、８０ａ．８０ｂ，８
０ｃ，８０ｄ，８０ｅ，８０ｆ，８０ｇは伝達回路であ
る。 なお、各図中同一符号は同一または相当部分を示す。

Claims (5)

【特許請求の範囲】
1. （１）１チップ上に形成され、複数の機能部分の間で相
   互に情報を伝送するためのバス回路であって、 上位のバスおよび複数の下位のバスを含む階層的なバス
   を備え、 前記複数の下位のバスの各々には複数の機能部分が結合
   され、 前記上位のバスと前記複数の下位のバスの各々との間で
   情報を伝送する複数の伝送手段をさらに備えた、バス回
   路。
2. （２）１チップ上に形成され、複数の機能部分の間で相
   互に情報を伝送するためのバス回路であって、 上位のバスおよび複数の下位のバスを含む階層的なバス
   を備え、 前記複数の下位のバスの各々には複数の機能部分が結合
   され、 少なくとも前記上位のバスまたは前記複数の下位のバス
   の１つを所定の電位にプリチャージするプリチャージ手
   段、および 前記上位のバスと前記複数の下位のバスの各々との間で
   情報を伝送する複数の伝送手段をさらに備えた、バス回
   路。
3. （３）１チップ上に形成され、複数の機能部分の間で相
   互に情報を伝送するためのバス回路であって、 上位のバスおよび複数の下位のバスを含む階層的なバス
   を備え、 前記複数の下位のバスの各々には複数の機能部分が結合
   され、 少なくとも前記上位のバスまたは前記複数の下位のバス
   の１つを所定の電位にプリチャージするプリチャージ手
   段、 前記プリチャージ手段によりプリチャージされる電位を
   所定の電圧分シフトさせるレベルシフト手段、および 前記上位のバスと前記複数の下位のバスの各々との間で
   情報を伝送する複数の伝送手段をさらに備えた、バス回
   路。
4. （４）１チップ上に形成され、複数の機能部分の間で相
   互に情報を伝送するためのバス回路であって、 上位のバスおよび複数の下位のバスを含む階層的なバス
   を備え、 前記複数の下位のバスの各々には複数の機能部分が結合
   され、 前記上位のバスを所定の電位にプリチャージするプリチ
   ャージ手段、 前記上位のバスの情報に従って、前記複数の下位のバス
   の各々を所定の第１の電位、所定の第２の電位およびフ
   ローティング状態のいずれかに駆動する複数の３状態駆
   動手段、および 前記複数の下位のバスに対応して設けられ、各々が対応
   する複数の機能部分のいずれかの出力に従って、前記上
   位のバスを駆動する複数のドライバ手段を備えた、バス
   回路。
5. （５）１チップ上に形成され、複数の機能部分の間で相
   互に情報を伝送するためのバス回路であって、 上位のバスおよび複数の下位のバスを含む階層的なバス
   を備え、 前記複数の下位のバスの各々には複数の機能部分が結合
   され、 前記複数の下位のバスに対応して設けられ、各々が対応
   する複数の機能部分の出力のいずれかを選択する複数の
   マルチプレクス手段、 前記複数の下位のバスに対応して設けられ、各々が対応
   するマルチプレクス手段により選択された機能部分の出
   力に従って、前記上位のバスを駆動する複数のドライバ
   手段、および 前記複数の下位のバスに対応して設けられ、各々が前記
   上位のバスの情報に従って、対応する下位のバスを駆動
   する複数の伝達手段を備えた、バス回路。