JP2001177581A - 信号伝送回路および半導体集積回路装置 - Google Patents
信号伝送回路および半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】半導体集積回路チップ内の長距離配線を経由す
る信号の伝送に要する時間を短縮する。 【解決手段】信号伝送回路を、信号を伝送する配線11
1〜113と、配線の電位を第1のレベル(Vdd)に
プリチャージ手段101〜104と、入力信号150が
所定のレベル(Vdd)になった時に配線の電位を第1
のレベルとは逆のレベル(Vss)に変化させる手段1
00とから構成し、プリチャージ手段101〜104を
配線111〜113の少なくとも2箇所に分散して設け
る。 【効果】プリチャージする時には配線の2箇所以上から
電流が供給され、プリチャージに必要な時間が短縮され
る。プリチャージ手段を小さくしても高速にプリチャー
ジできるため、配線に付加される寄生容量を低減でき、
従って配線を伝播する信号の遅延時間も短縮される。
る信号の伝送に要する時間を短縮する。 【解決手段】信号伝送回路を、信号を伝送する配線11
1〜113と、配線の電位を第1のレベル(Vdd)に
プリチャージ手段101〜104と、入力信号150が
所定のレベル(Vdd)になった時に配線の電位を第1
のレベルとは逆のレベル(Vss)に変化させる手段1
00とから構成し、プリチャージ手段101〜104を
配線111〜113の少なくとも2箇所に分散して設け
る。 【効果】プリチャージする時には配線の2箇所以上から
電流が供給され、プリチャージに必要な時間が短縮され
る。プリチャージ手段を小さくしても高速にプリチャー
ジできるため、配線に付加される寄生容量を低減でき、
従って配線を伝播する信号の遅延時間も短縮される。
Description
【0001】
【発明の属する技術分野】本発明は、CMOS半導体集
積回路チップの内部に搭載される信号伝送回路に係り、
特に、長距離の区間を高速に信号伝送させるための回路
に関する。
積回路チップの内部に搭載される信号伝送回路に係り、
特に、長距離の区間を高速に信号伝送させるための回路
に関する。
【0002】
【従来の技術】半導体集積回路チップ内の長距離配線に
信号を伝送させる場合、適当な長さ毎に分断して中継バ
ッファを設けることにより配線抵抗による遅延時間の増
加を抑え得ることが、特開平06−334042号公報
に開示されている。
信号を伝送させる場合、適当な長さ毎に分断して中継バ
ッファを設けることにより配線抵抗による遅延時間の増
加を抑え得ることが、特開平06−334042号公報
に開示されている。
【0003】また、ダイナミック動作をするバスを分断
して中継の手段を設けた例として、図15に示す構成の
特開昭64−91211号公報に開示されているプリチ
ャージバス結合回路がある。なお、図15において、参
照符号12は第1バス、13は第2バス、14と15は
Pチャネル型のMOSトランジスタ(以下、PMOSト
ランジスタと呼ぶ)、16と18はCMOSインバー
タ、17と19はNチャネル型のMOSトランジスタ
(以下、NMOSトランジスタと呼ぶ)、φはクロック
信号である。
して中継の手段を設けた例として、図15に示す構成の
特開昭64−91211号公報に開示されているプリチ
ャージバス結合回路がある。なお、図15において、参
照符号12は第1バス、13は第2バス、14と15は
Pチャネル型のMOSトランジスタ(以下、PMOSト
ランジスタと呼ぶ)、16と18はCMOSインバー
タ、17と19はNチャネル型のMOSトランジスタ
(以下、NMOSトランジスタと呼ぶ)、φはクロック
信号である。
【0004】
【発明が解決しようとする課題】前述した特開平06−
334042号公報に開示された従来例のように、長距
離配線を分断して中継バッファを設けた場合、配線抵抗
による遅延時間は短縮できるが、その代わり中継バッフ
ァを通過することに伴う遅延時間が発生する。従って、
配線抵抗による遅延時間が中継バッファによる遅延時間
より大きくなるような極端に長い配線を、適当な長さ毎
に分断して中継バッファを設けることは有効であるが、
配線抵抗による遅延時間が中継バッファによる遅延時間
と同程度以下になるように短く分断すると、信号伝送に
要する時間はかえって長くなる。
334042号公報に開示された従来例のように、長距
離配線を分断して中継バッファを設けた場合、配線抵抗
による遅延時間は短縮できるが、その代わり中継バッフ
ァを通過することに伴う遅延時間が発生する。従って、
配線抵抗による遅延時間が中継バッファによる遅延時間
より大きくなるような極端に長い配線を、適当な長さ毎
に分断して中継バッファを設けることは有効であるが、
配線抵抗による遅延時間が中継バッファによる遅延時間
と同程度以下になるように短く分断すると、信号伝送に
要する時間はかえって長くなる。
【0005】また、特開昭64−91211号公報に開
示されたプリチャージバス結合回路は、分断した前後の
信号の極性を合わせる必要があるため、信号が一端から
他端へ伝達する時に2段の素子を通る構成になってい
る。すなわち、図15において信号が第1バス12から
第2バス13へ伝達する場合には、インバータ16とN
MOSトランジスタ17の2段の素子を通る構成になっ
ている。
示されたプリチャージバス結合回路は、分断した前後の
信号の極性を合わせる必要があるため、信号が一端から
他端へ伝達する時に2段の素子を通る構成になってい
る。すなわち、図15において信号が第1バス12から
第2バス13へ伝達する場合には、インバータ16とN
MOSトランジスタ17の2段の素子を通る構成になっ
ている。
【0006】従って、この回路を中継の手段として用い
ると、信号が中継の手段を1箇所通過する毎に2段分の
素子を通過するだけの遅延時間がかかり、特開平06−
334042号公報に開示された中継バッファよりも大
きな遅延時間がかかることになる。
ると、信号が中継の手段を1箇所通過する毎に2段分の
素子を通過するだけの遅延時間がかかり、特開平06−
334042号公報に開示された中継バッファよりも大
きな遅延時間がかかることになる。
【0007】そこで、本発明の目的は、伝送信号が中継
バッファ等を通過することに伴う遅延時間を短縮すると
共に、中継バッファ等の数を低減することにより半導体
チップ内の長距離配線における信号伝送に要する時間を
短縮できる信号伝送回路および半導体集積回路装置を提
供することである。
バッファ等を通過することに伴う遅延時間を短縮すると
共に、中継バッファ等の数を低減することにより半導体
チップ内の長距離配線における信号伝送に要する時間を
短縮できる信号伝送回路および半導体集積回路装置を提
供することである。
【0008】
【課題を解決するための手段】上記課題を解決するため
に、本願によって開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。すなわ
ち、本発明に係る信号伝送回路は、信号を伝送するため
の第1の配線と、上記第1の配線の電位を第1のレベル
(ハイレベルまたはローレベル)にプリチャージする第
1の手段と、入力信号が所定のレベル(ハイレベルまた
はローレベル)になった時に上記第1の配線の電位を上
記第1のレベルとは逆のレベル(ローレベルまたはハイ
レベル)に変化させる第2の手段とを有する一方向に信
号を伝送する信号伝送回路であって、上記第1の手段
を、上記第1の配線の一端側と他端側の少なくとも2個
所に分散して備えることを特徴とするものである。
に、本願によって開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。すなわ
ち、本発明に係る信号伝送回路は、信号を伝送するため
の第1の配線と、上記第1の配線の電位を第1のレベル
(ハイレベルまたはローレベル)にプリチャージする第
1の手段と、入力信号が所定のレベル(ハイレベルまた
はローレベル)になった時に上記第1の配線の電位を上
記第1のレベルとは逆のレベル(ローレベルまたはハイ
レベル)に変化させる第2の手段とを有する一方向に信
号を伝送する信号伝送回路であって、上記第1の手段
を、上記第1の配線の一端側と他端側の少なくとも2個
所に分散して備えることを特徴とするものである。
【0009】また、本発明に係る半導体集積回路は、上
記第1の配線の少なくとも2個所に上記プリチャージす
る第1の手段を有する一方向に信号を伝送する信号伝送
回路を備えることを特徴とする。
記第1の配線の少なくとも2個所に上記プリチャージす
る第1の手段を有する一方向に信号を伝送する信号伝送
回路を備えることを特徴とする。
【0010】
【発明の実施の形態】次に、本発明に係る信号伝送回路
および半導体集積回路装置の好適な実施の形態につき、
具体的な実施例を用いて添付図面を参照しながら、以下
詳細に説明する。
および半導体集積回路装置の好適な実施の形態につき、
具体的な実施例を用いて添付図面を参照しながら、以下
詳細に説明する。
【0011】<実施例1>図1は、本発明に係る信号伝
送回路の一実施例を示す回路図である。図1において、
参照符号100はNチャネル型のMOSトランジスタ
(以下、NMOSトランジスタと呼ぶ)、101〜10
4はPMOSトランジスタ、111〜113は比較的長
距離の配線である。また、Vddは高電位側の電源、V
ssは低電位側の電源、150は送端側の入力端子及び
入力信号、160は送端側の出力ノード及び出力信号、
170は受端側の入力端子及び入力信号(入力ノードも
示す)、161および162は配線111〜113の途
中のノードおよびその信号、CKは周期的にハイレベル
とローレベルを繰り返すクロック信号である。また、N
MOSトランジスタ100のゲート幅は、PMOSトラ
ンジスタ101〜104に流し得る電流の総和と同等以
上の電流を流し得るように設計する。なお、本実施例の
回路は一つの半導体チップ上に大規模集積回路として実
現される。このことは以下の全ての実施例においても同
じである。
送回路の一実施例を示す回路図である。図1において、
参照符号100はNチャネル型のMOSトランジスタ
(以下、NMOSトランジスタと呼ぶ)、101〜10
4はPMOSトランジスタ、111〜113は比較的長
距離の配線である。また、Vddは高電位側の電源、V
ssは低電位側の電源、150は送端側の入力端子及び
入力信号、160は送端側の出力ノード及び出力信号、
170は受端側の入力端子及び入力信号(入力ノードも
示す)、161および162は配線111〜113の途
中のノードおよびその信号、CKは周期的にハイレベル
とローレベルを繰り返すクロック信号である。また、N
MOSトランジスタ100のゲート幅は、PMOSトラ
ンジスタ101〜104に流し得る電流の総和と同等以
上の電流を流し得るように設計する。なお、本実施例の
回路は一つの半導体チップ上に大規模集積回路として実
現される。このことは以下の全ての実施例においても同
じである。
【0012】次に、この回路の動作を説明する。送端側
の入力信号150は、クロック信号CKがローレベルに
なった時には必ずローレベルとなるように加える。その
時には、NMOSトランジスタ100が遮断すると共に
PMOSトランジスタ101〜104が導通し、送信側
の出力信号160、配線の途中の信号161、162お
よび受端側の入力信号170がハイレベルとなる。これ
がプリチャージされた状態である。
の入力信号150は、クロック信号CKがローレベルに
なった時には必ずローレベルとなるように加える。その
時には、NMOSトランジスタ100が遮断すると共に
PMOSトランジスタ101〜104が導通し、送信側
の出力信号160、配線の途中の信号161、162お
よび受端側の入力信号170がハイレベルとなる。これ
がプリチャージされた状態である。
【0013】その後、クロック信号CKがハイレベルに
なっても、送端側の入力信号150がローレベルである
限り、上記各信号160〜162および170はハイレ
ベルのまま保持される。
なっても、送端側の入力信号150がローレベルである
限り、上記各信号160〜162および170はハイレ
ベルのまま保持される。
【0014】そしてその後、送端側の入力信号150が
ハイレベルになるとNMOSトランジスタ100が導通
して各信号160〜162および170が順次ローレベ
ルになる。すなわち、クロック信号CKがハイレベルで
ある間に送端側の入力信号150がハイレベルになるか
否かによって受端側の入力信号170がローレベルにな
るか否かが決まり、これによって受端側に信号が伝達さ
れる。
ハイレベルになるとNMOSトランジスタ100が導通
して各信号160〜162および170が順次ローレベ
ルになる。すなわち、クロック信号CKがハイレベルで
ある間に送端側の入力信号150がハイレベルになるか
否かによって受端側の入力信号170がローレベルにな
るか否かが決まり、これによって受端側に信号が伝達さ
れる。
【0015】本実施例では、プリチャージの時に導通す
るPMOSトランジスタ101〜104を配線111〜
113上に分散して配置するため、配線111〜113
の持つ寄生容量や受端側の入力信号170につながる次
段の回路の入力容量を充電する電流は、PMOSトラン
ジスタ101〜104に分散し多数の箇所から供給され
る。すなわち、プリチャージの時には配線111〜11
3内の各点を充電する電流が遠くにあるMOSトランジ
スタから長距離の配線を経由して流れることは無いの
で、配線抵抗によるプリチャージ時間の遅延は小さくて
済む。
るPMOSトランジスタ101〜104を配線111〜
113上に分散して配置するため、配線111〜113
の持つ寄生容量や受端側の入力信号170につながる次
段の回路の入力容量を充電する電流は、PMOSトラン
ジスタ101〜104に分散し多数の箇所から供給され
る。すなわち、プリチャージの時には配線111〜11
3内の各点を充電する電流が遠くにあるMOSトランジ
スタから長距離の配線を経由して流れることは無いの
で、配線抵抗によるプリチャージ時間の遅延は小さくて
済む。
【0016】ここで、比較のために、図2に従来のダイ
ナミック回路を使って図1と同じ距離を伝送する信号伝
送回路を構成した場合の例を示す。この場合には、配線
211の長さは図1に示した本実施例の配線111〜1
13の長さの合計となり、配線211の配線抵抗は配線
111〜113の配線抵抗の合計に等しくなる。
ナミック回路を使って図1と同じ距離を伝送する信号伝
送回路を構成した場合の例を示す。この場合には、配線
211の長さは図1に示した本実施例の配線111〜1
13の長さの合計となり、配線211の配線抵抗は配線
111〜113の配線抵抗の合計に等しくなる。
【0017】この図2に示した従来例の場合、配線21
1のうち受端側の入力信号170に近い部分の持つ寄生
容量や信号170につながる次段の回路の入力容量をプ
リチャージする電流は、MOSトランジスタ201から
配線211のほぼ全長を経由して流れる。従って、仮に
MOSトランジスタ201のゲート幅を図1のMOSト
ランジスタ101〜104のゲート幅の総和と同じにな
るように設計したとすると、配線211の配線抵抗が配
線111〜113の個々の配線抵抗より大きいため、図
2の従来例では図1の本実施例の場合よりもプリチャー
ジに要する時間が長くかかる。
1のうち受端側の入力信号170に近い部分の持つ寄生
容量や信号170につながる次段の回路の入力容量をプ
リチャージする電流は、MOSトランジスタ201から
配線211のほぼ全長を経由して流れる。従って、仮に
MOSトランジスタ201のゲート幅を図1のMOSト
ランジスタ101〜104のゲート幅の総和と同じにな
るように設計したとすると、配線211の配線抵抗が配
線111〜113の個々の配線抵抗より大きいため、図
2の従来例では図1の本実施例の場合よりもプリチャー
ジに要する時間が長くかかる。
【0018】言い替えれば、図1に示した本実施例のP
MOSトランジスタ101〜104のゲート幅の総和
を、図2のPMOSトランジスタ201のゲート幅と同
じにすれば、図2の従来構成よりも短い時間でプリチャ
ージすることが可能である。
MOSトランジスタ101〜104のゲート幅の総和
を、図2のPMOSトランジスタ201のゲート幅と同
じにすれば、図2の従来構成よりも短い時間でプリチャ
ージすることが可能である。
【0019】逆に、プリチャージに要する時間を同じに
すれば、図1に示した本実施例のPMOSトランジスタ
101〜104のゲート幅の総和は図2のPMOSトラ
ンジスタ201のゲート幅より小さくできる。従って、
配線111〜113に付加される寄生容量が低減され、
送端側の入力端子150から入力された信号が配線11
1〜113を伝わって受端側の入力端子170に到達す
るまでの時間を短縮することができる。
すれば、図1に示した本実施例のPMOSトランジスタ
101〜104のゲート幅の総和は図2のPMOSトラ
ンジスタ201のゲート幅より小さくできる。従って、
配線111〜113に付加される寄生容量が低減され、
送端側の入力端子150から入力された信号が配線11
1〜113を伝わって受端側の入力端子170に到達す
るまでの時間を短縮することができる。
【0020】また、本実施例では配線111および11
2の間や112および113の間を分断している訳では
ないので、中継バッファ等を通過するための遅延時間が
発生することも無い。
2の間や112および113の間を分断している訳では
ないので、中継バッファ等を通過するための遅延時間が
発生することも無い。
【0021】さらに、本実施例では4個所にプリチャー
ジするためのPMOSトランジスタ101〜104を設
けたが、これを例えば図1に示す送端側の出力ノード1
60および受端側の入力ノード170の2個所のみに、
すなわちPMOSトランジスタ101および104だけ
設けても、送端側の出力ノード160の1個所にしか設
けない図2の従来例よりは高速にできる。従って、配線
111〜113の途中に半導体素子を搭載できない場合
でも、送端側の出力ノード160および受端側の入力ノ
ード170の2個所に設ければ、従来例よりは高速にで
きる。
ジするためのPMOSトランジスタ101〜104を設
けたが、これを例えば図1に示す送端側の出力ノード1
60および受端側の入力ノード170の2個所のみに、
すなわちPMOSトランジスタ101および104だけ
設けても、送端側の出力ノード160の1個所にしか設
けない図2の従来例よりは高速にできる。従って、配線
111〜113の途中に半導体素子を搭載できない場合
でも、送端側の出力ノード160および受端側の入力ノ
ード170の2個所に設ければ、従来例よりは高速にで
きる。
【0022】また、本実施例のNMOSトランジスタ1
00のゲート電極は、この信号伝送回路の入力端子15
0として、他の信号伝送回路やフリップフロップからの
信号を直接受けることができる。従って、入力端子15
0が受けた信号が配線111に伝送されるまでに通過す
る素子はNMOSトランジスタ100の1個で済み、特
開昭64−91221号公報に開示されたプリチャージ
バス結合回路のように2段分の素子を通過するだけの遅
延時間はかからない。
00のゲート電極は、この信号伝送回路の入力端子15
0として、他の信号伝送回路やフリップフロップからの
信号を直接受けることができる。従って、入力端子15
0が受けた信号が配線111に伝送されるまでに通過す
る素子はNMOSトランジスタ100の1個で済み、特
開昭64−91221号公報に開示されたプリチャージ
バス結合回路のように2段分の素子を通過するだけの遅
延時間はかからない。
【0023】なお、図1に示した本実施例のこれらプリ
チャージ用のPMOSトランジスタを設ける個数と高速
化の効果の大きさの関係について、以下説明する。PM
OSトランジスタを、参照符号160および170で示
した位置を含むn箇所(ただし、nは3以上の整数とす
る)に等間隔に設けると、長距離配線は(n−1)本に
分割され、各々の配線抵抗や配線容量は2箇所にしか設
けない場合の(n−1)分の1になる。一方、PMOS
トランジスタによって付加される寄生容量を仮に一定と
すると、PMOSトランジスタ1個毎のゲート幅は2箇
所にしか設けない場合のn分の2倍となり、PMOSト
ランジスタ1個毎のオン抵抗は2分のn倍になる。
チャージ用のPMOSトランジスタを設ける個数と高速
化の効果の大きさの関係について、以下説明する。PM
OSトランジスタを、参照符号160および170で示
した位置を含むn箇所(ただし、nは3以上の整数とす
る)に等間隔に設けると、長距離配線は(n−1)本に
分割され、各々の配線抵抗や配線容量は2箇所にしか設
けない場合の(n−1)分の1になる。一方、PMOS
トランジスタによって付加される寄生容量を仮に一定と
すると、PMOSトランジスタ1個毎のゲート幅は2箇
所にしか設けない場合のn分の2倍となり、PMOSト
ランジスタ1個毎のオン抵抗は2分のn倍になる。
【0024】その時、(n−1)本に分割された配線毎
の配線抵抗がPMOSトランジスタ1個毎のオン抵抗よ
りはるかに大きい場合は、プリチャージに要する時間は
配線抵抗と配線容量の積にほぼ比例するため(n−1)
の2乗にほぼ反比例して小さくなる。プリチャージに要
する時間が同じでよければ、PMOSトランジスタ1個
毎のゲート幅を更に小さくできるためPMOSトランジ
スタによって付加される寄生容量を低減できる。従っ
て、大きな効果が得られる。
の配線抵抗がPMOSトランジスタ1個毎のオン抵抗よ
りはるかに大きい場合は、プリチャージに要する時間は
配線抵抗と配線容量の積にほぼ比例するため(n−1)
の2乗にほぼ反比例して小さくなる。プリチャージに要
する時間が同じでよければ、PMOSトランジスタ1個
毎のゲート幅を更に小さくできるためPMOSトランジ
スタによって付加される寄生容量を低減できる。従っ
て、大きな効果が得られる。
【0025】逆に、PMOSトランジスタ1個毎のオン
抵抗が(n−1)本に分割された配線1本毎の配線抵抗
よりはるかに大きい場合は、プリチャージに要する時間
は配線抵抗と配線容量の積にほぼ比例するためnにかか
わらずほぼ一定となる。すると、PMOSトランジスタ
によって付加される寄生容量を低減することはできず、
クロック信号を供給する先(図1の参照符号CKの点)
が増えることを考慮するとデメリットの方が大きい。
抵抗が(n−1)本に分割された配線1本毎の配線抵抗
よりはるかに大きい場合は、プリチャージに要する時間
は配線抵抗と配線容量の積にほぼ比例するためnにかか
わらずほぼ一定となる。すると、PMOSトランジスタ
によって付加される寄生容量を低減することはできず、
クロック信号を供給する先(図1の参照符号CKの点)
が増えることを考慮するとデメリットの方が大きい。
【0026】従って、PMOSトランジスタ1個毎のオ
ン抵抗が配線1本毎の配線抵抗と同程度になるように分
割数を決めるのが最適である。もちろん、最適条件を多
少外れてもそれなりの効果は期待できる。
ン抵抗が配線1本毎の配線抵抗と同程度になるように分
割数を決めるのが最適である。もちろん、最適条件を多
少外れてもそれなりの効果は期待できる。
【0027】<実施例2>図3は本発明に係る信号伝送
回路の別の実施例を示す回路図であり、図1に示した実
施例の極性を逆にした回路構成である。本実施例におけ
るPMOSトランジスタ300は図1の実施例のNMO
Sトランジスタ100と同様の作用をし、NMOSトラ
ンジスタ301〜304は、図1の実施例のPMOSト
ランジスタ101〜104と同様の作用をする。また、
送端側の入力信号150およびクロック信号CKも、図
1に示した実施例の送端側の入力信号150およびクロ
ック信号CKと逆の極性で加える。この実施例の動作と
効果は図1の実施例と同様であるので、詳細な説明は省
略する。
回路の別の実施例を示す回路図であり、図1に示した実
施例の極性を逆にした回路構成である。本実施例におけ
るPMOSトランジスタ300は図1の実施例のNMO
Sトランジスタ100と同様の作用をし、NMOSトラ
ンジスタ301〜304は、図1の実施例のPMOSト
ランジスタ101〜104と同様の作用をする。また、
送端側の入力信号150およびクロック信号CKも、図
1に示した実施例の送端側の入力信号150およびクロ
ック信号CKと逆の極性で加える。この実施例の動作と
効果は図1の実施例と同様であるので、詳細な説明は省
略する。
【0028】<実施例3>図4は本発明に係る信号伝送
回路のまた別の実施例を示す回路図であり、半導体集積
回路チップ内の遠く離れたフリップフロップ間の多ビッ
トの信号伝送を想定し、前述した実施例の図1および図
3の回路を組み合わせて4ビットの信号伝送を実施した
場合の一例である。
回路のまた別の実施例を示す回路図であり、半導体集積
回路チップ内の遠く離れたフリップフロップ間の多ビッ
トの信号伝送を想定し、前述した実施例の図1および図
3の回路を組み合わせて4ビットの信号伝送を実施した
場合の一例である。
【0029】図4において、参照符号400は送端側の
フリップフロップ、410は受端側のフリップフロッ
プ、421〜425はプリチャージに使うクロック信号
の波形を成形するための回路である。また、450は入
力信号、462は出力信号、451〜461は伝送途中
のノード及びその信号、480はこの半導体集積回路チ
ップ全体に同じ位相で供給されるデューティ約50%の
システムクロック信号、481〜485はプリチャージ
に使うためにそれぞれ所定の波形に成形されたクロック
信号及びその配線である。
フリップフロップ、410は受端側のフリップフロッ
プ、421〜425はプリチャージに使うクロック信号
の波形を成形するための回路である。また、450は入
力信号、462は出力信号、451〜461は伝送途中
のノード及びその信号、480はこの半導体集積回路チ
ップ全体に同じ位相で供給されるデューティ約50%の
システムクロック信号、481〜485はプリチャージ
に使うためにそれぞれ所定の波形に成形されたクロック
信号及びその配線である。
【0030】この実施例の送端側のフリップフロップ4
00には、クロック信号480の立ち上がりに同期して
入力信号450を取り込み、クロック信号480の立ち
下がりに同期して出力ノード451をローレベルにする
タイプのフリップフロップを使う。このようなフリップ
フロップの構成方法については、図6で後述する。受端
側のフリップフロップ410には、クロック信号480
の立ち上がりに同期して入力信号461を取り込む通常
のフリップフロップを使う。また、クロック信号の波形
を成形するための回路421〜425は、それぞれクロ
ック信号480の立ち上がりまたは立ち下がりのいずれ
かに起動されて所定のパルス幅のクロック信号481〜
485を出力する回路である。このような回路の構成方
法については図7および図8で後述する。
00には、クロック信号480の立ち上がりに同期して
入力信号450を取り込み、クロック信号480の立ち
下がりに同期して出力ノード451をローレベルにする
タイプのフリップフロップを使う。このようなフリップ
フロップの構成方法については、図6で後述する。受端
側のフリップフロップ410には、クロック信号480
の立ち上がりに同期して入力信号461を取り込む通常
のフリップフロップを使う。また、クロック信号の波形
を成形するための回路421〜425は、それぞれクロ
ック信号480の立ち上がりまたは立ち下がりのいずれ
かに起動されて所定のパルス幅のクロック信号481〜
485を出力する回路である。このような回路の構成方
法については図7および図8で後述する。
【0031】次に、図4に示した信号伝送回路の動作を
説明する。この回路の動作波形の一例を図5に示す。図
5において、動作波形480〜485および450〜4
62は図4の同じ番号の信号の波形を示す。また、右方
向へは時間の経過を示し、縦方向には各信号毎の電位の
高低を示す。更に、破線はフローティングノードが保持
する電位を示し、実線は高電位または低電位の電源に対
して低抵抗のパスを有する状態の信号を示す。同じ時刻
に2つ以上の値を示した信号は、そのいずれの値も取り
得ることを示す。
説明する。この回路の動作波形の一例を図5に示す。図
5において、動作波形480〜485および450〜4
62は図4の同じ番号の信号の波形を示す。また、右方
向へは時間の経過を示し、縦方向には各信号毎の電位の
高低を示す。更に、破線はフローティングノードが保持
する電位を示し、実線は高電位または低電位の電源に対
して低抵抗のパスを有する状態の信号を示す。同じ時刻
に2つ以上の値を示した信号は、そのいずれの値も取り
得ることを示す。
【0032】システムクロック信号480の立ち下がり
に起動されて、プリチャージ用のクロック信号481お
よび482にローレベルもしくはハイレベルのパルスが
出力されると共に、フリップフロップ400の出力信号
451がローレベルになる。これによってノード452
および453の信号はハイレベルに、ノード454およ
び455の信号はローレベルにプリチャージされる。
に起動されて、プリチャージ用のクロック信号481お
よび482にローレベルもしくはハイレベルのパルスが
出力されると共に、フリップフロップ400の出力信号
451がローレベルになる。これによってノード452
および453の信号はハイレベルに、ノード454およ
び455の信号はローレベルにプリチャージされる。
【0033】その後、システムクロック信号480が立
ち上がると、これに同期してフリップフロップ400が
入力信号450を取り込み、その時の入力信号450の
値に応じてノード451の信号が立ち上がるか否かが決
まる。ノード451の信号が立ち上がった場合は、順次
ノード452〜455へ伝達される。
ち上がると、これに同期してフリップフロップ400が
入力信号450を取り込み、その時の入力信号450の
値に応じてノード451の信号が立ち上がるか否かが決
まる。ノード451の信号が立ち上がった場合は、順次
ノード452〜455へ伝達される。
【0034】一方、システムクロック信号480の立ち
上がりに起動されて、プリチャージ用のクロック信号4
83〜485にローレベルもしくはハイレベルのパルス
が出力され、ノード456〜461の信号がハイレベル
もしくはローレベルにプリチャージされる。
上がりに起動されて、プリチャージ用のクロック信号4
83〜485にローレベルもしくはハイレベルのパルス
が出力され、ノード456〜461の信号がハイレベル
もしくはローレベルにプリチャージされる。
【0035】そして、フリップフロップ400からの信
号がノード455に到達するまでにノード456の信号
のプリチャージが終了するように信号483のパルス幅
等を設計しておけば、ノード455からノード456の
間で信号は待たされること無く伝達される。
号がノード455に到達するまでにノード456の信号
のプリチャージが終了するように信号483のパルス幅
等を設計しておけば、ノード455からノード456の
間で信号は待たされること無く伝達される。
【0036】以下同様に、ノード461まで伝達され、
システムクロック信号480の次の周期の立ち上がりに
同期してフリップフロップ410に取り込まれ、動作波
形462の信号を出力する。
システムクロック信号480の次の周期の立ち上がりに
同期してフリップフロップ410に取り込まれ、動作波
形462の信号を出力する。
【0037】ここで、信号を伝達するためのMOSトラ
ンジスタ100や300等は、それぞれ配線111〜1
13や311〜313等のように適度に分断された区間
をそれぞれ駆動し、プリチャージするためのMOSトラ
ンジスタ101〜104や301〜304等は、より細
かく分断された区間111,112,113や311,
312,313をそれぞれ駆動する。すなわち、フリッ
プフロップ400から410までの距離がかなり長い場
合でも、図4の構成を使えばその長い距離の配線を一気
に駆動する必要はなく、信号伝達の時には適度な長さ
(区間111〜113等)毎に中継しながら高速に伝達
させ、プリチャージの時にはより細かい区間(111
等)毎に設けたプリチャージ用のMOSトランジスタに
よって高速にプリチャージするように設計することがで
きる。
ンジスタ100や300等は、それぞれ配線111〜1
13や311〜313等のように適度に分断された区間
をそれぞれ駆動し、プリチャージするためのMOSトラ
ンジスタ101〜104や301〜304等は、より細
かく分断された区間111,112,113や311,
312,313をそれぞれ駆動する。すなわち、フリッ
プフロップ400から410までの距離がかなり長い場
合でも、図4の構成を使えばその長い距離の配線を一気
に駆動する必要はなく、信号伝達の時には適度な長さ
(区間111〜113等)毎に中継しながら高速に伝達
させ、プリチャージの時にはより細かい区間(111
等)毎に設けたプリチャージ用のMOSトランジスタに
よって高速にプリチャージするように設計することがで
きる。
【0038】また、図4に示すようにプリチャージ用の
MOSトランジスタの一部である104等が、次段の信
号伝達用のMOSトランジスタ300等のすぐ近くに配
置されていれば、前段のプリチャージを開始するとすぐ
に次段の信号伝達用のMOSトランジスタが遮断し始め
るため、前段のプリチャージを開始してから次段のプリ
チャージを開始するまでの時間を短くできる。従って、
全体のプリチャージが終了するまでに要する時間を短く
できる。
MOSトランジスタの一部である104等が、次段の信
号伝達用のMOSトランジスタ300等のすぐ近くに配
置されていれば、前段のプリチャージを開始するとすぐ
に次段の信号伝達用のMOSトランジスタが遮断し始め
るため、前段のプリチャージを開始してから次段のプリ
チャージを開始するまでの時間を短くできる。従って、
全体のプリチャージが終了するまでに要する時間を短く
できる。
【0039】また、多ビットの信号配線が互いに近い経
路を通って送端側のフリップフロップ400から受端側
のフリップフロップ410までをつなぐように半導体チ
ップのレイアウト設計をし、プリチャージ用のMOSト
ランジスタもビット間で互いに近い所に配置すれば、図
4に示すようにクロック信号の波形を成形するための回
路421〜425を多ビットの信号に対して共通に設け
ることができる。このようにすれば、この回路421〜
425を構成するMOSトランジスタの数やシステムク
ロック信号480のファンアウト数を節約できる。
路を通って送端側のフリップフロップ400から受端側
のフリップフロップ410までをつなぐように半導体チ
ップのレイアウト設計をし、プリチャージ用のMOSト
ランジスタもビット間で互いに近い所に配置すれば、図
4に示すようにクロック信号の波形を成形するための回
路421〜425を多ビットの信号に対して共通に設け
ることができる。このようにすれば、この回路421〜
425を構成するMOSトランジスタの数やシステムク
ロック信号480のファンアウト数を節約できる。
【0040】また、図4に示すように、信号が例えば、
配線113から配線311に伝達されるまでに通過する
素子はPMOSトランジスタ300の1個であり、特開
昭64−91221号公報に開示されたプリチャージバ
ス結合回路のように2段分の素子を通過するだけの時間
はかからない。
配線113から配線311に伝達されるまでに通過する
素子はPMOSトランジスタ300の1個であり、特開
昭64−91221号公報に開示されたプリチャージバ
ス結合回路のように2段分の素子を通過するだけの時間
はかからない。
【0041】図6は、本実施例の図4で使用したフリッ
プフロップ400の構成の一例を示す回路図である。図
6において、参照符号600〜611はPMOSトラン
ジスタ、620〜631はNMOSトランジスタであ
る。また、650〜652および660〜663はこの
フリップフロップの内部信号及びそのノードを示す。
プフロップ400の構成の一例を示す回路図である。図
6において、参照符号600〜611はPMOSトラン
ジスタ、620〜631はNMOSトランジスタであ
る。また、650〜652および660〜663はこの
フリップフロップの内部信号及びそのノードを示す。
【0042】このフリップフロップは、クロック信号4
80がローレベルの時には、内部信号663がローレベ
ルとなって内部信号652がハイレベルとなり、出力信
号451はローレベルとなる。またこの時、内部信号6
60がハイレベル、内部信号661がローレベルとな
り、入力信号450は内部ノード650および651に
伝達されている。
80がローレベルの時には、内部信号663がローレベ
ルとなって内部信号652がハイレベルとなり、出力信
号451はローレベルとなる。またこの時、内部信号6
60がハイレベル、内部信号661がローレベルとな
り、入力信号450は内部ノード650および651に
伝達されている。
【0043】その後、クロック信号480がハイレベル
になると、内部信号660がローレベル、内部信号66
1がハイレベルとなり、MOSトランジスタ600およ
び620が遮断して入力信号450は内部へ伝達されな
くなると共に、MOSトランジスタ607および627
が導通して内部ノード650および651はその直前の
状態で保持されることになる。また、クロック信号48
0がハイレベルになることによって内部信号663もハ
イレベルとなり、出力ノード451には内部信号651
の値が伝達される。
になると、内部信号660がローレベル、内部信号66
1がハイレベルとなり、MOSトランジスタ600およ
び620が遮断して入力信号450は内部へ伝達されな
くなると共に、MOSトランジスタ607および627
が導通して内部ノード650および651はその直前の
状態で保持されることになる。また、クロック信号48
0がハイレベルになることによって内部信号663もハ
イレベルとなり、出力ノード451には内部信号651
の値が伝達される。
【0044】すなわち、このフリップフロップは、図4
の説明で述べたように、クロック信号480の立ち上が
りに同期して入力信号450を取り込んで出力ノード4
51に出力し、クロック信号480が立ち下がると出力
ノード451をローレベルにする。
の説明で述べたように、クロック信号480の立ち上が
りに同期して入力信号450を取り込んで出力ノード4
51に出力し、クロック信号480が立ち下がると出力
ノード451をローレベルにする。
【0045】図7は、本実施例の図4で使用したクロッ
ク信号の波形を成形するための回路421の構成の一例
を示す回路図である。図7において、参照符号700〜
707はPMOSトランジスタ、720〜727はNM
OSトランジスタである。また、750および751は
この回路の内部信号及びそのノードを示す。
ク信号の波形を成形するための回路421の構成の一例
を示す回路図である。図7において、参照符号700〜
707はPMOSトランジスタ、720〜727はNM
OSトランジスタである。また、750および751は
この回路の内部信号及びそのノードを示す。
【0046】この回路は、クロック信号480が内部信
号750に伝達されるまでにはMOSトランジスタ70
0〜704および720〜724で構成する5段のイン
バータの遅延時間分だけ遅れるため、クロック信号48
0が立ち下がった直後にはクロック信号480と内部信
号750が共にローレベルとなる時間がある。そして、
その間だけ内部信号751がハイレベルとなり出力信号
481がローレベルとなる。
号750に伝達されるまでにはMOSトランジスタ70
0〜704および720〜724で構成する5段のイン
バータの遅延時間分だけ遅れるため、クロック信号48
0が立ち下がった直後にはクロック信号480と内部信
号750が共にローレベルとなる時間がある。そして、
その間だけ内部信号751がハイレベルとなり出力信号
481がローレベルとなる。
【0047】すなわち、図5に示した信号480の動作
波形から信号481の動作波形が得られる。パルス幅
は、MOSトランジスタ700〜704および720〜
724で構成する5段のインバータの段数を変えること
により調整できる。
波形から信号481の動作波形が得られる。パルス幅
は、MOSトランジスタ700〜704および720〜
724で構成する5段のインバータの段数を変えること
により調整できる。
【0048】図8は、本実施例の図4で使用したクロッ
ク信号の波形を成形するための回路424の構成の一例
を示す回路図である。図8の回路の構成は図7の回路の
構成とほぼ同じであるが、図7ではMOSトランジスタ
705〜706および725〜726がNOR回路を構
成するのに対し、図8ではMOSトランジスタ805〜
806および825〜826がNAND回路を構成する
点が異なる。このため、図8の回路ではクロック信号4
80が立ち上がった直後にだけ出力信号484がハイレ
ベルとなる。すなわち、図5に示した信号480の動作
波形から信号484の動作波形が得られる。なお、図8
において参照符号807はPMOSトランジスタ、82
7はNMOSトランジスタでありインバータを構成し、
851はこのインバータの入力ノード、484は出力ノ
ード及びその信号を示している。
ク信号の波形を成形するための回路424の構成の一例
を示す回路図である。図8の回路の構成は図7の回路の
構成とほぼ同じであるが、図7ではMOSトランジスタ
705〜706および725〜726がNOR回路を構
成するのに対し、図8ではMOSトランジスタ805〜
806および825〜826がNAND回路を構成する
点が異なる。このため、図8の回路ではクロック信号4
80が立ち上がった直後にだけ出力信号484がハイレ
ベルとなる。すなわち、図5に示した信号480の動作
波形から信号484の動作波形が得られる。なお、図8
において参照符号807はPMOSトランジスタ、82
7はNMOSトランジスタでありインバータを構成し、
851はこのインバータの入力ノード、484は出力ノ
ード及びその信号を示している。
【0049】また、本実施例の図4で使用したクロック
信号の波形を成形するための回路422は、例えば図8
の回路のクロック信号480をインバータで反転させて
から加えることにより構成できる。また、クロック信号
の波形を成形するための回路423,425は、例えば
図7の回路のクロック信号480をインバータで反転さ
せてから加えることによりそれぞれ構成できる。そのイ
ンバータの段数により、クロック信号480が立ち上が
ってから出力信号483,485がそれぞれ立ち上がる
までの時間を調節できる。
信号の波形を成形するための回路422は、例えば図8
の回路のクロック信号480をインバータで反転させて
から加えることにより構成できる。また、クロック信号
の波形を成形するための回路423,425は、例えば
図7の回路のクロック信号480をインバータで反転さ
せてから加えることによりそれぞれ構成できる。そのイ
ンバータの段数により、クロック信号480が立ち上が
ってから出力信号483,485がそれぞれ立ち上がる
までの時間を調節できる。
【0050】<実施例4>図9は、本発明に係る信号伝
送回路の更に別の実施例を示す回路図である。本実施例
は、図4の実施例において、信号を伝送した後に組み合
わせ回路等で構成した論理回路ブロック900を通して
から受端側のフリップフロップ410に取り込む構成で
ある。
送回路の更に別の実施例を示す回路図である。本実施例
は、図4の実施例において、信号を伝送した後に組み合
わせ回路等で構成した論理回路ブロック900を通して
から受端側のフリップフロップ410に取り込む構成で
ある。
【0051】送端側のフリップフロップ400から受端
側のフリップフロップ410までの距離によっては、配
線上の信号伝送時間に対してクロック信号480の周期
に余裕がある場合もある。そのような場合には、この実
施例のように論理回路ブロック900を設け、配線上の
信号伝送時間と論理回路ブロック900による遅延時間
を合わせてクロック信号480の1周期に収め得ること
もある。
側のフリップフロップ410までの距離によっては、配
線上の信号伝送時間に対してクロック信号480の周期
に余裕がある場合もある。そのような場合には、この実
施例のように論理回路ブロック900を設け、配線上の
信号伝送時間と論理回路ブロック900による遅延時間
を合わせてクロック信号480の1周期に収め得ること
もある。
【0052】<実施例5>図10は、本発明に係る信号
伝送回路のまた別の実施例を示す回路図である。本実施
例は、図9の実施例において、論理回路ブロック900
の直前に図4と同じドライバを1段設けた構成である。
論理回路ブロック900の入力容量が大きい場合には、
このようにドライバを設けた方が図9の回路に比べて遅
延時間が短くなる場合もある。
伝送回路のまた別の実施例を示す回路図である。本実施
例は、図9の実施例において、論理回路ブロック900
の直前に図4と同じドライバを1段設けた構成である。
論理回路ブロック900の入力容量が大きい場合には、
このようにドライバを設けた方が図9の回路に比べて遅
延時間が短くなる場合もある。
【0053】<実施例6>図11は、本発明に係る信号
伝送回路のまた更に別の実施例を示す回路図である。本
実施例は、図1の実施例において、入力信号150を受
けるPMOSトランジスタ1100をPMOSトランジ
スタ101と並列に設けた構成である。テストなどの目
的で極端に遅いクロック周波数で動作させる場合、図1
の回路ではフローティングノードの電位が電流リークに
より変化することも有り得るが、図11の回路のように
MOSトランジスタ1100を挿入すればこれを防止す
ることができる。なお、通常のクロック周波数で動作さ
せる時にはこの回路は図1の回路と同じように動作する
が、MOSトランジスタ1100による入力容量等の増
加分だけ遅くなる。従って、このMOSトランジスタ1
100のゲート幅は可能な限り小さくなるように設計す
るのが望ましい。
伝送回路のまた更に別の実施例を示す回路図である。本
実施例は、図1の実施例において、入力信号150を受
けるPMOSトランジスタ1100をPMOSトランジ
スタ101と並列に設けた構成である。テストなどの目
的で極端に遅いクロック周波数で動作させる場合、図1
の回路ではフローティングノードの電位が電流リークに
より変化することも有り得るが、図11の回路のように
MOSトランジスタ1100を挿入すればこれを防止す
ることができる。なお、通常のクロック周波数で動作さ
せる時にはこの回路は図1の回路と同じように動作する
が、MOSトランジスタ1100による入力容量等の増
加分だけ遅くなる。従って、このMOSトランジスタ1
100のゲート幅は可能な限り小さくなるように設計す
るのが望ましい。
【0054】<実施例7>図12は、本発明に係る信号
伝送回路のまた別の実施例を示す回路図である。本実施
例は、図3の実施例において、入力信号150を受ける
NMOSトランジスタ1200をNMOSトランジスタ
301と並列に設けた構成である。このMOSトランジ
スタ1200を設ける目的や効果は、図11の実施例で
PMOSトランジスタ1100を設けた目的や効果と同
じである。
伝送回路のまた別の実施例を示す回路図である。本実施
例は、図3の実施例において、入力信号150を受ける
NMOSトランジスタ1200をNMOSトランジスタ
301と並列に設けた構成である。このMOSトランジ
スタ1200を設ける目的や効果は、図11の実施例で
PMOSトランジスタ1100を設けた目的や効果と同
じである。
【0055】<実施例8>図13は、本発明に係る半導
体集積回路装置の一実施例を示す配置図であり、前述し
た実施例3の図4で示した信号伝送回路を半導体集積回
路チップに搭載して実施した場合の一例である。図13
において、参照符号1300は半導体集積回路チップ、
1301〜1316は図4に示したNMOSトランジス
タおよびPMOSトランジスタやフリップフロップを搭
載する位置、1321〜1335は図4に示した長距離
配線を搭載する位置を示す。更に、1301の位置には
伝送したい信号を送出する側の回路ブロックも搭載し、
1316の位置には伝送したい信号を受ける側の回路ブ
ロックも搭載する。
体集積回路装置の一実施例を示す配置図であり、前述し
た実施例3の図4で示した信号伝送回路を半導体集積回
路チップに搭載して実施した場合の一例である。図13
において、参照符号1300は半導体集積回路チップ、
1301〜1316は図4に示したNMOSトランジス
タおよびPMOSトランジスタやフリップフロップを搭
載する位置、1321〜1335は図4に示した長距離
配線を搭載する位置を示す。更に、1301の位置には
伝送したい信号を送出する側の回路ブロックも搭載し、
1316の位置には伝送したい信号を受ける側の回路ブ
ロックも搭載する。
【0056】図4に示した長距離配線のうち、参照符号
111で示した長距離配線と、他のビットでこれに対応
する接続関係にある長距離配線の計4ビット分を、図1
3に示した参照符号1321の位置に搭載する。同様
に、参照符号112で示した長距離配線とこれに対応す
る計4ビット分の長距離配線を参照符号1322の位置
に、参照符号113で示した長距離配線とこれに対応す
る計4ビット分の長距離配線を参照符号1323の位置
に、参照符号311で示した長距離配線とこれに対応す
る計4ビット分の長距離配線を参照符号1324の位置
に、それぞれ搭載する。以下、参照符号312以降で示
した配線とそれぞれに対応する計4ビット分の長距離配
線を、順次参照符号1325〜1335で示した位置に
それぞれ搭載する。
111で示した長距離配線と、他のビットでこれに対応
する接続関係にある長距離配線の計4ビット分を、図1
3に示した参照符号1321の位置に搭載する。同様
に、参照符号112で示した長距離配線とこれに対応す
る計4ビット分の長距離配線を参照符号1322の位置
に、参照符号113で示した長距離配線とこれに対応す
る計4ビット分の長距離配線を参照符号1323の位置
に、参照符号311で示した長距離配線とこれに対応す
る計4ビット分の長距離配線を参照符号1324の位置
に、それぞれ搭載する。以下、参照符号312以降で示
した配線とそれぞれに対応する計4ビット分の長距離配
線を、順次参照符号1325〜1335で示した位置に
それぞれ搭載する。
【0057】また、図4に示した構成要素のうち、フリ
ップフロップ400の4ビット分と、NMOSトランジ
スタ100およびPMOSトランジスタ101とそれぞ
れに対応する計4ビット分のNMOSトランジスタおよ
びPMOSトランジスタと、クロック信号を供給するた
めの回路421のうちの1個であってPMOSトランジ
スタ101およびこれに対応する他のビットのPMOS
トランジスタに接続される回路421を、図13に示し
た参照符号1301の位置に搭載する。また、PMOS
トランジスタ102およびこれに対応する計4ビット分
のPMOSトランジスタと、回路421のうちの1個で
あってこれらのPMOSトランジスタに接続されるクロ
ック信号を供給するための回路421を参照符号130
2の位置に、PMOSトランジスタ103およびこれに
対応する計4ビット分のPMOSトランジスタと、これ
らのPMOSトランジスタに接続されるクロック信号を
供給するための回路421を参照符号1303の位置
に、それぞれ搭載する。
ップフロップ400の4ビット分と、NMOSトランジ
スタ100およびPMOSトランジスタ101とそれぞ
れに対応する計4ビット分のNMOSトランジスタおよ
びPMOSトランジスタと、クロック信号を供給するた
めの回路421のうちの1個であってPMOSトランジ
スタ101およびこれに対応する他のビットのPMOS
トランジスタに接続される回路421を、図13に示し
た参照符号1301の位置に搭載する。また、PMOS
トランジスタ102およびこれに対応する計4ビット分
のPMOSトランジスタと、回路421のうちの1個で
あってこれらのPMOSトランジスタに接続されるクロ
ック信号を供給するための回路421を参照符号130
2の位置に、PMOSトランジスタ103およびこれに
対応する計4ビット分のPMOSトランジスタと、これ
らのPMOSトランジスタに接続されるクロック信号を
供給するための回路421を参照符号1303の位置
に、それぞれ搭載する。
【0058】また、PMOSトランジスタ104,30
0およびNMOSトランジスタ301とそれぞれに対応
する計4ビット分のPMOSおよびNMOSトランジス
タと、回路421のうちの1個であってこれらのPMO
Sトランジスタに接続されるクロック信号を供給するた
めの回路421を、参照符号1304の位置に搭載す
る。
0およびNMOSトランジスタ301とそれぞれに対応
する計4ビット分のPMOSおよびNMOSトランジス
タと、回路421のうちの1個であってこれらのPMO
Sトランジスタに接続されるクロック信号を供給するた
めの回路421を、参照符号1304の位置に搭載す
る。
【0059】以下同様に、参照符号1324〜1335
の位置に搭載する長距離配線の間に接続するMOSトラ
ンジスタを4ビット分と、これらにクロック信号を供給
するための回路を、それぞれ参照符号1305〜131
5の位置に順次搭載する。
の位置に搭載する長距離配線の間に接続するMOSトラ
ンジスタを4ビット分と、これらにクロック信号を供給
するための回路を、それぞれ参照符号1305〜131
5の位置に順次搭載する。
【0060】参照符号1316で示した位置には、フリ
ップフロップ410およびこれに直接接続するPMOS
トランジスタをそれぞれ4ビット分と、クロック信号を
供給するための回路425のうちのこれらのPMOSト
ランジスタに接続される回路を搭載する。
ップフロップ410およびこれに直接接続するPMOS
トランジスタをそれぞれ4ビット分と、クロック信号を
供給するための回路425のうちのこれらのPMOSト
ランジスタに接続される回路を搭載する。
【0061】以上のように配置すれば、実施例3の図4
に示した信号伝送回路を使って、半導体集積回路チップ
1300内の1301の位置から1316の位置までの
信号伝送を高速化できる。
に示した信号伝送回路を使って、半導体集積回路チップ
1300内の1301の位置から1316の位置までの
信号伝送を高速化できる。
【0062】また、図13には1307の位置の1箇所
だけで信号伝送経路を折り曲げる場合について示した
が、図14に示すように、複数の箇所で折り曲げたりM
OSトランジスタを搭載する箇所以外で折り曲げること
ももちろん可能である。
だけで信号伝送経路を折り曲げる場合について示した
が、図14に示すように、複数の箇所で折り曲げたりM
OSトランジスタを搭載する箇所以外で折り曲げること
ももちろん可能である。
【0063】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種種の設計変更
をなし得ることは勿論である。例えば、図4、図9、図
10の各実施例では、図1および図3の実施例を基に構
成したが、これらを図11および図12の実施例を基に
構成できることは言うまでもない。
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種種の設計変更
をなし得ることは勿論である。例えば、図4、図9、図
10の各実施例では、図1および図3の実施例を基に構
成したが、これらを図11および図12の実施例を基に
構成できることは言うまでもない。
【0064】
【発明の効果】前述した実施例から明らかなように、本
発明の信号伝送回路によれば、配線抵抗の影響を低減し
てゲート幅の小さなMOSトランジスタで高速にプリチ
ャージすることが可能であり、よって寄生容量を低減し
て信号伝搬も高速化することが可能である。
発明の信号伝送回路によれば、配線抵抗の影響を低減し
てゲート幅の小さなMOSトランジスタで高速にプリチ
ャージすることが可能であり、よって寄生容量を低減し
て信号伝搬も高速化することが可能である。
【0065】従って、この信号伝送回路をチップ内の配
線に用いることにより、チップ内の信号伝送が高速化さ
れた半導体集積回路装置を実現することができる。
線に用いることにより、チップ内の信号伝送が高速化さ
れた半導体集積回路装置を実現することができる。
【図1】本発明に係る信号伝送回路の一実施例を示す回
路図である。
路図である。
【図2】従来の信号伝送回路の一例を示す回路図であ
る。
る。
【図3】本発明に係る信号伝送回路の別の実施例を示す
回路図である。
回路図である。
【図4】本発明に係る信号伝送回路のまた別の実施例を
示す回路図である。
示す回路図である。
【図5】図4に示した信号伝送回路の動作を示す波形図
である。
である。
【図6】図4に示したフリップフロップ回路の構成例を
示す回路図である。
示す回路図である。
【図7】図4に示したクロック信号の波形を成形するた
めの回路の構成例を示す回路図である。
めの回路の構成例を示す回路図である。
【図8】図4に示したクロック信号の波形を成形するた
めの回路の別の構成例を示す回路図である。
めの回路の別の構成例を示す回路図である。
【図9】本発明に係る信号伝送回路の更に別の実施例を
示す回路図である。
示す回路図である。
【図10】本発明に係る信号伝送回路のまた別の実施例
を示す回路図である。
を示す回路図である。
【図11】本発明に係る信号伝送回路の更に別の実施例
を示す回路図である。
を示す回路図である。
【図12】本発明に係る信号伝送回路の更にまた別の実
施例を示す回路図である。
施例を示す回路図である。
【図13】本発明に係る半導体集積回路装置の一実施例
を示す配置図である。
を示す配置図である。
【図14】本発明に係る半導体集積回路装置の別の配置
例を示す図である。
例を示す図である。
【図15】従来の信号伝送回路の別の例を示す回路図で
ある。
ある。
100,301〜304,1200…NMOSトランジ
スタ、101〜104,201,300,1100…P
MOSトランジスタ、111〜113,211,311
〜313…比較的長距離の配線、Vdd…高電位側の電
源、Vss…低電位側の電源、CK…クロック信号、4
00,410…フリップフロップ、421〜425…所
定のクロック信号を出力する回路、900…論理回路ブ
ロック、1300…半導体集積回路チップ。
スタ、101〜104,201,300,1100…P
MOSトランジスタ、111〜113,211,311
〜313…比較的長距離の配線、Vdd…高電位側の電
源、Vss…低電位側の電源、CK…クロック信号、4
00,410…フリップフロップ、421〜425…所
定のクロック信号を出力する回路、900…論理回路ブ
ロック、1300…半導体集積回路チップ。
Claims (11)
- 【請求項1】信号を伝送するための第1の配線と、 上記第1の配線の電位を第1のレベルにプリチャージす
る第1の手段と、 入力信号が所定のレベルになった時に上記第1の配線の
電位を上記第1のレベルとは逆のレベルに変化させる第
2の手段とを有する一方向に信号を伝送する信号伝送回
路であって、 上記第1の手段を、上記第1の配線の一端側と他端側の
少なくとも2個所に分散して備えたことを特徴とする信
号伝送回路。 - 【請求項2】信号を伝送するための第1の配線および第
2の配線と、 上記第1の配線の電位を第1のレベルにプリチャージす
る第1の手段と、 入力信号が所定のレベルになった時に上記第1の配線の
電位を上記第1のレベルとは逆のレベルに変化させる第
2の手段と、 上記第2の配線の電位を第2のレベルにプリチャージす
る第3の手段と、 上記第1の配線の電位が上記第1のレベルとは逆のレベ
ルになった時に上記第2の配線の電位を上記第2のレベ
ルとは逆のレベルに変化させる第4の手段とを有する一
方向に信号を伝送する信号伝送回路であって、 上記第1のレベルと上記第2のレベルは互いに逆のレベ
ルであり、かつ、 上記第1の配線上の上記第4の手段に近い側の位置に少
なくとも上記第1の手段を備えたことを特徴とする信号
伝送回路。 - 【請求項3】上記第1の手段を上記第1の配線上の上記
第2の手段に近い側の位置に更に備える請求項2記載の
信号伝送回路。 - 【請求項4】上記第1の手段は上記第1のレベルの電源
と上記第1の配線の間に接続された第1の導電型のMO
Sトランジスタにより構成され、 上記第2の手段は、上記第1のレベルとは逆のレベルの
電源と上記第1の配線の間に接続され、ゲート電極に上
記入力信号が加えられた上記第1の導電型とは逆の導電
型のMOSトランジスタにより構成される請求項1〜3
のいずれか1項に記載の信号伝送回路。 - 【請求項5】上記第1の導電型のMOSトランジスタの
ゲート電極には、周期的に変化するクロック信号が加え
られる請求項4記載の信号伝送回路。 - 【請求項6】信号を伝送するための複数ビットの第1の
配線と、 上記複数ビットの第1の配線の電位を第1のレベルにプ
リチャージする複数ビットの第1の手段と、 複数ビットの入力信号の内のいくつかが所定のハイレベ
ルまたはローレベルになった時に、上記複数ビットの第
1の配線の内のいくつかの電位を上記第1のレベルとは
逆のレベルに変化させる複数ビットの第2の手段とを備
えた一方向に信号を伝送する信号伝送回路を有する半導
体集積回路装置であって、 上記複数ビットの第1の手段を少なくとも2組備え、1
組は上記第1の配線の一端側の位置に、もう1組は上記
第1の配線の他端側の位置にあり、 その各組に属する上記第1の手段の各ビットはそれぞれ
比較的近距離の位置にあることを特徴とする半導体集積
回路装置。 - 【請求項7】信号を伝送するための複数ビットの第1お
よび第2の配線と、 上記複数ビットの第1の配線の電位を第1のレベルにプ
リチャージする複数ビットの第1の手段と、 複数ビットの入力信号の内のいくつかが所定のレベルに
なった時に、上記複数ビットの第1の配線の内のいくつ
かの電位を上記第1のレベルとは逆のレベルに変化させ
る複数ビットの第2の手段と、 上記複数ビットの第2の配線の電位を第2のレベルにプ
リチャージする複数ビットの第3の手段と、 上記複数ビットの第1の配線の内のいくつかの電位が上
記第1のレベルとは逆のレベルになった時に、上記複数
ビットの第2の配線の内のいくつかの電位を上記第2の
レベルとは逆のレベルに変化させる複数ビットの第4の
手段とを備えた一方向に信号を伝送する信号伝送回路を
有する半導体集積回路装置であって、 上記第1のレベルと上記第2のレベルは互いに逆のレベ
ルであり、かつ、 上記複数ビットの第1の手段の少なくとも1組を、上記
第1の配線の上記複数ビットの第4の手段に近い側の位
置に備えたことを特徴とする半導体集積回路装置。 - 【請求項8】上記複数ビットの第1の手段を少なくとも
2組備え、 1組は上記第1配線の上記複数ビットの第4の手段に近
い側の位置にあり、 他の1組は第1配線の上記複数ビットの第4の手段に遠
い側の位置にある請求項7記載の半導体集積回路装置。 - 【請求項9】上記複数ビットの第1の手段の内、上記各
組の内の同一の組に属する複数の第1の手段が同一の制
御信号によって制御される請求項6〜8のいずれか1項
に記載の半導体集積回路装置。 - 【請求項10】上記複数ビットの第1の手段は、上記第
1のレベルの電源と上記複数ビットの第1の配線の間に
接続された複数の第1の導電型のMOSトランジスタに
より構成され、 上記複数ビットの第2の手段は、上記第1のレベルとは
逆のレベルの電源と上記複数ビットの第1の配線の間に
接続され、ゲート電極に上記複数ビットの入力信号が加
えられた上記第1の導電型とは逆の導電型の複数のMO
Sトランジスタにより構成される請求項6〜9のいずれ
か1項に記載の半導体集積回路装置。 - 【請求項11】上記複数の第1の導電型のMOSトラン
ジスタのゲート電極には、周期的に変化するクロック信
号が加えられる請求項10記載の半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35676299A JP2001177581A (ja) | 1999-12-16 | 1999-12-16 | 信号伝送回路および半導体集積回路装置 |
US09/734,889 US6426654B2 (en) | 1999-12-16 | 2000-12-13 | Signal transmission circuit on semiconductor integrated circuit chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35676299A JP2001177581A (ja) | 1999-12-16 | 1999-12-16 | 信号伝送回路および半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001177581A true JP2001177581A (ja) | 2001-06-29 |
Family
ID=18450651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35676299A Pending JP2001177581A (ja) | 1999-12-16 | 1999-12-16 | 信号伝送回路および半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6426654B2 (ja) |
JP (1) | JP2001177581A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007244128A (ja) * | 2006-03-09 | 2007-09-20 | Ricoh Co Ltd | 過電流検出回路 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1733314A4 (en) * | 2004-03-29 | 2012-08-22 | Cyber Ark Software Ltd | IMPROVED SERVER, COMPUTERIZED NETWORK COMPRISING THE SAME, AND METHOD OF INCREASING THE LEVEL OF EFFICIENCY OF A NETWORK |
US9979398B2 (en) * | 2015-05-06 | 2018-05-22 | Capital Microelectronics Co., Ltd. | Buffer circuit and electronic device using same |
CN110729991B (zh) * | 2019-11-13 | 2021-01-12 | 珠海格力电器股份有限公司 | 延时电路与伺服驱动器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6491221A (en) | 1987-09-30 | 1989-04-10 | Sharp Kk | Connecting circuit for precharging bus |
JPH06334042A (ja) | 1993-05-20 | 1994-12-02 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
TW324101B (en) * | 1995-12-21 | 1998-01-01 | Hitachi Ltd | Semiconductor integrated circuit and its working method |
US6157204A (en) * | 1998-08-05 | 2000-12-05 | Micron Technology, Inc. | Buffer with adjustable slew rate and a method of providing an adjustable slew rate |
US6249147B1 (en) * | 1999-03-09 | 2001-06-19 | Fujitsu, Ltd. | Method and apparatus for high speed on-chip signal propagation |
-
1999
- 1999-12-16 JP JP35676299A patent/JP2001177581A/ja active Pending
-
2000
- 2000-12-13 US US09/734,889 patent/US6426654B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007244128A (ja) * | 2006-03-09 | 2007-09-20 | Ricoh Co Ltd | 過電流検出回路 |
Also Published As
Publication number | Publication date |
---|---|
US20010004217A1 (en) | 2001-06-21 |
US6426654B2 (en) | 2002-07-30 |
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