JP2001177581A - 信号伝送回路および半導体集積回路装置 - Google Patents
信号伝送回路および半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】半導体集積回路チップ内の長距離配線を経由す
る信号の伝送に要する時間を短縮する。 【解決手段】信号伝送回路を、信号を伝送する配線１１
１〜１１３と、配線の電位を第１のレベル（Ｖｄｄ）に
プリチャージ手段１０１〜１０４と、入力信号１５０が
所定のレベル（Ｖｄｄ）になった時に配線の電位を第１
のレベルとは逆のレベル（Ｖｓｓ）に変化させる手段１
００とから構成し、プリチャージ手段１０１〜１０４を
配線１１１〜１１３の少なくとも２箇所に分散して設け
る。 【効果】プリチャージする時には配線の２箇所以上から
電流が供給され、プリチャージに必要な時間が短縮され
る。プリチャージ手段を小さくしても高速にプリチャー
ジできるため、配線に付加される寄生容量を低減でき、
従って配線を伝播する信号の遅延時間も短縮される。
る信号の伝送に要する時間を短縮する。 【解決手段】信号伝送回路を、信号を伝送する配線１１
１〜１１３と、配線の電位を第１のレベル（Ｖｄｄ）に
プリチャージ手段１０１〜１０４と、入力信号１５０が
所定のレベル（Ｖｄｄ）になった時に配線の電位を第１
のレベルとは逆のレベル（Ｖｓｓ）に変化させる手段１
００とから構成し、プリチャージ手段１０１〜１０４を
配線１１１〜１１３の少なくとも２箇所に分散して設け
る。 【効果】プリチャージする時には配線の２箇所以上から
電流が供給され、プリチャージに必要な時間が短縮され
る。プリチャージ手段を小さくしても高速にプリチャー
ジできるため、配線に付加される寄生容量を低減でき、
従って配線を伝播する信号の遅延時間も短縮される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ半導体集
積回路チップの内部に搭載される信号伝送回路に係り、
特に、長距離の区間を高速に信号伝送させるための回路
に関する。
積回路チップの内部に搭載される信号伝送回路に係り、
特に、長距離の区間を高速に信号伝送させるための回路
に関する。
【０００２】
【従来の技術】半導体集積回路チップ内の長距離配線に
信号を伝送させる場合、適当な長さ毎に分断して中継バ
ッファを設けることにより配線抵抗による遅延時間の増
加を抑え得ることが、特開平０６−３３４０４２号公報
に開示されている。
信号を伝送させる場合、適当な長さ毎に分断して中継バ
ッファを設けることにより配線抵抗による遅延時間の増
加を抑え得ることが、特開平０６−３３４０４２号公報
に開示されている。
【０００３】また、ダイナミック動作をするバスを分断
して中継の手段を設けた例として、図１５に示す構成の
特開昭６４−９１２１１号公報に開示されているプリチ
ャージバス結合回路がある。なお、図１５において、参
照符号１２は第１バス、１３は第２バス、１４と１５は
Ｐチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳト
ランジスタと呼ぶ）、１６と１８はＣＭＯＳインバー
タ、１７と１９はＮチャネル型のＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタと呼ぶ）、φはクロック
信号である。
して中継の手段を設けた例として、図１５に示す構成の
特開昭６４−９１２１１号公報に開示されているプリチ
ャージバス結合回路がある。なお、図１５において、参
照符号１２は第１バス、１３は第２バス、１４と１５は
Ｐチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳト
ランジスタと呼ぶ）、１６と１８はＣＭＯＳインバー
タ、１７と１９はＮチャネル型のＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタと呼ぶ）、φはクロック
信号である。
【０００４】
【発明が解決しようとする課題】前述した特開平０６−
３３４０４２号公報に開示された従来例のように、長距
離配線を分断して中継バッファを設けた場合、配線抵抗
による遅延時間は短縮できるが、その代わり中継バッフ
ァを通過することに伴う遅延時間が発生する。従って、
配線抵抗による遅延時間が中継バッファによる遅延時間
より大きくなるような極端に長い配線を、適当な長さ毎
に分断して中継バッファを設けることは有効であるが、
配線抵抗による遅延時間が中継バッファによる遅延時間
と同程度以下になるように短く分断すると、信号伝送に
要する時間はかえって長くなる。
３３４０４２号公報に開示された従来例のように、長距
離配線を分断して中継バッファを設けた場合、配線抵抗
による遅延時間は短縮できるが、その代わり中継バッフ
ァを通過することに伴う遅延時間が発生する。従って、
配線抵抗による遅延時間が中継バッファによる遅延時間
より大きくなるような極端に長い配線を、適当な長さ毎
に分断して中継バッファを設けることは有効であるが、
配線抵抗による遅延時間が中継バッファによる遅延時間
と同程度以下になるように短く分断すると、信号伝送に
要する時間はかえって長くなる。
【０００５】また、特開昭６４−９１２１１号公報に開
示されたプリチャージバス結合回路は、分断した前後の
信号の極性を合わせる必要があるため、信号が一端から
他端へ伝達する時に２段の素子を通る構成になってい
る。すなわち、図１５において信号が第１バス１２から
第２バス１３へ伝達する場合には、インバータ１６とＮ
ＭＯＳトランジスタ１７の２段の素子を通る構成になっ
ている。
示されたプリチャージバス結合回路は、分断した前後の
信号の極性を合わせる必要があるため、信号が一端から
他端へ伝達する時に２段の素子を通る構成になってい
る。すなわち、図１５において信号が第１バス１２から
第２バス１３へ伝達する場合には、インバータ１６とＮ
ＭＯＳトランジスタ１７の２段の素子を通る構成になっ
ている。
【０００６】従って、この回路を中継の手段として用い
ると、信号が中継の手段を１箇所通過する毎に２段分の
素子を通過するだけの遅延時間がかかり、特開平０６−
３３４０４２号公報に開示された中継バッファよりも大
きな遅延時間がかかることになる。
ると、信号が中継の手段を１箇所通過する毎に２段分の
素子を通過するだけの遅延時間がかかり、特開平０６−
３３４０４２号公報に開示された中継バッファよりも大
きな遅延時間がかかることになる。
【０００７】そこで、本発明の目的は、伝送信号が中継
バッファ等を通過することに伴う遅延時間を短縮すると
共に、中継バッファ等の数を低減することにより半導体
チップ内の長距離配線における信号伝送に要する時間を
短縮できる信号伝送回路および半導体集積回路装置を提
供することである。
バッファ等を通過することに伴う遅延時間を短縮すると
共に、中継バッファ等の数を低減することにより半導体
チップ内の長距離配線における信号伝送に要する時間を
短縮できる信号伝送回路および半導体集積回路装置を提
供することである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本願によって開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。すなわ
ち、本発明に係る信号伝送回路は、信号を伝送するため
の第１の配線と、上記第１の配線の電位を第１のレベル
（ハイレベルまたはローレベル）にプリチャージする第
１の手段と、入力信号が所定のレベル（ハイレベルまた
はローレベル）になった時に上記第１の配線の電位を上
記第１のレベルとは逆のレベル（ローレベルまたはハイ
レベル）に変化させる第２の手段とを有する一方向に信
号を伝送する信号伝送回路であって、上記第１の手段
を、上記第１の配線の一端側と他端側の少なくとも２個
所に分散して備えることを特徴とするものである。
に、本願によって開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。すなわ
ち、本発明に係る信号伝送回路は、信号を伝送するため
の第１の配線と、上記第１の配線の電位を第１のレベル
（ハイレベルまたはローレベル）にプリチャージする第
１の手段と、入力信号が所定のレベル（ハイレベルまた
はローレベル）になった時に上記第１の配線の電位を上
記第１のレベルとは逆のレベル（ローレベルまたはハイ
レベル）に変化させる第２の手段とを有する一方向に信
号を伝送する信号伝送回路であって、上記第１の手段
を、上記第１の配線の一端側と他端側の少なくとも２個
所に分散して備えることを特徴とするものである。
【０００９】また、本発明に係る半導体集積回路は、上
記第１の配線の少なくとも２個所に上記プリチャージす
る第１の手段を有する一方向に信号を伝送する信号伝送
回路を備えることを特徴とする。
記第１の配線の少なくとも２個所に上記プリチャージす
る第１の手段を有する一方向に信号を伝送する信号伝送
回路を備えることを特徴とする。
【００１０】
【発明の実施の形態】次に、本発明に係る信号伝送回路
および半導体集積回路装置の好適な実施の形態につき、
具体的な実施例を用いて添付図面を参照しながら、以下
詳細に説明する。
および半導体集積回路装置の好適な実施の形態につき、
具体的な実施例を用いて添付図面を参照しながら、以下
詳細に説明する。
【００１１】＜実施例１＞図１は、本発明に係る信号伝
送回路の一実施例を示す回路図である。図１において、
参照符号１００はＮチャネル型のＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタと呼ぶ）、１０１〜１０
４はＰＭＯＳトランジスタ、１１１〜１１３は比較的長
距離の配線である。また、Ｖｄｄは高電位側の電源、Ｖ
ｓｓは低電位側の電源、１５０は送端側の入力端子及び
入力信号、１６０は送端側の出力ノード及び出力信号、
１７０は受端側の入力端子及び入力信号（入力ノードも
示す）、１６１および１６２は配線１１１〜１１３の途
中のノードおよびその信号、ＣＫは周期的にハイレベル
とローレベルを繰り返すクロック信号である。また、Ｎ
ＭＯＳトランジスタ１００のゲート幅は、ＰＭＯＳトラ
ンジスタ１０１〜１０４に流し得る電流の総和と同等以
上の電流を流し得るように設計する。なお、本実施例の
回路は一つの半導体チップ上に大規模集積回路として実
現される。このことは以下の全ての実施例においても同
じである。
送回路の一実施例を示す回路図である。図１において、
参照符号１００はＮチャネル型のＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタと呼ぶ）、１０１〜１０
４はＰＭＯＳトランジスタ、１１１〜１１３は比較的長
距離の配線である。また、Ｖｄｄは高電位側の電源、Ｖ
ｓｓは低電位側の電源、１５０は送端側の入力端子及び
入力信号、１６０は送端側の出力ノード及び出力信号、
１７０は受端側の入力端子及び入力信号（入力ノードも
示す）、１６１および１６２は配線１１１〜１１３の途
中のノードおよびその信号、ＣＫは周期的にハイレベル
とローレベルを繰り返すクロック信号である。また、Ｎ
ＭＯＳトランジスタ１００のゲート幅は、ＰＭＯＳトラ
ンジスタ１０１〜１０４に流し得る電流の総和と同等以
上の電流を流し得るように設計する。なお、本実施例の
回路は一つの半導体チップ上に大規模集積回路として実
現される。このことは以下の全ての実施例においても同
じである。
【００１２】次に、この回路の動作を説明する。送端側
の入力信号１５０は、クロック信号ＣＫがローレベルに
なった時には必ずローレベルとなるように加える。その
時には、ＮＭＯＳトランジスタ１００が遮断すると共に
ＰＭＯＳトランジスタ１０１〜１０４が導通し、送信側
の出力信号１６０、配線の途中の信号１６１、１６２お
よび受端側の入力信号１７０がハイレベルとなる。これ
がプリチャージされた状態である。
の入力信号１５０は、クロック信号ＣＫがローレベルに
なった時には必ずローレベルとなるように加える。その
時には、ＮＭＯＳトランジスタ１００が遮断すると共に
ＰＭＯＳトランジスタ１０１〜１０４が導通し、送信側
の出力信号１６０、配線の途中の信号１６１、１６２お
よび受端側の入力信号１７０がハイレベルとなる。これ
がプリチャージされた状態である。
【００１３】その後、クロック信号ＣＫがハイレベルに
なっても、送端側の入力信号１５０がローレベルである
限り、上記各信号１６０〜１６２および１７０はハイレ
ベルのまま保持される。
なっても、送端側の入力信号１５０がローレベルである
限り、上記各信号１６０〜１６２および１７０はハイレ
ベルのまま保持される。
【００１４】そしてその後、送端側の入力信号１５０が
ハイレベルになるとＮＭＯＳトランジスタ１００が導通
して各信号１６０〜１６２および１７０が順次ローレベ
ルになる。すなわち、クロック信号ＣＫがハイレベルで
ある間に送端側の入力信号１５０がハイレベルになるか
否かによって受端側の入力信号１７０がローレベルにな
るか否かが決まり、これによって受端側に信号が伝達さ
れる。
ハイレベルになるとＮＭＯＳトランジスタ１００が導通
して各信号１６０〜１６２および１７０が順次ローレベ
ルになる。すなわち、クロック信号ＣＫがハイレベルで
ある間に送端側の入力信号１５０がハイレベルになるか
否かによって受端側の入力信号１７０がローレベルにな
るか否かが決まり、これによって受端側に信号が伝達さ
れる。
【００１５】本実施例では、プリチャージの時に導通す
るＰＭＯＳトランジスタ１０１〜１０４を配線１１１〜
１１３上に分散して配置するため、配線１１１〜１１３
の持つ寄生容量や受端側の入力信号１７０につながる次
段の回路の入力容量を充電する電流は、ＰＭＯＳトラン
ジスタ１０１〜１０４に分散し多数の箇所から供給され
る。すなわち、プリチャージの時には配線１１１〜１１
３内の各点を充電する電流が遠くにあるＭＯＳトランジ
スタから長距離の配線を経由して流れることは無いの
で、配線抵抗によるプリチャージ時間の遅延は小さくて
済む。
るＰＭＯＳトランジスタ１０１〜１０４を配線１１１〜
１１３上に分散して配置するため、配線１１１〜１１３
の持つ寄生容量や受端側の入力信号１７０につながる次
段の回路の入力容量を充電する電流は、ＰＭＯＳトラン
ジスタ１０１〜１０４に分散し多数の箇所から供給され
る。すなわち、プリチャージの時には配線１１１〜１１
３内の各点を充電する電流が遠くにあるＭＯＳトランジ
スタから長距離の配線を経由して流れることは無いの
で、配線抵抗によるプリチャージ時間の遅延は小さくて
済む。
【００１６】ここで、比較のために、図２に従来のダイ
ナミック回路を使って図１と同じ距離を伝送する信号伝
送回路を構成した場合の例を示す。この場合には、配線
２１１の長さは図１に示した本実施例の配線１１１〜１
１３の長さの合計となり、配線２１１の配線抵抗は配線
１１１〜１１３の配線抵抗の合計に等しくなる。
ナミック回路を使って図１と同じ距離を伝送する信号伝
送回路を構成した場合の例を示す。この場合には、配線
２１１の長さは図１に示した本実施例の配線１１１〜１
１３の長さの合計となり、配線２１１の配線抵抗は配線
１１１〜１１３の配線抵抗の合計に等しくなる。
【００１７】この図２に示した従来例の場合、配線２１
１のうち受端側の入力信号１７０に近い部分の持つ寄生
容量や信号１７０につながる次段の回路の入力容量をプ
リチャージする電流は、ＭＯＳトランジスタ２０１から
配線２１１のほぼ全長を経由して流れる。従って、仮に
ＭＯＳトランジスタ２０１のゲート幅を図１のＭＯＳト
ランジスタ１０１〜１０４のゲート幅の総和と同じにな
るように設計したとすると、配線２１１の配線抵抗が配
線１１１〜１１３の個々の配線抵抗より大きいため、図
２の従来例では図１の本実施例の場合よりもプリチャー
ジに要する時間が長くかかる。
１のうち受端側の入力信号１７０に近い部分の持つ寄生
容量や信号１７０につながる次段の回路の入力容量をプ
リチャージする電流は、ＭＯＳトランジスタ２０１から
配線２１１のほぼ全長を経由して流れる。従って、仮に
ＭＯＳトランジスタ２０１のゲート幅を図１のＭＯＳト
ランジスタ１０１〜１０４のゲート幅の総和と同じにな
るように設計したとすると、配線２１１の配線抵抗が配
線１１１〜１１３の個々の配線抵抗より大きいため、図
２の従来例では図１の本実施例の場合よりもプリチャー
ジに要する時間が長くかかる。
【００１８】言い替えれば、図１に示した本実施例のＰ
ＭＯＳトランジスタ１０１〜１０４のゲート幅の総和
を、図２のＰＭＯＳトランジスタ２０１のゲート幅と同
じにすれば、図２の従来構成よりも短い時間でプリチャ
ージすることが可能である。
ＭＯＳトランジスタ１０１〜１０４のゲート幅の総和
を、図２のＰＭＯＳトランジスタ２０１のゲート幅と同
じにすれば、図２の従来構成よりも短い時間でプリチャ
ージすることが可能である。
【００１９】逆に、プリチャージに要する時間を同じに
すれば、図１に示した本実施例のＰＭＯＳトランジスタ
１０１〜１０４のゲート幅の総和は図２のＰＭＯＳトラ
ンジスタ２０１のゲート幅より小さくできる。従って、
配線１１１〜１１３に付加される寄生容量が低減され、
送端側の入力端子１５０から入力された信号が配線１１
１〜１１３を伝わって受端側の入力端子１７０に到達す
るまでの時間を短縮することができる。
すれば、図１に示した本実施例のＰＭＯＳトランジスタ
１０１〜１０４のゲート幅の総和は図２のＰＭＯＳトラ
ンジスタ２０１のゲート幅より小さくできる。従って、
配線１１１〜１１３に付加される寄生容量が低減され、
送端側の入力端子１５０から入力された信号が配線１１
１〜１１３を伝わって受端側の入力端子１７０に到達す
るまでの時間を短縮することができる。
【００２０】また、本実施例では配線１１１および１１
２の間や１１２および１１３の間を分断している訳では
ないので、中継バッファ等を通過するための遅延時間が
発生することも無い。
２の間や１１２および１１３の間を分断している訳では
ないので、中継バッファ等を通過するための遅延時間が
発生することも無い。
【００２１】さらに、本実施例では４個所にプリチャー
ジするためのＰＭＯＳトランジスタ１０１〜１０４を設
けたが、これを例えば図１に示す送端側の出力ノード１
６０および受端側の入力ノード１７０の２個所のみに、
すなわちＰＭＯＳトランジスタ１０１および１０４だけ
設けても、送端側の出力ノード１６０の１個所にしか設
けない図２の従来例よりは高速にできる。従って、配線
１１１〜１１３の途中に半導体素子を搭載できない場合
でも、送端側の出力ノード１６０および受端側の入力ノ
ード１７０の２個所に設ければ、従来例よりは高速にで
きる。
ジするためのＰＭＯＳトランジスタ１０１〜１０４を設
けたが、これを例えば図１に示す送端側の出力ノード１
６０および受端側の入力ノード１７０の２個所のみに、
すなわちＰＭＯＳトランジスタ１０１および１０４だけ
設けても、送端側の出力ノード１６０の１個所にしか設
けない図２の従来例よりは高速にできる。従って、配線
１１１〜１１３の途中に半導体素子を搭載できない場合
でも、送端側の出力ノード１６０および受端側の入力ノ
ード１７０の２個所に設ければ、従来例よりは高速にで
きる。
【００２２】また、本実施例のＮＭＯＳトランジスタ１
００のゲート電極は、この信号伝送回路の入力端子１５
０として、他の信号伝送回路やフリップフロップからの
信号を直接受けることができる。従って、入力端子１５
０が受けた信号が配線１１１に伝送されるまでに通過す
る素子はＮＭＯＳトランジスタ１００の１個で済み、特
開昭６４−９１２２１号公報に開示されたプリチャージ
バス結合回路のように２段分の素子を通過するだけの遅
延時間はかからない。
００のゲート電極は、この信号伝送回路の入力端子１５
０として、他の信号伝送回路やフリップフロップからの
信号を直接受けることができる。従って、入力端子１５
０が受けた信号が配線１１１に伝送されるまでに通過す
る素子はＮＭＯＳトランジスタ１００の１個で済み、特
開昭６４−９１２２１号公報に開示されたプリチャージ
バス結合回路のように２段分の素子を通過するだけの遅
延時間はかからない。
【００２３】なお、図１に示した本実施例のこれらプリ
チャージ用のＰＭＯＳトランジスタを設ける個数と高速
化の効果の大きさの関係について、以下説明する。ＰＭ
ＯＳトランジスタを、参照符号１６０および１７０で示
した位置を含むｎ箇所（ただし、ｎは３以上の整数とす
る）に等間隔に設けると、長距離配線は（ｎ−１）本に
分割され、各々の配線抵抗や配線容量は２箇所にしか設
けない場合の（ｎ−１）分の１になる。一方、ＰＭＯＳ
トランジスタによって付加される寄生容量を仮に一定と
すると、ＰＭＯＳトランジスタ１個毎のゲート幅は２箇
所にしか設けない場合のｎ分の２倍となり、ＰＭＯＳト
ランジスタ１個毎のオン抵抗は２分のｎ倍になる。
チャージ用のＰＭＯＳトランジスタを設ける個数と高速
化の効果の大きさの関係について、以下説明する。ＰＭ
ＯＳトランジスタを、参照符号１６０および１７０で示
した位置を含むｎ箇所（ただし、ｎは３以上の整数とす
る）に等間隔に設けると、長距離配線は（ｎ−１）本に
分割され、各々の配線抵抗や配線容量は２箇所にしか設
けない場合の（ｎ−１）分の１になる。一方、ＰＭＯＳ
トランジスタによって付加される寄生容量を仮に一定と
すると、ＰＭＯＳトランジスタ１個毎のゲート幅は２箇
所にしか設けない場合のｎ分の２倍となり、ＰＭＯＳト
ランジスタ１個毎のオン抵抗は２分のｎ倍になる。
【００２４】その時、（ｎ−１）本に分割された配線毎
の配線抵抗がＰＭＯＳトランジスタ１個毎のオン抵抗よ
りはるかに大きい場合は、プリチャージに要する時間は
配線抵抗と配線容量の積にほぼ比例するため（ｎ−１）
の２乗にほぼ反比例して小さくなる。プリチャージに要
する時間が同じでよければ、ＰＭＯＳトランジスタ１個
毎のゲート幅を更に小さくできるためＰＭＯＳトランジ
スタによって付加される寄生容量を低減できる。従っ
て、大きな効果が得られる。
の配線抵抗がＰＭＯＳトランジスタ１個毎のオン抵抗よ
りはるかに大きい場合は、プリチャージに要する時間は
配線抵抗と配線容量の積にほぼ比例するため（ｎ−１）
の２乗にほぼ反比例して小さくなる。プリチャージに要
する時間が同じでよければ、ＰＭＯＳトランジスタ１個
毎のゲート幅を更に小さくできるためＰＭＯＳトランジ
スタによって付加される寄生容量を低減できる。従っ
て、大きな効果が得られる。
【００２５】逆に、ＰＭＯＳトランジスタ１個毎のオン
抵抗が（ｎ−１）本に分割された配線１本毎の配線抵抗
よりはるかに大きい場合は、プリチャージに要する時間
は配線抵抗と配線容量の積にほぼ比例するためｎにかか
わらずほぼ一定となる。すると、ＰＭＯＳトランジスタ
によって付加される寄生容量を低減することはできず、
クロック信号を供給する先（図１の参照符号ＣＫの点）
が増えることを考慮するとデメリットの方が大きい。
抵抗が（ｎ−１）本に分割された配線１本毎の配線抵抗
よりはるかに大きい場合は、プリチャージに要する時間
は配線抵抗と配線容量の積にほぼ比例するためｎにかか
わらずほぼ一定となる。すると、ＰＭＯＳトランジスタ
によって付加される寄生容量を低減することはできず、
クロック信号を供給する先（図１の参照符号ＣＫの点）
が増えることを考慮するとデメリットの方が大きい。
【００２６】従って、ＰＭＯＳトランジスタ１個毎のオ
ン抵抗が配線１本毎の配線抵抗と同程度になるように分
割数を決めるのが最適である。もちろん、最適条件を多
少外れてもそれなりの効果は期待できる。
ン抵抗が配線１本毎の配線抵抗と同程度になるように分
割数を決めるのが最適である。もちろん、最適条件を多
少外れてもそれなりの効果は期待できる。
【００２７】＜実施例２＞図３は本発明に係る信号伝送
回路の別の実施例を示す回路図であり、図１に示した実
施例の極性を逆にした回路構成である。本実施例におけ
るＰＭＯＳトランジスタ３００は図１の実施例のＮＭＯ
Ｓトランジスタ１００と同様の作用をし、ＮＭＯＳトラ
ンジスタ３０１〜３０４は、図１の実施例のＰＭＯＳト
ランジスタ１０１〜１０４と同様の作用をする。また、
送端側の入力信号１５０およびクロック信号ＣＫも、図
１に示した実施例の送端側の入力信号１５０およびクロ
ック信号ＣＫと逆の極性で加える。この実施例の動作と
効果は図１の実施例と同様であるので、詳細な説明は省
略する。
回路の別の実施例を示す回路図であり、図１に示した実
施例の極性を逆にした回路構成である。本実施例におけ
るＰＭＯＳトランジスタ３００は図１の実施例のＮＭＯ
Ｓトランジスタ１００と同様の作用をし、ＮＭＯＳトラ
ンジスタ３０１〜３０４は、図１の実施例のＰＭＯＳト
ランジスタ１０１〜１０４と同様の作用をする。また、
送端側の入力信号１５０およびクロック信号ＣＫも、図
１に示した実施例の送端側の入力信号１５０およびクロ
ック信号ＣＫと逆の極性で加える。この実施例の動作と
効果は図１の実施例と同様であるので、詳細な説明は省
略する。
【００２８】＜実施例３＞図４は本発明に係る信号伝送
回路のまた別の実施例を示す回路図であり、半導体集積
回路チップ内の遠く離れたフリップフロップ間の多ビッ
トの信号伝送を想定し、前述した実施例の図１および図
３の回路を組み合わせて４ビットの信号伝送を実施した
場合の一例である。
回路のまた別の実施例を示す回路図であり、半導体集積
回路チップ内の遠く離れたフリップフロップ間の多ビッ
トの信号伝送を想定し、前述した実施例の図１および図
３の回路を組み合わせて４ビットの信号伝送を実施した
場合の一例である。
【００２９】図４において、参照符号４００は送端側の
フリップフロップ、４１０は受端側のフリップフロッ
プ、４２１〜４２５はプリチャージに使うクロック信号
の波形を成形するための回路である。また、４５０は入
力信号、４６２は出力信号、４５１〜４６１は伝送途中
のノード及びその信号、４８０はこの半導体集積回路チ
ップ全体に同じ位相で供給されるデューティ約５０％の
システムクロック信号、４８１〜４８５はプリチャージ
に使うためにそれぞれ所定の波形に成形されたクロック
信号及びその配線である。
フリップフロップ、４１０は受端側のフリップフロッ
プ、４２１〜４２５はプリチャージに使うクロック信号
の波形を成形するための回路である。また、４５０は入
力信号、４６２は出力信号、４５１〜４６１は伝送途中
のノード及びその信号、４８０はこの半導体集積回路チ
ップ全体に同じ位相で供給されるデューティ約５０％の
システムクロック信号、４８１〜４８５はプリチャージ
に使うためにそれぞれ所定の波形に成形されたクロック
信号及びその配線である。
【００３０】この実施例の送端側のフリップフロップ４
００には、クロック信号４８０の立ち上がりに同期して
入力信号４５０を取り込み、クロック信号４８０の立ち
下がりに同期して出力ノード４５１をローレベルにする
タイプのフリップフロップを使う。このようなフリップ
フロップの構成方法については、図６で後述する。受端
側のフリップフロップ４１０には、クロック信号４８０
の立ち上がりに同期して入力信号４６１を取り込む通常
のフリップフロップを使う。また、クロック信号の波形
を成形するための回路４２１〜４２５は、それぞれクロ
ック信号４８０の立ち上がりまたは立ち下がりのいずれ
かに起動されて所定のパルス幅のクロック信号４８１〜
４８５を出力する回路である。このような回路の構成方
法については図７および図８で後述する。
００には、クロック信号４８０の立ち上がりに同期して
入力信号４５０を取り込み、クロック信号４８０の立ち
下がりに同期して出力ノード４５１をローレベルにする
タイプのフリップフロップを使う。このようなフリップ
フロップの構成方法については、図６で後述する。受端
側のフリップフロップ４１０には、クロック信号４８０
の立ち上がりに同期して入力信号４６１を取り込む通常
のフリップフロップを使う。また、クロック信号の波形
を成形するための回路４２１〜４２５は、それぞれクロ
ック信号４８０の立ち上がりまたは立ち下がりのいずれ
かに起動されて所定のパルス幅のクロック信号４８１〜
４８５を出力する回路である。このような回路の構成方
法については図７および図８で後述する。
【００３１】次に、図４に示した信号伝送回路の動作を
説明する。この回路の動作波形の一例を図５に示す。図
５において、動作波形４８０〜４８５および４５０〜４
６２は図４の同じ番号の信号の波形を示す。また、右方
向へは時間の経過を示し、縦方向には各信号毎の電位の
高低を示す。更に、破線はフローティングノードが保持
する電位を示し、実線は高電位または低電位の電源に対
して低抵抗のパスを有する状態の信号を示す。同じ時刻
に２つ以上の値を示した信号は、そのいずれの値も取り
得ることを示す。
説明する。この回路の動作波形の一例を図５に示す。図
５において、動作波形４８０〜４８５および４５０〜４
６２は図４の同じ番号の信号の波形を示す。また、右方
向へは時間の経過を示し、縦方向には各信号毎の電位の
高低を示す。更に、破線はフローティングノードが保持
する電位を示し、実線は高電位または低電位の電源に対
して低抵抗のパスを有する状態の信号を示す。同じ時刻
に２つ以上の値を示した信号は、そのいずれの値も取り
得ることを示す。
【００３２】システムクロック信号４８０の立ち下がり
に起動されて、プリチャージ用のクロック信号４８１お
よび４８２にローレベルもしくはハイレベルのパルスが
出力されると共に、フリップフロップ４００の出力信号
４５１がローレベルになる。これによってノード４５２
および４５３の信号はハイレベルに、ノード４５４およ
び４５５の信号はローレベルにプリチャージされる。
に起動されて、プリチャージ用のクロック信号４８１お
よび４８２にローレベルもしくはハイレベルのパルスが
出力されると共に、フリップフロップ４００の出力信号
４５１がローレベルになる。これによってノード４５２
および４５３の信号はハイレベルに、ノード４５４およ
び４５５の信号はローレベルにプリチャージされる。
【００３３】その後、システムクロック信号４８０が立
ち上がると、これに同期してフリップフロップ４００が
入力信号４５０を取り込み、その時の入力信号４５０の
値に応じてノード４５１の信号が立ち上がるか否かが決
まる。ノード４５１の信号が立ち上がった場合は、順次
ノード４５２〜４５５へ伝達される。
ち上がると、これに同期してフリップフロップ４００が
入力信号４５０を取り込み、その時の入力信号４５０の
値に応じてノード４５１の信号が立ち上がるか否かが決
まる。ノード４５１の信号が立ち上がった場合は、順次
ノード４５２〜４５５へ伝達される。
【００３４】一方、システムクロック信号４８０の立ち
上がりに起動されて、プリチャージ用のクロック信号４
８３〜４８５にローレベルもしくはハイレベルのパルス
が出力され、ノード４５６〜４６１の信号がハイレベル
もしくはローレベルにプリチャージされる。
上がりに起動されて、プリチャージ用のクロック信号４
８３〜４８５にローレベルもしくはハイレベルのパルス
が出力され、ノード４５６〜４６１の信号がハイレベル
もしくはローレベルにプリチャージされる。
【００３５】そして、フリップフロップ４００からの信
号がノード４５５に到達するまでにノード４５６の信号
のプリチャージが終了するように信号４８３のパルス幅
等を設計しておけば、ノード４５５からノード４５６の
間で信号は待たされること無く伝達される。
号がノード４５５に到達するまでにノード４５６の信号
のプリチャージが終了するように信号４８３のパルス幅
等を設計しておけば、ノード４５５からノード４５６の
間で信号は待たされること無く伝達される。
【００３６】以下同様に、ノード４６１まで伝達され、
システムクロック信号４８０の次の周期の立ち上がりに
同期してフリップフロップ４１０に取り込まれ、動作波
形４６２の信号を出力する。
システムクロック信号４８０の次の周期の立ち上がりに
同期してフリップフロップ４１０に取り込まれ、動作波
形４６２の信号を出力する。
【００３７】ここで、信号を伝達するためのＭＯＳトラ
ンジスタ１００や３００等は、それぞれ配線１１１〜１
１３や３１１〜３１３等のように適度に分断された区間
をそれぞれ駆動し、プリチャージするためのＭＯＳトラ
ンジスタ１０１〜１０４や３０１〜３０４等は、より細
かく分断された区間１１１，１１２，１１３や３１１，
３１２，３１３をそれぞれ駆動する。すなわち、フリッ
プフロップ４００から４１０までの距離がかなり長い場
合でも、図４の構成を使えばその長い距離の配線を一気
に駆動する必要はなく、信号伝達の時には適度な長さ
（区間１１１〜１１３等）毎に中継しながら高速に伝達
させ、プリチャージの時にはより細かい区間（１１１
等）毎に設けたプリチャージ用のＭＯＳトランジスタに
よって高速にプリチャージするように設計することがで
きる。
ンジスタ１００や３００等は、それぞれ配線１１１〜１
１３や３１１〜３１３等のように適度に分断された区間
をそれぞれ駆動し、プリチャージするためのＭＯＳトラ
ンジスタ１０１〜１０４や３０１〜３０４等は、より細
かく分断された区間１１１，１１２，１１３や３１１，
３１２，３１３をそれぞれ駆動する。すなわち、フリッ
プフロップ４００から４１０までの距離がかなり長い場
合でも、図４の構成を使えばその長い距離の配線を一気
に駆動する必要はなく、信号伝達の時には適度な長さ
（区間１１１〜１１３等）毎に中継しながら高速に伝達
させ、プリチャージの時にはより細かい区間（１１１
等）毎に設けたプリチャージ用のＭＯＳトランジスタに
よって高速にプリチャージするように設計することがで
きる。
【００３８】また、図４に示すようにプリチャージ用の
ＭＯＳトランジスタの一部である１０４等が、次段の信
号伝達用のＭＯＳトランジスタ３００等のすぐ近くに配
置されていれば、前段のプリチャージを開始するとすぐ
に次段の信号伝達用のＭＯＳトランジスタが遮断し始め
るため、前段のプリチャージを開始してから次段のプリ
チャージを開始するまでの時間を短くできる。従って、
全体のプリチャージが終了するまでに要する時間を短く
できる。
ＭＯＳトランジスタの一部である１０４等が、次段の信
号伝達用のＭＯＳトランジスタ３００等のすぐ近くに配
置されていれば、前段のプリチャージを開始するとすぐ
に次段の信号伝達用のＭＯＳトランジスタが遮断し始め
るため、前段のプリチャージを開始してから次段のプリ
チャージを開始するまでの時間を短くできる。従って、
全体のプリチャージが終了するまでに要する時間を短く
できる。
【００３９】また、多ビットの信号配線が互いに近い経
路を通って送端側のフリップフロップ４００から受端側
のフリップフロップ４１０までをつなぐように半導体チ
ップのレイアウト設計をし、プリチャージ用のＭＯＳト
ランジスタもビット間で互いに近い所に配置すれば、図
４に示すようにクロック信号の波形を成形するための回
路４２１〜４２５を多ビットの信号に対して共通に設け
ることができる。このようにすれば、この回路４２１〜
４２５を構成するＭＯＳトランジスタの数やシステムク
ロック信号４８０のファンアウト数を節約できる。
路を通って送端側のフリップフロップ４００から受端側
のフリップフロップ４１０までをつなぐように半導体チ
ップのレイアウト設計をし、プリチャージ用のＭＯＳト
ランジスタもビット間で互いに近い所に配置すれば、図
４に示すようにクロック信号の波形を成形するための回
路４２１〜４２５を多ビットの信号に対して共通に設け
ることができる。このようにすれば、この回路４２１〜
４２５を構成するＭＯＳトランジスタの数やシステムク
ロック信号４８０のファンアウト数を節約できる。
【００４０】また、図４に示すように、信号が例えば、
配線１１３から配線３１１に伝達されるまでに通過する
素子はＰＭＯＳトランジスタ３００の１個であり、特開
昭６４−９１２２１号公報に開示されたプリチャージバ
ス結合回路のように２段分の素子を通過するだけの時間
はかからない。
配線１１３から配線３１１に伝達されるまでに通過する
素子はＰＭＯＳトランジスタ３００の１個であり、特開
昭６４−９１２２１号公報に開示されたプリチャージバ
ス結合回路のように２段分の素子を通過するだけの時間
はかからない。
【００４１】図６は、本実施例の図４で使用したフリッ
プフロップ４００の構成の一例を示す回路図である。図
６において、参照符号６００〜６１１はＰＭＯＳトラン
ジスタ、６２０〜６３１はＮＭＯＳトランジスタであ
る。また、６５０〜６５２および６６０〜６６３はこの
フリップフロップの内部信号及びそのノードを示す。
プフロップ４００の構成の一例を示す回路図である。図
６において、参照符号６００〜６１１はＰＭＯＳトラン
ジスタ、６２０〜６３１はＮＭＯＳトランジスタであ
る。また、６５０〜６５２および６６０〜６６３はこの
フリップフロップの内部信号及びそのノードを示す。
【００４２】このフリップフロップは、クロック信号４
８０がローレベルの時には、内部信号６６３がローレベ
ルとなって内部信号６５２がハイレベルとなり、出力信
号４５１はローレベルとなる。またこの時、内部信号６
６０がハイレベル、内部信号６６１がローレベルとな
り、入力信号４５０は内部ノード６５０および６５１に
伝達されている。
８０がローレベルの時には、内部信号６６３がローレベ
ルとなって内部信号６５２がハイレベルとなり、出力信
号４５１はローレベルとなる。またこの時、内部信号６
６０がハイレベル、内部信号６６１がローレベルとな
り、入力信号４５０は内部ノード６５０および６５１に
伝達されている。
【００４３】その後、クロック信号４８０がハイレベル
になると、内部信号６６０がローレベル、内部信号６６
１がハイレベルとなり、ＭＯＳトランジスタ６００およ
び６２０が遮断して入力信号４５０は内部へ伝達されな
くなると共に、ＭＯＳトランジスタ６０７および６２７
が導通して内部ノード６５０および６５１はその直前の
状態で保持されることになる。また、クロック信号４８
０がハイレベルになることによって内部信号６６３もハ
イレベルとなり、出力ノード４５１には内部信号６５１
の値が伝達される。
になると、内部信号６６０がローレベル、内部信号６６
１がハイレベルとなり、ＭＯＳトランジスタ６００およ
び６２０が遮断して入力信号４５０は内部へ伝達されな
くなると共に、ＭＯＳトランジスタ６０７および６２７
が導通して内部ノード６５０および６５１はその直前の
状態で保持されることになる。また、クロック信号４８
０がハイレベルになることによって内部信号６６３もハ
イレベルとなり、出力ノード４５１には内部信号６５１
の値が伝達される。
【００４４】すなわち、このフリップフロップは、図４
の説明で述べたように、クロック信号４８０の立ち上が
りに同期して入力信号４５０を取り込んで出力ノード４
５１に出力し、クロック信号４８０が立ち下がると出力
ノード４５１をローレベルにする。
の説明で述べたように、クロック信号４８０の立ち上が
りに同期して入力信号４５０を取り込んで出力ノード４
５１に出力し、クロック信号４８０が立ち下がると出力
ノード４５１をローレベルにする。
【００４５】図７は、本実施例の図４で使用したクロッ
ク信号の波形を成形するための回路４２１の構成の一例
を示す回路図である。図７において、参照符号７００〜
７０７はＰＭＯＳトランジスタ、７２０〜７２７はＮＭ
ＯＳトランジスタである。また、７５０および７５１は
この回路の内部信号及びそのノードを示す。
ク信号の波形を成形するための回路４２１の構成の一例
を示す回路図である。図７において、参照符号７００〜
７０７はＰＭＯＳトランジスタ、７２０〜７２７はＮＭ
ＯＳトランジスタである。また、７５０および７５１は
この回路の内部信号及びそのノードを示す。
【００４６】この回路は、クロック信号４８０が内部信
号７５０に伝達されるまでにはＭＯＳトランジスタ７０
０〜７０４および７２０〜７２４で構成する５段のイン
バータの遅延時間分だけ遅れるため、クロック信号４８
０が立ち下がった直後にはクロック信号４８０と内部信
号７５０が共にローレベルとなる時間がある。そして、
その間だけ内部信号７５１がハイレベルとなり出力信号
４８１がローレベルとなる。
号７５０に伝達されるまでにはＭＯＳトランジスタ７０
０〜７０４および７２０〜７２４で構成する５段のイン
バータの遅延時間分だけ遅れるため、クロック信号４８
０が立ち下がった直後にはクロック信号４８０と内部信
号７５０が共にローレベルとなる時間がある。そして、
その間だけ内部信号７５１がハイレベルとなり出力信号
４８１がローレベルとなる。
【００４７】すなわち、図５に示した信号４８０の動作
波形から信号４８１の動作波形が得られる。パルス幅
は、ＭＯＳトランジスタ７００〜７０４および７２０〜
７２４で構成する５段のインバータの段数を変えること
により調整できる。
波形から信号４８１の動作波形が得られる。パルス幅
は、ＭＯＳトランジスタ７００〜７０４および７２０〜
７２４で構成する５段のインバータの段数を変えること
により調整できる。
【００４８】図８は、本実施例の図４で使用したクロッ
ク信号の波形を成形するための回路４２４の構成の一例
を示す回路図である。図８の回路の構成は図７の回路の
構成とほぼ同じであるが、図７ではＭＯＳトランジスタ
７０５〜７０６および７２５〜７２６がＮＯＲ回路を構
成するのに対し、図８ではＭＯＳトランジスタ８０５〜
８０６および８２５〜８２６がＮＡＮＤ回路を構成する
点が異なる。このため、図８の回路ではクロック信号４
８０が立ち上がった直後にだけ出力信号４８４がハイレ
ベルとなる。すなわち、図５に示した信号４８０の動作
波形から信号４８４の動作波形が得られる。なお、図８
において参照符号８０７はＰＭＯＳトランジスタ、８２
７はＮＭＯＳトランジスタでありインバータを構成し、
８５１はこのインバータの入力ノード、４８４は出力ノ
ード及びその信号を示している。
ク信号の波形を成形するための回路４２４の構成の一例
を示す回路図である。図８の回路の構成は図７の回路の
構成とほぼ同じであるが、図７ではＭＯＳトランジスタ
７０５〜７０６および７２５〜７２６がＮＯＲ回路を構
成するのに対し、図８ではＭＯＳトランジスタ８０５〜
８０６および８２５〜８２６がＮＡＮＤ回路を構成する
点が異なる。このため、図８の回路ではクロック信号４
８０が立ち上がった直後にだけ出力信号４８４がハイレ
ベルとなる。すなわち、図５に示した信号４８０の動作
波形から信号４８４の動作波形が得られる。なお、図８
において参照符号８０７はＰＭＯＳトランジスタ、８２
７はＮＭＯＳトランジスタでありインバータを構成し、
８５１はこのインバータの入力ノード、４８４は出力ノ
ード及びその信号を示している。
【００４９】また、本実施例の図４で使用したクロック
信号の波形を成形するための回路４２２は、例えば図８
の回路のクロック信号４８０をインバータで反転させて
から加えることにより構成できる。また、クロック信号
の波形を成形するための回路４２３，４２５は、例えば
図７の回路のクロック信号４８０をインバータで反転さ
せてから加えることによりそれぞれ構成できる。そのイ
ンバータの段数により、クロック信号４８０が立ち上が
ってから出力信号４８３，４８５がそれぞれ立ち上がる
までの時間を調節できる。
信号の波形を成形するための回路４２２は、例えば図８
の回路のクロック信号４８０をインバータで反転させて
から加えることにより構成できる。また、クロック信号
の波形を成形するための回路４２３，４２５は、例えば
図７の回路のクロック信号４８０をインバータで反転さ
せてから加えることによりそれぞれ構成できる。そのイ
ンバータの段数により、クロック信号４８０が立ち上が
ってから出力信号４８３，４８５がそれぞれ立ち上がる
までの時間を調節できる。
【００５０】＜実施例４＞図９は、本発明に係る信号伝
送回路の更に別の実施例を示す回路図である。本実施例
は、図４の実施例において、信号を伝送した後に組み合
わせ回路等で構成した論理回路ブロック９００を通して
から受端側のフリップフロップ４１０に取り込む構成で
ある。
送回路の更に別の実施例を示す回路図である。本実施例
は、図４の実施例において、信号を伝送した後に組み合
わせ回路等で構成した論理回路ブロック９００を通して
から受端側のフリップフロップ４１０に取り込む構成で
ある。
【００５１】送端側のフリップフロップ４００から受端
側のフリップフロップ４１０までの距離によっては、配
線上の信号伝送時間に対してクロック信号４８０の周期
に余裕がある場合もある。そのような場合には、この実
施例のように論理回路ブロック９００を設け、配線上の
信号伝送時間と論理回路ブロック９００による遅延時間
を合わせてクロック信号４８０の１周期に収め得ること
もある。
側のフリップフロップ４１０までの距離によっては、配
線上の信号伝送時間に対してクロック信号４８０の周期
に余裕がある場合もある。そのような場合には、この実
施例のように論理回路ブロック９００を設け、配線上の
信号伝送時間と論理回路ブロック９００による遅延時間
を合わせてクロック信号４８０の１周期に収め得ること
もある。
【００５２】＜実施例５＞図１０は、本発明に係る信号
伝送回路のまた別の実施例を示す回路図である。本実施
例は、図９の実施例において、論理回路ブロック９００
の直前に図４と同じドライバを１段設けた構成である。
論理回路ブロック９００の入力容量が大きい場合には、
このようにドライバを設けた方が図９の回路に比べて遅
延時間が短くなる場合もある。
伝送回路のまた別の実施例を示す回路図である。本実施
例は、図９の実施例において、論理回路ブロック９００
の直前に図４と同じドライバを１段設けた構成である。
論理回路ブロック９００の入力容量が大きい場合には、
このようにドライバを設けた方が図９の回路に比べて遅
延時間が短くなる場合もある。
【００５３】＜実施例６＞図１１は、本発明に係る信号
伝送回路のまた更に別の実施例を示す回路図である。本
実施例は、図１の実施例において、入力信号１５０を受
けるＰＭＯＳトランジスタ１１００をＰＭＯＳトランジ
スタ１０１と並列に設けた構成である。テストなどの目
的で極端に遅いクロック周波数で動作させる場合、図１
の回路ではフローティングノードの電位が電流リークに
より変化することも有り得るが、図１１の回路のように
ＭＯＳトランジスタ１１００を挿入すればこれを防止す
ることができる。なお、通常のクロック周波数で動作さ
せる時にはこの回路は図１の回路と同じように動作する
が、ＭＯＳトランジスタ１１００による入力容量等の増
加分だけ遅くなる。従って、このＭＯＳトランジスタ１
１００のゲート幅は可能な限り小さくなるように設計す
るのが望ましい。
伝送回路のまた更に別の実施例を示す回路図である。本
実施例は、図１の実施例において、入力信号１５０を受
けるＰＭＯＳトランジスタ１１００をＰＭＯＳトランジ
スタ１０１と並列に設けた構成である。テストなどの目
的で極端に遅いクロック周波数で動作させる場合、図１
の回路ではフローティングノードの電位が電流リークに
より変化することも有り得るが、図１１の回路のように
ＭＯＳトランジスタ１１００を挿入すればこれを防止す
ることができる。なお、通常のクロック周波数で動作さ
せる時にはこの回路は図１の回路と同じように動作する
が、ＭＯＳトランジスタ１１００による入力容量等の増
加分だけ遅くなる。従って、このＭＯＳトランジスタ１
１００のゲート幅は可能な限り小さくなるように設計す
るのが望ましい。
【００５４】＜実施例７＞図１２は、本発明に係る信号
伝送回路のまた別の実施例を示す回路図である。本実施
例は、図３の実施例において、入力信号１５０を受ける
ＮＭＯＳトランジスタ１２００をＮＭＯＳトランジスタ
３０１と並列に設けた構成である。このＭＯＳトランジ
スタ１２００を設ける目的や効果は、図１１の実施例で
ＰＭＯＳトランジスタ１１００を設けた目的や効果と同
じである。
伝送回路のまた別の実施例を示す回路図である。本実施
例は、図３の実施例において、入力信号１５０を受ける
ＮＭＯＳトランジスタ１２００をＮＭＯＳトランジスタ
３０１と並列に設けた構成である。このＭＯＳトランジ
スタ１２００を設ける目的や効果は、図１１の実施例で
ＰＭＯＳトランジスタ１１００を設けた目的や効果と同
じである。
【００５５】＜実施例８＞図１３は、本発明に係る半導
体集積回路装置の一実施例を示す配置図であり、前述し
た実施例３の図４で示した信号伝送回路を半導体集積回
路チップに搭載して実施した場合の一例である。図１３
において、参照符号１３００は半導体集積回路チップ、
１３０１〜１３１６は図４に示したＮＭＯＳトランジス
タおよびＰＭＯＳトランジスタやフリップフロップを搭
載する位置、１３２１〜１３３５は図４に示した長距離
配線を搭載する位置を示す。更に、１３０１の位置には
伝送したい信号を送出する側の回路ブロックも搭載し、
１３１６の位置には伝送したい信号を受ける側の回路ブ
ロックも搭載する。
体集積回路装置の一実施例を示す配置図であり、前述し
た実施例３の図４で示した信号伝送回路を半導体集積回
路チップに搭載して実施した場合の一例である。図１３
において、参照符号１３００は半導体集積回路チップ、
１３０１〜１３１６は図４に示したＮＭＯＳトランジス
タおよびＰＭＯＳトランジスタやフリップフロップを搭
載する位置、１３２１〜１３３５は図４に示した長距離
配線を搭載する位置を示す。更に、１３０１の位置には
伝送したい信号を送出する側の回路ブロックも搭載し、
１３１６の位置には伝送したい信号を受ける側の回路ブ
ロックも搭載する。
【００５６】図４に示した長距離配線のうち、参照符号
１１１で示した長距離配線と、他のビットでこれに対応
する接続関係にある長距離配線の計４ビット分を、図１
３に示した参照符号１３２１の位置に搭載する。同様
に、参照符号１１２で示した長距離配線とこれに対応す
る計４ビット分の長距離配線を参照符号１３２２の位置
に、参照符号１１３で示した長距離配線とこれに対応す
る計４ビット分の長距離配線を参照符号１３２３の位置
に、参照符号３１１で示した長距離配線とこれに対応す
る計４ビット分の長距離配線を参照符号１３２４の位置
に、それぞれ搭載する。以下、参照符号３１２以降で示
した配線とそれぞれに対応する計４ビット分の長距離配
線を、順次参照符号１３２５〜１３３５で示した位置に
それぞれ搭載する。
１１１で示した長距離配線と、他のビットでこれに対応
する接続関係にある長距離配線の計４ビット分を、図１
３に示した参照符号１３２１の位置に搭載する。同様
に、参照符号１１２で示した長距離配線とこれに対応す
る計４ビット分の長距離配線を参照符号１３２２の位置
に、参照符号１１３で示した長距離配線とこれに対応す
る計４ビット分の長距離配線を参照符号１３２３の位置
に、参照符号３１１で示した長距離配線とこれに対応す
る計４ビット分の長距離配線を参照符号１３２４の位置
に、それぞれ搭載する。以下、参照符号３１２以降で示
した配線とそれぞれに対応する計４ビット分の長距離配
線を、順次参照符号１３２５〜１３３５で示した位置に
それぞれ搭載する。
【００５７】また、図４に示した構成要素のうち、フリ
ップフロップ４００の４ビット分と、ＮＭＯＳトランジ
スタ１００およびＰＭＯＳトランジスタ１０１とそれぞ
れに対応する計４ビット分のＮＭＯＳトランジスタおよ
びＰＭＯＳトランジスタと、クロック信号を供給するた
めの回路４２１のうちの１個であってＰＭＯＳトランジ
スタ１０１およびこれに対応する他のビットのＰＭＯＳ
トランジスタに接続される回路４２１を、図１３に示し
た参照符号１３０１の位置に搭載する。また、ＰＭＯＳ
トランジスタ１０２およびこれに対応する計４ビット分
のＰＭＯＳトランジスタと、回路４２１のうちの１個で
あってこれらのＰＭＯＳトランジスタに接続されるクロ
ック信号を供給するための回路４２１を参照符号１３０
２の位置に、ＰＭＯＳトランジスタ１０３およびこれに
対応する計４ビット分のＰＭＯＳトランジスタと、これ
らのＰＭＯＳトランジスタに接続されるクロック信号を
供給するための回路４２１を参照符号１３０３の位置
に、それぞれ搭載する。
ップフロップ４００の４ビット分と、ＮＭＯＳトランジ
スタ１００およびＰＭＯＳトランジスタ１０１とそれぞ
れに対応する計４ビット分のＮＭＯＳトランジスタおよ
びＰＭＯＳトランジスタと、クロック信号を供給するた
めの回路４２１のうちの１個であってＰＭＯＳトランジ
スタ１０１およびこれに対応する他のビットのＰＭＯＳ
トランジスタに接続される回路４２１を、図１３に示し
た参照符号１３０１の位置に搭載する。また、ＰＭＯＳ
トランジスタ１０２およびこれに対応する計４ビット分
のＰＭＯＳトランジスタと、回路４２１のうちの１個で
あってこれらのＰＭＯＳトランジスタに接続されるクロ
ック信号を供給するための回路４２１を参照符号１３０
２の位置に、ＰＭＯＳトランジスタ１０３およびこれに
対応する計４ビット分のＰＭＯＳトランジスタと、これ
らのＰＭＯＳトランジスタに接続されるクロック信号を
供給するための回路４２１を参照符号１３０３の位置
に、それぞれ搭載する。
【００５８】また、ＰＭＯＳトランジスタ１０４，３０
０およびＮＭＯＳトランジスタ３０１とそれぞれに対応
する計４ビット分のＰＭＯＳおよびＮＭＯＳトランジス
タと、回路４２１のうちの１個であってこれらのＰＭＯ
Ｓトランジスタに接続されるクロック信号を供給するた
めの回路４２１を、参照符号１３０４の位置に搭載す
る。
０およびＮＭＯＳトランジスタ３０１とそれぞれに対応
する計４ビット分のＰＭＯＳおよびＮＭＯＳトランジス
タと、回路４２１のうちの１個であってこれらのＰＭＯ
Ｓトランジスタに接続されるクロック信号を供給するた
めの回路４２１を、参照符号１３０４の位置に搭載す
る。
【００５９】以下同様に、参照符号１３２４〜１３３５
の位置に搭載する長距離配線の間に接続するＭＯＳトラ
ンジスタを４ビット分と、これらにクロック信号を供給
するための回路を、それぞれ参照符号１３０５〜１３１
５の位置に順次搭載する。
の位置に搭載する長距離配線の間に接続するＭＯＳトラ
ンジスタを４ビット分と、これらにクロック信号を供給
するための回路を、それぞれ参照符号１３０５〜１３１
５の位置に順次搭載する。
【００６０】参照符号１３１６で示した位置には、フリ
ップフロップ４１０およびこれに直接接続するＰＭＯＳ
トランジスタをそれぞれ４ビット分と、クロック信号を
供給するための回路４２５のうちのこれらのＰＭＯＳト
ランジスタに接続される回路を搭載する。
ップフロップ４１０およびこれに直接接続するＰＭＯＳ
トランジスタをそれぞれ４ビット分と、クロック信号を
供給するための回路４２５のうちのこれらのＰＭＯＳト
ランジスタに接続される回路を搭載する。
【００６１】以上のように配置すれば、実施例３の図４
に示した信号伝送回路を使って、半導体集積回路チップ
１３００内の１３０１の位置から１３１６の位置までの
信号伝送を高速化できる。
に示した信号伝送回路を使って、半導体集積回路チップ
１３００内の１３０１の位置から１３１６の位置までの
信号伝送を高速化できる。
【００６２】また、図１３には１３０７の位置の１箇所
だけで信号伝送経路を折り曲げる場合について示した
が、図１４に示すように、複数の箇所で折り曲げたりＭ
ＯＳトランジスタを搭載する箇所以外で折り曲げること
ももちろん可能である。
だけで信号伝送経路を折り曲げる場合について示した
が、図１４に示すように、複数の箇所で折り曲げたりＭ
ＯＳトランジスタを搭載する箇所以外で折り曲げること
ももちろん可能である。
【００６３】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種種の設計変更
をなし得ることは勿論である。例えば、図４、図９、図
１０の各実施例では、図１および図３の実施例を基に構
成したが、これらを図１１および図１２の実施例を基に
構成できることは言うまでもない。
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種種の設計変更
をなし得ることは勿論である。例えば、図４、図９、図
１０の各実施例では、図１および図３の実施例を基に構
成したが、これらを図１１および図１２の実施例を基に
構成できることは言うまでもない。
【００６４】
【発明の効果】前述した実施例から明らかなように、本
発明の信号伝送回路によれば、配線抵抗の影響を低減し
てゲート幅の小さなＭＯＳトランジスタで高速にプリチ
ャージすることが可能であり、よって寄生容量を低減し
て信号伝搬も高速化することが可能である。
発明の信号伝送回路によれば、配線抵抗の影響を低減し
てゲート幅の小さなＭＯＳトランジスタで高速にプリチ
ャージすることが可能であり、よって寄生容量を低減し
て信号伝搬も高速化することが可能である。
【００６５】従って、この信号伝送回路をチップ内の配
線に用いることにより、チップ内の信号伝送が高速化さ
れた半導体集積回路装置を実現することができる。
線に用いることにより、チップ内の信号伝送が高速化さ
れた半導体集積回路装置を実現することができる。
【図１】本発明に係る信号伝送回路の一実施例を示す回
路図である。
路図である。
【図２】従来の信号伝送回路の一例を示す回路図であ
る。
る。
【図３】本発明に係る信号伝送回路の別の実施例を示す
回路図である。
回路図である。
【図４】本発明に係る信号伝送回路のまた別の実施例を
示す回路図である。
示す回路図である。
【図５】図４に示した信号伝送回路の動作を示す波形図
である。
である。
【図６】図４に示したフリップフロップ回路の構成例を
示す回路図である。
示す回路図である。
【図７】図４に示したクロック信号の波形を成形するた
めの回路の構成例を示す回路図である。
めの回路の構成例を示す回路図である。
【図８】図４に示したクロック信号の波形を成形するた
めの回路の別の構成例を示す回路図である。
めの回路の別の構成例を示す回路図である。
【図９】本発明に係る信号伝送回路の更に別の実施例を
示す回路図である。
示す回路図である。
【図１０】本発明に係る信号伝送回路のまた別の実施例
を示す回路図である。
を示す回路図である。
【図１１】本発明に係る信号伝送回路の更に別の実施例
を示す回路図である。
を示す回路図である。
【図１２】本発明に係る信号伝送回路の更にまた別の実
施例を示す回路図である。
施例を示す回路図である。
【図１３】本発明に係る半導体集積回路装置の一実施例
を示す配置図である。
を示す配置図である。
【図１４】本発明に係る半導体集積回路装置の別の配置
例を示す図である。
例を示す図である。
【図１５】従来の信号伝送回路の別の例を示す回路図で
ある。
ある。
１００，３０１〜３０４，１２００…ＮＭＯＳトランジ
スタ、１０１〜１０４，２０１，３００，１１００…Ｐ
ＭＯＳトランジスタ、１１１〜１１３，２１１，３１１
〜３１３…比較的長距離の配線、Ｖｄｄ…高電位側の電
源、Ｖｓｓ…低電位側の電源、ＣＫ…クロック信号、４
００，４１０…フリップフロップ、４２１〜４２５…所
定のクロック信号を出力する回路、９００…論理回路ブ
ロック、１３００…半導体集積回路チップ。
スタ、１０１〜１０４，２０１，３００，１１００…Ｐ
ＭＯＳトランジスタ、１１１〜１１３，２１１，３１１
〜３１３…比較的長距離の配線、Ｖｄｄ…高電位側の電
源、Ｖｓｓ…低電位側の電源、ＣＫ…クロック信号、４
００，４１０…フリップフロップ、４２１〜４２５…所
定のクロック信号を出力する回路、９００…論理回路ブ
ロック、１３００…半導体集積回路チップ。
Claims (11)
- 【請求項１】信号を伝送するための第１の配線と、 上記第１の配線の電位を第１のレベルにプリチャージす
る第１の手段と、 入力信号が所定のレベルになった時に上記第１の配線の
電位を上記第１のレベルとは逆のレベルに変化させる第
２の手段とを有する一方向に信号を伝送する信号伝送回
路であって、 上記第１の手段を、上記第１の配線の一端側と他端側の
少なくとも２個所に分散して備えたことを特徴とする信
号伝送回路。 - 【請求項２】信号を伝送するための第１の配線および第
２の配線と、 上記第１の配線の電位を第１のレベルにプリチャージす
る第１の手段と、 入力信号が所定のレベルになった時に上記第１の配線の
電位を上記第１のレベルとは逆のレベルに変化させる第
２の手段と、 上記第２の配線の電位を第２のレベルにプリチャージす
る第３の手段と、 上記第１の配線の電位が上記第１のレベルとは逆のレベ
ルになった時に上記第２の配線の電位を上記第２のレベ
ルとは逆のレベルに変化させる第４の手段とを有する一
方向に信号を伝送する信号伝送回路であって、 上記第１のレベルと上記第２のレベルは互いに逆のレベ
ルであり、かつ、 上記第１の配線上の上記第４の手段に近い側の位置に少
なくとも上記第１の手段を備えたことを特徴とする信号
伝送回路。 - 【請求項３】上記第１の手段を上記第１の配線上の上記
第２の手段に近い側の位置に更に備える請求項２記載の
信号伝送回路。 - 【請求項４】上記第１の手段は上記第１のレベルの電源
と上記第１の配線の間に接続された第１の導電型のＭＯ
Ｓトランジスタにより構成され、 上記第２の手段は、上記第１のレベルとは逆のレベルの
電源と上記第１の配線の間に接続され、ゲート電極に上
記入力信号が加えられた上記第１の導電型とは逆の導電
型のＭＯＳトランジスタにより構成される請求項１〜３
のいずれか１項に記載の信号伝送回路。 - 【請求項５】上記第１の導電型のＭＯＳトランジスタの
ゲート電極には、周期的に変化するクロック信号が加え
られる請求項４記載の信号伝送回路。 - 【請求項６】信号を伝送するための複数ビットの第１の
配線と、 上記複数ビットの第１の配線の電位を第１のレベルにプ
リチャージする複数ビットの第１の手段と、 複数ビットの入力信号の内のいくつかが所定のハイレベ
ルまたはローレベルになった時に、上記複数ビットの第
１の配線の内のいくつかの電位を上記第１のレベルとは
逆のレベルに変化させる複数ビットの第２の手段とを備
えた一方向に信号を伝送する信号伝送回路を有する半導
体集積回路装置であって、 上記複数ビットの第１の手段を少なくとも２組備え、１
組は上記第１の配線の一端側の位置に、もう１組は上記
第１の配線の他端側の位置にあり、 その各組に属する上記第１の手段の各ビットはそれぞれ
比較的近距離の位置にあることを特徴とする半導体集積
回路装置。 - 【請求項７】信号を伝送するための複数ビットの第１お
よび第２の配線と、 上記複数ビットの第１の配線の電位を第１のレベルにプ
リチャージする複数ビットの第１の手段と、 複数ビットの入力信号の内のいくつかが所定のレベルに
なった時に、上記複数ビットの第１の配線の内のいくつ
かの電位を上記第１のレベルとは逆のレベルに変化させ
る複数ビットの第２の手段と、 上記複数ビットの第２の配線の電位を第２のレベルにプ
リチャージする複数ビットの第３の手段と、 上記複数ビットの第１の配線の内のいくつかの電位が上
記第１のレベルとは逆のレベルになった時に、上記複数
ビットの第２の配線の内のいくつかの電位を上記第２の
レベルとは逆のレベルに変化させる複数ビットの第４の
手段とを備えた一方向に信号を伝送する信号伝送回路を
有する半導体集積回路装置であって、 上記第１のレベルと上記第２のレベルは互いに逆のレベ
ルであり、かつ、 上記複数ビットの第１の手段の少なくとも１組を、上記
第１の配線の上記複数ビットの第４の手段に近い側の位
置に備えたことを特徴とする半導体集積回路装置。 - 【請求項８】上記複数ビットの第１の手段を少なくとも
２組備え、 １組は上記第1配線の上記複数ビットの第４の手段に近
い側の位置にあり、 他の１組は第１配線の上記複数ビットの第４の手段に遠
い側の位置にある請求項７記載の半導体集積回路装置。 - 【請求項９】上記複数ビットの第１の手段の内、上記各
組の内の同一の組に属する複数の第１の手段が同一の制
御信号によって制御される請求項６〜８のいずれか１項
に記載の半導体集積回路装置。 - 【請求項１０】上記複数ビットの第１の手段は、上記第
１のレベルの電源と上記複数ビットの第１の配線の間に
接続された複数の第１の導電型のＭＯＳトランジスタに
より構成され、 上記複数ビットの第２の手段は、上記第１のレベルとは
逆のレベルの電源と上記複数ビットの第１の配線の間に
接続され、ゲート電極に上記複数ビットの入力信号が加
えられた上記第１の導電型とは逆の導電型の複数のＭＯ
Ｓトランジスタにより構成される請求項６〜９のいずれ
か１項に記載の半導体集積回路装置。 - 【請求項１１】上記複数の第１の導電型のＭＯＳトラン
ジスタのゲート電極には、周期的に変化するクロック信
号が加えられる請求項１０記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35676299A JP2001177581A (ja) | 1999-12-16 | 1999-12-16 | 信号伝送回路および半導体集積回路装置 |
| US09/734,889 US6426654B2 (en) | 1999-12-16 | 2000-12-13 | Signal transmission circuit on semiconductor integrated circuit chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35676299A JP2001177581A (ja) | 1999-12-16 | 1999-12-16 | 信号伝送回路および半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001177581A true JP2001177581A (ja) | 2001-06-29 |
Family
ID=18450651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35676299A Pending JP2001177581A (ja) | 1999-12-16 | 1999-12-16 | 信号伝送回路および半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6426654B2 (ja) |
| JP (1) | JP2001177581A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007244128A (ja) * | 2006-03-09 | 2007-09-20 | Ricoh Co Ltd | 過電流検出回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1733314A4 (en) * | 2004-03-29 | 2012-08-22 | Cyber Ark Software Ltd | IMPROVED SERVER, COMPUTERIZED NETWORK COMPRISING THE SAME, AND METHOD OF INCREASING THE LEVEL OF EFFICIENCY OF A NETWORK |
| US9979398B2 (en) * | 2015-05-06 | 2018-05-22 | Capital Microelectronics Co., Ltd. | Buffer circuit and electronic device using same |
| CN110729991B (zh) * | 2019-11-13 | 2021-01-12 | 珠海格力电器股份有限公司 | 延时电路与伺服驱动器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6491221A (en) | 1987-09-30 | 1989-04-10 | Sharp Kk | Connecting circuit for precharging bus |
| JPH06334042A (ja) | 1993-05-20 | 1994-12-02 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
| TW324101B (en) * | 1995-12-21 | 1998-01-01 | Hitachi Ltd | Semiconductor integrated circuit and its working method |
| US6157204A (en) * | 1998-08-05 | 2000-12-05 | Micron Technology, Inc. | Buffer with adjustable slew rate and a method of providing an adjustable slew rate |
| US6249147B1 (en) * | 1999-03-09 | 2001-06-19 | Fujitsu, Ltd. | Method and apparatus for high speed on-chip signal propagation |
-
1999
- 1999-12-16 JP JP35676299A patent/JP2001177581A/ja active Pending
-
2000
- 2000-12-13 US US09/734,889 patent/US6426654B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007244128A (ja) * | 2006-03-09 | 2007-09-20 | Ricoh Co Ltd | 過電流検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010004217A1 (en) | 2001-06-21 |
| US6426654B2 (en) | 2002-07-30 |
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