JP3201276B2 - 信号伝送回路 - Google Patents
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Description
いてデータ信号線を駆動し、伝送されるデータ信号を受
信するための信号伝送回路に関し、特に、このデータ信
号線以外の信号線からのクロストークノイズを低減し、
かつデータ信号の伝送速度の高速化を図ることができる
信号伝送回路に関する。
パターンの微細化にともない、互いに隣り合う複数の信
号線同士の線間容量による結合を起こす割合が増加し、
これによるクロストークノイズの発生が集積回路の動作
における大きな問題となっている。
1従来例を説明する回路図である。第1従来例は、論理
回路1301で生成される信号に基づき駆動インバータ
1311によりデータ信号線1321を駆動し、伝送さ
れるデータ信号を受信インバータ1312により受信す
る。
タ信号線1322,1323が隣り合って併設される。
従って、データ信号線1321は、受信インバータ13
12のゲート容量1341、自らの対地信号線容量13
42の他、2本のデータ信号線1322,1323との
隣接信号線容量1343,1344からなる寄生容量を
有する。
本のデータ信号線1322,1323における信号が変
化すると、データ信号線1321が、全寄生容量に対す
る隣接信号線容量1343,1344分に相当するクロ
ストークノイズの影響を受ける。つまり、データ信号線
1321の信号を固定しても、2本のデータ信号線13
22,1323の信号が変化すると、その変化に引きず
られ信号線1321の信号も変化してしまう。
駆動能力が十分でなく、データ信号線1321の信号の
変化が受信インバータ1312の論理閾値を越える程度
になれば、後段の論理回路にも波及し、図示しない受信
システムにおける誤動作の原因になる。また、データ信
号線1321の信号の変化に対し2本のデータ信号線1
322,1323の信号が異なる方向に変化する場合
も、データ信号線1321の信号の変化が遅れる信号伝
送の遅延として現れるため、以上のようなクロストーク
ノイズの影響を低減する何らかの対策が求められる。
来例を説明する回路図である。第2従来例は、データ信
号線1421に隣り合う2本のデータ信号線1422,
1423と、このデータ信号線1421との間に、電源
と接続される2本のシールド線1431,1432をそ
れぞれ配線することにより、2本のデータ信号線142
2,1423とデータ信号線1421相互間の線間容量
による結合関係を遮断している。
51776号公報に開示される半導体記憶装置のデータ
バス構成がある。このデータバス構成では、相補型のデ
ータバス線の両側に等距離だけ離してシールド配線を平
行に設けてあり、このシールド配線をデータバス線に接
続される差動型のデータアンプの電源線または接地線に
接続している。従って、周囲の他のデータ信号線に生じ
る電圧変動が、シールド配線を介しデータバス線にクロ
ストークノイズを発生せしめても、相補型のデータバス
線上では同相のノイズとして作用し差動型のデータアン
プにおける誤動作の原因にはならない。
−224261号公報の半導体集積回路装置がある。こ
の半導体集積回路装置では、データ信号線における寸法
精度の低下をまねくことなく雑音耐性の向上を図ること
を目的とし、一または平行に配され、同相信号が伝送さ
れるようになされた複数本の信号配線の片側または両側
に該信号配線に沿って配線を設け、該配線をフローティ
ング状態にして構成する。
の信号伝送回路を半導体集積回路に使用し、伝送速度の
高速化と回路の集積化を維持しつつ、クロストークノイ
ズの影響を排除しようとすると、次に述べるような問題
点があった。第1に、いずれの従来例においてもクロス
トークノイズのパターンに依存する特定のノイズモード
での誤動作や信号の遅延増加が避けられる可能性はあっ
ても、結局は信号線とシールド線相互の線間容量が信号
線負荷を増大させるため、総合的に見れば平均的な信号
伝送速度の遅延が増加してしまうことになる。
際の線間容量による信号線負荷の増大を抑えるには、い
ずれの従来例による構成であっても、信号線とシールド
線相互間にある程度の間隔を設ける必要があるため、そ
のためのシールド線の配線領域分だけ余計な基板面積が
必要になり、プロセスでの配線領域の面積オーバーヘッ
ドが増大する。
れたものであり、半導体集積回路において信号の伝送速
度の遅延を防止しつつ、クロストークノイズの低減が可
能な信号伝送回路の提供を目的とする。また、本発明の
他の目的は、集積回路上の配線領域の面積オーバーヘッ
ドを削減しつつ、やはりクロストークノイズの低減が可
能な信号伝送回路の提供を目的とする。
め本発明の信号伝送回路は、論理データに基づいてデー
タ信号線を駆動し、伝送されるデータ信号を受信するた
めの信号伝送回路において、データ信号の変化を予測し
つつ、該データ信号と同じ極性のブースト信号を形成す
る予測手段と、データ信号線と離隔し互いに隣り合って
併設され、上記ブースト信号により駆動されるブースト
信号線を設ける構成としてある。
りデータ信号の変化が予測されつつブースト信号が形成
され、ブースト信号線がデータ信号線と離隔し互いに隣
り合って併設されブースト信号により駆動される。
信号の波形をデータ信号の波形と同一の位相で変化させ
る構成としてある。この予測手段によれば、ブースト信
号の波形がデータ信号の波形と同一の位相で変化するこ
とができる。
タ信号線に、プリチャージまたはディスチャージを行っ
て駆動するためのダイナミック型インバータを設ける構
成としてある。この信号伝送回路によれば、ダイナミッ
ク型インバータによりデータ信号線にプリチャージまた
はディスチャージが行われ駆動される。
信号の電位をデータ信号の電位より大きな振幅で変化さ
せる構成としてある。この予測手段によれば、ブースト
信号の電位がデータ信号の電位より大きな振幅で変化す
ることができる。
信号の電位をデータ信号の電位に対応するタイミング
で、かつブースト信号の中間電位を基準に変化させる構
成としてある。この予測手段によれば、ブースト信号の
電位がデータ信号の電位に対応するタイミングで、かつ
ブースト信号の中間電位を基準に変化することができ
る。
を参照し説明する。なお、従来例と同一の符号を付して
示す各部は同様の機能を有する部分であり詳しい説明を
省略する。図1は、本発明の実施形態を原理的に説明す
る構成図である。図1(a)に示す実施形態の原理で
は、論理手段(回路)101の生成信号に基づきドライ
バ111によりデータ信号線121を駆動し、伝送され
るデータ信号線121の信号をレシーバ112により受
信するようになっている。
拡大断面図である。この配線パターンの断面によれば、
データ信号線121と離隔する離隔データ信号線12
2,123が存在する。また、予測手段(回路)102
を設け、これにより駆動されるブースト信号線131が
データ信号線121と離隔し互いに隣り合って併設さ
れ、離隔データ信号線122,123との間に配線され
ている。
信号の変化を予測しつつブースト信号線131を駆動
し、その予測結果に基づいてブースト信号線131の信
号を形成する。このブースト信号線131の信号が、デ
ータ信号線121と離隔データ信号線122,123の
結合関係を軽減する一方、データ信号線121の信号の
変化を加速する波形を有する。
データ信号線122,123の信号に干渉するノイズモ
ードの場合には、電源に接続されるシールド線をブース
ト信号線131と離隔データ信号線122,123の間
にさらに設ければよい。または、前記予測手段102お
よびブースト信号線131と同様の別の予測手段および
ブースト信号線を新たに設け、それらを離隔データ信号
線122,123のそれぞれとブースト信号線131の
相互間に配置してもよい。
的に説明する回路図である。第1実施形態は、論理回路
201の生成信号に基づきデータ信号線221を駆動イ
ンバータ211により駆動し、伝送されるデータ信号線
221の信号を受信インバータ212により受信するた
めの第1信号伝送回路である。第1信号伝送回路では、
ブースト信号線231をデータ信号線221と離隔デー
タ信号線222,223の間に配線してあり、論理回路
201の生成信号を反転するためのインバータ202に
より駆動されデータ信号線221の信号と同相の信号を
印加している。
を説明する波形図である。図3に示す論理回路201の
出力が、二つのインバータ202,211に入力され、
ブースト信号線231およびデータ信号線221が同一
の位相で駆動されるため、これらブースト信号線231
の信号およびデータ信号線221の信号の波形が互いに
同相で変化する。なお、図2及び3からも明らかなよう
に、ブースト信号線231の信号は、データ信号線22
1の信号と同じ極性となっている。
によるデータ信号線221に対する影響が遮断される一
方、両者の線間における結合容量が受信インバータ21
2の負荷とはならないため、このブースト信号線231
が電源に接続され固定電位にする場合と異なり、データ
信号線221の信号の相対的な高速化が可能になる。ま
た、データ信号線221の信号と比べブースト信号線2
31の信号波形を急峻に変化させるようにすれば、さら
にデータ信号線221の信号の加速をも可能とする。
する回路図である。第2実施形態は、論理回路401の
生成信号に基づきデータ信号線421を駆動インバータ
411により駆動し、伝送されるデータ信号線421の
信号を受信インバータ412で受信する第2信号伝送回
路である。第2信号伝送回路には、クロック信号CKに
より作動するレジスタ405が論理回路401の前段に
設けられ、インバータ404により駆動されるブースト
信号線431がデータ信号線421と離隔データ信号線
422,423の間に配線されている。
路402の出力端子と、このクロック信号CKが反転さ
れた反転クロック信号CKBをクロックドインバータ4
03のそれぞれの入力端子に接続し、クロックドインバ
ータ403の出力端子をインバータ404の入力端子に
接続している。
つのNチャネルMOS型FETを接地側に、一つのPチ
ャネルMOS型FETを電源側に配し全てをアース・電
源間に縦列接続すればよいが、この他にも遅延されたク
ロック信号CKにより反転クロック信号CKBと同期を
とり、その出力をインバータ404の入力とするもので
あればよい。
図である。図5に示す遅延回路402の出力タイミング
(遅延)が調整され、論理回路401のクリティカルパ
スに対応するデータ信号線421の信号成分の立ち上が
りタイミングと、ブースト信号線431の信号が立ち上
がるタイミングを一致させる設計になっている。
よびインバータ404による遅延時間を、クロック信号
CKに対するレジスタ405、論理回路401のクリテ
ィカルパスおよび駆動インバータ411による遅延時間
に等しくすればよい。ここで、クリティカルパスには、
例えば、並列加算器における桁上げ伝搬回路のようなも
のがある。
402で所定の時間だけ遅延され、反転クロック信号C
KBとの論理積がとられて図5に示すブースト信号線4
31の信号になるため、レジスタ405および論理回路
401などを介し伝送されるデータ信号線421の信号
とブースト信号線431の信号が一致したタイミングで
立ち上がる。従って、実施形態の原理で述べた離隔デー
タ信号線122,123によるクロストークノイズの排
除とデータ信号線121の信号の相対的な高速化が可能
になる。
的に説明する回路図である。第3実施形態は、論理回路
601の生成信号に基づきデータ信号線621を駆動イ
ンバータ611により駆動し、伝送されるデータ信号線
621の信号を受信インバータ612で受信する第3信
号伝送回路である。第3信号伝送回路には、クロック信
号CKにより作動するレジスタ605が論理回路601
の前段に設けられ、インバータ604により駆動される
ブースト信号線631がデータ信号線621と離隔デー
タ信号線622,623の間に配線されている。
ドインバータ403をクロックドNAND603に置き
換え、遅延されたクロック信号CKと反転クロック信号
CKBの他、論理回路601における中間値606をも
クロックドNAND603の入力端子の一つに接続する
点が第2実施形態と異なる。
実施形態における二つのNチャネルMOS型FETを三
つのものに置き換え、中央のFETのゲートに中間値6
06を接続すればよいが、この他にも遅延されたクロッ
ク信号CKにより、反転クロック信号CKBと中間値6
06の論理積を同期化し、インバータ604の入力とす
るものであればよい。
実施形態と比べて説明する。中間値606としては、例
えば論理回路601のクリティカルパスにおける論理状
態のように、データ信号線621の信号の伝送期間内で
クロストークノイズにより誤動作を生じやすい時期を特
定するものである。このような中間値606が、遅延さ
れたクロック信号CKなどとクロックドNAND603
により論理積をとられるため、ブースト信号線631の
信号が立ち上がるタイミングはデータ信号線621の信
号において中間値606が立ち上がるタイミングに限定
される。
て有効な効果が必要となるタイミングに一致し、ブース
ト信号線631の信号が同相で変化する構成であるた
め、効果の少ないタイミングでの不要な信号変化を排除
し、思わぬクロストークノイズの発生やデータ信号線6
21の信号に対する予測しえない影響をも抑制できる。
的に説明する回路図である。第4実施形態は、論理回路
701の生成信号に基づきデータ信号線721を第1ダ
イナミック型インバータ711により駆動し、伝送され
るデータ信号線721信号を受信インバータ712で受
信する第4信号伝送回路である。また、第4信号伝送回
路では、クロック信号CKにより作動するレジスタ70
5を論理回路701の前段に設け、第2ダイナミック型
インバータ702により駆動されるブースト信号線73
1をデータ信号線721と離隔データ信号線722,7
23の間に配線している。
711,702では、論理回路701の生成信号と反転
クロック信号CKBをそれぞれの入力端子に接続し、第
1ダイナミック型インバータ711の出力端子にデータ
信号線721を、また、第2ダイナミック型インバータ
702の出力端子にはブースト信号線731を接続す
る。
711,702は、例えば二つのNチャネルMOS型F
ETを接地側に、一つのPチャネルMOS型FETを電
源側に配し全てをアース・電源間に縦列接続し、論理回
路701の生成信号を中央のFETのゲートに接続すれ
ばよいが、この他にも反転クロック信号CKBと同期し
つつ論理回路701の生成信号を入力し反転するもので
あればよい。
的に説明する回路図である。第5実施形態は、論理回路
801の生成信号に基づきデータ信号線821を第1ダ
イナミック型インバータ811により駆動し、伝送され
るデータ信号線821の信号を受信インバータ812で
受信する第5信号伝送回路である。
号CKにより作動するレジスタ805を論理回路801
の前段に設け、クロック信号CKを遅延する遅延回路8
02と第2ダイナミック型NAND803を設けて、第
2ダイナミック型NAND803により駆動されるブー
スト信号線831をデータ信号線821と離隔データ信
号線822,823の間に配線している。
ナミック型インバータ702を第2ダイナミック型NA
ND803に置き換え、遅延されたクロック信号CKと
反転クロック信号CKBの他、論理回路801における
中間値806をも第2ダイナミック型NAND803に
おける別の入力端子に接続する点が第4実施形態と異な
る。
成および作用は、第4実施形態における第1ダイナミッ
ク型インバータ711と同様である。第2ダイナミック
型NAND803では、遅延されたクロック信号CK、
論理回路801の生成信号、反転クロック信号CKBお
よび中間値806をそれぞれの入力端子に接続し、その
出力端子にブースト信号線831を接続する。
えば三つのNチャネルMOS型FETを接地側に、一つ
のPチャネルMOS型FETを電源側に配し全てをアー
ス・電源間に縦列接続し、遅延回路802の出力端子を
三つのNチャネルMOS型FETにおける電源側のFE
Tのゲートに接続し、中間値806を中央のFETのゲ
ートに接続すればよいが、この他にも反転クロック信号
CKBと同期しつつ遅延されたクロック信号CKと中間
値806を入力し反転するものであればよい。
図である。図9に示す遅延回路802の出力タイミング
(遅延)を設計する際、遅延回路802およびダイナミ
ック型NAND803による遅延時間を、クロック信号
CKに対するレジスタ805、論理回路801のクリテ
ィカルパスおよびダイナミック型インバータ811によ
る遅延時間に等しくする。つまり、論理回路801のク
リティカルパスに対応するデータ信号線821の信号成
分の立ち下がりタイミングと、ブースト信号線831の
信号が立ち下がるタイミングを一致させる構成になって
いる。
802で所定の時間だけ遅延され、反転クロック信号C
KBとの論理積がとられてブースト信号線831の出力
になるため、レジスタ805および論理回路801など
を介し伝送されるデータ信号線821の信号とブースト
信号線831の信号が一致したタイミングで立ち下がる
ことになる。従って、クロストークノイズの排除ととも
に、論理回路801のクリティカルパスに相当する期間
内でのみデータ信号線821の信号の相対的な高速化が
可能になる。
体的に説明する回路図である。第6実施形態は、論理回
路1001の生成信号に基づきデータ信号線1021を
駆動インバータ1011により駆動し、伝送されるデー
タ信号線1021の信号を受信インバータ1012によ
り受信するための第6信号伝送回路である。第6信号伝
送回路では、ブースト信号線1031をデータ信号線1
021と離隔データ信号線1022,1023の間に配
線してあり、論理回路1001の生成信号を反転増幅す
るための高電源電圧インバータ1002により駆動し、
データ信号線1021の信号と同相のブースト信号線1
031の信号によりブースト信号線1031を駆動す
る。
ンバータ1011の電源電圧より高く設定される高VD
Dを電源とし、駆動インバータ1011の接地条件より
低く設定される低GNDを接地条件とするインバータで
ある。従って、ブースト信号線1031の信号がデータ
信号線1021の信号と同相になるためクロストークノ
イズが排除され、また、両信号電圧の振幅差を大きくで
きるためデータ信号線1021の加速が可能になる。な
お、VDD,GNDの一方が高VDD,低GNDであっ
てもよい。
体的に説明する回路図である。第7実施形態は、論理回
路1101の生成信号に基づきデータ信号線1121を
駆動インバータ1111により駆動し、伝送されるデー
タ信号線1121の信号を受信インバータ1112で受
信する第7信号伝送回路である。
の前段のレジスタ1105がクロック信号CKにより作
動され、このクロック信号CKを遅延するための遅延回
路1102を設けてある。また、遅延されたクロック信
号CKによりデータ信号線1121の信号の変化を予測
するためのトライステートバッファ1103と、所定の
中間電位を供給するためのトランスファーゲート110
4を設け、このトランスファーゲート1104により駆
動されるブースト信号線1131がデータ信号線112
1と離隔データ信号線1122,1123の間に配線さ
れている。
ばNAND回路に続くPチャネルMOS型FETを電源
側に、NOR回路に続くNチャネルMOS型FETを接
地側にそれぞれ配し、二つのFETを電源・接地間に縦
列接続すればよいが、この他にも電源側および接地側に
それぞれ接続できるトライステート回路であればよい。
ける二つの中間値1106,1107と、遅延されたク
ロック信号CKおよび反転クロック信号CKBが入力端
子に接続され、NOR回路には、そのままの中間値11
06と、それぞれ反転された中間値1107、遅延され
たクロック信号CKおよび反転クロック信号CKBが入
力端子に接続されている。
ータに続くPチャネルMOS型FETと、NチャネルM
OS型FETを所定電源・ブースト信号線1131間に
並列に設け、他のNAND回路の出力を入力とすればよ
いが、この他にも所定電源に切り替えられるものであれ
ばよい。他のNAND回路には、中間値1107と、遅
延されたクロック信号CKおよび反転クロック信号CK
Bが入力端子に接続されている。
ンバータ1111,1112などの電源電圧VDDの1
/2が適しており、また、遅延時間は、トライステート
バッファ1103とトランスファーゲート1104の作
用も合わせて第2実施形態における遅延時間と同様にし
て決定される。
波形図である。中間値1106は、第3実施形態におけ
る中間値606と同様であり、中間値1107は、この
中間値1106およびその前後における誤動作を起こし
やすい期間を含み特定するためものである。つまり、こ
の中間値1107が論理“H”となる期間内にのみブー
スト信号線731の信号の変化を限定し、データ信号線
1121の信号に影響し得ない期間での余計な信号変化
を抑え、予測不可能な影響を予め防止することができ
る。
6,1107が論理“H”で、かつ反転クロック信号C
KBが論理“H”(クロック信号CKが論理“L”)な
らば、遅延されたクロック信号CKが論理“H”である
時に条件の一致がとれる。従って、ブースト信号線11
31の信号がデータ信号線1121の信号の立ち上がり
のタイミングに一致して論理“H”になる。
理“H”で中間値1106が論理“L”で、かつ反転ク
ロック信号CKBが論理“H”(クロック信号CKが論
理“L”)ならば、遅延されたクロック信号CKが論理
“H”である時に条件の一致がとれる。従って、ブース
ト信号線1131の信号がデータ信号線1121の信号
の立ち下がりのタイミングに一致して論理“L”にな
る。
“L”か、反転クロック信号CKBが論理“L”(クロ
ック信号CKが論理“H”)か、または遅延されたクロ
ック信号CKが論理“L”である期間である。従って、
第1または第2論理が成立する時を除き、常にブースト
信号線1131の信号が中間電位に固定されるため、こ
の期間は電源に接続されるシールド線と同様に作用す
る。
信号線1121の信号の波形において、その立ち上がり
および立ち下がりのタイミングでブースト信号線113
1の信号の波形を同相で変化させ、クロストークノイズ
の到来を排除しつつ相対的な高速化を図ることができ
る。なお、いずれの場合もトライステートバッファ11
03における若干の信号遅れ時間を考慮する必要があ
る。
れるものではなく、その他、本発明の要旨を逸脱しない
範囲で種々の変更を加え得ることは勿論である。
送回路には次の効果がある。第1に、信号伝送における
遅延の軽減について述べる。図13は、インバータ遅延
の作用部分を説明する回路図である。図13に示すイン
バータ遅延の影響部分において、一つの駆動インバータ
にかかる負荷は影響部分の配線長と伝送先の一つの受信
インバータで決定される。
する図である。グラフの横軸は影響部分の配線長で、縦
軸はインバータ遅延の遅延量であり、また、信号変化
(固定、同相、逆相)はインバータ遅延の影響部分に対
するブースト信号の関係をパラメータとしたものであ
る。
合(丸点)、同相変化であるため前記線間容量がインバ
ータの負荷とはみなせず、また、ブースト信号の電位変
化をデータ信号に比べて急峻または大きな振幅にしてデ
ータ信号の変化を加速するため、配線長0(なし)での
遅延量に対する遅延増加分は電位を固定した場合(四角
点)に比べて半分以下の割合になる。なお、参考に逆相
の場合(三角点)も示す。
ーン面積の削減について述べる。図15は、本発明と従
来例における配線領域の幅を説明する図である。データ
信号線1721とシールド線1731の線間容量はもと
もと負荷とはみなせず、却って信号伝送の高速化に寄与
するため、本発明では両者の間隔をデザインルールぎり
ぎりまで狭くすることができる。
しシールド線を前記配線とすれば、負荷容量の増加を防
止するために必要な間隔が、従来例では図15(b)に
示す2μmであった。つまり、データ信号線1721
と、2本のシールド線1731および2本の離隔データ
信号線1722,1723が占める配線領域の幅は、従
来例では11μmであったものが本発明では図15
(a)に示す9μmに削減できる。
送速度の遅延を防止しつつ、クロストークノイズの低減
が可能な信号伝送回路を提供できるようになった。
に説明する構成図である。
回路図である。
ある。
ある。
ある。
回路図である。
回路図である。
回路図である。
ある。
る回路図である。
る回路図である。
である。
である。
る。
配線領域の幅を説明する図である。
明する回路図である。
る回路図である。
Claims (5)
- 【請求項1】 論理データに基づいてデータ信号線を駆
動し、伝送されるデータ信号を受信するための信号伝送
回路において、 データ信号の変化を予測しつつ、該データ信号と極性の
一致したブースト信号を形成する予測手段と、 データ信号線と離隔し互いに隣り合って併設され、前記
予測手段からのブースト信号により駆動されるブースト
信号線を設けることを特徴とする信号伝送回路。 - 【請求項2】 前記予測手段は、ブースト信号の波形を
データ信号の波形と同一の位相で変化させるものである
請求項1記載の信号伝送回路。 - 【請求項3】 前記データ信号線に、プリチャージまた
はディスチャージして駆動するためのダイナミック型イ
ンバータを設ける請求項1記載の信号伝送回路。 - 【請求項4】 前記予測手段は、ブースト信号の電位を
データ信号の電位より大きな振幅で変化させるものであ
る請求項1記載の信号伝送回路。 - 【請求項5】 前記予測手段は、ブースト信号の電位を
データ信号の電位に対応するタイミングで、かつブース
ト信号の中間電位を基準に変化させるものである請求項
1記載の信号伝送回路。
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