JP3201276B2

JP3201276B2 - 信号伝送回路

Info

Publication number: JP3201276B2
Application number: JP23930896A
Authority: JP
Inventors: 昌弘野村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-09-10
Filing date: 1996-09-10
Publication date: 2001-08-20
Anticipated expiration: 2016-09-10
Also published as: JPH1084394A; US6128347A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理データに基づ
いてデータ信号線を駆動し、伝送されるデータ信号を受
信するための信号伝送回路に関し、特に、このデータ信
号線以外の信号線からのクロストークノイズを低減し、
かつデータ信号の伝送速度の高速化を図ることができる
信号伝送回路に関する。

【０００２】

【従来の技術】従来、半導体集積回路の高密度化と配線
パターンの微細化にともない、互いに隣り合う複数の信
号線同士の線間容量による結合を起こす割合が増加し、
これによるクロストークノイズの発生が集積回路の動作
における大きな問題となっている。

【０００３】図１６は、一般的な信号伝送回路による第
１従来例を説明する回路図である。第１従来例は、論理
回路１３０１で生成される信号に基づき駆動インバータ
１３１１によりデータ信号線１３２１を駆動し、伝送さ
れるデータ信号を受信インバータ１３１２により受信す
る。

【０００４】このデータ信号線１３２１には２本のデー
タ信号線１３２２，１３２３が隣り合って併設される。
従って、データ信号線１３２１は、受信インバータ１３
１２のゲート容量１３４１、自らの対地信号線容量１３
４２の他、２本のデータ信号線１３２２，１３２３との
隣接信号線容量１３４３，１３４４からなる寄生容量を
有する。

【０００５】続いて、第１従来例の作用を説明する。２
本のデータ信号線１３２２，１３２３における信号が変
化すると、データ信号線１３２１が、全寄生容量に対す
る隣接信号線容量１３４３，１３４４分に相当するクロ
ストークノイズの影響を受ける。つまり、データ信号線
１３２１の信号を固定しても、２本のデータ信号線１３
２２，１３２３の信号が変化すると、その変化に引きず
られ信号線１３２１の信号も変化してしまう。

【０００６】仮に、データ信号線１３２１に対する電流
駆動能力が十分でなく、データ信号線１３２１の信号の
変化が受信インバータ１３１２の論理閾値を越える程度
になれば、後段の論理回路にも波及し、図示しない受信
システムにおける誤動作の原因になる。また、データ信
号線１３２１の信号の変化に対し２本のデータ信号線１
３２２，１３２３の信号が異なる方向に変化する場合
も、データ信号線１３２１の信号の変化が遅れる信号伝
送の遅延として現れるため、以上のようなクロストーク
ノイズの影響を低減する何らかの対策が求められる。

【０００７】図１７は、シールド線による対策の第２従
来例を説明する回路図である。第２従来例は、データ信
号線１４２１に隣り合う２本のデータ信号線１４２２，
１４２３と、このデータ信号線１４２１との間に、電源
と接続される２本のシールド線１４３１，１４３２をそ
れぞれ配線することにより、２本のデータ信号線１４２
２，１４２３とデータ信号線１４２１相互間の線間容量
による結合関係を遮断している。

【０００８】このような従来例としては、特開平５−１
５１７７６号公報に開示される半導体記憶装置のデータ
バス構成がある。このデータバス構成では、相補型のデ
ータバス線の両側に等距離だけ離してシールド配線を平
行に設けてあり、このシールド配線をデータバス線に接
続される差動型のデータアンプの電源線または接地線に
接続している。従って、周囲の他のデータ信号線に生じ
る電圧変動が、シールド配線を介しデータバス線にクロ
ストークノイズを発生せしめても、相補型のデータバス
線上では同相のノイズとして作用し差動型のデータアン
プにおける誤動作の原因にはならない。

【０００９】このような従来例として、他に、特開平３
−２２４２６１号公報の半導体集積回路装置がある。こ
の半導体集積回路装置では、データ信号線における寸法
精度の低下をまねくことなく雑音耐性の向上を図ること
を目的とし、一または平行に配され、同相信号が伝送さ
れるようになされた複数本の信号配線の片側または両側
に該信号配線に沿って配線を設け、該配線をフローティ
ング状態にして構成する。

【００１０】

【発明が解決しようとする課題】しかし、これら従来例
の信号伝送回路を半導体集積回路に使用し、伝送速度の
高速化と回路の集積化を維持しつつ、クロストークノイ
ズの影響を排除しようとすると、次に述べるような問題
点があった。第１に、いずれの従来例においてもクロス
トークノイズのパターンに依存する特定のノイズモード
での誤動作や信号の遅延増加が避けられる可能性はあっ
ても、結局は信号線とシールド線相互の線間容量が信号
線負荷を増大させるため、総合的に見れば平均的な信号
伝送速度の遅延が増加してしまうことになる。

【００１１】第２に、最小寸法でシールド線を配置する
際の線間容量による信号線負荷の増大を抑えるには、い
ずれの従来例による構成であっても、信号線とシールド
線相互間にある程度の間隔を設ける必要があるため、そ
のためのシールド線の配線領域分だけ余計な基板面積が
必要になり、プロセスでの配線領域の面積オーバーヘッ
ドが増大する。

【００１２】本発明は、上記の問題点にかんがみてなさ
れたものであり、半導体集積回路において信号の伝送速
度の遅延を防止しつつ、クロストークノイズの低減が可
能な信号伝送回路の提供を目的とする。また、本発明の
他の目的は、集積回路上の配線領域の面積オーバーヘッ
ドを削減しつつ、やはりクロストークノイズの低減が可
能な信号伝送回路の提供を目的とする。

【００１３】

【課題を解決するための手段】上記の課題を解決するた
め本発明の信号伝送回路は、論理データに基づいてデー
タ信号線を駆動し、伝送されるデータ信号を受信するた
めの信号伝送回路において、データ信号の変化を予測し
つつ、該データ信号と同じ極性のブースト信号を形成す
る予測手段と、データ信号線と離隔し互いに隣り合って
併設され、上記ブースト信号により駆動されるブースト
信号線を設ける構成としてある。

【００１４】この信号伝送回路によれば、予測手段によ
りデータ信号の変化が予測されつつブースト信号が形成
され、ブースト信号線がデータ信号線と離隔し互いに隣
り合って併設されブースト信号により駆動される。

【００１５】請求項２記載の前記予測手段は、ブースト
信号の波形をデータ信号の波形と同一の位相で変化させ
る構成としてある。この予測手段によれば、ブースト信
号の波形がデータ信号の波形と同一の位相で変化するこ
とができる。

【００１６】請求項３記載の信号伝送回路は、前記デー
タ信号線に、プリチャージまたはディスチャージを行っ
て駆動するためのダイナミック型インバータを設ける構
成としてある。この信号伝送回路によれば、ダイナミッ
ク型インバータによりデータ信号線にプリチャージまた
はディスチャージが行われ駆動される。

【００１７】請求項４記載の前記予測手段は、ブースト
信号の電位をデータ信号の電位より大きな振幅で変化さ
せる構成としてある。この予測手段によれば、ブースト
信号の電位がデータ信号の電位より大きな振幅で変化す
ることができる。

【００１８】請求項５記載の前記予測手段は、ブースト
信号の電位をデータ信号の電位に対応するタイミング
で、かつブースト信号の中間電位を基準に変化させる構
成としてある。この予測手段によれば、ブースト信号の
電位がデータ信号の電位に対応するタイミングで、かつ
ブースト信号の中間電位を基準に変化することができ
る。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照し説明する。なお、従来例と同一の符号を付して
示す各部は同様の機能を有する部分であり詳しい説明を
省略する。図１は、本発明の実施形態を原理的に説明す
る構成図である。図１（ａ）に示す実施形態の原理で
は、論理手段（回路）１０１の生成信号に基づきドライ
バ１１１によりデータ信号線１２１を駆動し、伝送され
るデータ信号線１２１の信号をレシーバ１１２により受
信するようになっている。

【００２０】図１（ｂ）は、図１（ａ）におけるｘ−ｙ
拡大断面図である。この配線パターンの断面によれば、
データ信号線１２１と離隔する離隔データ信号線１２
２，１２３が存在する。また、予測手段（回路）１０２
を設け、これにより駆動されるブースト信号線１３１が
データ信号線１２１と離隔し互いに隣り合って併設さ
れ、離隔データ信号線１２２，１２３との間に配線され
ている。

【００２１】予測手段１０２は、データ信号線１２１の
信号の変化を予測しつつブースト信号線１３１を駆動
し、その予測結果に基づいてブースト信号線１３１の信
号を形成する。このブースト信号線１３１の信号が、デ
ータ信号線１２１と離隔データ信号線１２２，１２３の
結合関係を軽減する一方、データ信号線１２１の信号の
変化を加速する波形を有する。

【００２２】他方、ブースト信号線１３１の信号が離隔
データ信号線１２２，１２３の信号に干渉するノイズモ
ードの場合には、電源に接続されるシールド線をブース
ト信号線１３１と離隔データ信号線１２２，１２３の間
にさらに設ければよい。または、前記予測手段１０２お
よびブースト信号線１３１と同様の別の予測手段および
ブースト信号線を新たに設け、それらを離隔データ信号
線１２２，１２３のそれぞれとブースト信号線１３１の
相互間に配置してもよい。

【００２３】図２は、本発明による第１実施形態を具体
的に説明する回路図である。第１実施形態は、論理回路
２０１の生成信号に基づきデータ信号線２２１を駆動イ
ンバータ２１１により駆動し、伝送されるデータ信号線
２２１の信号を受信インバータ２１２により受信するた
めの第１信号伝送回路である。第１信号伝送回路では、
ブースト信号線２３１をデータ信号線２２１と離隔デー
タ信号線２２２，２２３の間に配線してあり、論理回路
２０１の生成信号を反転するためのインバータ２０２に
より駆動されデータ信号線２２１の信号と同相の信号を
印加している。

【００２４】図３は、図２における第１実施形態の作用
を説明する波形図である。図３に示す論理回路２０１の
出力が、二つのインバータ２０２，２１１に入力され、
ブースト信号線２３１およびデータ信号線２２１が同一
の位相で駆動されるため、これらブースト信号線２３１
の信号およびデータ信号線２２１の信号の波形が互いに
同相で変化する。なお、図２及び３からも明らかなよう
に、ブースト信号線２３１の信号は、データ信号線２２
１の信号と同じ極性となっている。

【００２５】従って、離隔データ信号線２２２，２２３
によるデータ信号線２２１に対する影響が遮断される一
方、両者の線間における結合容量が受信インバータ２１
２の負荷とはならないため、このブースト信号線２３１
が電源に接続され固定電位にする場合と異なり、データ
信号線２２１の信号の相対的な高速化が可能になる。ま
た、データ信号線２２１の信号と比べブースト信号線２
３１の信号波形を急峻に変化させるようにすれば、さら
にデータ信号線２２１の信号の加速をも可能とする。

【００２６】図４は、本発明による第２実施形態を説明
する回路図である。第２実施形態は、論理回路４０１の
生成信号に基づきデータ信号線４２１を駆動インバータ
４１１により駆動し、伝送されるデータ信号線４２１の
信号を受信インバータ４１２で受信する第２信号伝送回
路である。第２信号伝送回路には、クロック信号ＣＫに
より作動するレジスタ４０５が論理回路４０１の前段に
設けられ、インバータ４０４により駆動されるブースト
信号線４３１がデータ信号線４２１と離隔データ信号線
４２２，４２３の間に配線されている。

【００２７】また、クロック信号ＣＫを遅延する遅延回
路４０２の出力端子と、このクロック信号ＣＫが反転さ
れた反転クロック信号ＣＫＢをクロックドインバータ４
０３のそれぞれの入力端子に接続し、クロックドインバ
ータ４０３の出力端子をインバータ４０４の入力端子に
接続している。

【００２８】クロックドインバータ４０３は、例えば二
つのＮチャネルＭＯＳ型ＦＥＴを接地側に、一つのＰチ
ャネルＭＯＳ型ＦＥＴを電源側に配し全てをアース・電
源間に縦列接続すればよいが、この他にも遅延されたク
ロック信号ＣＫにより反転クロック信号ＣＫＢと同期を
とり、その出力をインバータ４０４の入力とするもので
あればよい。

【００２９】図５は、図４における作用を説明する波形
図である。図５に示す遅延回路４０２の出力タイミング
（遅延）が調整され、論理回路４０１のクリティカルパ
スに対応するデータ信号線４２１の信号成分の立ち上が
りタイミングと、ブースト信号線４３１の信号が立ち上
がるタイミングを一致させる設計になっている。

【００３０】すなわち、クロックドインバータ４０３お
よびインバータ４０４による遅延時間を、クロック信号
ＣＫに対するレジスタ４０５、論理回路４０１のクリテ
ィカルパスおよび駆動インバータ４１１による遅延時間
に等しくすればよい。ここで、クリティカルパスには、
例えば、並列加算器における桁上げ伝搬回路のようなも
のがある。

【００３１】これにより、クロック信号ＣＫが遅延回路
４０２で所定の時間だけ遅延され、反転クロック信号Ｃ
ＫＢとの論理積がとられて図５に示すブースト信号線４
３１の信号になるため、レジスタ４０５および論理回路
４０１などを介し伝送されるデータ信号線４２１の信号
とブースト信号線４３１の信号が一致したタイミングで
立ち上がる。従って、実施形態の原理で述べた離隔デー
タ信号線１２２，１２３によるクロストークノイズの排
除とデータ信号線１２１の信号の相対的な高速化が可能
になる。

【００３２】図６は、本発明による第３実施形態を具体
的に説明する回路図である。第３実施形態は、論理回路
６０１の生成信号に基づきデータ信号線６２１を駆動イ
ンバータ６１１により駆動し、伝送されるデータ信号線
６２１の信号を受信インバータ６１２で受信する第３信
号伝送回路である。第３信号伝送回路には、クロック信
号ＣＫにより作動するレジスタ６０５が論理回路６０１
の前段に設けられ、インバータ６０４により駆動される
ブースト信号線６３１がデータ信号線６２１と離隔デー
タ信号線６２２，６２３の間に配線されている。

【００３３】第３実施形態では、図４におけるクロック
ドインバータ４０３をクロックドＮＡＮＤ６０３に置き
換え、遅延されたクロック信号ＣＫと反転クロック信号
ＣＫＢの他、論理回路６０１における中間値６０６をも
クロックドＮＡＮＤ６０３の入力端子の一つに接続する
点が第２実施形態と異なる。

【００３４】クロックドＮＡＮＤ６０３は、例えば第２
実施形態における二つのＮチャネルＭＯＳ型ＦＥＴを三
つのものに置き換え、中央のＦＥＴのゲートに中間値６
０６を接続すればよいが、この他にも遅延されたクロッ
ク信号ＣＫにより、反転クロック信号ＣＫＢと中間値６
０６の論理積を同期化し、インバータ６０４の入力とす
るものであればよい。

【００３５】続いて、第３実施形態における作用を第２
実施形態と比べて説明する。中間値６０６としては、例
えば論理回路６０１のクリティカルパスにおける論理状
態のように、データ信号線６２１の信号の伝送期間内で
クロストークノイズにより誤動作を生じやすい時期を特
定するものである。このような中間値６０６が、遅延さ
れたクロック信号ＣＫなどとクロックドＮＡＮＤ６０３
により論理積をとられるため、ブースト信号線６３１の
信号が立ち上がるタイミングはデータ信号線６２１の信
号において中間値６０６が立ち上がるタイミングに限定
される。

【００３６】従って、データ信号線６２１の信号におい
て有効な効果が必要となるタイミングに一致し、ブース
ト信号線６３１の信号が同相で変化する構成であるた
め、効果の少ないタイミングでの不要な信号変化を排除
し、思わぬクロストークノイズの発生やデータ信号線６
２１の信号に対する予測しえない影響をも抑制できる。

【００３７】図７は、本発明による第４実施形態を具体
的に説明する回路図である。第４実施形態は、論理回路
７０１の生成信号に基づきデータ信号線７２１を第１ダ
イナミック型インバータ７１１により駆動し、伝送され
るデータ信号線７２１信号を受信インバータ７１２で受
信する第４信号伝送回路である。また、第４信号伝送回
路では、クロック信号ＣＫにより作動するレジスタ７０
５を論理回路７０１の前段に設け、第２ダイナミック型
インバータ７０２により駆動されるブースト信号線７３
１をデータ信号線７２１と離隔データ信号線７２２，７
２３の間に配線している。

【００３８】第１および第２ダイナミック型インバータ
７１１，７０２では、論理回路７０１の生成信号と反転
クロック信号ＣＫＢをそれぞれの入力端子に接続し、第
１ダイナミック型インバータ７１１の出力端子にデータ
信号線７２１を、また、第２ダイナミック型インバータ
７０２の出力端子にはブースト信号線７３１を接続す
る。

【００３９】第１および第２ダイナミック型インバータ
７１１，７０２は、例えば二つのＮチャネルＭＯＳ型Ｆ
ＥＴを接地側に、一つのＰチャネルＭＯＳ型ＦＥＴを電
源側に配し全てをアース・電源間に縦列接続し、論理回
路７０１の生成信号を中央のＦＥＴのゲートに接続すれ
ばよいが、この他にも反転クロック信号ＣＫＢと同期し
つつ論理回路７０１の生成信号を入力し反転するもので
あればよい。

【００４０】図８は、本発明による第５実施形態を具体
的に説明する回路図である。第５実施形態は、論理回路
８０１の生成信号に基づきデータ信号線８２１を第１ダ
イナミック型インバータ８１１により駆動し、伝送され
るデータ信号線８２１の信号を受信インバータ８１２で
受信する第５信号伝送回路である。

【００４１】また、第５信号伝送回路では、クロック信
号ＣＫにより作動するレジスタ８０５を論理回路８０１
の前段に設け、クロック信号ＣＫを遅延する遅延回路８
０２と第２ダイナミック型ＮＡＮＤ８０３を設けて、第
２ダイナミック型ＮＡＮＤ８０３により駆動されるブー
スト信号線８３１をデータ信号線８２１と離隔データ信
号線８２２，８２３の間に配線している。

【００４２】第５実施形態では、図７における第２ダイ
ナミック型インバータ７０２を第２ダイナミック型ＮＡ
ＮＤ８０３に置き換え、遅延されたクロック信号ＣＫと
反転クロック信号ＣＫＢの他、論理回路８０１における
中間値８０６をも第２ダイナミック型ＮＡＮＤ８０３に
おける別の入力端子に接続する点が第４実施形態と異な
る。

【００４３】第１ダイナミック型インバータ８１１の構
成および作用は、第４実施形態における第１ダイナミッ
ク型インバータ７１１と同様である。第２ダイナミック
型ＮＡＮＤ８０３では、遅延されたクロック信号ＣＫ、
論理回路８０１の生成信号、反転クロック信号ＣＫＢお
よび中間値８０６をそれぞれの入力端子に接続し、その
出力端子にブースト信号線８３１を接続する。

【００４４】第２ダイナミック型ＮＡＮＤ８０３は、例
えば三つのＮチャネルＭＯＳ型ＦＥＴを接地側に、一つ
のＰチャネルＭＯＳ型ＦＥＴを電源側に配し全てをアー
ス・電源間に縦列接続し、遅延回路８０２の出力端子を
三つのＮチャネルＭＯＳ型ＦＥＴにおける電源側のＦＥ
Ｔのゲートに接続し、中間値８０６を中央のＦＥＴのゲ
ートに接続すればよいが、この他にも反転クロック信号
ＣＫＢと同期しつつ遅延されたクロック信号ＣＫと中間
値８０６を入力し反転するものであればよい。

【００４５】図９は、図８における作用を説明する波形
図である。図９に示す遅延回路８０２の出力タイミング
（遅延）を設計する際、遅延回路８０２およびダイナミ
ック型ＮＡＮＤ８０３による遅延時間を、クロック信号
ＣＫに対するレジスタ８０５、論理回路８０１のクリテ
ィカルパスおよびダイナミック型インバータ８１１によ
る遅延時間に等しくする。つまり、論理回路８０１のク
リティカルパスに対応するデータ信号線８２１の信号成
分の立ち下がりタイミングと、ブースト信号線８３１の
信号が立ち下がるタイミングを一致させる構成になって
いる。

【００４６】これにより、クロック信号ＣＫが遅延回路
８０２で所定の時間だけ遅延され、反転クロック信号Ｃ
ＫＢとの論理積がとられてブースト信号線８３１の出力
になるため、レジスタ８０５および論理回路８０１など
を介し伝送されるデータ信号線８２１の信号とブースト
信号線８３１の信号が一致したタイミングで立ち下がる
ことになる。従って、クロストークノイズの排除ととも
に、論理回路８０１のクリティカルパスに相当する期間
内でのみデータ信号線８２１の信号の相対的な高速化が
可能になる。

【００４７】図１０は、本発明による第６実施形態を具
体的に説明する回路図である。第６実施形態は、論理回
路１００１の生成信号に基づきデータ信号線１０２１を
駆動インバータ１０１１により駆動し、伝送されるデー
タ信号線１０２１の信号を受信インバータ１０１２によ
り受信するための第６信号伝送回路である。第６信号伝
送回路では、ブースト信号線１０３１をデータ信号線１
０２１と離隔データ信号線１０２２，１０２３の間に配
線してあり、論理回路１００１の生成信号を反転増幅す
るための高電源電圧インバータ１００２により駆動し、
データ信号線１０２１の信号と同相のブースト信号線１
０３１の信号によりブースト信号線１０３１を駆動す
る。

【００４８】高電源電圧インバータ１００２は、駆動イ
ンバータ１０１１の電源電圧より高く設定される高ＶＤ
Ｄを電源とし、駆動インバータ１０１１の接地条件より
低く設定される低ＧＮＤを接地条件とするインバータで
ある。従って、ブースト信号線１０３１の信号がデータ
信号線１０２１の信号と同相になるためクロストークノ
イズが排除され、また、両信号電圧の振幅差を大きくで
きるためデータ信号線１０２１の加速が可能になる。な
お、ＶＤＤ，ＧＮＤの一方が高ＶＤＤ，低ＧＮＤであっ
てもよい。

【００４９】図１１は、本発明による第７実施形態を具
体的に説明する回路図である。第７実施形態は、論理回
路１１０１の生成信号に基づきデータ信号線１１２１を
駆動インバータ１１１１により駆動し、伝送されるデー
タ信号線１１２１の信号を受信インバータ１１１２で受
信する第７信号伝送回路である。

【００５０】第７信号伝送回路では、論理回路１１０１
の前段のレジスタ１１０５がクロック信号ＣＫにより作
動され、このクロック信号ＣＫを遅延するための遅延回
路１１０２を設けてある。また、遅延されたクロック信
号ＣＫによりデータ信号線１１２１の信号の変化を予測
するためのトライステートバッファ１１０３と、所定の
中間電位を供給するためのトランスファーゲート１１０
４を設け、このトランスファーゲート１１０４により駆
動されるブースト信号線１１３１がデータ信号線１１２
１と離隔データ信号線１１２２，１１２３の間に配線さ
れている。

【００５１】トライステートバッファ１１０３は、例え
ばＮＡＮＤ回路に続くＰチャネルＭＯＳ型ＦＥＴを電源
側に、ＮＯＲ回路に続くＮチャネルＭＯＳ型ＦＥＴを接
地側にそれぞれ配し、二つのＦＥＴを電源・接地間に縦
列接続すればよいが、この他にも電源側および接地側に
それぞれ接続できるトライステート回路であればよい。

【００５２】ＮＡＮＤ回路には、論理回路１１０１にお
ける二つの中間値１１０６，１１０７と、遅延されたク
ロック信号ＣＫおよび反転クロック信号ＣＫＢが入力端
子に接続され、ＮＯＲ回路には、そのままの中間値１１
０６と、それぞれ反転された中間値１１０７、遅延され
たクロック信号ＣＫおよび反転クロック信号ＣＫＢが入
力端子に接続されている。

【００５３】トランスファーゲート１１０４は、インバ
ータに続くＰチャネルＭＯＳ型ＦＥＴと、ＮチャネルＭ
ＯＳ型ＦＥＴを所定電源・ブースト信号線１１３１間に
並列に設け、他のＮＡＮＤ回路の出力を入力とすればよ
いが、この他にも所定電源に切り替えられるものであれ
ばよい。他のＮＡＮＤ回路には、中間値１１０７と、遅
延されたクロック信号ＣＫおよび反転クロック信号ＣＫ
Ｂが入力端子に接続されている。

【００５４】なお、中間電位の値は、駆動および受信イ
ンバータ１１１１，１１１２などの電源電圧ＶＤＤの１
／２が適しており、また、遅延時間は、トライステート
バッファ１１０３とトランスファーゲート１１０４の作
用も合わせて第２実施形態における遅延時間と同様にし
て決定される。

【００５５】図１２は、図１１における作用を説明する
波形図である。中間値１１０６は、第３実施形態におけ
る中間値６０６と同様であり、中間値１１０７は、この
中間値１１０６およびその前後における誤動作を起こし
やすい期間を含み特定するためものである。つまり、こ
の中間値１１０７が論理“Ｈ”となる期間内にのみブー
スト信号線７３１の信号の変化を限定し、データ信号線
１１２１の信号に影響し得ない期間での余計な信号変化
を抑え、予測不可能な影響を予め防止することができ
る。

【００５６】第１の論理としては、二つの中間値１１０
６，１１０７が論理“Ｈ”で、かつ反転クロック信号Ｃ
ＫＢが論理“Ｈ”（クロック信号ＣＫが論理“Ｌ”）な
らば、遅延されたクロック信号ＣＫが論理“Ｈ”である
時に条件の一致がとれる。従って、ブースト信号線１１
３１の信号がデータ信号線１１２１の信号の立ち上がり
のタイミングに一致して論理“Ｈ”になる。

【００５７】第２の論理としては、中間値１１０７が論
理“Ｈ”で中間値１１０６が論理“Ｌ”で、かつ反転ク
ロック信号ＣＫＢが論理“Ｈ”（クロック信号ＣＫが論
理“Ｌ”）ならば、遅延されたクロック信号ＣＫが論理
“Ｈ”である時に条件の一致がとれる。従って、ブース
ト信号線１１３１の信号がデータ信号線１１２１の信号
の立ち下がりのタイミングに一致して論理“Ｌ”にな
る。

【００５８】第３の論理は、中間値１１０７が論理
“Ｌ”か、反転クロック信号ＣＫＢが論理“Ｌ”（クロ
ック信号ＣＫが論理“Ｈ”）か、または遅延されたクロ
ック信号ＣＫが論理“Ｌ”である期間である。従って、
第１または第２論理が成立する時を除き、常にブースト
信号線１１３１の信号が中間電位に固定されるため、こ
の期間は電源に接続されるシールド線と同様に作用す
る。

【００５９】つまり、中間値１１０６に対応するデータ
信号線１１２１の信号の波形において、その立ち上がり
および立ち下がりのタイミングでブースト信号線１１３
１の信号の波形を同相で変化させ、クロストークノイズ
の到来を排除しつつ相対的な高速化を図ることができ
る。なお、いずれの場合もトライステートバッファ１１
０３における若干の信号遅れ時間を考慮する必要があ
る。

【００６０】なお、本発明は前述の実施例にのみ限定さ
れるものではなく、その他、本発明の要旨を逸脱しない
範囲で種々の変更を加え得ることは勿論である。

【００６１】

【発明の効果】以上述べたように、本発明による信号伝
送回路には次の効果がある。第１に、信号伝送における
遅延の軽減について述べる。図１３は、インバータ遅延
の作用部分を説明する回路図である。図１３に示すイン
バータ遅延の影響部分において、一つの駆動インバータ
にかかる負荷は影響部分の配線長と伝送先の一つの受信
インバータで決定される。

【００６２】図１４は、図１３における遅延作用を説明
する図である。グラフの横軸は影響部分の配線長で、縦
軸はインバータ遅延の遅延量であり、また、信号変化
（固定、同相、逆相）はインバータ遅延の影響部分に対
するブースト信号の関係をパラメータとしたものであ
る。

【００６３】ブースト信号線の電位が同相で変化する場
合（丸点）、同相変化であるため前記線間容量がインバ
ータの負荷とはみなせず、また、ブースト信号の電位変
化をデータ信号に比べて急峻または大きな振幅にしてデ
ータ信号の変化を加速するため、配線長０（なし）での
遅延量に対する遅延増加分は電位を固定した場合（四角
点）に比べて半分以下の割合になる。なお、参考に逆相
の場合（三角点）も示す。

【００６４】第２に、集積回路のプロセスにおけるパタ
ーン面積の削減について述べる。図１５は、本発明と従
来例における配線領域の幅を説明する図である。データ
信号線１７２１とシールド線１７３１の線間容量はもと
もと負荷とはみなせず、却って信号伝送の高速化に寄与
するため、本発明では両者の間隔をデザインルールぎり
ぎりまで狭くすることができる。

【００６５】例えば、最小の線幅および間隔を１μｍと
しシールド線を前記配線とすれば、負荷容量の増加を防
止するために必要な間隔が、従来例では図１５（ｂ）に
示す２μｍであった。つまり、データ信号線１７２１
と、２本のシールド線１７３１および２本の離隔データ
信号線１７２２，１７２３が占める配線領域の幅は、従
来例では１１μｍであったものが本発明では図１５
（ａ）に示す９μｍに削減できる。

【００６６】従って、半導体集積回路において信号の伝
送速度の遅延を防止しつつ、クロストークノイズの低減
が可能な信号伝送回路を提供できるようになった。

【図面の簡単な説明】

【図１】（ａ），（ｂ）は、本発明の実施形態を原理的
に説明する構成図である。

【図２】本発明による第１実施形態を具体的に説明する
回路図である。

【図３】第１実施形態における作用を説明する波形図で
ある。

【図４】本発明による第２実施形態を説明する回路図で
ある。

【図５】第２実施形態における作用を説明する波形図で
ある。

【図６】本発明による第３実施形態を具体的に説明する
回路図である。

【図７】本発明による第４実施形態を具体的に説明する
回路図である。

【図８】本発明による第５実施形態を具体的に説明する
回路図である。

【図９】第５実施形態における作用を説明する波形図で
ある。

【図１０】本発明による第６実施形態を具体的に説明す
る回路図である。

【図１１】本発明による第７実施形態を具体的に説明す
る回路図である。

【図１２】第７実施形態における作用を説明する波形図
である。

【図１３】インバータ遅延の作用部分を説明する回路図
である。

【図１４】図１３における遅延作用を説明する図であ
る。

【図１５】（ａ），（ｂ）は、本発明と従来例における
配線領域の幅を説明する図である。

【図１６】一般的な信号伝送回路による第１従来例を説
明する回路図である。

【図１７】シールド線による対策の第２従来例を説明す
る回路図である。

【符号の説明】

１０１論理回路１０２予測手段１１１ドライバ１１２レシーバ１２１データ信号線１２２，１２３離隔データ信号線１３１ブースト信号線

Claims

(57)【特許請求の範囲】

【請求項１】論理データに基づいてデータ信号線を駆
動し、伝送されるデータ信号を受信するための信号伝送
回路において、データ信号の変化を予測しつつ、該データ信号と極性の
一致したブースト信号を形成する予測手段と、データ信号線と離隔し互いに隣り合って併設され、前記
予測手段からのブースト信号により駆動されるブースト
信号線を設けることを特徴とする信号伝送回路。
【請求項２】前記予測手段は、ブースト信号の波形を
データ信号の波形と同一の位相で変化させるものである
請求項１記載の信号伝送回路。
【請求項３】前記データ信号線に、プリチャージまた
はディスチャージして駆動するためのダイナミック型イ
ンバータを設ける請求項１記載の信号伝送回路。
【請求項４】前記予測手段は、ブースト信号の電位を
データ信号の電位より大きな振幅で変化させるものであ
る請求項１記載の信号伝送回路。
【請求項５】前記予測手段は、ブースト信号の電位を
データ信号の電位に対応するタイミングで、かつブース
ト信号の中間電位を基準に変化させるものである請求項
１記載の信号伝送回路。