JP2001291834A - クロストークキャンセル回路、配線モジュールおよび自動配線装置の配線方法 - Google Patents

クロストークキャンセル回路、配線モジュールおよび自動配線装置の配線方法

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Abstract

(57)【要約】 【課題】 大規模集積回路（ＬＳＩ）内の配線のクロス
トークノイズを抑えることが可能なクロストークキャン
セル回路を提供する。 【解決手段】 クロストークキャンセル回路１９は、入
力端Ｔ１１，Ｔ２１と、配線１０1 〜１０3 ，２０1 〜
２０3 と、反転回路１１，１２，２１，２２と、出力端
Ｔ１９，Ｔ２９とを有する。配線１０1 〜１０3 と配線
２０1 〜２０3 は、互いに平行に配置されている。反転
回路１１，１２は、配線１０1 〜１０3 によって直列接
続されている。反転回路２１，２２は、配線２０1 〜２
０3 によって直列接続されている。反転回路１１，１
２，２１，２２は、配線１０1 〜１０3 ，２０1 〜２０
3 が延びる配線方向上に、交互に配置されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大規模集積回路内
の配線のクロストークノイズを抑えることが可能なクロ
ストークキャンセル回路と、このクロストークキャンセ
ル回路で使用可能な配線モジュールと、大規模集積回路
（ＬＳＩ）内の配線を行う自動配線装置の配線方法とに
関する。
【０００２】
【従来の技術】ＬＳＩ内のバス（バス配線）やブロック
間配線などの長距離配線では、隣接配線間の寄生容量に
よってクロストークが発生する。このクロストークの影
響によって信号伝搬の遅延のばらつきが生じ、ＬＳＩ内
のＤ型フリップフロップ（ＤＦＦ）でのホールドタイム
エラーや、ＬＳＩの最高動作周波数の低下等を引き起こ
す可能性がある。
【０００３】クロストークに関しては、種々の文献があ
る。例えば、特開平１０−３２２５４号公報には、半導
体装置の自動配線方法およびネットディレイの計算方法
の発明が開示されている。特開平１１−４０６７７号公
報には、クロストークエラー改善方式および方法の発明
が開示されている。特開平９−２９３０９４号公報に
は、レイアウト設計装置の発明が開示されている。特開
平１０−３０８４５１号公報には、クロストークを考慮
した自動配線方法の発明が開示されている。
【０００４】
【発明が解決しようとする課題】クロストーク対策とし
て、信号線を電源線などでシールドしたり、配線間隔を
大きくしたりする手法が知られているが、当該手法を用
いると配線領域（配線面積）の増大を招く。
【０００５】クロストーク対策として、配線に対して等
間隔にバッファを挿入し、配線方向と垂直な方向にバッ
ファを並べることで、負荷容量に対する寄生容量の割合
を減らしてクロストークの影響を減らすという手法もあ
るが、当該手法を用いると、バッファの個数を増やすに
つれて配線面積および消費電力が増大する。クロストー
クの影響を充分に低減できる程度にバッファ数を増やし
てバッファ間隔を狭めると、今度はバッファも含めた全
体の遅延時間が大きくなる。
【０００６】２つの信号線が隣接して平行に長距離配線
された場合に、一方の信号線を別の配線層へ移したり、
同一配線層内で離れた位置の別の平行配線と位置を途中
で入れ替えたりする手法もあるが、当該手法を用いる
と、配置の入替用に余計な配線が増加する。この手法で
は、統計的にクロストークの影響が減る可能性が高い。
しかし、入替後の位置での隣接配線からのクロストーク
と、入替前の位置での隣接配線からのクロストークとが
同時かつ同位相で生じる場合、この最悪ケースではクロ
ストークがあまり改善されないおそれがある。そのよう
なダイナミックな信号変化タイミングを含めた全ての組
合せでクロストークの影響を検証するのは、時間および
労力がかかると共に負担が大きい。
【０００７】本発明の目的は、大規模集積回路内の配線
のクロストークノイズを抑えることが可能なクロストー
クキャンセル回路と、このクロストークキャンセル回路
で使用可能な配線モジュールと、ＬＳＩ内のクロストー
クキャンセル回路の配線を行うことが可能な自動配線装
置の配線方法とを提供することにある。
【０００８】
【課題を解決するための手段】本発明に係るクロストー
クキャンセル回路は、大規模集積回路内の配線のクロス
トークノイズを抑えるクロストークキャンセル回路であ
って、Ｎ個（Ｎは２以上の偶数）の第１の反転回路と、
前記Ｎ個の第１の反転回路を直列接続する第１の配線
と、Ｎ個の第２の反転回路と、前記Ｎ個の第２の反転回
路を直列接続する第２の配線とを有し、前記第１および
第２の配線は、互いに平行または略平行に隣接するよう
に配置されており、前記Ｎ個の第１の反転回路のうち１
個以上の第１の反転回路は、前記第１および第２の配線
間の寄生容量によるクロストークノイズが前記第２の配
線上で相殺または略相殺されるような位置に配置されて
おり、前記Ｎ個の第２の反転回路のうち１個以上の第２
の反転回路は、前記第１および第２の配線間の寄生容量
によるクロストークノイズが前記第１の配線上で相殺ま
たは略相殺されるような位置に配置されている。
【０００９】本発明に係るクロストークキャンセル回路
では、好適には、前記１個以上の第１の反転回路と前記
１個以上の第２の反転回路は、配線方向上に交互に配置
されている。
【００１０】本発明に係るクロストークキャンセル回路
では、より好適には、前記１個以上の第１の反転回路
は、前記第２の反転回路からの距離が最大となる位置ま
たは当該位置の近傍に配置されており、前記１個以上の
第２の反転回路は、前記第１の反転回路からの距離が最
大となる位置または当該位置の近傍に配置されている。
【００１１】本発明に係るクロストークキャンセル回路
では、より好適には、前記１個以上の第１の反転回路と
前記１個以上の第２の反転回路を交互に配置した場合の
最大遅延時間と最小遅延時間の時間差は、前記Ｎ個の第
１および第２の反転回路を配線方向とは垂直な方向に並
べてそれぞれ配置した場合の最大遅延時間と最小遅延時
間の時間差の半分以下である。
【００１２】本発明に係るクロストークキャンセル回路
では、好適には、前記Ｎ個の第１の反転回路の各々で
は、当該第１の反転回路の入力信号電圧が変化する時間
と出力信号電圧が変化する時間とが重複し、前記Ｎ個の
第２の反転回路の各々では、当該第２の反転回路の入力
信号電圧が変化する時間と出力信号電圧が変化する時間
とが重複する。
【００１３】本発明に係るクロストークキャンセル回路
では、例えば、前記Ｎ個の第１および第２の反転回路な
らびに前記第１および第２の配線は、前記大規模集積回
路内のデータバスまたはアドレスバスを構成しており、
前記大規模集積回路は、０．２５ミクロン以下のプロセ
スルールにより製造される半導体集積回路である構成と
してもよい。
【００１４】本発明に係るクロストークキャンセル回路
では、好適には、前記Ｎ個の第１および第２の反転回路
は、同じ構成の反転回路である。
【００１５】本発明に係る配線モジュールは、大規模集
積回路内の配線モジュールであって、Ｍ個（Ｍは自然
数）の反転回路と、前記Ｍ個の反転回路の入力線と、前
記Ｍ個の反転回路の出力線と、Ｌ本の信号線とを有し、
前記入力線、前記出力線および前記信号線は、互いに平
行または略平行であり、前記反転回路ならびに当該反転
回路の入力線および出力線と、前記信号線とが、交互に
配置されている。但し、Ｍ＝１である場合は、Ｌ＝Ｍま
たはＬ＝Ｍ＋１であり、Ｍ≧２である場合は、Ｌ＝Ｍ、
Ｌ＝Ｍ＋１またはＬ＝Ｍ−１である。
【００１６】本発明に係る配線モジュールは、好適に
は、前記Ｍは、２以上の整数であり、前記Ｍ個の反転回
路は、前記信号線の方向とは垂直または略垂直な方向に
並列するように配置されている。
【００１７】本発明に係る配線モジュールは、例えば、
前記反転回路と、当該反転回路の前記入力線および前記
出力線と、前記信号線とが、前記大規模集積回路内のデ
ータバスまたはアドレスバスの一部を構成しており、前
記大規模集積回路は、０．２５ミクロン以下のプロセス
ルールにより製造される半導体集積回路である構成とし
てもよい。
【００１８】本発明に係る自動配線装置の配線方法は、
大規模集積回路内の配線を行う自動配線装置の配線方法
であって、複数の配線を平行または実質的に平行に配置
する第１の工程と、前記複数の配線の各々に対して同じ
個数の反転回路を挿入する第２の工程とを有し、前記第
２の工程は、隣接する配線の寄生容量によるクロストー
クノイズが当該隣接する配線上で相殺または略相殺され
るような位置に前記反転回路を挿入する第３の工程を有
する。
【００１９】本発明に係る自動配線装置の配線方法で
は、好適には、前記第３の工程では、前記複数の配線の
うち互いに隣接する配線に対し、前記反転回路を互い違
いの位置に挿入する。
【００２０】本発明に係る自動配線装置の配線方法で
は、より好適には、前記第３の工程では、前記互いに隣
接する配線のうち一方の配線に対し、他方の配線の反転
回路からの距離が最大となる位置または当該位置の近傍
に、前記反転回路を挿入する。
【００２１】本発明に係る自動配線装置の配線方法で
は、より好適には、前記隣接する２つの配線に対し、前
記反転回路を前記互い違いの位置に配置した場合の最大
遅延時間と最小遅延時間の時間差は、当該反転回路を配
線方向とは垂直な方向に２個ずつ並べて配置した場合の
最大遅延時間と最小遅延時間の時間差の半分以下であ
る。
【００２２】本発明に係る自動配線装置の配線方法で
は、好適には、前記反転回路は、入力信号電圧が変化す
る時間と出力信号電圧が変化する時間とが重複する。
【００２３】本発明に係る自動配線装置の配線方法で
は、例えば、前記配線は、データバスまたはアドレスバ
スの配線であり、前記大規模集積回路は、０．２５ミク
ロン以下のプロセスルールにより製造される半導体集積
回路である構成としてもよい。
【００２４】本発明に係る自動配線装置の配線方法で
は、好適には、前記複数の配線の各々に対して挿入され
る反転回路は、同じ構成の反転回路である。
【００２５】Ｎ個の第１の反転回路の何れかを、第１お
よび第２の配線間の寄生容量によるクロストークノイズ
が第２の配線上で相殺または略相殺されるような位置に
配置することで、第２の配線上のクロストークノイズが
打ち消し合って結果的にクロストークノイズが低減され
る。Ｎ個の第２の反転回路の何れかを、第１および第２
の配線間の寄生容量によるクロストークノイズが第１の
配線上で相殺または略相殺されるような位置に配置する
ことで、第１の配線上のクロストークノイズが打ち消し
合って結果的にクロストークノイズが低減される。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。
【００２７】クロストークキャンセル回路 図１は、本発明に係るクロストークキャンセル回路の実
施の形態を示す回路図である。このクロストークキャン
セル回路１９は、入力端Ｔ１１，Ｔ２１と、出力端Ｔ１
９，Ｔ２９と、配線１０1 〜１０3 ，２０1 〜２０
3 と、反転回路１１，１２，２１，２２とを有し、ＬＳ
Ｉ内で使用される。反転回路１１，１２，２１，２２
は、例えば、ＮＡＮＤゲート、ＮＯＲゲート、インバー
タ等により構成される。
【００２８】入力端Ｔ１１と反転回路１１の入力端との
間は、配線１０1 により接続されている。反転回路１１
の出力端と反転回路１２の入力端との間は、配線１０2
により接続されている。反転回路１２の出力端と出力端
Ｔ１９との間は、配線１０3 により接続されている。
【００２９】入力端Ｔ２１と反転回路２１の入力端との
間は、配線２０1 により接続されている。反転回路２１
の出力端と反転回路２２の入力端との間は、配線２０2
により接続されている。反転回路２２の出力端と出力端
Ｔ２９との間は、配線２０3 により接続されている。
【００３０】配線１０1 〜１０3 と配線２０1 〜２０3
は、平行または実質的に平行に配置されている。配線１
０1 〜１０3 の間に反転回路１１，１２が挿入されてお
り、配線２０1〜２０3 の間に反転回路２１，２２が挿
入されている。
【００３１】図１の回路図において、配線１０1 〜１０
3 ，２０1 〜２０3 のうち、入力端Ｔ１１，Ｔ２１と反
転回路１１との間を区間Ａとし、反転回路１１，２１の
間を区間Ｂとし、反転回路２１，１２の間を区間Ｃと
し、反転回路１２，２２の間を区間Ｄとし、反転回路２
２と出力端Ｔ１９，Ｔ２９の間を区間Ｅとしている。
【００３２】反転回路１１，１２，２１，２２は、配線
方向上に交互に配置されており、互い違いの位置に配置
されている。入力端Ｔ１１と反転回路２１との間の区間
（Ａ＋Ｂ）に反転回路１１が位置し、反転回路１１，１
２の間の区間（Ｂ＋Ｃ）に反転回路２１が位置し、反転
回路２１，２２の間の区間（Ｃ＋Ｄ）に反転回路１２が
位置し、反転回路１２と出力端Ｔ１９，Ｔ２９との間の
区間（Ｄ＋Ｅ）に反転回路２２が位置している。
【００３３】図２は、図１中の反転回路１１の一例を示
す回路図である。なお、図１の反転回路１１，１２，２
１，２２は同じ回路構成であり、反転回路１１を例示し
て説明する。
【００３４】図２（Ａ）に示す反転回路１１は、図２
（Ｂ）に示すＣＭＯＳ（Complementary Metal Oxide Se
miconductor ）インバータにより構成されている。図２
（Ｂ）の反転回路１１は、ｐチャネル型ＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r ）１１Ｐと、ｎチャネル型ＭＯＳＦＥＴ１１Ｎとが相
補的に接続されている。ｐチャネル型ＭＯＳＦＥＴ１１
Ｐのソース端子は、電源電圧ＶDDが供給され、ｎチャネ
ル型ＭＯＳＦＥＴ１１Ｎのソース端子は、接地されて接
地電位ＧＮＤになっている。
【００３５】図３は、従来のクロストークの影響を抑制
する回路を示す説明図である。図３（Ａ）は、このクロ
ストーク抑制回路６９の回路図を示している。図３
（Ｂ）は、図３（Ａ）のクロストーク抑制回路６９の概
略的な等価回路図を示している。
【００３６】図３（Ａ）のクロストーク抑制回路６９
は、入力端Ｔ６１，Ｔ７１と、出力端Ｔ６９，Ｔ７９
と、配線６０1 〜６０3 ，７０1 〜７０3 と、バッファ
６１，６２，７１，７２とを有し、ＬＳＩ内で使用され
る。
【００３７】入力端Ｔ６１とバッファ６１の入力端との
間は、配線６０1 により接続されている。バッファ６１
の出力端とバッファ６２の入力端との間は、配線６０2
により接続されている。バッファ６２の出力端と出力端
Ｔ６９との間は、配線６０3 により接続されている。
【００３８】入力端Ｔ７１とバッファ７１の入力端との
間は、配線７０1 により接続されている。バッファ７１
の出力端とバッファ７２の入力端の間は、配線７０2 に
より接続されている。バッファ７２の出力端と出力端Ｔ
７９との間は、配線７０3 により接続されている。
【００３９】配線６０1 〜６０3 と配線７０1 〜７０3
は、平行または実質的に平行に配置されている。配線６
０1 〜６０3 の間にバッファ６１，６２が挿入されてお
り、配線７０1〜７０3 の間にバッファ７１，７２が挿
入されている。バッファ６１，７１とバッファ６２，７
２は、配線方向とは垂直な方向に並べて配置されてい
る。
【００４０】図３（Ｂ）は、図３（Ａ）のクロストーク
抑制回路６９について、配線の電気抵抗（配線抵抗）お
よび配線間の寄生容量の影響を加味した概略的な等価回
路図を示している。入力端Ｔ６１からバッファ６１まで
の配線６０1 は、直列接続された配線抵抗６１Ｒ〜６３
Ｒからなる。バッファ６１，６２間の配線６０2 は、直
列接続された配線抵抗６４Ｒ〜６６Ｒからなる。バッフ
ァ６２から出力端Ｔ６９までの配線６０3 は、直列接続
された配線抵抗６７Ｒ〜６９Ｒからなる。
【００４１】入力端Ｔ７１からバッファ７１までの配線
７０1 は、直列接続された配線抵抗７１Ｒ〜７３Ｒから
なる。バッファ７１，７２間の配線７０2 は、直列接続
された配線抵抗７４Ｒ〜７６Ｒからなる。バッファ７２
から出力端Ｔ７９までの配線７０3 は、直列接続された
配線抵抗７７Ｒ〜７９Ｒからなる。
【００４２】配線抵抗６１Ｒ，６２Ｒと配線抵抗７１
Ｒ，７２Ｒとの間には、寄生容量６１Ｃが存在する。配
線抵抗６２Ｒ，６３Ｒと配線抵抗７２Ｒ，７３Ｒとの間
には、寄生容量６２Ｃが存在する。
【００４３】配線抵抗６４Ｒ，６５Ｒと配線抵抗７４
Ｒ，７５Ｒとの間には、寄生容量６４Ｃが存在する。配
線抵抗６５Ｒ，６６Ｒと配線抵抗７５Ｒ，７６Ｒとの間
には、寄生容量６５Ｃが存在する。
【００４４】配線抵抗６７Ｒ，６８Ｒと配線抵抗７７
Ｒ，７８Ｒとの間には、寄生容量６７Ｃが存在する。配
線抵抗６８Ｒ，６９Ｒと配線抵抗７８Ｒ，７９Ｒとの間
には、寄生容量６８Ｃが存在する。
【００４５】配線６０1 〜６０3 に信号Ｓ１が伝搬し、
配線７０1 〜７０3 に信号Ｓ２が伝搬し、信号Ｓ１，Ｓ
２が同位相である第１の場合、寄生容量６１Ｃ〜６８Ｃ
に電位差が生じないか又は殆んど生じないので伝搬遅延
は小さく、遅延時間が最小になる。配線６０1 〜６０3
に信号Ｓ１が伝搬し、配線７０1 〜７０3 に信号の伝搬
がない第２の場合は、寄生容量６１Ｃ〜６８Ｃに電位差
が生じて、伝搬遅延は大きくなる。
【００４６】配線６０1 〜６０3 に信号Ｓ１が伝搬し、
配線７０1 〜７０3 に信号Ｓ３が伝搬し、信号Ｓ１，Ｓ
３が逆位相である第３の場合、寄生容量６１Ｃ〜６８Ｃ
に電位差が生じて伝搬遅延はさらに大きくなり、遅延時
間が最大になる。この第３の場合の寄生容量は、第２の
場合の寄生容量の２倍に見えることから、この寄生容量
をミラー容量ということがある。
【００４７】図３のクロストーク抑制回路６９では、負
荷容量に対する寄生容量の割合を減少させてクロストー
クを抑えるものであり、バッファ数や消費電力の増加な
どの不具合が生じる。また、バッファ数を増やすほどク
ロストークの影響は減っていくが、バッファ遅延の総和
が大きくなり、ＬＳＩの最高動作速度（または最高動作
周波数）の低下をもたらすことがある。
【００４８】一方、図１のクロストークキャンセル回路
１９では、クロストークを引き起こす寄生容量を削減し
ない。その代わりに、信号を反転させる反転回路を隣接
配線の反転回路から離して配置（例えば、隣接配線の反
転回路からの距離が最大となる位置に配置）したり、配
線の端から離して配置したりすることにより、部分的な
クロストークノイズ同士を干渉させて相殺させる。クロ
ストークノイズ同士が打ち消し合うことで、平行配線長
が大きい場合に、シールドに近い効果を得ることが可能
である。
【００４９】図４は、図１中の反転回路１１の入力信号
電圧および出力信号電圧の時間変化を示す説明図であ
る。反転回路１１として、図２の１段構成のＣＭＯＳイ
ンバータ（インバータ）を例示して説明する。このイン
バータでは、入力信号Ｓｉの信号電圧が変化し始めて、
インバータを構成するＭＯＳＦＥＴのしきい電圧を超え
たあたりから、出力信号Ｓｏの信号電圧は変化を始め
る。
【００５０】ＬＳＩ内のクロストークキャンセル回路１
９では、インバータがドライブする負荷はかなり重い
（負荷が大きい）ため、入力信号電圧の変化時間Ｔｃに
対し、インバータの入力信号電圧と出力信号電圧の変化
が重なる重複時間Ｔｘは変化時間Ｔｃに近くなる。この
ため、図１のクロストークキャンセル回路１９に示す反
転回路（インバータ）の配置では、インバータの入力側
の配線と出力側の配線とによる、隣接配線へのクロスト
ークノイズが、当該隣接配線上で重複時間Ｔｘで相殺ま
たは略相殺される。
【００５１】このクロストークノイズが相殺される様子
を、図５を用いて説明する。図５（Ａ）は、図１のクロ
ストークキャンセル回路１９において、反転回路１１の
近傍を拡大した部分的な回路図である。図５（Ｂ）は、
図５（Ａ）の部分的な回路図において、配線抵抗および
寄生容量の影響を加味した概略的な等価回路図である。
【００５２】図５（Ｂ）において、図５（Ａ）の配線１
０1 は、直列接続された配線抵抗１２Ｒ，１３Ｒからな
る。図５（Ｂ）において、 図５（Ａ）の配線１０
2 は、直列接続された配線抵抗１５Ｒ，１６Ｒからな
る。図５（Ｂ）において、図５（Ａ）の配線２０1 は、
直列接続された配線抵抗２２Ｒ〜２６Ｒからなる。
【００５３】配線抵抗１２Ｒ，１３Ｒと配線抵抗２２
Ｒ，２３Ｒとの間には、寄生容量１２Ｃが存在する。配
線抵抗１３Ｒから反転回路１１までと、配線抵抗２３
Ｒ，２４Ｒとの間には、寄生容量１３Ｃが存在する。
【００５４】反転回路１１から配線抵抗１５Ｒまでと、
配線抵抗２４Ｒ，２５Ｒとの間には、寄生容量１４Ｃが
存在する。配線抵抗１５Ｒ，１６Ｒと配線抵抗２５Ｒ，
２６Ｒとの間には、寄生容量１５Ｃが存在する。
【００５５】反転回路１１の入力信号電圧と出力信号電
圧とが同時に変化している場合、反転回路１１の入力側
の配線抵抗１２Ｒ，１３Ｒから配線抵抗２２Ｒ，２３
Ｒ，２４Ｒに対して寄生容量１２Ｃ，１３Ｃによりクロ
ストークノイズが生じると共に、反転回路１１の出力側
の配線抵抗１５Ｒ，１６Ｒから配線抵抗２４Ｒ，２５
Ｒ，２６Ｒに対して寄生容量１４Ｃ，１５Ｃによりクロ
ストークノイズが生じる。反転回路１１の入力信号によ
って生じたクロストークノイズと出力信号によって生じ
たクロストークノイズは、反転回路１１の近傍に位置す
る配線抵抗２４Ｒで互いに打ち消し合い、相殺または略
相殺される。
【００５６】したがって、反転回路１１で信号が変化し
ている場合に、隣接配線上で同じタイミングで信号変化
が生じたとき（特に、逆位相の信号変化が生じたとき）
に、信号の伝搬遅延に対するクロストークの影響が低減
される。クロストークの影響は、配線が２本である場合
も３本以上である場合も、同様にして低減される。
【００５７】上記説明は、反転回路１１近辺での効果で
あったが、例えば図１全体で入力端Ｔ１１，Ｔ２１から
出力端Ｔ１９，Ｔ２９への信号伝搬を見た場合には、別
の効果も奏する。ここで、図１のクロストークキャンセ
ル回路１９において、入力端Ｔ１１，Ｔ２１に、同位相
で変化する信号が同時に入力された場合を想定する。
【００５８】図４の説明図に示すように、反転回路の遅
延時間が信号の変化時間Ｔｃより小さい場合、図１の配
線１０1 〜１０3 ，２０1 〜２０3 上の電圧変化は、隣
接配線間でほぼ同じ速度で波のように入力端Ｔ１１，Ｔ
２１から出力端Ｔ１９，Ｔ２９へと伝わっていく。
【００５９】このとき、図１の区間Ａでは同相、区間Ｂ
では逆相、区間Ｃでは同相、区間Ｄでは逆相、区間Ｅで
は同相となる。従ってクロストークによる影響として、
信号の伝搬遅延は、区間Ｂ、Ｄで大きくなり、区間Ａ，
Ｃ，Ｅでは小さくなる。その結果、区間ごとの遅延の変
動が相殺し合い、トータルでの遅延変化が小さくなる。
図１のクロストークキャンセル回路１９の入力端子Ｔ１
１，Ｔ２１に逆相の信号が入力された場合は、区間ごと
の遅延の大小が逆になるが、トータルでの遅延変化が同
様に小さくなる。
【００６０】配線モジュール 次に、配線モジュールについて説明する。図６は、クロ
ストークキャンセル回路に使用可能な配線モジュール
と、当該配線モジュールから生成したクロストークキャ
ンセル回路とを示す第１の説明図である。
【００６１】図６（Ａ）は、配線モジュール１を示す説
明図である。この配線モジュール１は、反転回路３１
と、反転回路３１の入力線３１Ａおよび出力線３１Ｂ
と、信号線４１とを有する。
【００６２】図６（Ｂ）は、配線モジュール２を示す説
明図である。この配線モジュール２は、信号線３２と、
反転回路４２と、反転回路４２の入力線４２Ａおよび出
力線４２Ｂとを有する。
【００６３】図６（Ｃ）は、配線モジュール３を示す説
明図である。この配線モジュール３は、反転回路３３
と、反転回路３３の入力線３３Ａおよび出力線３３Ｂ
と、信号線４３とを有する。
【００６４】図６（Ｄ）は、配線モジュール４を示す説
明図である。この配線モジュール４は、信号線３４と、
反転回路４４と、反転回路４４の入力線４４Ａおよび出
力線４４Ｂとを有する。配線モジュール１，３は互いに
同一の構成であり、配線モジュール２，４は互いに同一
の構成である。
【００６５】図６（Ｅ）は、図６（Ａ）〜図６（Ｄ）に
示す配線モジュール１〜４から生成したクロストークキ
ャンセル回路２９を示す回路図である。図６（Ｅ）のク
ロストークキャンセル回路２９は、入力端Ｔ１１，Ｔ２
１と、配線３０1 〜３０5 ，４０1 〜４０5 と、配線モ
ジュール１〜４と、出力端Ｔ１９，Ｔ２９とを有する。
このクロストークキャンセル回路２９は、以下に示すよ
うな接続関係になっている。
【００６６】入力端Ｔ１１と配線モジュール１の反転回
路３１の入力線３１Ａとが、配線３０1 により接続され
ている。入力端Ｔ２１と配線モジュール１の信号線４１
の入力端とが、配線４０1 により接続されている。
【００６７】配線モジュール１の反転回路３１の出力線
３１Ｂと配線モジュール２の信号線３２の入力端とが、
配線３０2 により接続されている。配線モジュール１の
信号線４１の出力端と配線モジュール２の反転回路４２
の入力線４２Ａとが、配線４０2 により接続されてい
る。
【００６８】配線モジュール２の信号線３２の出力端と
配線モジュール３の反転回路３３の入力線３３Ａとが、
配線３０3 により接続されている。配線モジュール２の
反転回路４２の出力線４２Ｂと配線モジュール３の信号
線４３の入力端とが、配線４０3 により接続されてい
る。
【００６９】配線モジュール３の反転回路３３の出力線
３３Ｂと配線モジュール４の信号線３４の入力端とが、
配線３０4 により接続されている。配線モジュール３の
信号線４３の出力端と配線モジュール４の反転回路４４
の入力線４４Ａとが、配線４０4 により接続されてい
る。
【００７０】配線モジュール４の信号線３４の出力端と
出力端Ｔ１９とが、配線３０5 により接続されている。
配線モジュール４の反転回路４４の出力線４４Ｂと出力
端Ｔ２９とが、配線４０5 により接続されている。
【００７１】このようにして、図６（Ａ）〜（Ｄ）の配
線モジュール１〜４を用いて、図６（Ｅ）のクロストー
クキャンセル回路２９を生成することができる。このク
ロストークキャンセル回路２９では、２ビットのパラレ
ルデータを、クロストークノイズを抑えつつ、かつ遅延
時間の時間差を抑えつつ、転送することが可能である。
【００７２】また、図６（Ｅ）内の反転回路３１，３
３，４２，４４を、それぞれ反転回路１１，１２，２
１，２２とすることで、図１のクロストークキャンセル
回路１９を得ることが可能である。配線モジュール１〜
４は、例えば、ＬＳＩ内のデータバスまたはアドレスバ
スの配線に挿入されて使用される。
【００７３】図７は、クロストークキャンセル回路に使
用可能な配線モジュールと、当該配線モジュールから生
成したクロストークキャンセル回路とを示す第２の説明
図である。
【００７４】図７（Ａ）は、配線モジュール６を示す説
明図である。この配線モジュール６は、反転回路１１
１，１３１と、反転回路１１１，１３１の入力線１１１
Ａ，１３１Ａおよび出力線１１１Ｂ，１３１Ｂと、信号
線１２１，１４１とを有する。
【００７５】配線モジュール６では、反転回路１１１，
１３１と信号線１２１，１４１とが交互に配置されてい
る。入力線１１１Ａ，１３１Ａと、出力線１１１Ｂ，１
３１Ｂと、信号線１２１，１４１は、互いに平行または
略平行に配置されている。反転回路１１１，１３１は、
信号線１２１，１４１が延びる方向（信号線の方向）と
は、垂直または略垂直な方向に並列するように配置され
ている。
【００７６】図７（Ｂ）は、配線モジュール７を示す説
明図である。この配線モジュール７は、信号線１１２，
１３２と、反転回路１２２，１４２と、反転回路１２
２，１４２の入力線１２２Ａ，１４２Ａおよび出力線１
２２Ｂ，１４２Ｂとを有する。
【００７７】配線モジュール７では、反転回路１２２，
１４２と信号線１１２，１３２とが交互に配置されてい
る。入力線１２２Ａ，１４２Ａと、出力線１２２Ｂ，１
４２Ｂと、信号線１１２，１３２は、互いに平行または
略平行に配置されている。反転回路１２２，１４２は、
信号線１１２，１３２が延びる方向（信号線の方向）と
は、垂直または略垂直な方向に並列するように配置され
ている。反転回路１１１，１２２，１３１，１４２は、
互いに同一の構成である。
【００７８】図７（Ｃ）は、図７（Ａ），（Ｂ）に示す
配線モジュール６，７から生成したクロストークキャン
セル回路１１９を示す回路図である。図７（Ｃ）のクロ
ストークキャンセル回路１１９は、入力端Ｔ１１１〜Ｔ
１４１と、配線１１０1 〜１１０3 ，１２０1 〜１２０
3 ，１３０1 〜１３０3 ，１４０1 〜１４０3 と、配線
モジュール６，７と、出力端Ｔ１１９〜Ｔ１４９とを有
する。このクロストークキャンセル回路１１９は、以下
のような接続関係になっている。
【００７９】入力端Ｔ１１１と配線モジュール６の反転
回路１１１の入力線１１１Ａとが、配線１１０1 により
接続されている。入力端Ｔ１３１と配線モジュール６の
反転回路１３１の入力線１３１Ａとが、配線１３０1 に
より接続されている。
【００８０】入力端Ｔ１２１と配線モジュール６の信号
線１２１の入力端とが、配線１２０1 により接続されて
いる。入力端Ｔ１４１と配線モジュール６の信号線１４
１の入力端とが、配線１４０1 により接続されている。
【００８１】配線モジュール６の反転回路１１１の出力
線１１１Ｂと配線モジュール７の信号線１１２の入力端
とが、配線１１０2 により接続されている。配線モジュ
ール６の反転回路１３１の出力線１３１Ｂと配線モジュ
ール７の信号線１３２の入力端とが、配線１３０2 によ
り接続されている。
【００８２】配線モジュール６の信号線１２１の出力端
と配線モジュール７の反転回路１２２の入力線１２２Ａ
とが、配線１２０2 により接続されている。配線モジュ
ール６の信号線１４１の出力端と配線モジュール７の反
転回路１４２の入力線１４２Ａとが、配線１４０2 によ
り接続されている。
【００８３】配線モジュール７の信号線１１２の出力端
と出力端Ｔ１１９とが、配線１１０3 により接続されて
いる。配線モジュール７の信号線１３２の出力端と出力
端Ｔ１３９とが、配線１３０3 により接続されている。
【００８４】配線モジュール７の反転回路１２２の出力
線１２２Ｂと出力端Ｔ１２９とが、配線１２０3 により
接続されている。配線モジュール７の反転回路１４２の
出力線１４２Ｂと出力端Ｔ１４９とが、配線１４０3 に
より接続されている。
【００８５】このようにして、図７（Ａ），（Ｂ）の配
線モジュール６，７を用いて、図７（Ｃ）のクロストー
クキャンセル回路１１９を生成することができる。この
クロストークキャンセル回路１１９では、４ビットのパ
ラレルデータを、クロストークノイズを抑えつつ、かつ
遅延時間の時間差を抑えつつ、転送することが可能であ
る。配線モジュール６，７は、例えば、ＬＳＩ内のデー
タバスまたはアドレスバスの配線に挿入されて、当該デ
ータバスまたはアドレスバスの一部を構成する。
【００８６】ケース１ 一例として、０．２５ミクロン（または０．２５μｍ）
のプロセスルールで作成された２本の平行配線につい
て、配線長を５ｍｍとし、両配線に２個のＣＭＯＳイン
バータを挿入した場合を想定する。例えば、配線幅を約
０．８μｍとし、配線間隔を約０．９μｍとし、配線抵
抗値を約５０Ω／ｍｍとし、ＣＭＯＳインバータの電源
電圧ＶDDを約２．５Ｖとし、ＣＭＯＳインバータの論理
しきい値を約１．１Ｖとする。
【００８７】両配線の入力端の近傍にＣＭＯＳインバー
タをそれぞれ配置すると共に、両配線の出力端の近傍に
それぞれＣＭＯＳインバータを配置した場合をケース１
Ｗとする。両配線の入力端の近傍にＣＭＯＳインバータ
をそれぞれ配置すると共に、一方の配線の出力端の近傍
にＣＭＯＳインバータを配置し、他方の配線の中央部に
ＣＭＯＳインバータを配置した場合をケース１Ａとす
る。
【００８８】一方の配線に第１の信号が入力され、他方
の配線に第２の信号が入力され、第１および第２の信号
が逆位相である場合、ケース１Ａの遅延時間を、ケース
１Ｗの遅延時間の約７２％にすることが可能である。ま
た、一方の配線に第１の信号が入力され、他方の配線に
第２の信号が入力され、第１および第２の信号が逆位相
である場合と、第１および第２の信号が同位相である場
合とについて、ケース１Ａの遅延時間差を、ケース１Ｗ
の遅延時間差の約３４％にすることが可能である。
【００８９】ケース２ 一例として、０．２５ミクロン（または０．２５μｍ）
のプロセスルールで作成された２本の平行配線につい
て、配線長を１０ｍｍとし、各配線に４個のＣＭＯＳイ
ンバータを挿入した場合を想定する。例えば、配線幅を
約０．８μｍとし、配線間隔を約０．９μｍとし、配線
抵抗を約５０Ω／ｍｍとし、ＣＭＯＳインバータの電源
電圧ＶDDを約２．５Ｖとし、ＣＭＯＳインバータの論理
しきい値を約１．１Ｖとする。
【００９０】両配線の入力端および出力端の近傍にＣＭ
ＯＳインバータをそれぞれ配置すると共に、各配線を３
等分する２つの位置にそれぞれＣＭＯＳインバータを配
置した場合をケース２Ｗとする。両配線の入力端および
出力端の近傍にＣＭＯＳインバータをそれぞれ配置する
と共に、各配線を５等分する位置のうち一方の配線には
入力端から１番目および３番目の位置にＣＭＯＳインバ
ータを配置し、他方の配線には入力端から２番目および
４番目の位置にＣＭＯＳインバータを配置した場合をケ
ース２Ａとする。
【００９１】一方の配線に第１の信号が入力され、他方
の配線に第２の信号が入力され、第１および第２の信号
が逆位相である場合、ケース２Ａの遅延時間を、ケース
２Ｗの遅延時間の約７２％にすることが可能である。ま
た、一方の配線に第１の信号が入力され、他方の配線に
第２の信号が入力され、第１および第２の信号が逆位相
である場合と、第１および第２の信号が同位相である場
合とについて、ケース２Ａの遅延時間差を、ケース２Ｗ
の遅延時間差の約１２％にすることが可能である。
【００９２】ケース３ 一例として、０．２５ミクロン（または０．２５μｍ）
のプロセスルールで作成された２本の平行配線につい
て、配線長を２０ｍｍとし、各配線に６個のＣＭＯＳイ
ンバータを挿入した場合を想定する。例えば、配線幅を
約０．８μｍとし、配線間隔を約０．９μｍとし、配線
抵抗を約５０Ω／ｍｍとし、ＣＭＯＳインバータの電源
電圧ＶDDを約２．５Ｖとし、ＣＭＯＳインバータの論理
しきい値を約１．１Ｖとする。
【００９３】両配線の入力端および出力端の近傍にＣＭ
ＯＳインバータをそれぞれ配置すると共に、各配線を５
等分する４つの位置にそれぞれＣＭＯＳインバータを配
置した場合をケース３Ｗとする。両配線の入力端および
出力端の近傍にＣＭＯＳインバータをそれぞれ配置する
と共に、各配線を９等分する８個の位置のうち一方の配
線には入力端から奇数番目の位置にＣＭＯＳインバータ
を配置し、他方の配線には入力端から偶数番目の位置に
ＣＭＯＳインバータを配置した場合をケース３Ａとす
る。
【００９４】一方の配線に第１の信号が入力され、他方
の配線に第２の信号が入力され、第１および第２の信号
が逆位相である場合、ケース３Ａの遅延時間を、ケース
３Ｗの遅延時間の約７３％にすることが可能である。ま
た、一方の配線に第１の信号が入力され、他方の配線に
第２の信号が入力され、第１および第２の信号が逆位相
である場合と、第１および第２の信号が同位相である場
合とについて、ケース３Ａの遅延時間差を、ケース３Ｗ
の遅延時間差の約９％にすることが可能である。
【００９５】このように、クロストークキャンセル回路
によれば、シールドに近い効果を得ることが可能であ
る。なお、０．２５ミクロンのプロセスルールで作成さ
れた２本の平行配線について例示して説明したが、０．
１８ミクロンまたはそれ以下のプロセスルールで作成さ
れた２本の平行配線（またはＬＳＩ）についても、同様
にして適用可能である。
【００９６】自動配線装置の配線方法 図８は、ＬＳＩ内の配線を行う自動配線装置であって、
クロストークキャンセル回路の配線を行う自動配線装置
の第１の配線方法を示す概略的なフローチャートであ
る。自動配線装置は、例えばＣＡＤ（Computer Aided D
esign ）システムにより構成する。前記ＬＳＩ内の配線
は、例えば、データバスまたはアドレスバスの配線とす
る。また、前記ＬＳＩは、例えば、０．２５ミクロン以
下のプロセスルールにより製造される半導体集積回路と
する。
【００９７】先ず、ステップＳ１１では、長距離を平行
に配置するとレイアウト面積が小さくなる複数の配線を
検出し、前記複数の配線を平行に隣接させて配置する。
例えば、アドレスバスやデータバス等のバス配線につい
て、平行に隣接させて長距離配線を行う。
【００９８】次に、ステップＳ１２では、ステップＳ１
１の平行配線のうち、信号遅延およびクロストークの影
響が設計仕様を満たさない配線を検出する。例えば、信
号遅延が設定値（または許容値）よりも大きい配線や、
クロストークノイズが大きい配線を検出する。
【００９９】ステップＳ１３では、ステップＳ１２で検
出された配線のうち、反転回路を挿入していない配線を
１本選択する。そして、当該配線上に、隣接配線上の反
転回路から所定の距離を隔てて、且つ、信号遅延が設計
仕様を満たすような間隔で反転回路を挿入する。
【０１００】前記所定の距離を隔てた位置は、隣接する
配線の寄生容量によるクロストークノイズが当該隣接す
る配線上で相殺または略相殺されるような位置とする。
また、前記複数の配線のうち互いに隣接する配線に対
し、前記反転回路を互い違いの位置に挿入する。このス
テップＳ１３では、ステップＳ１２で検出された配線の
各々に対し、同じ個数の反転回路を配置する。前記反転
回路は、入力信号電圧が変化する時間と出力信号電圧が
変化する時間とが重複する回路特性を有する。また、前
記複数の配線の各々に対して挿入される反転回路は、同
じ構成の反転回路とする。
【０１０１】反転回路の挿入位置は、好適には、前記互
いに隣接する配線のうち一方の配線に対し、他方の配線
の反転回路からの距離が最大となる位置または当該位置
の近傍とする。そして、より好適には、前記隣接する２
つの配線に対し、前記反転回路を前記互い違いの位置に
配置した場合の最大遅延時間と最小遅延時間の時間差
は、当該反転回路を配線方向とは垂直な方向に２個ずつ
並べて配置した場合の最大遅延時間と最小遅延時間の時
間差の半分以下となるようにする。
【０１０２】ステップＳ１４では、ステップＳ１３での
配線の選択が全て終了したか否かを判定する。配線の選
択が全て終了していない場合は、ステップＳ１３に戻
る。配線の選択が全て終了した場合は、本フローチャー
トの処理を終了する。このようにして、ＬＳＩ内のクロ
ストークキャンセル回路の配線を行うことが可能であ
る。
【０１０３】図９は、ＬＳＩ内の配線を行う自動配線装
置であって、クロストークキャンセル回路の配線を配線
モジュールを用いて行う自動配線装置の第２の配線方法
を示す概略的なフローチャートである。自動配線装置
は、例えばＣＡＤシステムにより構成する。前記ＬＳＩ
内の配線は、例えば、データバスまたはアドレスバスの
配線とする。また、前記ＬＳＩは、例えば、０．２５ミ
クロン以下のプロセスルールにより製造される半導体集
積回路とする。ステップＳ２１，Ｓ２２は、図８のステ
ップＳ１１，Ｓ１２と同じであり、その説明を省略す
る。
【０１０４】ステップＳ２３では、ステップＳ２２で検
出された配線に対し、信号遅延が設計仕様を満たすよう
な間隔で配線モジュールを挿入し、ＬＳＩ内のクロスト
ークキャンセル回路を生成する。この図９に示すフロー
チャートにより、図８に示すフローチャートでの配線と
同様の配線を行うことが可能である。
【０１０５】クロストークキャンセル回路１９，２９，
１１９により、隣接配線間のクロストークによる信号遅
延のばらつきを減少させることができ、ＤＦＦ等のラッ
チ回路のホールドタイムエラーを防ぐことができ、ＬＳ
Ｉの最高動作周波数を向上することが可能である。
【０１０６】また、配線モジュール１〜４，６，７によ
り、自動配線装置を用いてクロストークキャンセル回路
１９，２９，１１９を容易に作成することができ、クロ
ストークキャンセル回路の作成の手間を軽減することが
可能である。また、従来の自動配線装置に配線モジュー
ル１〜４，６，７の配線機能を加えることで、クロスト
ークキャンセル回路１９，２９，１１９を容易に設計お
よび／または作成することができる。
【０１０７】なお、上記実施の形態は本発明の例示であ
り、本発明は上記実施の形態に限定されない。
【０１０８】
【発明の効果】以上に説明したように、本発明によれ
ば、大規模集積回路内の配線のクロストークノイズを抑
えることが可能なクロストークキャンセル回路と、この
クロストークキャンセル回路で使用可能な配線モジュー
ルと、ＬＳＩ内のクロストークキャンセル回路の配線を
行うことが可能な自動配線装置の配線方法とを提供する
ことができる。
【図面の簡単な説明】
【図１】本発明に係るクロストークキャンセル回路の実
施の形態を示す回路図である。
【図２】図１中の反転回路の一例を示す回路図である。
【図３】従来のクロストーク抑制回路を示す説明図であ
る。
【図４】図１中の反転回路の入力信号電圧および出力信
号電圧の時間変化を例示する説明図である。
【図５】クロストークノイズが相殺される様子を示す説
明図であり、図５（Ａ）は、図１中の反転回路１１の近
傍を拡大した部分的な回路図であり、図５（Ｂ）は、図
５（Ａ）の部分的な回路図において、配線抵抗および寄
生容量の影響を加味した概略的な等価回路図である。
【図６】クロストークキャンセル回路に使用可能な配線
モジュールと、当該配線モジュールから生成したクロス
トークキャンセル回路とを示す第１の説明図である。
【図７】クロストークキャンセル回路に使用可能な配線
モジュールと、当該配線モジュールから生成したクロス
トークキャンセル回路とを示す第２の説明図である。
【図８】ＬＳＩ内の配線を行う自動配線装置であって、
クロストークキャンセル回路の配線を行う自動配線装置
の第１の配線方法を示す概略的なフローチャートであ
る。
【図９】ＬＳＩ内の配線を行う自動配線装置であって、
クロストークキャンセル回路の配線を配線モジュールを
用いて行う自動配線装置の第２の配線方法を示す概略的
なフローチャートである。
【符号の説明】
１〜４，６，７…配線モジュール、１０1 〜１０3 ，２
０1 〜２０3 ，３０1〜３０5 ，４０1 〜４０5 ，６０
1 〜６０3 ，７０1 〜７０3 ，１１０1 〜１１０3 ，１
２０1 〜１２０3 ，１３０1 〜１３０3 ，１４０1 〜１
４０3 …配線、１１，１２，２１，２２，３１，３３，
４２，４４，１１１，１２２，１３１，１４２…反転回
路、１１Ｎ…ｎチャネル型ＭＯＳＦＥＴ、１１Ｐ…ｐチ
ャネル型ＭＯＳＦＥＴ、１９，２９，１１９…クロスト
ークキャンセル回路、３１Ａ，３３Ａ，４２Ａ，４４
Ａ，１１１Ａ，１２２Ａ，１３１Ａ，１４２Ａ…入力
線、３１Ｂ，３３Ｂ，４２Ｂ，４４Ｂ，１１１Ｂ，１２
２Ｂ，１３１Ｂ，１４２Ｂ…出力線、３２，３４，４
１，４３，１１２，１２１，１３２，１４１…信号線、
６１，６２，７１，７２…バッファ、６１Ｃ，６２Ｃ，
６４Ｃ，６５Ｃ，６７Ｃ，６８Ｃ…寄生容量、６１Ｒ〜
６９Ｒ，７１Ｒ〜７９Ｒ…配線抵抗、６９…クロストー
ク抑制回路、Ａ〜Ｅ…区間、ＧＮＤ…接地電位（グラン
ドレベル）、Ｓ１，Ｓ２，Ｓ３…信号、Ｔ１１，Ｔ２
１，Ｔ６１，Ｔ７１…入力端、Ｔ１９，Ｔ２９，Ｔ６
９，Ｔ７９…出力端、Ｔｃ…変化時間、Ｔｘ…重複時
間、ＶDD…電源電圧。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA03 BA05 DA05 JA03 JA05 5F038 BH10 BH19 CA02 CA07 CA17 CD05 CD08 CD09 CD12 CD13 EZ09 EZ20 5F064 BB05 BB06 BB07 BB26 CC12 DD02 DD14 EE02 EE08 EE09 EE19 EE42 EE43 EE46 EE47 EE60 HH06

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】大規模集積回路内の配線のクロストークノ
    イズを抑えるクロストークキャンセル回路であって、 Ｎ個（Ｎは２以上の偶数）の第１の反転回路と、 前記Ｎ個の第１の反転回路を直列接続する第１の配線
    と、 Ｎ個の第２の反転回路と、 前記Ｎ個の第２の反転回路を直列接続する第２の配線と
    を有し、 前記第１および第２の配線は、互いに平行または略平行
    に隣接するように配置されており、 前記Ｎ個の第１の反転回路のうち１個以上の第１の反転
    回路は、前記第１および第２の配線間の寄生容量による
    クロストークノイズが前記第２の配線上で相殺または略
    相殺されるような位置に配置されており、 前記Ｎ個の第２の反転回路のうち１個以上の第２の反転
    回路は、前記第１および第２の配線間の寄生容量による
    クロストークノイズが前記第１の配線上で相殺または略
    相殺されるような位置に配置されているクロストークキ
    ャンセル回路。
  2. 【請求項２】前記１個以上の第１の反転回路と前記１個
    以上の第２の反転回路は、配線方向上に交互に配置され
    ている請求項１記載のクロストークキャンセル回路。
  3. 【請求項３】前記１個以上の第１の反転回路は、前記第
    ２の反転回路からの距離が最大となる位置または当該位
    置の近傍に配置されており、 前記１個以上の第２の反転回路は、前記第１の反転回路
    からの距離が最大となる位置または当該位置の近傍に配
    置されている請求項２記載のクロストークキャンセル回
    路。
  4. 【請求項４】前記１個以上の第１の反転回路と前記１個
    以上の第２の反転回路を交互に配置した場合の最大遅延
    時間と最小遅延時間の時間差は、 前記Ｎ個の第１および第２の反転回路を配線方向とは垂
    直な方向に並べてそれぞれ配置した場合の最大遅延時間
    と最小遅延時間の時間差の半分以下である請求項２記載
    のクロストークキャンセル回路。
  5. 【請求項５】前記Ｎ個の第１の反転回路の各々では、当
    該第１の反転回路の入力信号電圧が変化する時間と出力
    信号電圧が変化する時間とが重複し、 前記Ｎ個の第２の反転回路の各々では、当該第２の反転
    回路の入力信号電圧が変化する時間と出力信号電圧が変
    化する時間とが重複する請求項１記載のクロストークキ
    ャンセル回路。
  6. 【請求項６】前記Ｎ個の第１および第２の反転回路なら
    びに前記第１および第２の配線は、前記大規模集積回路
    内のデータバスまたはアドレスバスを構成しており、 前記大規模集積回路は、０．２５ミクロン以下のプロセ
    スルールにより製造される半導体集積回路である請求項
    １記載のクロストークキャンセル回路。
  7. 【請求項７】前記Ｎ個の第１および第２の反転回路は、
    同じ構成の反転回路である請求項１記載のクロストーク
    キャンセル回路。
  8. 【請求項８】大規模集積回路内の配線モジュールであっ
    て、 Ｍ個（Ｍは自然数）の反転回路と、 前記Ｍ個の反転回路の入力線と、 前記Ｍ個の反転回路の出力線と、 Ｌ本の信号線とを有し、 前記入力線、前記出力線および前記信号線は、互いに平
    行または略平行であり、 前記反転回路ならびに当該反転回路の入力線および出力
    線と、前記信号線とが、交互に配置されている（但し、
    Ｍ＝１である場合は、Ｌ＝ＭまたはＬ＝Ｍ＋１であり、
    Ｍ≧２である場合は、Ｌ＝Ｍ、Ｌ＝Ｍ＋１またはＬ＝Ｍ
    −１である）配線モジュール。
  9. 【請求項９】前記Ｍは、２以上の整数であり、 前記Ｍ個の反転回路は、前記信号線の方向とは垂直また
    は略垂直な方向に並列するように配置されている請求項
    ８記載の配線モジュール。
  10. 【請求項１０】前記反転回路と、当該反転回路の前記入
    力線および前記出力線と、前記信号線とが、前記大規模
    集積回路内のデータバスまたはアドレスバスの一部を構
    成しており、 前記大規模集積回路は、０．２５ミクロン以下のプロセ
    スルールにより製造される半導体集積回路である請求項
    ８記載の配線モジュール。
  11. 【請求項１１】大規模集積回路内の配線を行う自動配線
    装置の配線方法であって、 複数の配線を平行または実質的に平行に配置する第１の
    工程と、 前記複数の配線の各々に対して同じ個数の反転回路を挿
    入する第２の工程とを有し、 前記第２の工程は、隣接する配線の寄生容量によるクロ
    ストークノイズが当該隣接する配線上で相殺または略相
    殺されるような位置に前記反転回路を挿入する第３の工
    程を有する自動配線装置の配線方法。
  12. 【請求項１２】前記第３の工程では、前記複数の配線の
    うち互いに隣接する配線に対し、前記反転回路を互い違
    いの位置に挿入する請求項１１記載の自動配線装置の配
    線方法。
  13. 【請求項１３】前記第３の工程では、前記互いに隣接す
    る配線のうち一方の配線に対し、他方の配線の反転回路
    からの距離が最大となる位置または当該位置の近傍に、
    前記反転回路を挿入する請求項１２記載の自動配線装置
    の配線方法。
  14. 【請求項１４】前記隣接する２つの配線に対し、前記反
    転回路を前記互い違いの位置に配置した場合の最大遅延
    時間と最小遅延時間の時間差は、当該反転回路を配線方
    向とは垂直な方向に２個ずつ並べて配置した場合の最大
    遅延時間と最小遅延時間の時間差の半分以下である請求
    項１２記載の自動配線装置の配線方法。
  15. 【請求項１５】前記反転回路は、入力信号電圧が変化す
    る時間と出力信号電圧が変化する時間とが重複する請求
    項１１記載の自動配線装置の配線方法。
  16. 【請求項１６】前記配線は、データバスまたはアドレス
    バスの配線であり、 前記大規模集積回路は、０．２５ミクロン以下のプロセ
    スルールにより製造される半導体集積回路である請求項
    １１記載の自動配線装置の配線方法。
  17. 【請求項１７】前記複数の配線の各々に対して挿入され
    る反転回路は、同じ構成の反転回路である請求項１１記
    載の自動配線装置の配線方法。
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