KR20010095057A - 크로스토크 캔슬 회로, 배선 모듈 및 자동 배선 장치의 배선 방법 - Google Patents

크로스토크 캔슬 회로, 배선 모듈 및 자동 배선 장치의 배선 방법 Download PDF

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KR20010095057A
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구마타이치로
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이데이 노부유끼
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Abstract

대규모 집적 회로(LSI) 내 배선의 크로스토크 노이즈를 억제하는 것이 가능한 크로스토크 캔슬 회로를 제공한다.
크로스토크 캔슬 회로(19)는 입력단(入力端)(T11, T21)과, 배선(101~103, 201~203)과, 반전 회로(11, 12, 21, 22)와, 출력단(T19, T29)을 가진다. 배선(101~103)과 배선(201~203)은 서로 평행으로 배치되어 있다. 반전 회로(11, 12)는 배선(101~103)에 의해 직렬 접속되어 있다. 반전 회로(21, 22)는 배선(201~203)에 의해 직렬 접속되어 있다. 반전 회로(11, 12, 21, 22)는 배선(101~103, 101~203)이 연장되는 배선 방향 상에 교대로 배치되어 있다.

Description

크로스토크 캔슬 회로, 배선 모듈 및 자동 배선 장치의 배선 방법 {CROSSTALK CANCELING CIRCUIT, WIRING METHOD OF WIRING MODULE AND AUTOMATIC WIRING DEVICE}
본 발명은 대규모 집적 회로 내 배선의 크로스토크 노이즈를 억제하는 것이 가능한 크로스토크 캔슬 회로와, 이 크로스토크 캔슬 회로에서 사용 가능한 배선 모듈과, 대규모 집적 회로(LSI) 내의 배선을 행하는 자동 배선 장치의 배선 방법에 관한 것이다.
LSI 내의 버스(버스 배선)나 블록 간 배선 등의 장거리 배선에서는, 인접 배선 간의 기생 용량에 의해 크로스토크가 발생한다. 이 크로스토크의 영향에 의해 신호 전달의 지연 불균일이 발생하여, LSI 내의 D형 플립플롭(DFF)에서의 홀드 타임 에러나, LSI의 최고 동작 주파수의 저하 등을 일으킬 가능성이 있다.
크로스토크에 관해서는, 여러가지의 문헌이 있다.
예를 들면, 일본국 특개평 10(1998)-32254호 공보에는, 반도체 장치의 자동 배선 방법 및 네트 딜레이 계산 방법의 발명이 개시되어 있다.
일본국 특개평 11(1999)-40677호 공보에는, 크로스토크 에러 개선 방식 및 방법의 발명이 개시되어 있다.
일본국 특개평 9(1997)-293094호 공보에는, 레이아웃 설계 장치의 발명이 개시되어 있다.
일본국 특개평 10(1998)-308451호 공보에는, 크로스토크를 고려한 자동 배선 방법의 발명이 개시되어 있다.
크로스토크 대책으로서, 신호선을 전원선 등으로 실드(shielding)하거나, 배선 간격을 크게 하거나 하는 수법이 알려져 있지만, 이 수법을 사용하면 배선 영역(배선 면적)의 증대를 초래한다.
크로스토크 대책으로서, 배선에 대하여 등간격으로 버퍼를 삽입하고, 배선 방향과 수직의 방향으로 버퍼를 나란히 함으로써, 부하 용량에 대한 기생 용량의 비율을 줄여 크로스토크의 영향을 줄인다고 하는 수법도 있지만, 이 수법을 사용하면 버퍼의 개수를 늘림에 따라 배선 면적 및 소비 전력이 증대된다.
크로스토크의 영향을 충분히 저감할 수 있는 정도로 버퍼수를 늘려 버퍼 간격을 좁히면, 이번에는 버퍼를 포함한 전체의 지연 시간이 커진다.
2개의 신호선이 인접하여 평행으로 장거리 배선된 경우에, 한 쪽의 신호선을 다른 배선층으로 옮기거나, 동일 배선층 내에서 떨어진 위치의 다른 평행 배선과 위치를 도중에서 교체하거나 하는 수법도 있지만, 이 수법을 사용하면, 배치의 교체용으로 여분의 배선이 증가한다.
이 수법에서는, 통계적으로 크로스토크의 영향이 줄어들 가능성이 높다. 그러나, 교체 후의 위치에서의 인접 배선으로부터의 크로스토크와, 교체 전의 위치에서의 인접 배선으로부터의 크로스토크가 동시 또는 동위상(同位相)에서 발생할 경우, 이 최악의 케이스에서는 크로스토크가 그다지 개선되지 않을 우려가 있다. 그와 같은 다이내믹한 신호 변화 타이밍을 포함한 모든 편성에서 크로스토크의 영향을 검증하는 데는 시간 및 노력이 드는 동시에 부담이 크다.
본 발명의 목적은 대규모 집적 회로 내 배선의 크로스토크 노이즈를 억제하는 것이 가능한 크로스토크 캔슬 회로와, 이 크로스토크 캔슬 회로에서 사용 가능한 배선 모듈과, LSI 내의 크로스토크 캔슬 회로의 배선을 행하는 것이 가능한 자동 배선 장치의 배선 방법을 제공하는 것에 있다.
도 1은 본 발명에 관한 크로스토크 캔슬 회로의 실시 형태를 나타내는 회로도이다.
도 2는 도 1 중의 반전 회로의 일례를 나타내는 회로도이다.
도 3은 종래의 크로스토크 억제 회로를 나타내는 설명도이다.
도 4는 도 1 중의 반전 회로의 입력 신호 전압 및 출력 신호 전압의 시간 변화를 예시하는 설명도이다.
도 5는 크로스토크가 상쇄되는 모양을 나타내는 설명도이며, 도 5 (A)는 도 1 중의 반전 회로(11)의 근방을 확대한 부분적인 회로도이며, 도 5 (B)는 도 5 (A)의 부분적인 회로도에서 배선 저항 및 기생 용량의 영향을 가미한 개략적인 등가 회로도이다.
도 6은 크로스토크 캔슬 회로에 사용 가능한 배선 모듈과, 이 배선 모듈로부터 생성된 크로스토크 캔슬 회로를 나타내는 제1 설명도이다.
도 7은 크로스토크 캔슬 회로에 사용 가능한 배선 모듈과, 이 배선 모듈로부터 생성된 크로스토크 캔슬 회로를 나타내는 제2 설명도이다.
도 8은 LSI 내의 배선을 행하는 자동 배선 장치로서, 크로스토크 캔슬 회로의 배선을 행하는 자동 배선 장치의 제1 배선 방법을 나타내는 개략적인 플로 차트이다.
도 9는 LSI 내의 배선을 행하는 자동 배선 장치로서, 크로스토크 캔슬 회로의 배선을 배선 모듈을 사용하여 행하는 자동 배선 장치의 제2 배선 방법을 나타내는 개략적인 플로 차트이다.
<도면의 주요 부분에 대한 부호의 설명>
1~4, 6, 7: 배선 모듈, 101~103, 201~203, 301~305, 401~405, 601~603, 701~703, 1101~1103, 1201~1203, 1301~1303, 1401~1403: 배선, 11, 12, 21, 22, 31, 33, 42, 44, 111, 122, 131, 142: 반전 회로, 11N: n 채널형 MOSFET, 11p: p 채널형 MOSFET, 19, 29, 119: 크로스토크 캔슬 회로, 31A, 33A, 42A, 44A, 111A, 122A, 131A, 142A: 입력선, 31B, 33B, 42B, 44B, 111B, 122B, 131B, 142B: 출력선, 32, 34, 41, 43, 112, 121, 132, 141: 신호선, 61, 62, 71, 72: 버퍼, 61C, 62C, 64C, 65C, 67C, 68C: 기생 용량, 61R~69R, 71R~79R: 배선 저항, 69: 크로스토크 억제 회로, A~E: 구간, GND: 접지 전위(그라운드 레벨), S1, S2, S3: 신호, T11, T21, T61, T71: 입력단, T19, T29, T69, T79: 출력단, Tc: 변화 시간, Tx: 중복 시간, VDD: 전원 전압.
본 발명에 관한 크로스토크 캔슬 회로는 대규모 집적 회로 내 배선의 크로스토크 노이즈를 억제하는 크로스토크 캔슬 회로로서, N개(N은 2 이상의 짝수)의 제1 반전 회로와, 상기 N개의 제1 반전 회로를 직렬 접속하는 제1 배선과, N개의 제2 반전 회로와, 상기 N개의 제2 반전 회로를 직렬 접속하는 제2 배선을 가지고, 상기 제1 및 제2 배선은 서로 평행 또는 대략 평행으로 인접하도록 배치되어 있고, 상기 N개의 제1 반전 회로 중 1개 이상의 제1 반전 회로는 상기 제1 및 제2 배선 간의 기생 용량에 의한 크로스토크 노이즈가 상기 제2 배선 상에서 상쇄 또는 대략 상쇄되는 위치에 배치되어 있고, 상기 N개의 제2 반전 회로 중 1개 이상의 제2 반전 회로는 상기 제1 및 제2 배선 간의 기생 용량에 의한 크로스토크 노이즈가 상기 제1 배선 상에서 상쇄 또는 대략 상쇄되는 위치에 배치되어 있다.
본 발명에 관한 크로스토크 캔슬 회로에서는, 바람직하게는, 상기 1개 이상의 제1 반전 회로와 상기 1개 이상의 제2 반전 회로는 배선 방향 상에 교대로 배치되어 있다.
본 발명에 관한 크로스토크 캔슬 회로에서는, 보다 바람직하게는, 상기 1개 이상의 제1 반전 회로는 상기 제2 반전 회로로부터의 거리가 최대로 되는 위치 또는 이 위치의 근방에 배치되어 있고, 상기 1개 이상의 제2 반전 회로는 상기 제1 반전 회로로부터의 거리가 최대로 되는 위치 또는 이 위치의 근방에 배치되어 있다.
본 발명에 관한 크로스토크 캔슬 회로에서는, 보다 바람직하게는, 상기 1개 이상의 제1 반전 회로와 상기 1개 이상의 제2 반전 회로를 교대로 배치한 경우의 최대 지연 시간과 최소 지연 시간의 시간차는 상기 N개의 제1 및 제2 반전 회로를 배선 방향과는 수직의 방향으로 나란히 하여 각각 배치한 경우의 최대 지연 시간과 최소 지연 시간의 시간차의 절반 이하이다.
본 발명에 관한 크로스토크 캔슬 회로에서는, 바람직하게는, 상기 N개의 제1 반전 회로의 각각에서는, 이 제1 반전 회로의 입력 신호 전압이 변화되는 시간과 출력 신호 전압이 변화되는 시간이 중복되고, 상기 N개의 제2 반전 회로의 각각에서는, 이 제2 반전 회로의 입력 신호 전압이 변화되는 시간과 출력 신호 전압이 변화되는 시간이 중복된다.
본 발명에 관한 크로스토크 캔슬 회로에서는, 예를 들면, 상기 N개의 제1 및 제2 반전 회로 및 상기 제1 및 제2 배선은 상기 대규모 집적 회로 내의 데이터 버스 또는 어드레스 버스를 구성하고 있으며, 상기 대규모 집적 회로는 0.25미크론 이하의 프로세스 룰에 의해 제조되는 반도체 집적 회로인 구성으로 해도 된다.
본 발명에 관한 크로스토크 캔슬 회로에서는, 바람직하게는, 상기 N개의 제1 및 제2 반전 회로는 동일 구성의 반전 회로이다.
본 발명에 관한 배선 모듈은 대규모 집적 회로 내의 배선 모듈로서, M개(M은 자연수)의 반전 회로와, 상기 M개의 반전 회로의 입력선과, 상기 M개의 반전 회로의 출력선과, L개의 신호선을 가지고, 상기 입력선, 상기 출력선 및 상기 신호선은서로 평행 또는 대략 평행이며, 상기 반전 회로 및 이 반전 회로의 입력선 및 출력선과, 상기 신호선이 교대로 배치되어 있다. 단, M = 1인 경우에는, L = M 또는 L = M + 1이며, M ≥2인 경우에는, L = M, L = M + 1 또는 L = M - 1이다.
본 발명에 관한 배선 모듈은, 바람직하게는, 상기 M은 2 이상의 정수(整數)이고, 상기 M개의 반전 회로는 상기 신호선의 방향과는 수직 또는 대략 수직의 방향으로 병렬하도록 배치되어 있다.
본 발명에 관한 배선 모듈은, 예를 들면, 상기 반전 회로와 상기 반전 회로의 상기 입력선 및 상기 출력선과, 상기 신호선이 상기 대규모 집적 회로 내의 데이터 버스 또는 어드레스 버스의 일부를 구성하고 있으며, 상기 대규모 집적 회로는 0.25미크론 이하의 프로세스 룰에 의해 제조되는 반도체 집적 회로인 구성으로 해도 된다.
본 발명에 관한 자동 배선 장치의 배선 방법은 대규모 집적 회로 내의 배선을 행하는 자동 배선 장치의 배선 방법으로서, 복수의 배선을 평행 또는 실질적으로 평행으로 배치하는 제1 공정과, 상기 복수의 배선 각각에 대하여 동일 개수의 반전 회로를 삽입하는 제2 공정을 가지고, 상기 제2 공정은 인접하는 배선의 기생 용량에 의한 크로스토크 노이즈가 이 인접하는 배선 상에서 상쇄 또는 대략 상쇄되는 위치에 상기 반전 회로를 삽입하는 제3 공정을 가진다.
본 발명에 관한 자동 배선 장치의 배선 방법에서는, 바람직하게는, 상기 제3 공정에서는, 상기 복수의 배선 중 서로 인접하는 배선에 대하여 상기 반전 회로를 엇갈리는 위치에 삽입한다.
본 발명에 관한 자동 배선 장치의 배선 방법에서는, 보다 바람직하게는, 상기 제3 공정에서는, 상기 서로 인접하는 배선 중 한 쪽 배선에 대하여 다른 쪽 배선의 반전 회로로부터의 거리가 최대로 되는 위치 또는 이 위치의 근방에 상기 반전 회로를 삽입한다.
본 발명에 관한 자동 배선 장치의 배선 방법에서는, 보다 바람직하게는, 상기 인접하는 2개의 배선에 대하여 상기 반전 회로를 상기 엇갈리는 위치에 배치한 경우의 최대 지연 시간과 최소 지연 시간의 시간차는 이 반전 회로를 배선 방향과는 수직의 방향으로 2개씩 나란히 하여 배치한 경우의 최대 지연 시간과 최소 지연 시간의 시간차의 절반 이하이다.
본 발명에 관한 자동 배선 장치의 배선 방법에서는, 바람직하게는, 상기 반전 회로는 입력 신호 전압이 변화되는 시간과 출력 신호 전압이 변화되는 시간이 중복된다.
본 발명에 관한 자동 배선 장치의 배선 방법에서는, 예를 들면, 상기 배선은 데이터 버스 또는 어드레스 버스의 배선이며, 상기 대규모 집적 회로는 0.25미크론 이하의 프로세스 룰에 의해 제조되는 반도체 집적 회로인 구성으로 해도 된다.
본 발명에 관한 자동 배선 장치의 배선 방법에서는, 바람직하게는, 상기 복수의 배선 각각에 대하여 삽입되는 반전 회로는 동일 구성의 반전 회로이다.
N개의 제1 반전 회로 중 어느 하나를 제1 및 제2 배선 간의 기생 용량에 의한 크로스토크 노이즈를 제2 배선 상에서 상쇄 또는 대략 상쇄되는 위치에 배치함으로써, 제2 배선 상의 크로스토크 노이즈가 서로 제거되어 결과적으로 크로스토크노이즈가 저감된다.
N개의 제2 반전 회로 중 어느 하나를 제1 및 제2 배선 간의 기생 용량에 의한 크로스토크 노이즈를 제1 배선 상에서 상쇄 또는 대략 상쇄되는 위치에 배치함으로써, 제1 배선 상의 크로스토크 노이즈가 서로 제거되어 결과적으로 크로스토크 노이즈가 저감된다.
이하, 본 발명의 실시 형태를 첨부 도면을 참조하여 설명한다.
크로스토크 캔슬 회로
도 1은 본 발명에 관한 크로스토크 캔슬 회로의 실시 형태를 나타내는 회로도이다.
이 크로스토크 캔슬 회로(19)는 입력단(T11, T21)과, 출력단(T19, T29)과, 배선(101~103, 201~203)과, 반전 회로(11, 12, 21, 22)를 가지고, LSI 내에서 사용된다.
반전 회로(11, 12, 21, 22)는, 예를 들면, NAND 게이트, NOR 게이트, 인버터 등에 의해 구성된다.
입력단(T11)과 반전 회로(11)의 입력단 사이는 배선(101)에 의해 접속되어 있다.
반전 회로(11)의 출력단과 반전 회로(12)의 입력단 사이는 배선(102)에 의해 접속되어 있다.
반전 회로(12)의 출력단과 출력단(T19) 사이는 배선(103)에 의해 접속되어있다.
입력단(T21)과 반전 회로(21)의 입력단 사이는 배선(201)에 의해 접속되어 있다.
반전 회로(21)의 출력단과 반전 회로(22)의 입력단 사이는 배선(202)에 의해 접속되어 있다.
반전 회로(22)의 출력단과 출력단(T29) 사이는 배선(203)에 의해 접속되어 있다.
배선(101~103)과 배선(201~203)은 평행 또는 실질적으로 평행으로 배치되어 있다.
배선(101~103)의 사이에 반전 회로(11, 12)가 삽입되어 있고, 배선(201~203)의 사이에 반전 회로(21, 22)가 삽입되어 있다.
도 1의 회로도에서, 배선(101~103, 201~203) 중, 입력단(T11, T21)과 반전 회로(11) 사이를 구간 A로 하고, 반전 회로(11, 21)의 사이를 구간 B로 하고, 반전 회로(21, 12)의 사이를 구간 C로 하고, 반전 회로(12, 22)의 사이를 구간 D로 하고, 반전 회로(22)와 출력단(T19, T29)의 사이를 구간 E로 하고 있다.
반전 회로(11, 12, 21, 22)는 배선 방향 상에 교대로 배치되어 있고, 엇갈리는 위치에 배치되어 있다. 입력단(T11)과 반전 회로(21) 사이의 구간(A + B)에 반전 회로(11)가 위치하고, 반전 회로(11, 12) 사이의 구간(B + C)에 반전 회로(21)가 위치하고, 반전 회로(21, 22) 사이의 구간(C + D)에 반전 회로(12)가 위치하고, 반전 회로(12)와 출력단(T19, T29) 사이의 구간(D + E)에 반전 회로(22)가 위치하고 있다.
도 2는 도 1 중의 반전 회로(11)의 일례를 나타내는 회로도이다. 그리고, 도 1의 반전 회로(11, 12, 21, 22)는 동일 회로 구성이며, 반전 회로(11)를 예시하여 설명한다.
도 2 (A)에 나타내는 반전 회로(11)는 도 2 (B)에 나타내는 CMOS(Complementary Metal Oxide Semiconductor) 인버터에 의해 구성되어 있다.
도 2 (B)의 반전 회로(11)는 p 채널형 MOSFET(Metal Oxide Semiconductor Field Effect Transister)(11P)와, n 채널형 MOSFET(11N)가 상보적(相補的)으로 접속되어 있다.
p 채널형 MOSFET(11P)의 소스 단자는 전원 전압(VDD)이 공급되고, n 채널형 MOSFET(11N)의 소스 단자는 접지되어 접지 전위(GND)로 되어 있다.
도 3은 종래의 크로스토크의 영향을 억제하는 회로를 나타내는 설명도이다.
도 3 (A)는 이 크로스토크 억제 회로(69)의 회로도를 나타내고 있다.
도 3 (B)는 도 3 (A)의 크로스토크 억제 회로(69)의 개략적인 등가 회로도를 나타내고 있다.
도 3 (A)의 크로스토크 억제 회로(69)는 입력단(T61, T71)과, 출력단(T69, T79)과, 배선(601~603), 701~703)과, 버퍼(61, 62, 71, 72)를 가지며, LSI 내에서 사용된다.
입력단(T61)과 버퍼(61)의 입력단 사이는 배선(601)에 의해 접속되어 있다.
버퍼(61)의 출력단과 버퍼(62)의 입력단 사이는 배선(602)에 의해 접속되어 있다.
버퍼(62)의 출력단과 출력단(T69) 사이는 배선(603)에 의해 접속되어 있다.
입력단(T71)과 버퍼(71)의 입력단 사이는 배선(701)에 의해 접속되어 있다.
버퍼(71)의 출력단과 버퍼(72)의 입력단 사이는 배선(702)에 의해 접속되어 있다.
버퍼(72)의 출력단과 출력단(T79) 사이는 배선(703)에 의해 접속되어 있다.
배선(601~603)과 배선(701~703)은 평행 또는 실질적으로 평행으로 배치되어 있다.
배선(601~603) 사이에 버퍼(61, 62)가 삽입되어 있고, 배선(701~703) 사이에 버퍼(71, 72)가 삽입되어 있다.
버퍼(61, 71)와 버퍼(62, 72)는 배선 방향과는 수직의 방향으로 나란히 하여 배치되어 있다.
도 3 (B)는 도 3 (A)의 크로스토크 억제 회로(69)에 대하여, 배선의 전기 저항(배선 저항) 및 배선 간의 기생 용량의 영향을 가미한 개략적인 등가 회로도를 나타내고 있다.
입력단(T61)으로부터 버퍼(61)까지의 배선(601)은 직렬 접속된 배선 저항(61R~63R)으로 이루어진다.
버퍼(61, 62) 사이의 배선(602)은 직렬 접속된 배선 저항(64R~66R)으로 이루어진다.
버퍼(62)로부터 출력단(T69)까지의 배선(603)은 직렬 접속된 배선 저항(67R~69R)으로 이루어진다.
입력단(T71)으로부터 버퍼(71)까지의 배선(701)은 직렬 접속된 배선 저항(71R~73R)으로 이루어진다.
버퍼(71, 72) 사이의 배선(702)은 직렬 접속된 배선 저항(74R~76R)으로 이루어진다.
버퍼(72)로부터 출력단(T79)까지의 배선(703)은 직렬 접속된 배선 저항(77R~79R)으로 이루어진다.
배선 저항(61R, 62R)과 배선 저항(71R, 72R) 사이에는 기생 용량(61C)이 존재한다.
배선 저항(62R, 63R)과 배선 저항(72R, 73R) 사이에는 기생 용량(62C)이 존재한다.
배선 저항(64R, 65R)과 배선 저항(74R, 75R) 사이에는 기생 용량(64C)이 존재한다.
배선 저항(65R, 66R)과 배선 저항(75R, 76R) 사이에는 기생 용량(65C)이 존재한다.
배선 저항(67R, 68R)과 배선 저항(77, 78) 사이에는 기생 용량(67C)이 존재한다.
배선 저항(68R, 69R)과 배선 저항(78R, 79R) 사이에는 기생 용량(68C)이 존재한다.
배선(601~603)에 신호(S1)가 전달되고, 배선(701~703)에 신호(S2)가 전달되고, 신호(S1, S2)가 동위상인 제1의 경우, 기생 용량(61C~68C)에 전위차가 발생하지 않거나 또는 거의 발생하지 않으므로 전달 지연은 작아, 지연 시간이 최소로 된다.
배선(601~603)에 신호(S1)가 전달되고, 배선(701~703)에 신호의 전달이 없는 제2의 경우에는, 기생 용량(61C~68C)에 전위차가 발생하여 전달 지연은 커진다.
배선(601~603)에 신호(S1)가 전달되고, 배선(701~703)에 신호(S3)가 전달되고, 신호(S1, S3)가 역위상인 제3의 경우, 기생 용량(61C~68C)에 전위차가 발생하여 전달 지연은 더욱 커져 지연 시간이 최대로 된다. 이 제3의 경우의 기생 용량은 제2의 경우의 기생 용량의 2배로 보이기 때문에, 이 기생 용량을 미러 용량이라고 하는 일이 있다.
도 3의 크로스토크 억제 회로(69)에서는, 부하 용량에 대한 기생 용량의 비율을 감소시켜 크로스토크를 억제하는 것이며, 버퍼수나 소비 전력 증가 등의 문제점이 발생한다. 또, 버퍼수를 늘릴수록 크로스토크의 영향은 줄어가지만, 버퍼 지연의 총화(總和)가 커져, LSI의 최고 동작 속도(또는 최고 동작 주파수)의 저하를 초래하는 일이 있다.
한편, 도 1의 크로스토크 캔슬 회로(19)에서는 크로스토크를 일으키는 기생 용량을 삭감하지 않는다. 그 대신에, 신호를 반전시키는 반전 회로를 인접 배선의 반전 회로로부터 떨어지게 하여 배치(예를 들면, 인접 배선의 반전 회로로부터의 거리가 최대로 되는 위치에 배치)하거나, 배선의 단(端)으로부터 떨어지게 하여 배치하거나 함으로써, 부분적인 크로스토크 노이즈끼리 간섭시켜 상쇄시킨다.
크로스토크끼리 서로 제거함으로써, 평행 배선 길이가 큰 경우에 실드에 가까운 효과를 얻는 것이 가능하다.
도 4는 도 1 중의 반전 회로(11)의 입력 신호 전압 및 출력 신호 전압의 시간 변화를 나타내는 설명도이다. 반전 회로(11)로서, 도 2의 1단 구성의 CMOS 인버터(inverter)를 예시하여 설명한다.
이 인버터에서는 입력 신호 Si의 신호 전압이 변화되기 시작하여, 인버터를 구성하는 MOSFET의 임계 전압을 초과한 근처부터 출력 신호 So의 신호 전압은 변화를 개시한다.
LSI 내의 크로스토크 캔슬 회로(19)에서는 인버터가 드라이브하는 부하는 상당히 무겁기(부하가 크기) 때문에, 입력 신호 전압의 변화 시간(Tc)에 대하여, 인버터의 입력 신호 전압과 출력 신호 전압의 변화가 겹치는 중복 시간(Tx)은 변화 시간(Tc)에 가깝게 된다.
이 때문에, 도 1의 크로스토크 캔슬 회로(19)에 나타내는 반전 회로(인버터)의 배치에서는, 인버터의 입력측 배선과 출력측 배선에 의한 인접 배선에의 크로스토크 노이즈가 이 인접 배선 상에서 중복 시간(Tx)으로 상쇄 또는 대략 상쇄된다.
이 크로스토크 노이즈가 상쇄되는 모양을 도 5를 사용하여 설명한다.
도 5 (A)는 도 1의 크로스토크 캔슬 회로(19)에서, 반전 회로(11)의 근방을 확대한 부분적인 회로도이다.
도 5 (B)는 도 5 (A)의 부분적인 회로도에서, 배선 저항 및 기생 용량의 영향을 가미한 개략적인 등가 회로도이다.
도 5 (B)에서, 도 5 (A)의 배선(101)은 직렬 접속된 배선 저항(12R, 13R)으로 이루어진다.
도 5 (B)에서, 도 5 (A)의 배선(102)은 직렬 접속된 배선 저항(15R, 16R)으로 이루어진다.
도 5 (B)에서, 도 5 (A)의 배선(201)은 직렬 접속된 배선 저항(25R~26R)으로 이루어진다.
배선 저항(12R, 13R)과 배선 저항(22R, 23R) 사이에는 기생 용량(12C)이 존재한다.
배선 저항(13R)으로부터 반전 회로(11)까지와, 배선 저항(23R, 24R) 사이에는 기생 용량(13C)이 존재한다.
반전 회로(11)로부터 배선 저항(15R)까지와, 배선 저항(24R, 25R) 사이에는기생 용량(14C)이 존재한다.
배선 저항(15R, 16R)과 배선 저항(25R, 26R) 사이에는 기생 용량(15C)이 존재한다.
반전 회로(11)의 입력 신호 전압과 출력 신호 전압이 동시에 변화되고 있는 경우, 반전 회로(11)의 입력측 배선 저항(12R, 13R)으로부터 배선 저항(22R, 23R, 24R)에 대하여 기생 용량(12C, 13C)에 의해 크로스토크 노이즈가 발생하는 동시에, 반전 회로(11)의 출력측 배선 저항(15R, 16R)으로부터 배선 저항(24R, 25R, 26R)에 대하여 기생 용량(14C, 15C)에 의해 크로스토크 노이즈가 발생한다.
반전 회로(11)의 입력 신호에 의해 발생한 크로스토크 노이즈와 출력 신호에 의해 발생한 크로스토크 노이즈는 반전 회로(11)의 근방에 위치하는 배선 저항(24R)에서 서로 제거하여, 상쇄 또는 대략 상쇄된다.
따라서, 반전 회로(11)에서 신호가 변화되고 있는 경우에, 인접 배선 상에서 동일 타이밍으로 신호 변화가 발생했을 때(특히, 역위상의 신호 변화가 발생했을 때), 신호의 전달 지연에 대한 크로스토크의 영향이 저감된다. 크로스토크의 영향은 배선이 2개인 경우에도 3개 이상인 경우에도, 동일하게 되어 저감된다.
상기 설명은 반전 회로(11) 근처에서의 효과였지만, 예를 들면, 도 1 전체에서 입력단(T11, T21)으로부터 출력단(T19, T29)으로의 신호 전달을 본 경우에는, 다른 효과도 나타낸다.
여기에서, 도 1의 크로스토크 캔슬 회로(19)에서, 입력단(T11, T21)에 동위상에서 변화하는 신호가 동시에 입력된 경우를 상정한다.
도 4의 설명도에 나타낸 것 같이, 반전 회로의 지연 시간이 신호의 변화 시간(Tc)보다 작은 경우, 도 1의 배선(101~103, 201~203) 상의 전압 변화는 인접 배선 간에서 거의 동일 속도로 파(波)와 같이 입력단(T11, T21)으로부터 출력단(T19, T29)으로 전달되어 간다.
이 때, 도 1의 구간 A에서는 동상(同相), 구간 B에서는 역상(逆相), 구간 C에서는 동상, 구간 D에서는 역상, 구간 E에서는 동상으로 된다.
따라서, 크로스토크에 의한 영향으로서, 신호의 전달 지연은 구간 B, D에서 커지고, 구간 A, C, E에서는 작아진다. 그 결과, 구간마다의 지연의 변동이 서로 상쇄되어, 전체에서의 지연 변화가 작아진다.
도 1의 크로스토크 캔슬 회로(19)의 입력 단자(T11, T21)에 역상의 신호가 입력된 경우에는, 구간마다의 지연의 대소가 역으로 되지만, 전체로서의 지연 변화가 동일하게 작아진다.
배선 모듈
다음에, 배선 모듈에 대하여 설명한다.
도 6은 크로스토크 캔슬 회로에 사용 가능한 배선 모듈과, 이 배선 모듈에서 생성된 크로스토크 캔슬 회로를 나타내는 제1 설명도이다.
도 6 (A)는 배선 모듈(1)을 나타내는 설명도이다.
이 배선 모듈(1)은 반전 회로(31)와, 반전 회로(31)의 입력선(31A) 및 출력선(31B)과, 신호선(41)을 가진다.
도 6 (B)는 배선 모듈(2)을 나타내는 설명도이다.
이 배선 모듈(2)은 신호선(32)과, 반전 회로(42)와, 반전 회로(42)의 입력선(42A) 및 출력선(42B)을 가진다.
도 6 (C)은 배선 모듈(3)을 나타내는 설명도이다.
이 배선 모듈(3)은 반전 회로(33)와 반전 회로(33)의 입력선(33A) 및 출력선(33B)과, 신호선(43)을 가진다.
도 6 (D)는 배선 모듈(4)을 나타내는 설명도이다.
이 배선 모듈(4)은 신호선(34)과, 반전 회로(44)와, 반전 회로(44)의 입력선(44A) 및 출력선(44B)을 가진다.
배선 모듈(1, 3)은 서로 동일한 구성이며, 배선 모듈(2, 4)은 서로 동일한 구성이다.
도 6 (E)는 도 6 (A)~도 6 (D)에 나타내는 배선 모듈(1~4)로부터 생성된 크로스토크 캔슬 회로(29)를 나타내는 회로도이다.
도 6 (E)의 크로스토크 캔슬 회로(29)는 입력단(T11, T21)과, 배선(301~305, 401~405)과, 배선 모듈(1~4)과, 출력단(T19, T29)를 가진다. 이 크로스토크 캔슬 회로(29)는 이하에 나타낸 것 같은 접속 관계로 되어 있다.
입력단(T11)과 배선 모듈(1)의 반전 회로(31)의 입력선(31A)이 배선(301)에 의해 접속되어 있다.
입력단(T21)과 배선 모듈(1)의 신호선(41)의 입력단이 배선(401)에 의해 접속되어 있다.
배선 모듈(1)의 반전 회로(31)의 출력선(31B)과 배선 모듈(2)의 신호선(32)의 입력단이 배선(302)에 의해 접속되어 있다.
배선 모듈(1)의 신호선(41)의 출력단과 배선 모듈(2)의 반전 회로(42)의 입력선(42A)이 배선(402)에 의해 접속되어 있다.
배선 모듈(2)의 신호선(32)의 출력단과 배선 모듈(3)의 반전 회로(33)의 입력선(33A)이 배선(303)에 의해 접속되어 있다.
배선 모듈(2)의 반전 회로(42)의 출력선(42B)과 배선 모듈(3)의 신호선(43)의 입력단이 배선(403)에 의해 접속되어 있다.
배선 모듈(3)의 반전 회로(33)의 출력선(33B)과 배선 모듈(4)의 신호선(34)의 입력단이 배선(304)에 의해 접속되어 있다.
배선 모듈(3)의 신호선(43)의 출력단과 배선 모듈(4)의 반전 회로(44)의 입력선(44A)이 배선(404)에 의해 접속되어 있다.
배선 모듈(4)의 신호선(34)의 출력단과 출력단(T19)이 배선(305)에 의해 접속되어 있다.
배선 모듈(4)의 반전 회로(44)의 출력선(44B)과 출력단(T29)이 배선(405)에 의해 접속되어 있다.
이와 같이 하여, 도 6 (A)~(D)의 배선 모듈(1~4)을 사용하여, 도 6 (E)의 크로스토크 캔슬 회로(29)를 생성할 수 있다. 이 크로스토크 캔슬 회로(29)에서는, 2비트의 패럴렐 데이터를 크로스토크 노이즈를 억제하면서, 또한 지연 시간의 시간차를 억제하면서, 전송하는 것이 가능하다.
또, 도 6 (E) 내의 반전 회로(31, 33, 42, 44)를 각각 반전 회로(11, 12, 21, 22)로 함으로써, 도 1의 크로스토크 캔슬 회로(19)를 얻는 것이 가능하다. 배선 모듈(1~4)은, 예를 들면, LSI 내의 데이터 버스 또는 어드레스 버스의 배선에 삽입되어 사용된다.
도 7은 크로스토크 캔슬 회로에 사용 가능한 배선 모듈과, 이 배선 모듈에서 생성한 크로스토크 캔슬 회로를 나타내는 제2 설명도이다.
도 7 (A)는 배선 모듈(6)을 나타내는 설명도이다.
이 배선 모듈(6)은 반전 회로(111, 131)와, 반전 회로(111, 131)의 입력선(111A, 131A) 및 출력선(111B, 131B)과, 신호선(121, 141)을 가진다.
배선 모듈(6)에서는, 반전 회로(111, 131)와 신호선(121, 141)이 교대로 배치되어 있다.
입력선(111A, 131A)과, 출력선(111B, 131B)과, 신호선(121, 141)은 서로 평행 또는 대략 평행으로 배치되어 있다.
반전 회로(111, 131)는 신호선(121, 141)이 연장되는 방향(신호선의 방향)과는 수직 또는 대략 수직의 방향으로 병렬하도록 배치되어 있다.
도 7 (B)는 배선 모듈(7)을 나타내는 설명도이다.
이 배선 모듈(7)은 신호선(112, 132)과, 반전 회로(122, 142)와, 반전회로(122, 142)의 입력선(122A, 142A) 및 출력선(122B, 142B)을 가진다.
배선 모듈(7)에서는, 반전 회로(122, 142)와 신호선(112, 132)이 교대로 배치되어 있다.
입력선(122A, 142A)과, 출력선(122B, 142B)과, 신호선(112, 132)은 교대로 평행 또는 대략 평행으로 배치되어 있다.
반전 회로(122, 142)는 신호선(112, 132)이 연장되는 방향(신호선의 방향)과는 수직 또는 대략 수직의 방향으로 병렬하도록 배치되어 있다.
반전 회로(111, 122, 131, 142)는 서로 동일한 구성이다.
도 7 (C)는 도 7 (A), (B)에 나타내는 배선 모듈(6, 7)로부터 생성된 크로스토크 캔슬 회로(119)를 나타내는 회로도이다.
도 7 (C)의 크로스 토크 캔슬 회로는 입력단(T111~T141)과, 배선(1101~1103, 1201~1203, 1301~1303, 1401~1403)과, 배선 모듈(6, 7)과, 출력단(T119~T149)을 가진다. 이 크로스토크 캔슬 회로(119)는 이하와 같은 접속 관계로 되어 있다.
입력단(T111)과 배선 모듈(6)의 반전 회로(111)의 입력선(111A)이 배선(1101)에 의해 접속되어 있다.
입력단(T131)과 배선 모듈(6)의 반전 회로(131)의 입력선(131A)이 배선(1301)에 의해 접속되어 있다.
입력단(T121)과 배선 모듈(6)의 신호선(121)의 입력단이 배선(1201)에 의해접속되어 있다.
입력단(T141)과 배선 모듈(6)의 신호선(141)의 입력단이 배선(1401)에 의해 접속되어 있다.
배선 모듈(6)의 반전 회로(111)의 출력선(111B)과 배선 모듈(7)의 신호선(112)의 입력단이 배선(1102)에 의해 접속되어 있다.
배선 모듈(6)의 반전 회로(131)의 출력선(131B)과 배선 모듈(7)의 신호선(132)의 입력단이 배선(1302)에 의해 접속되어 있다.
배선 모듈(6)의 신호선(121)의 출력단과 배선 모듈(7)의 반전 회로(122)의 입력선(122A)이 배선(1202)에 의해 접속되어 있다.
배선 모듈(6)의 신호선(141)의 출력단과 배선 모듈(7)의 반전 회로(142)의 입력선(142A)이 배선(1402)에 의해 접속되어 있다.
배선 모듈(7)의 신호선(112)의 출력단과 출력단(T119)이 배선(1103)에 의해 접속되어 있다.
배선 모듈(7)의 신호선(132)의 출력단과 출력단(T139)이 배선(1303)에 의해 접속되어 있다.
배선 모듈(7)의 반전 회로(122)의 출력선(122B)과 출력단(T129)이 배선(1203)에 의해 접속되어 있다.
배선 모듈(7)의 반전 회로(142)의 출력선(142B)과 출력단(T149)이배선(1403)에 의해 접속되어 있다.
이와 같이 하여, 도 7 (A), (B)의 배선 모듈(6, 7)을 사용하여, 도 7 (C)의 크로스토크 캔슬 회로(119)를 생성할 수 있다.
이 크로스토크 캔슬 회로(119)에서는 4비트의 패럴렐 데이터를 크로스토크 노이즈를 억제하면서, 또한 지연 시간의 시간차를 억제하면서, 전송하는 것이 가능하다. 배선 모듈(6, 7)은, 예를 들면, LSI 내의 데이터 버스 또는 어드레스 버스의 배선에 삽입되어, 이 데이터 버스 또는 어드레스 버스의 일부를 구성한다.
케이스 1
일례로서, 0.25미크론(또는 0.25㎛)의 프로세스 룰로 작성된 2개의 평행 배선에 대하여 배선 길이를 5mm로 하고, 양 배선에 2개의 CMOS 인버터를 삽입한 경우를 상정한다. 예를 들면, 배선폭을 약 0.8㎛로 하고, 배선 간격을 약 0.9㎛로 하고, 배선 저항값을 약 50Ω/mm로 하고, CMOS 인버터의 전원 전압(VDD)을 약 2.5V로 하고, CMOS 인버터의 논리 임계값을 약 1.1V로 한다.
양 배선의 입력단 근방에 CMOS 인버터를 각각 배치하는 동시에, 양 배선의 출력단 근방에 각각 CMOS 인버터를 배치한 경우를 케이스 1W로 한다.
양 배선의 입력단 근방에 CMOS 인버터를 각각 배치하는 동시에, 한 쪽 배선의 출력단 근방에 CMOS 인버터를 배치하고, 다른 쪽 배선의 중앙부에 CMOS 인버터를 배치한 경우를 케이스 1A로 한다.
한 쪽 배선에 제1 신호가 입력되고, 다른 쪽 배선에 제2 신호가 입력되고,제1 및 제2 신호가 역위상인 경우, 케이스 1A의 지연 시간을 케이스 1W의 지연 시간의 약 72%로 하는 것이 가능하다.
또, 한 쪽 배선에 제1 신호가 입력되고, 다른 쪽 배선에 제2 신호가 입력되고, 제1 및 제2 신호가 역위상인 경우와, 제1 및 제2 신호가 동위상인 경우에 대하여, 케이스 1A의 지연 시간차를 케이스 1W의 지연 시간차의 약 34%로 하는 것이 가능하다.
케이스 2
일례로서, 0.25미크론(또는 0.25㎛)의 프로세스 룰로 작성된 2개의 평행 배선에 대하여 배선 길이를 10mm로 하고, 각 배선에 4개의 CMOS 인버터를 삽입한 경우를 상정한다. 예를 들면, 배선폭을 약 0.8㎛로 하고, 배선 간격을 약 0.9㎛로 하고, 배선 저항값을 약 50Ω/mm로 하고, CMOS 인버터의 전원 전압(VDD)을 약 2.5V로 하고, CMOS 인버터의 논리 임계값을 약 1.1V로 한다.
양 배선의 입력단 및 출력단 근방에 CMOS 인버터를 각각 배치하는 동시에, 각 배선을 3등분하는 2개 위치에 각각 CMOS 인버터를 배치한 경우를 케이스 2W로 한다.
양 배선의 입력단 및 출력단 근방에 CMOS 인버터를 각각 배치하는 동시에, 각 배선을 5등분하는 위치 중 한 쪽 배선에는 입력단으로부터 첫번째 및 3번째 위치에 CMOS 인버터를 배치하고, 다른 쪽 배선에는 입력단으로부터 2번째 및 4번째 위치에 CMOS 인버터를 배치한 경우를 케이스 2A로 한다.
한 쪽 배선에 제1 신호가 입력되고, 다른 쪽 배선에 제2 신호가 입력되고, 제1 및 제2 신호가 역위상인 경우, 케이스 2A의 지연 시간을 케이스 2W의 지연 시간의 약 72%로 하는 것이 가능하다.
또, 한 쪽 배선에 제1 신호가 입력되고, 다른 쪽 배선에 제2 신호가 입력되고, 제1 및 제2 신호가 역위상인 경우와, 제1 및 제2 신호가 동위상인 경우에 대하여, 케이스 2A의 지연 시간차를 케이스 2W의 지연 시간차의 약 12%로 하는 것이 가능하다.
케이스 3
일례로서, 0.25미크론(또는 0.25㎛)의 프로세스 룰로 작성된 2개의 평행 배선에 대하여 배선 길이를 20mm로 하고, 각 배선에 6개의 CMOS 인버터를 삽입한 경우를 상정한다. 예를 들면, 배선폭을 약 0.8㎛로 하고, 배선 간격을 약 0.9㎛로 하고, 배선 저항값을 약 50Ω/mm로 하고, CMOS 인버터의 전원 전압(VDD)을 약 2.5V로 하고, CMOS 인버터의 논리 임계값을 약 1.1V로 한다.
양 배선의 입력단 및 출력단 근방에 CMOS 인버터를 각각 배치하는 동시에, 각 배선을 5등분하는 4개의 위치에 각각 CMOS 인버터를 배치한 경우를 케이스 3W로 한다.
양 배선의 입력단 및 출력단 근방에 CMOS 인버터를 각각 배치하는 동시에, 각 배선을 9등분하는 8개의 위치 중 한 쪽 배선에는 입력단으로부터 홀수번째의 위치에 CMOS 인버터를 배치하고, 다른 쪽 배선에는 입력단으로부터 짝수번째의 위치에 CMOS 인버터를 배치한 경우를 케이스 3A로 한다.
한 쪽 배선에 제1 신호가 입력되고, 다른 쪽 배선에 제2 신호가 입력되고, 제1 및 제2 신호가 역위상인 경우, 케이스 3A의 지연 시간을 케이스 3W의 지연 시간의 약 73%로 하는 것이 가능하다.
또, 한 쪽 배선에 제1 신호가 입력되고, 다른 쪽 배선에 제2 신호가 입력되고, 제1 및 제2 신호가 역위상인 경우와, 제1 및 제2 신호가 동위상인 경우에 대하여, 케이스 3A의 지연 시간차를 케이스 3W의 지연 시간차의 약 9%로 하는 것이 가능하다.
이와 같이, 크로스토크 캔슬 회로에 의하면, 실드에 가까운 효과를 얻는 것이 가능하다.
그리고, 0.25미크론의 프로세스 룰로 작성된 2개의 평행 배선에 대하여 예시하여 설명했지만, 0.18미크론 또는 그 이하의 프로세스 룰로 작성된 2개의 평행 배선(또는 LSI)에 대해서도, 동일하게 하여 적용 가능하다.
자동 배선 장치의 배선 방법
도 8은 LSI 내의 배선을 행하는 자동 배선 장치로서, 크로스토크 캔슬 회로의 배선을 행하는 자동 배선 장치의 제1 배선 방법을 나타내는 개략적인 플로 차트이다. 자동 배선 장치는, 예를 들면, CAD(Computer Aided Design) 시스템에 의해 구성한다.
상기 LSI 내의 배선은, 예를 들면, 데이터 버스 또는 어드레스 버스의 배선으로 한다. 또, 상기 LSI는, 예를 들면, 0.25미크론 이하의 프로세스 룰에 의해 제조되는 반도체 집적 회로로 한다.
먼저, 스텝 S11에서는, 장거리를 평행으로 배치하면 레이아웃 면적이 작아지는 복수의 배선을 검출하고, 상기 복수의 배선을 평행으로 인접시켜 배치한다. 예를 들면, 어드레스 버스나 데이터 버스 등의 버스 배선에 대하여, 평행으로 인접시켜 장거리 배선을 행한다.
다음에, 스텝 S12에서는, 스텝 S11의 평행 배선 중, 신호 지연 및 크로스토크의 영향이 설계 명세를 충족시키지 않는 배선을 검출한다. 예를 들면, 신호 지연이 설정값(또는 허용값)보다 큰 배선이나, 크로스토크 노이즈가 큰 배선을 검출한다.
스텝 S13에서는, 스텝 S12에서 검출된 배선 중, 반전 회로가 삽입되어 있지 않은 배선을 1개 선택한다.
그리고, 이 배선 상에, 인접 배선 상의 반전 회로로부터 소정의 거리를 두고, 또한 신호 지연이 설계 명세를 충족시키는 간격으로 반전 회로를 삽입한다.
상기 소정의 거리를 둔 위치는 인접하는 배선의 기생 용량에 의한 크로스토크 노이즈가 이 인접하는 배선 상에서 상쇄 또는 대략 상쇄되는 위치로 한다.
또, 상기 복수의 배선 중 서로 인접하는 배선에 대하여, 상기 반전 회로를 엇갈리는 위치에 삽입한다.
이 스텝 S13에서는, 스텝 S12에서 검출된 배선의 각각에 대하여, 동일 개수의 반전 신호를 배치한다. 상기 반전 회로는 입력 신호 전압이 변화되는 시간과 출력 신호 전압이 변화되는 시간이 중복되는 회로 특성을 가진다. 또, 상기 복수 배선의 각각에 대하여 삽입되는 반전 회로는 동일 구성의 반전 회로로 한다.
반전 회로의 삽입 위치는, 바람직하게는, 상기 서로 인접하는 배선 중 한 쪽 배선에 대하여, 다른 쪽 배선의 반전 회로로부터의 거리가 최대로 되는 위치 또는 이 위치의 근방으로 한다.
그리고, 보다 바람직하게는, 상기 인접하는 2개의 배선에 대하여, 상기 반전 회로를 상기 엇갈리는 위치에 배치한 경우의 최대 지연 시간과 최소 지연 시간의 시간차는 이 반전 회로를 배선 방향과는 수직의 방향으로 2개씩 나란히 하여 배치한 경우의 최대 지연 시간과 최소 지연 시간의 시간차의 절반 이하로 되도록 한다.
스텝 S14에서는, 스텝 S13에서의 배선의 선택이 모두 종료되었는지 여부를 판정한다.
배선의 선택이 모두 종료되어 있지 않은 경우에는, 스텝 S13으로 되돌아간다.
배선의 선택이 모두 종료된 경우에는, 본 플로 차트의 처리를 종료한다. 이와 같이 하여, LSI 내의 크로스토크 캔슬 회로의 배선을 행하는 것이 가능하다.
도 9는 LSI 내의 배선을 행하는 자동 배선 장치이며, 크로스토크 캔슬 회로의 배선을 배선 모듈을 사용하여 행하는 자동 배선 장치의 제2 배선 방법을 나타내는 개략적인 플로 차트이다. 자동 배선 방치는, 예를 들면, CAD 시스템에 의해 구성한다.
상기 LSI 내의 배선은, 예를 들면, 데이터 버스 또는 어드레스 버스의 배선으로 한다. 또, 상기 LSI는, 예를 들면, 0.25미크론 이하의 프로세스 룰에 의해 제조되는 반도체 집적 회로로 한다.
스텝 S21, S22는 도 8의 스텝 S11, S12와 동일하며, 그 설명을 생략한다.
스텝 S23에서는, 스텝 S22에서 검출된 배선에 대하여, 신호 지연이 설계 명세를 충족시키는 간격으로 배선 모듈을 삽입하여, LSI 내의 크로스토크 캔슬 회로를 생성한다.
이 도 9에 나타내는 플로 차트에 의해, 도 8에 나타내는 플로 차트에서의 배선과 동일한 배선을 행하는 것이 가능하다.
크로스토크 캔슬 회로(19, 29, 119)에 의해, 인접 배선 간의 크로스토크에 의한 신호 지연의 불균일을 감소시킬 수 있고, DFF 등 래치 회로의 홀드 타임 에러를 방지할 수 있어, LSI의 최고 동작 주파수를 향상시키는 것이 가능하다.
또, 배선 모듈(1~4, 6, 7)에 의해, 자동 배선 장치를 사용하여 크로스토크 캔슬 회로(19, 29, 119)를 용이하게 작성할 수 있어, 크로스토크 캔슬 회로 작성의 수고를 경감하는 것이 가능하다.
또, 종래의 자동 배선 장치에 배선 모듈(1~4, 6, 7)의 배선 기능을 가함으로써, 크로스토크 캔슬 회로(19, 29, 119)를 용이하게 설계 및/또는 작성할 수 있다.
그리고, 상기 실시 형태는 본 발명의 예시이며, 본 발명은 상기 실시 형태에 한정되지 않는다.
이상 설명한 것 같이, 본 발명에 의하면, 대규모 집접 회로 내 배선의 크로스토크 노이즈를 억제하는 것이 가능한 크로스토크 캔슬 회로와, 이 크로스토크 캔슬 회로에서 사용 가능한 배선 모듈과, LSI 내의 크로스토크 캔슬 회로의 배선을 행하는 것이 가능한 자동 배선 장치의 배선 방법을 제공할 수 있다.

Claims (17)

  1. 대규모 집적 회로 내 배선의 크로스토크 노이즈를 억제하는 크로스토크 캔슬 회로로서,
    N개(N은 2 이상의 짝수)의 제1 반전 회로와,
    상기 N개의 제1 반전 회로를 직렬 접속하는 제1 배선과,
    N개의 제2 반전 회로와,
    상기 N개의 제2 반전 회로를 직렬 접속하는 제2 배선
    을 가지고,
    상기 제1 및 제2 배선은 서로 평행 또는 대략 평행으로 인접하도록 배치되어 있고,
    상기 N개의 제1 반전 회로 중 1개 이상의 제1 반전 회로는 상기 제1 및 제2 배선 간의 기생 용량에 의한 크로스토크 노이즈가 상기 제2 배선 상에서 상쇄 또는 대략 상쇄되는 위치에 배치되어 있고,
    상기 N개의 제2 반전 회로 중 1개 이상의 제2 반전 회로는 상기 제1 및 제2 배선 간의 기생 용량에 의한 크로스토크 노이즈가 상기 제1 배선 상에서 상쇄 또는 대략 상쇄되는 위치에 배치되어 있는
    크로스토크 캔슬 회로.
  2. 제1항에 있어서,
    상기 1개 이상의 제1 반전 회로와 상기 1개 이상의 제2 반전 회로는 배선 방향 상에 교대로 배치되어 있는 크로스토크 캔슬 회로.
  3. 제2항에 있어서,
    상기 1개 이상의 제1 반전 회로는 상기 제2 반전 회로로부터의 거리가 최대로 되는 위치 또는 상기 위치의 근방에 배치되어 있고,
    상기 1개 이상의 제2 반전 회로는 상기 제1 반전 회로로부터의 거리가 최대로 되는 위치 또는 상기 위치의 근방에 배치되어 있는 크로스토크 캔슬 회로.
  4. 제2항에 있어서,
    상기 1개 이상의 제1 반전 회로와 상기 1개 이상의 제2 반전 회로를 교대로 배치한 경우의 최대 지연 시간과 최소 지연 시간의 시간차는
    상기 N개의 제1 및 제2 반전 회로를 배선 방향과는 수직의 방향으로 나란히 하여 각각 배치한 경우의 최대 지연 시간과 최소 지연 시간의 시간차의 절반 이하인 크로스토크 캔슬 회로.
  5. 제1항에 있어서,
    상기 N개의 제1 반전 회로의 각각에서는, 상기 제1 반전 회로의 입력 신호 전압이 변화되는 시간과 출력 신호 전압이 변화되는 시간이 중복되고,
    상기 N개의 제2 반전 회로의 각각에서는, 상기 제2 반전 회로의 입력 신호전압이 변화되는 시간과 출력 신호 전압이 변화되는 시간이 중복되는 크로스토크 캔슬 회로.
  6. 제1항에 있어서,
    상기 N개의 제1 및 제2 반전 회로 및 상기 제1 및 제2 배선은
    상기 대규모 집적 회로 내의 데이터 버스 또는 어드레스 버스를 구성하고 있으며,
    상기 대규모 집적 회로는 0.25미크론 이하의 프로세스 룰에 의해 제조되는 반도체 집적 회로인 크로스토크 캔슬 회로.
  7. 제1항에 있어서,
    상기 N개의 제1 및 제2 반전 회로는 동일 구성의 반전 회로인 크로스토크 캔슬 회로.
  8. 대규모 집적 회로 내의 배선 모듈로서,
    M개(M은 자연수)의 반전 회로와,
    상기 M개의 반전 회로의 입력선과,
    상기 M개의 반전 회로의 출력선과,
    L개의 신호선
    을 가지고,
    상기 입력선, 상기 출력선 및 상기 신호선은 서로 평행 또는 대략 평행이며,
    상기 반전 회로 및 상기 반전 회로의 입력선 및 출력선과, 상기 신호선이 교대로 배치되어 있는
    (단, M = 1인 경우에는, L = M 또는 L = M + 1이며, M ≥2인 경우에는, L = M, L = M + 1 또는 L = M - 1임)
    배선 모듈.
  9. 제8항에 있어서,
    상기 M은 2 이상의 정수(整數)이고,
    상기 M개의 반전 회로는 상기 신호선의 방향과는 수직 또는 대략 수직의 방향으로 병렬하도록 배치되어 있는 배선 모듈.
  10. 제8항에 있어서,
    상기 반전 회로와 상기 반전 회로의 상기 입력선 및 상기 출력선과, 상기 신호선이 상기 대규모 집적 회로 내의 데이터 버스 또는 어드레스 버스의 일부를 구성하고 있으며,
    상기 대규모 집적 회로는 0.25미크론 이하의 프로세스 룰에 의해 제조되는 반도체 집적 회로인 배선 모듈.
  11. 대규모 집적 회로 내의 배선을 행하는 자동 배선 장치의 배선 방법으로서,
    복수의 배선을 평행 또는 실질적으로 평행으로 배치하는 제1 공정과,
    상기 복수의 배선 각각에 대하여 동일 개수의 반전 회로를 삽입하는 제2 공정
    을 가지고,
    상기 제2 공정은 인접하는 배선의 기생 용량에 의한 크로스토크 노이즈가 상기 인접하는 배선 상에서 상쇄 또는 대략 상쇄되는 위치에 상기 반전 회로를 삽입하는 제3 공정을 가지는
    자동 배선 장치의 배선 방법.
  12. 제11항에 있어서,
    상기 제3 공정에서는, 상기 복수의 배선 중 서로 인접하는 배선에 대하여 상기 반전 회로를 엇갈리는 위치에 삽입하는 자동 배선 장치의 배선 방법.
  13. 제12항에 있어서,
    상기 제3 공정에서는, 상기 서로 인접하는 배선 중 한 쪽 배선에 대하여 다른 쪽 배선의 반전 회로로부터의 거리가 최대로 되는 위치 또는 상기 위치의 근방에 상기 반전 회로를 삽입하는 자동 배선 장치의 배선 방법.
  14. 제12항에 있어서,
    상기 인접하는 2개의 배선에 대하여 상기 반전 회로를 상기 엇갈리는 위치에배치한 경우의 최대 지연 시간과 최소 지연 시간의 시간차는 상기 반전 회로를 배선 방향과는 수직의 방향으로 2개씩 나란히 하여 배치한 경우의 최대 지연 시간과 최소 지연 시간의 시간차의 절반 이하인 자동 배선 장치의 배선 방법.
  15. 제11항에 있어서,
    상기 반전 회로는 입력 신호 전압이 변화되는 시간과 출력 신호 전압이 변화되는 시간이 중복되는 자동 배선 장치의 배선 방법.
  16. 제11항에 있어서,
    상기 배선은 데이터 버스 또는 어드레스 버스의 배선이며,
    상기 대규모 집적 회로는 0.25미크론 이하의 프로세스 룰에 의해 제조되는 반도체 집적 회로인 자동 배선 장치의 배선 방법.
  17. 제11항에 있어서,
    상기 복수의 배선 각각에 대하여 삽입되는 반전 회로는 동일 구성의 반전 회로인 자동 배선 장치의 배선 방법.
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