JP2956633B2 - 相補型ｍｏｓ半導体の製造方法 - Google Patents
相補型ｍｏｓ半導体の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にｐ−ｎゲートを有する相補型半導体装置
のゲート電極の形成方法に関する。
法に関し、特にｐ−ｎゲートを有する相補型半導体装置
のゲート電極の形成方法に関する。
【０００２】
【従来の技術】半導体集積回路の微細化、高密度化は不
断に進められており、それにともない設計ルールも徐々
に微細化されてきており、現在ではクオータミクロン
（ｑｕａｒｔｅｒ μｍ ：０．２５μｍ）の時代を迎
えようとしている。従来ＣＭＯＳのゲート電極には、ｎ
ＭＯＳＦＥＴ、ｐＭＯＳＦＥＴに関わらずｎ+ ゲートが
採用されてきた。たとえば、ポリシリコンの形成直後に
リン拡散を行うことで形成される。ｐＭＯＳＦＥＴにｎ
+ ゲートを採用する場合には製造プロセスが短縮できる
という長所があるが、ゲート長の寸法変動に対して閾値
電圧の変動が著しく大きいという重大な問題点が存在す
る。設計ルールがクオータミクロン以前には電源電圧が
比較的高いためにトランジスタの閾値電圧をある程度高
く保つことで、製造ばらつきによるゲート長の寸法変動
に対する閾値電圧の変動に辛うじて対応することができ
た。
断に進められており、それにともない設計ルールも徐々
に微細化されてきており、現在ではクオータミクロン
（ｑｕａｒｔｅｒ μｍ ：０．２５μｍ）の時代を迎
えようとしている。従来ＣＭＯＳのゲート電極には、ｎ
ＭＯＳＦＥＴ、ｐＭＯＳＦＥＴに関わらずｎ+ ゲートが
採用されてきた。たとえば、ポリシリコンの形成直後に
リン拡散を行うことで形成される。ｐＭＯＳＦＥＴにｎ
+ ゲートを採用する場合には製造プロセスが短縮できる
という長所があるが、ゲート長の寸法変動に対して閾値
電圧の変動が著しく大きいという重大な問題点が存在す
る。設計ルールがクオータミクロン以前には電源電圧が
比較的高いためにトランジスタの閾値電圧をある程度高
く保つことで、製造ばらつきによるゲート長の寸法変動
に対する閾値電圧の変動に辛うじて対応することができ
た。
【０００３】ところが、クオータミクロンの時代には一
般的には電源電圧が２．５Ｖ以下になることからトラン
ジスタの閾値電圧を今までよりも下げる必要があり、ｐ
ＭＯＳＦＥＴにｎ+ ゲートを採用する方法では閾値電圧
が安定せず回路動作の安定性を保証することができなく
なり結果として製造歩留まりが低下してしまう。
般的には電源電圧が２．５Ｖ以下になることからトラン
ジスタの閾値電圧を今までよりも下げる必要があり、ｐ
ＭＯＳＦＥＴにｎ+ ゲートを採用する方法では閾値電圧
が安定せず回路動作の安定性を保証することができなく
なり結果として製造歩留まりが低下してしまう。
【０００４】そこでＣＭＯＳのゲート電極構造としてｎ
ＭＯＳＦＥＴに対してはｎ+ ゲート、ｐＭＯＳＦＥＴに
対してはｐ+ ゲートというｐ−ｎゲートが主流になり始
めている。ゲート電極のｎ+ 化、ｐ+ 化はイオン注入に
よるｎ+ 、ｐ+ それぞれの拡散層形成時に同時に行うの
が一般的である。さらにｐ−ｎゲートではゲート電極の
低抵抗化のために従来使用されていたタングステンポリ
サイドは不純物相互拡散が発生し閾値電圧の変動を起こ
すために使用できず、ゲート電極および拡散層をｎ+
化、ｐ+ 化した後チタン、コバルト等によりゲート電極
および拡散層をサリサイド（ｓａｌｉｃｉｄｅ）化する
技術が一般的である。
ＭＯＳＦＥＴに対してはｎ+ ゲート、ｐＭＯＳＦＥＴに
対してはｐ+ ゲートというｐ−ｎゲートが主流になり始
めている。ゲート電極のｎ+ 化、ｐ+ 化はイオン注入に
よるｎ+ 、ｐ+ それぞれの拡散層形成時に同時に行うの
が一般的である。さらにｐ−ｎゲートではゲート電極の
低抵抗化のために従来使用されていたタングステンポリ
サイドは不純物相互拡散が発生し閾値電圧の変動を起こ
すために使用できず、ゲート電極および拡散層をｎ+
化、ｐ+ 化した後チタン、コバルト等によりゲート電極
および拡散層をサリサイド（ｓａｌｉｃｉｄｅ）化する
技術が一般的である。
【０００５】しかしながらこのｐ−ｎゲートにも、ｐ+
ゲート中のボロンがイオン注入時や熱処理工程時にゲー
ト酸化膜を突き抜けてｐＭＯＳＦＥＴの閾値電圧を変動
させてしまうという問題点やｐＭＯＳのゲート耐圧歩留
りが悪いという問題が存在する。特にｐＭＯＳのゲート
耐圧不良はゲート酸化膜の破壊現象であり、半導体デバ
イスには致命的な問題になる。ゲート耐圧歩留まりとボ
ロンの突き抜けは関係があることが報告されている。
ゲート中のボロンがイオン注入時や熱処理工程時にゲー
ト酸化膜を突き抜けてｐＭＯＳＦＥＴの閾値電圧を変動
させてしまうという問題点やｐＭＯＳのゲート耐圧歩留
りが悪いという問題が存在する。特にｐＭＯＳのゲート
耐圧不良はゲート酸化膜の破壊現象であり、半導体デバ
イスには致命的な問題になる。ゲート耐圧歩留まりとボ
ロンの突き抜けは関係があることが報告されている。
【０００６】まず、ボロンの突き抜けに対する解決策と
して、特開平６−２９６０１６号公報に示される、異な
る形成方法で形成した少なくとも２層以上のシリコン層
を有したゲート電極の構造にする方法がある。この方法
は、特開平６−２９６０１６号公報に記載された実施例
によると、第１のポリシリコン膜を成膜した後閾値調整
用のイオン注入を行い、その後第１のポリシリコンとは
異なる成膜方法の第２のポリシリコン膜を成膜すること
で結晶構造の異なったゲート電極を形成しチャネリング
によるボロンの突き抜けを防ぐ。
して、特開平６−２９６０１６号公報に示される、異な
る形成方法で形成した少なくとも２層以上のシリコン層
を有したゲート電極の構造にする方法がある。この方法
は、特開平６−２９６０１６号公報に記載された実施例
によると、第１のポリシリコン膜を成膜した後閾値調整
用のイオン注入を行い、その後第１のポリシリコンとは
異なる成膜方法の第２のポリシリコン膜を成膜すること
で結晶構造の異なったゲート電極を形成しチャネリング
によるボロンの突き抜けを防ぐ。
【０００７】しかし、この方法にはいくつかの問題点が
ある。まず、大きな問題点としては閾値調整用のイオン
注入をゲート酸化膜を通して行うためにゲート酸化膜に
ダメージを与えることを避けることができず、ゲート酸
化膜の信頼性を低下させる。さらに閾値調整用のイオン
注入を第１のポリシリコンを通しても行っているためイ
オン注入エネルギーを必然的に大きくせざるを得ず、不
純物プロファイルの裾引きが大きく半導体基板の深いと
ころまで不純物が注入され結果として拡散層容量の増大
を招く。また、２層以上のポリシリコンを異なる成膜方
法により形成するため、炉を複数用意するかまたは１つ
の炉であれば成膜のたびに温度あるいは原材料等の成膜
条件を変更せざるを得ない。そのため、コストの増大あ
るいはパーティクルの発生による製造歩留まりの低下を
避けることができない。
ある。まず、大きな問題点としては閾値調整用のイオン
注入をゲート酸化膜を通して行うためにゲート酸化膜に
ダメージを与えることを避けることができず、ゲート酸
化膜の信頼性を低下させる。さらに閾値調整用のイオン
注入を第１のポリシリコンを通しても行っているためイ
オン注入エネルギーを必然的に大きくせざるを得ず、不
純物プロファイルの裾引きが大きく半導体基板の深いと
ころまで不純物が注入され結果として拡散層容量の増大
を招く。また、２層以上のポリシリコンを異なる成膜方
法により形成するため、炉を複数用意するかまたは１つ
の炉であれば成膜のたびに温度あるいは原材料等の成膜
条件を変更せざるを得ない。そのため、コストの増大あ
るいはパーティクルの発生による製造歩留まりの低下を
避けることができない。
【０００８】第２の問題点としてのｐＭＯＳのゲート耐
圧不良はゲート電極材料がポリシリコンの場合に著しく
発生する。そこで本発明者はまず特開平５−２１８４３
６号公報に示されるようにポリシリコン中に予めリンを
注入する方法を試みたが、ゲート耐圧不良はある程度改
善はするが完全ではなかった。次に特開平６−３２６３
０４号公報に示されるようにゲート電極材料をリンドー
プト・アモルファス・シリコンにして検討を行ったとこ
ろ、図３（ａ）、（ｂ）に示すようにｐＭＯＳのゲート
耐圧歩留まりは著しく改善した。また熱処理によるボロ
ンの突き抜けに関してもリンドープト・アモルファス・
シリコンは抑制効果があることを確認した。
圧不良はゲート電極材料がポリシリコンの場合に著しく
発生する。そこで本発明者はまず特開平５−２１８４３
６号公報に示されるようにポリシリコン中に予めリンを
注入する方法を試みたが、ゲート耐圧不良はある程度改
善はするが完全ではなかった。次に特開平６−３２６３
０４号公報に示されるようにゲート電極材料をリンドー
プト・アモルファス・シリコンにして検討を行ったとこ
ろ、図３（ａ）、（ｂ）に示すようにｐＭＯＳのゲート
耐圧歩留まりは著しく改善した。また熱処理によるボロ
ンの突き抜けに関してもリンドープト・アモルファス・
シリコンは抑制効果があることを確認した。
【０００９】ところがこのリンドープト・アモルファス
・シリコンをゲート電極材料としてＣＭＯＳデバイスを
製造したところ、図４（ａ）に示すようにゲート長０．
３５μｍ以下のｎＭＯＳＦＥＴのsubthreshold特性に著
しいキンクが発生するという問題が発生した。この原因
はリンドープト・アモルファス・シリコン膜を形成した
後の結晶化の熱処理で膜厚分の高さを有する柱状の巨大
グレインが成長するため、ｎ+ ゲートおよびｎ+ 拡散層
を形成するための砒素注入時に砒素がチャネリングを起
こしやすい面方位のグレインを突き抜けて、トランジス
タのチャネル部の一部に砒素が注入されることでキンク
が発生することが判明した。
・シリコンをゲート電極材料としてＣＭＯＳデバイスを
製造したところ、図４（ａ）に示すようにゲート長０．
３５μｍ以下のｎＭＯＳＦＥＴのsubthreshold特性に著
しいキンクが発生するという問題が発生した。この原因
はリンドープト・アモルファス・シリコン膜を形成した
後の結晶化の熱処理で膜厚分の高さを有する柱状の巨大
グレインが成長するため、ｎ+ ゲートおよびｎ+ 拡散層
を形成するための砒素注入時に砒素がチャネリングを起
こしやすい面方位のグレインを突き抜けて、トランジス
タのチャネル部の一部に砒素が注入されることでキンク
が発生することが判明した。
【００１０】さらにリンドープト・アモルファス・シリ
コン膜の平面ＴＥＭ観察をしたところグレインサイズは
０．５μｍ前後であることがわかった。０．３５μｍ以
下のｎＭＯＳＦＥＴでsubthreshold特性にキンクが発生
することを上述したが、これはグレインサイズと深い関
係があり、チャネリングを起こしたグレインがゲートに
対してバンブー構造になったときにsubthreshold特性に
キンクが発生すると解釈することができる。
コン膜の平面ＴＥＭ観察をしたところグレインサイズは
０．５μｍ前後であることがわかった。０．３５μｍ以
下のｎＭＯＳＦＥＴでsubthreshold特性にキンクが発生
することを上述したが、これはグレインサイズと深い関
係があり、チャネリングを起こしたグレインがゲートに
対してバンブー構造になったときにsubthreshold特性に
キンクが発生すると解釈することができる。
【００１１】
【発明が解決しようとする課題】第１の問題点は、ｐ−
ｎゲートで形成されたＣＭＯＳにおいて、従来技術では
ｐＭＯＳのゲート耐圧不良が多く、歩留まりが悪いこと
である。
ｎゲートで形成されたＣＭＯＳにおいて、従来技術では
ｐＭＯＳのゲート耐圧不良が多く、歩留まりが悪いこと
である。
【００１２】その理由は、ボロンのゲート酸化膜突き抜
けと関係がある。
けと関係がある。
【００１３】第２の問題点は、第１の問題点で示した問
題を解決するために、ゲート電極材料をリンドープト・
アモルファス・シリコン膜にしたところ、ｎＭＯＳＦＥ
Ｔのsubthreshold特性にキンクが発生することである。
題を解決するために、ゲート電極材料をリンドープト・
アモルファス・シリコン膜にしたところ、ｎＭＯＳＦＥ
Ｔのsubthreshold特性にキンクが発生することである。
【００１４】その理由は、リンドープト・アモルファス
・シリコン膜を形成した後の結晶化の熱処理で膜厚分の
高さを有する柱状の巨大グレインが成長するため、ｎ+
ゲートとｎ+ 拡散層を形成するための砒素注入時に砒素
がチャネリングを起こしやすい面方位のグレインを突き
抜けて、トランジスタのチャネル部の一部に砒素が注入
されるからである。
・シリコン膜を形成した後の結晶化の熱処理で膜厚分の
高さを有する柱状の巨大グレインが成長するため、ｎ+
ゲートとｎ+ 拡散層を形成するための砒素注入時に砒素
がチャネリングを起こしやすい面方位のグレインを突き
抜けて、トランジスタのチャネル部の一部に砒素が注入
されるからである。
【００１５】本発明は上記の点にかんがみてなされたも
ので、信頼性向上を目的とし、詳しくは、ｐ−ｎゲート
のＣＭＯＳにおいて、従来技術の場合に発生するｐＭＯ
Ｓゲート初期耐圧不良とｎＭＯＳＦＥＴのsubthreshold
特性異常を同時に解決する方法を提供することを目的と
する。
ので、信頼性向上を目的とし、詳しくは、ｐ−ｎゲート
のＣＭＯＳにおいて、従来技術の場合に発生するｐＭＯ
Ｓゲート初期耐圧不良とｎＭＯＳＦＥＴのsubthreshold
特性異常を同時に解決する方法を提供することを目的と
する。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、（１）半導体基板の一主面上に形
成されたゲート絶縁膜上に第１のアモルファスシリコン
を成膜する工程と、（２）前記第１のアモルファスシリ
コン表面に１ｎｍ程度の酸化膜を形成する工程と、
（３）前記酸化膜上に第２のアモルファスシリコンを成
膜する工程と、（４）熱処理を施すことで前記第１と第
２のアモルファスシリコンを結晶化する工程と、（５）
前記第１のアモルファスシリコンと前記第２のアモルフ
ァスシリコンをゲート電極とし、ｎＭＯＳＦＥＴ領域に
はｎ型不純物を、ｐＭＯＳＦＥＴ領域にはｐ型不純物を
イオン注入で導入する工程と、（６）前記ｎ型不純物と
前記ｐ型不純物を短時間ランプアニールで活性化する工
程と、を含むことを特徴とする相補型ＭＯＳ半導体装置
の製造方法、が提供される。
に、本発明によれば、（１）半導体基板の一主面上に形
成されたゲート絶縁膜上に第１のアモルファスシリコン
を成膜する工程と、（２）前記第１のアモルファスシリ
コン表面に１ｎｍ程度の酸化膜を形成する工程と、
（３）前記酸化膜上に第２のアモルファスシリコンを成
膜する工程と、（４）熱処理を施すことで前記第１と第
２のアモルファスシリコンを結晶化する工程と、（５）
前記第１のアモルファスシリコンと前記第２のアモルフ
ァスシリコンをゲート電極とし、ｎＭＯＳＦＥＴ領域に
はｎ型不純物を、ｐＭＯＳＦＥＴ領域にはｐ型不純物を
イオン注入で導入する工程と、（６）前記ｎ型不純物と
前記ｐ型不純物を短時間ランプアニールで活性化する工
程と、を含むことを特徴とする相補型ＭＯＳ半導体装置
の製造方法、が提供される。
【００１７】［作用］リンドープト・アモルファス・シ
リコンが非常に薄い酸化膜によって分離される２層構造
になるため、後の結晶化で膜厚分の高さを有する柱状の
巨大グレインの成長を抑制することができる。そのため
図４（ｂ）に示すようにｎＭＯＳＦＥＴのsubthreshold
特性異常は抑えられる。またリンドープト・アモルファ
ス・シリコンは酸化膜によって第１と第２のリンドープ
ト・アモルファス・シリコンに分離されているが、酸化
膜の膜厚が１ｎｍ程度であるため直接トンネル電流が容
易に流れ、第１のリンドープト・アモルファス・シリコ
ンと第２のリンドープト・アモルファス・シリコンとは
電気的に絶縁されるようなことはない。さらにボロンな
どの不純物も容易に約１ｎｍの酸化膜を通過することが
できる。
リコンが非常に薄い酸化膜によって分離される２層構造
になるため、後の結晶化で膜厚分の高さを有する柱状の
巨大グレインの成長を抑制することができる。そのため
図４（ｂ）に示すようにｎＭＯＳＦＥＴのsubthreshold
特性異常は抑えられる。またリンドープト・アモルファ
ス・シリコンは酸化膜によって第１と第２のリンドープ
ト・アモルファス・シリコンに分離されているが、酸化
膜の膜厚が１ｎｍ程度であるため直接トンネル電流が容
易に流れ、第１のリンドープト・アモルファス・シリコ
ンと第２のリンドープト・アモルファス・シリコンとは
電気的に絶縁されるようなことはない。さらにボロンな
どの不純物も容易に約１ｎｍの酸化膜を通過することが
できる。
【００１８】
【発明の実施の形態】以下本発明を図面に基づいて説明
する。
する。
【００１９】図１は本発明の一実施例を工程順に示した
半導体装置の断面図である。
半導体装置の断面図である。
【００２０】まず、図１（ａ）に示すように半導体基板
１０１の一主面に素子分離１０２領域とＮウェル１０３
とＰウェル１０４を形成する。さらに図１（ｂ）に示す
ように素子領域に５〜６ｎｍのゲート酸化膜１０５を形
成する。次にゲート酸化膜１０５上にゲート電極材料と
して１００ｎｍの膜厚で第１のリンドープト・アモルフ
ァス・シリコン１０６をＬＰＣＶＤ（減圧化学的気相成
長）法により形成する。
１０１の一主面に素子分離１０２領域とＮウェル１０３
とＰウェル１０４を形成する。さらに図１（ｂ）に示す
ように素子領域に５〜６ｎｍのゲート酸化膜１０５を形
成する。次にゲート酸化膜１０５上にゲート電極材料と
して１００ｎｍの膜厚で第１のリンドープト・アモルフ
ァス・シリコン１０６をＬＰＣＶＤ（減圧化学的気相成
長）法により形成する。
【００２１】第１のリンドープト・アモルファス・シリ
コン１０６は５００〜６００℃の温度で成膜され、リン
濃度は１〜５×１０19ｃｍ-3の範囲で設定される。さら
に第１のリンドープト・アモルファス・シリコン１０６
の成長後に一旦成長炉から半導体基板を搬出すること
で、第１のリンドープト・アモルファス・シリコン１０
６の表面に約１ｎｍの自然酸化膜１０７が形成される
（図１（ｃ）参照）。
コン１０６は５００〜６００℃の温度で成膜され、リン
濃度は１〜５×１０19ｃｍ-3の範囲で設定される。さら
に第１のリンドープト・アモルファス・シリコン１０６
の成長後に一旦成長炉から半導体基板を搬出すること
で、第１のリンドープト・アモルファス・シリコン１０
６の表面に約１ｎｍの自然酸化膜１０７が形成される
（図１（ｃ）参照）。
【００２２】この状態で図１（ｄ）に示すように、再び
１００ｎｍの膜厚で第２のリンドープト・アモルファス
・シリコン１０８を成膜する。第２のリンドープト・ア
モルファス・シリコン１０８の形成条件は、製造上コス
トおよび歩留まりを考慮すると第１のリンドープト・ア
モルファス・シリコン１０６の成膜条件と同じであるこ
とが望ましいが、多少条件が異なっても問題はない。
１００ｎｍの膜厚で第２のリンドープト・アモルファス
・シリコン１０８を成膜する。第２のリンドープト・ア
モルファス・シリコン１０８の形成条件は、製造上コス
トおよび歩留まりを考慮すると第１のリンドープト・ア
モルファス・シリコン１０６の成膜条件と同じであるこ
とが望ましいが、多少条件が異なっても問題はない。
【００２３】さらに、第１と第２のリンドープト・アモ
ルファス・シリコン１０６、１０８に８００℃以上１０
００℃未満の熱処理を施し、アモルファスを結晶化す
る。この結晶化の温度を１０００℃以上で行うと、ゲー
ト耐圧不良が増加することを確認している。しかる後、
フォトリソグラフィ技術によりゲート電極を形成する
（図１（ｅ）参照）。
ルファス・シリコン１０６、１０８に８００℃以上１０
００℃未満の熱処理を施し、アモルファスを結晶化す
る。この結晶化の温度を１０００℃以上で行うと、ゲー
ト耐圧不良が増加することを確認している。しかる後、
フォトリソグラフィ技術によりゲート電極を形成する
（図１（ｅ）参照）。
【００２４】次に、必要であれば、ｎＭＯＳＦＥＴ領域
あるいはｐＭＯＳＦＥＴ領域に選択的にＬＤＤ注入を行
う。ｎＭＯＳＦＥＴ領域には砒素あるいはリンを、ｐＭ
ＯＳＦＥＴ領域にはボロンあるいはＢＦ2 を注入する。
ＬＤＤ層を形成した後、ゲート電極側面にサイドウォー
ル１１１を形成し、次に、図１（ｆ）に示すように、所
望の領域にｎ+ 拡散層１１２とｎ+ ゲート電極１１３お
よびｐ+ 拡散層１１４とｐ+ ゲート電極１１５をそれぞ
れ選択的に形成する。
あるいはｐＭＯＳＦＥＴ領域に選択的にＬＤＤ注入を行
う。ｎＭＯＳＦＥＴ領域には砒素あるいはリンを、ｐＭ
ＯＳＦＥＴ領域にはボロンあるいはＢＦ2 を注入する。
ＬＤＤ層を形成した後、ゲート電極側面にサイドウォー
ル１１１を形成し、次に、図１（ｆ）に示すように、所
望の領域にｎ+ 拡散層１１２とｎ+ ゲート電極１１３お
よびｐ+ 拡散層１１４とｐ+ ゲート電極１１５をそれぞ
れ選択的に形成する。
【００２５】たとえば、ｎＭＯＳＦＥＴ領域には砒素を
５０ｋｅＶ、１〜３×１０15ｃｍ-2、ｐＭＯＳＦＥＴ領
域にはＢＦ2 を３０ｋｅＶ、１〜３×１０15ｃｍ-2の条
件でイオン注入する。この際、ｐＭＯＳＦＥＴのゲート
にはリンが予め導入されているためｐＭＯＳＦＥＴのゲ
ート電極をｐ+ 化するためにＢＦ2 で打ち返すことにな
るが、ゲート電極中のリンの濃度は１〜５×１０19ｃｍ
-3であるためＢＦ2 を１〜３×１０15ｃｍ-2だけ注入す
ればその後の熱処理で自然酸化膜を突き抜けてｐＭＯＳ
ＦＥＴのゲート電極を十分ｐ+ 化することが可能であ
る。また、ｎＭＯＳＦＥＴのゲート電極にもリンがもと
もと導入されているため、ゲート電極をｎ+ 化する不純
物が拡散係数の小さい砒素であってもゲートの空乏化は
問題にならない。
５０ｋｅＶ、１〜３×１０15ｃｍ-2、ｐＭＯＳＦＥＴ領
域にはＢＦ2 を３０ｋｅＶ、１〜３×１０15ｃｍ-2の条
件でイオン注入する。この際、ｐＭＯＳＦＥＴのゲート
にはリンが予め導入されているためｐＭＯＳＦＥＴのゲ
ート電極をｐ+ 化するためにＢＦ2 で打ち返すことにな
るが、ゲート電極中のリンの濃度は１〜５×１０19ｃｍ
-3であるためＢＦ2 を１〜３×１０15ｃｍ-2だけ注入す
ればその後の熱処理で自然酸化膜を突き抜けてｐＭＯＳ
ＦＥＴのゲート電極を十分ｐ+ 化することが可能であ
る。また、ｎＭＯＳＦＥＴのゲート電極にもリンがもと
もと導入されているため、ゲート電極をｎ+ 化する不純
物が拡散係数の小さい砒素であってもゲートの空乏化は
問題にならない。
【００２６】次に、ＴｉあるいはＣｏ等のサリサイド
（ｓａｌｉｃｉｄｅ）技術により拡散層およびゲートの
低抵抗化を図る。以下は、従来技術に基づき半導体装置
を完成させる。すなわち、以下の工程は従来技術と同様
であるので説明を省略する。
（ｓａｌｉｃｉｄｅ）技術により拡散層およびゲートの
低抵抗化を図る。以下は、従来技術に基づき半導体装置
を完成させる。すなわち、以下の工程は従来技術と同様
であるので説明を省略する。
【００２７】次に本発明の別の実施例について、図２を
参照して説明する。
参照して説明する。
【００２８】まず、図２（ａ）に示すように、半導体基
板２０１の一主面に素子分離２０２領域とＮウェル２０
３とＰウェル２０４を形成する。さらに、図２（ｂ）に
示すように、素子領域に５〜６ｎｍのゲート酸化膜２０
５を形成する。次にゲート酸化膜２０５上にゲート電極
材料として２００ｎｍの膜厚のリンドープト・アモルフ
ァス・シリコンをＬＰＣＶＤ（減圧化学的気相成長）法
で以下の方法により成膜する。
板２０１の一主面に素子分離２０２領域とＮウェル２０
３とＰウェル２０４を形成する。さらに、図２（ｂ）に
示すように、素子領域に５〜６ｎｍのゲート酸化膜２０
５を形成する。次にゲート酸化膜２０５上にゲート電極
材料として２００ｎｍの膜厚のリンドープト・アモルフ
ァス・シリコンをＬＰＣＶＤ（減圧化学的気相成長）法
で以下の方法により成膜する。
【００２９】リンドープト・アモルファス・シリコンは
５００〜６００℃の温度で成長され、リン濃度は１〜５
×１０19ｃｍ-3の範囲で設定される。リンドープト・ア
モルファス・シリコン形成過程で一旦成膜を停止し、成
膜炉内の成膜雰囲気を酸化雰囲気に置換することで第１
のリンドープト・アモルファス・シリコン２０６の表面
に約１ｎｍ程度の酸化膜２０７を形成した後、再び酸化
膜２０７上に第２のリンドープト・アモルファス・シリ
コン２０８を成膜する。この一連の工程は同一炉内で処
理を行うことができる（図２（ｃ）参照）。
５００〜６００℃の温度で成長され、リン濃度は１〜５
×１０19ｃｍ-3の範囲で設定される。リンドープト・ア
モルファス・シリコン形成過程で一旦成膜を停止し、成
膜炉内の成膜雰囲気を酸化雰囲気に置換することで第１
のリンドープト・アモルファス・シリコン２０６の表面
に約１ｎｍ程度の酸化膜２０７を形成した後、再び酸化
膜２０７上に第２のリンドープト・アモルファス・シリ
コン２０８を成膜する。この一連の工程は同一炉内で処
理を行うことができる（図２（ｃ）参照）。
【００３０】さらに、第１と第２のリンドープト・アモ
ルファス・シリコン２０６、２０８に８００℃以上１０
００℃未満の熱処理を施し、アモルファスを結晶化す
る。図２（ｄ）、（ｅ）以降の処理は、図１（ｅ）、
（ｆ）以降と同様であるので説明を省略する。
ルファス・シリコン２０６、２０８に８００℃以上１０
００℃未満の熱処理を施し、アモルファスを結晶化す
る。図２（ｄ）、（ｅ）以降の処理は、図１（ｅ）、
（ｆ）以降と同様であるので説明を省略する。
【００３１】なお、上述した実施例では、リンドープト
・アモルファス・シリコン層内に酸化膜を１層だけ形成
した場合を示したが、本発明はこれに限らず、２層以上
の酸化膜を形成してもよい。実際に酸化膜が１層の場合
よりも２層にした方が、発明が解決しようとする課題の
項に示した、砒素のチャネリングの問題に対して効果が
あることを確認している。
・アモルファス・シリコン層内に酸化膜を１層だけ形成
した場合を示したが、本発明はこれに限らず、２層以上
の酸化膜を形成してもよい。実際に酸化膜が１層の場合
よりも２層にした方が、発明が解決しようとする課題の
項に示した、砒素のチャネリングの問題に対して効果が
あることを確認している。
【００３２】
【発明の効果】第１の効果は、ｐ−ｎゲートで形成され
たＣＭＯＳにおいて、ｐＭＯＳのゲートの初期耐圧不良
による歩留まりの悪化を改善することができることであ
る。
たＣＭＯＳにおいて、ｐＭＯＳのゲートの初期耐圧不良
による歩留まりの悪化を改善することができることであ
る。
【００３３】その理由は、リンドープト・アモルファス
・シリコンをゲート電極に採用することでボロンの突き
抜けを抑制することができるためである。
・シリコンをゲート電極に採用することでボロンの突き
抜けを抑制することができるためである。
【００３４】第２の効果は、ゲート電極に１ｎｍ程度の
酸化膜で分離される多層のリンドープト・アモルファス
・シリコンを採用することで、単層で形成した場合に発
生するｎＭＯＳＦＥＴのsubthreshold特性のキンクを抑
制することができることである。
酸化膜で分離される多層のリンドープト・アモルファス
・シリコンを採用することで、単層で形成した場合に発
生するｎＭＯＳＦＥＴのsubthreshold特性のキンクを抑
制することができることである。
【００３５】その理由は、単層でリンドープト・アモル
ファス・シリコン膜を形成した場合、結晶化の熱処理で
膜厚分の高さを有する柱状の巨大グレインが成長する
が、１ｎｍ程度の酸化膜で分離される多層のリンドープ
ト・アモルファス・シリコンでは酸化膜の存在のため柱
状の巨大グレインが成長しない。このため砒素注入時に
砒素のチャネリングが抑制され、トランジスタのチャネ
ル部に砒素が注入されないからである。
ファス・シリコン膜を形成した場合、結晶化の熱処理で
膜厚分の高さを有する柱状の巨大グレインが成長する
が、１ｎｍ程度の酸化膜で分離される多層のリンドープ
ト・アモルファス・シリコンでは酸化膜の存在のため柱
状の巨大グレインが成長しない。このため砒素注入時に
砒素のチャネリングが抑制され、トランジスタのチャネ
ル部に砒素が注入されないからである。
【図１】（ａ）〜（ｆ）は本発明の一実施例を工程順に
示した半導体装置の断面図である。
示した半導体装置の断面図である。
【図２】（ａ）〜（ｅ）は本発明の別の実施例を工程順
に示した半導体装置の断面図である。
に示した半導体装置の断面図である。
【図３】ｐＭＯＳの絶縁破壊耐圧分布ヒストグラムであ
り、（ａ）はポリシリコンを電極とした場合の図、
（ｂ）はリンドープト・アモルファス・シリコンを電極
とした場合の図である。
り、（ａ）はポリシリコンを電極とした場合の図、
（ｂ）はリンドープト・アモルファス・シリコンを電極
とした場合の図である。
【図４】ｎＭＯＳＦＥＴのsubthreshold特性を示す図で
あり、（ａ）は従来例によるものの図、（ｂ）は本発明
によるものの図である。
あり、（ａ）は従来例によるものの図、（ｂ）は本発明
によるものの図である。
１０１、２０１ 半導体基板 １０２、２０２ 素子分離 １０３、２０３ Ｎウェル １０４、２０４ Ｐウェル １０５、２０５ ゲート酸化膜 １０６、２０６ 第１のリンドープト・アモルファス・
シリコン １０７ 自然酸化膜 ２０７ 酸化膜 １０８、２０８ 第２のリンドープト・アモルファス・
シリコン １０９、２０９ ＬＤＤｎ- 層 １１０、２１０ ＬＤＤｐ- 層 １１１、２１１ サイドウォール １１２、２１２ ｎ+ 拡散層 １１３、２１３ ｎ+ ゲート電極 １１４、２１４ ｐ+ 拡散層 １１５、２１５ ｐ+ ゲート電極
シリコン １０７ 自然酸化膜 ２０７ 酸化膜 １０８、２０８ 第２のリンドープト・アモルファス・
シリコン １０９、２０９ ＬＤＤｎ- 層 １１０、２１０ ＬＤＤｐ- 層 １１１、２１１ サイドウォール １１２、２１２ ｎ+ 拡散層 １１３、２１３ ｎ+ ゲート電極 １１４、２１４ ｐ+ 拡散層 １１５、２１５ ｐ+ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8238 H01L 27/092 H01L 21/334 - 21/336 H01L 21/28 - 21/288
Claims (9)
- 【請求項１】 （１）半導体基板の一主面上にゲート絶
縁膜を形成する工程と、 （２）前記ゲート絶縁膜上に第１のアモルファスシリコ
ンを成膜する工程と、 （３）前記第１のアモルファスシリコン表面に１ｎｍ程
度の酸化膜を形成する工程と、 （４）前記酸化膜上に第２のアモルファスシリコンを成
膜する工程と、 （５）熱処理を施すことで前記第１と第２のアモルファ
スシリコンを結晶化する工程と、 （６）前記第１のアモルファスシリコンと前記第２のア
モルファスシリコンをゲート電極とし、ｎＭＯＳＦＥＴ
領域にはｎ型不純物を、ｐＭＯＳＦＥＴ領域にはｐ型不
純物をイオン注入で導入する工程と、 （７）前記ｎ型不純物と前記ｐ型不純物を短時間ランプ
アニールで活性化する工程と、を含むことを特徴とする
相補型ＭＯＳ半導体装置の製造方法。 - 【請求項２】 前記第（２）の工程において成膜される
第１のアモルファスシリコンはリンが予め１〜５×１０
19ａｔｏｍ／ｃｍ3 含まれるリンドープト・アモルファ
ス・シリコンから構成されることを特徴とする請求項１
に記載の相補型ＭＯＳ半導体装置の製造方法。 - 【請求項３】 前記第（４）の工程において成膜される
第２のアモルファスシリコンはリンが予め１〜５×１０
19ａｔｏｍ／ｃｍ3 含まれるリンドープト・アモルファ
ス・シリコンから構成されることを特徴とする請求項１
に記載の相補型ＭＯＳ半導体装置の製造方法。 - 【請求項４】 前記第（５）の工程において施される熱
処理の温度範囲が８００℃以上１０００℃未満であるこ
とを特徴とする請求項１に記載の相補型ＭＯＳ半導体装
置の製造方法。 - 【請求項５】 前記第（３）の工程において形成される
酸化膜が、前記第（２）の工程で前記第１のアモルファ
スシリコンが成膜された半導体基板を一旦成膜炉から搬
出することで前記第１のアモルファスシリコン表面に形
成される自然酸化膜であることを特徴とする請求項１に
記載の相補型ＭＯＳ半導体装置の製造方法。 - 【請求項６】 前記第（２）から（４）までの一連の工
程が同一アモルファスシリコン成膜炉で行われることを
特徴とする請求項１に記載の相補型ＭＯＳ半導体装置の
製造方法。 - 【請求項７】 前記第１のアモルファスシリコン形成過
程で一旦成膜を停止し、成膜炉内の成膜雰囲気を酸化雰
囲気に置換することで前記第１のアモルファスシリコン
表面に酸化膜を形成した後、再び該酸化膜上に第２のア
モルファスシリコンを同一炉で成膜することを特徴とす
る請求項６に記載の相補型ＭＯＳ半導体装置の製造方
法。 - 【請求項８】 前記第２のアモルファスシリコンの成膜
条件が第１のアモルファスシリコンと同一条件で成膜さ
れることを特徴とする請求項１に記載の相補型ＭＯＳ半
導体装置の製造方法。 - 【請求項９】 前記第（２）から（４）までの工程を複
数回繰り返すことを特徴とする請求項１に記載の相補型
ＭＯＳ半導体装置の製造方法。
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|---|---|---|---|
| JP9011087A JP2956633B2 (ja) | 1997-01-24 | 1997-01-24 | 相補型ｍｏｓ半導体の製造方法 |
| KR1019980001877A KR100273489B1 (ko) | 1997-01-24 | 1998-01-22 | 상보형 mos 반도체장치의 제조방법 |
| TW087101039A TW364152B (en) | 1997-01-24 | 1998-01-22 | A method of manufacturing a complementary MOS semiconductor device |
| CN98100382A CN1104740C (zh) | 1997-01-24 | 1998-01-24 | 制造互补mos半导体器件的方法 |
| US09/013,669 US5930612A (en) | 1997-01-24 | 1998-01-26 | Method of manufacturing complementary MOS semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9011087A JP2956633B2 (ja) | 1997-01-24 | 1997-01-24 | 相補型ｍｏｓ半導体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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ID=11768211
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9011087A Expired - Fee Related JP2956633B2 (ja) | 1997-01-24 | 1997-01-24 | 相補型ｍｏｓ半導体の製造方法 |
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|---|---|
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| JP (1) | JP2956633B2 (ja) |
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| CN (1) | CN1104740C (ja) |
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|---|---|---|---|---|
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| KR100481983B1 (ko) * | 1997-12-30 | 2005-06-07 | 매그나칩 반도체 유한회사 | 이중 게이트 cmos에서의 n＋게이트 형성방법 |
| KR20010008442A (ko) * | 1998-12-31 | 2001-02-05 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
| US6150251A (en) * | 1999-01-22 | 2000-11-21 | United Microelectronics Corp | Method of fabricating gate |
| US6137145A (en) * | 1999-01-26 | 2000-10-24 | Advanced Micro Devices, Inc. | Semiconductor topography including integrated circuit gate conductors incorporating dual layers of polysilicon |
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