JPH05218436A - Ｐチャネル縦型ｍｏｓ電界効果トランジスタ - Google Patents
Ｐチャネル縦型ｍｏｓ電界効果トランジスタInfo
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- JPH05218436A JPH05218436A JP4017344A JP1734492A JPH05218436A JP H05218436 A JPH05218436 A JP H05218436A JP 4017344 A JP4017344 A JP 4017344A JP 1734492 A JP1734492 A JP 1734492A JP H05218436 A JPH05218436 A JP H05218436A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
Abstract
(57)【要約】
【目的】ホウ素のゲート酸化膜突き抜けを防止できこれ
によりしきい値を低減しながら、しきい値のばらつきの
改善されたＰチャネル縦型ＭＯＳ電界効果トランジスタ
を提供する。 【構成】多結晶シリコン電極中にリンあるいはヒ素濃度
が５×１０18〜１×１０20ｃｍ-3ドープし、なおかつこ
の多結晶シリコンをＰ型化する。 【効果】同一ベース条件の場合約０．９Ｖしきい値電圧
が低下し（同一のしきい値電圧ならばベースを浅くで
き）ホウ素のゲート酸化膜突き抜けを防止でき、しきい
値電圧のばらつきも小さくなる。
によりしきい値を低減しながら、しきい値のばらつきの
改善されたＰチャネル縦型ＭＯＳ電界効果トランジスタ
を提供する。 【構成】多結晶シリコン電極中にリンあるいはヒ素濃度
が５×１０18〜１×１０20ｃｍ-3ドープし、なおかつこ
の多結晶シリコンをＰ型化する。 【効果】同一ベース条件の場合約０．９Ｖしきい値電圧
が低下し（同一のしきい値電圧ならばベースを浅くで
き）ホウ素のゲート酸化膜突き抜けを防止でき、しきい
値電圧のばらつきも小さくなる。
Description
【０００１】
【産業上の利用分野】本発明はＰチャネル縦型ＭＯＳ電
界効果トランジスタに関し、特にＰチャネル縦型ＭＯＳ
電界効果トランジスタのしきい値を低くし、オン抵抗を
改善したものである。
界効果トランジスタに関し、特にＰチャネル縦型ＭＯＳ
電界効果トランジスタのしきい値を低くし、オン抵抗を
改善したものである。
【０００２】
【従来の技術】従来、Ｐチャネル縦型ＭＯＳＦＥＴは、
図３（ａ）に示すように多結晶シリコンゲートをリン拡
散し、多結晶シリコン・ゲート４ａをＮ型多結晶シリコ
ンにしていた。リン拡散により多結晶シリコン層抵抗が
約１０Ω／□となり、抵抗値を小さくすることができ
る。スイッチングスピードｔは式（１）で表わされ、ゲ
ート抵抗ＲG が小さいほど速くなるという特徴を有して
いる。
図３（ａ）に示すように多結晶シリコンゲートをリン拡
散し、多結晶シリコン・ゲート４ａをＮ型多結晶シリコ
ンにしていた。リン拡散により多結晶シリコン層抵抗が
約１０Ω／□となり、抵抗値を小さくすることができ
る。スイッチングスピードｔは式（１）で表わされ、ゲ
ート抵抗ＲG が小さいほど速くなるという特徴を有して
いる。
【０００３】
【０００４】仕事関数差φMSが、Ｎ型多結晶シリコン・
ゲートとＮ型シリコンで約０Ｖとなっており、Ｐ型多結
晶シリコン・ゲートに比較し約０．９Ｖ絶対値が大きく
なる。
ゲートとＮ型シリコンで約０Ｖとなっており、Ｐ型多結
晶シリコン・ゲートに比較し約０．９Ｖ絶対値が大きく
なる。
【０００５】
【発明が解決しようとする課題】Ｎ型多結晶シリコン・
ゲートでは、ゲート抵抗ＲG が小さくなるが、しきい値
の絶対値が大きく、低電圧駆動が困難である。
ゲートでは、ゲート抵抗ＲG が小さくなるが、しきい値
の絶対値が大きく、低電圧駆動が困難である。
【０００６】一方多結晶シリコン・ゲートをＰ型多結晶
シリコン・ゲートにするためにホウ素を注入すると９０
０℃程度の熱処理を行っても、ホウ素がゲート酸化膜を
突き抜け、しきい値を不安定にしていた。
シリコン・ゲートにするためにホウ素を注入すると９０
０℃程度の熱処理を行っても、ホウ素がゲート酸化膜を
突き抜け、しきい値を不安定にしていた。
【０００７】本発明の目的は、ホウ素のゲート酸化膜突
き抜けを防止でき、これによりしきい値を低減しなが
ら、しきい値のばらつきの改善されたＰチャネル縦型Ｍ
ＯＳ電界効果トランジスタを提供することにある。
き抜けを防止でき、これによりしきい値を低減しなが
ら、しきい値のばらつきの改善されたＰチャネル縦型Ｍ
ＯＳ電界効果トランジスタを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、Ｐチャネル縦
型ＭＯＳＦＥＴのゲート多結晶シリコン電極を形成する
時に、リンを３×１０14〜３×１０15ｃｍ2 イオン注入
し、５×１０18〜１×２０20ｃｍ-3の濃度にし、ホウ素
を５×１０15ｃｍ-2程度イオン注入し、多結晶シリコン
をＮ型からＰ型に反転させる。多結晶シリコン中にリン
がホウ素と同程度入っていることによりホウ素のゲート
酸化膜への突き抜けを防止する。
型ＭＯＳＦＥＴのゲート多結晶シリコン電極を形成する
時に、リンを３×１０14〜３×１０15ｃｍ2 イオン注入
し、５×１０18〜１×２０20ｃｍ-3の濃度にし、ホウ素
を５×１０15ｃｍ-2程度イオン注入し、多結晶シリコン
をＮ型からＰ型に反転させる。多結晶シリコン中にリン
がホウ素と同程度入っていることによりホウ素のゲート
酸化膜への突き抜けを防止する。
【０００９】Ｐ型多結晶シリコン・ゲートになったため
しきい値の絶対値を低くしつつも、ゲート酸化膜の突き
抜けがほとんどないためしきい値のばらつきを小さくす
ることができる特徴を有している。
しきい値の絶対値を低くしつつも、ゲート酸化膜の突き
抜けがほとんどないためしきい値のばらつきを小さくす
ることができる特徴を有している。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の構造及び製法を説明する
ために工程順に示した素子の縦断面図である。
る。図１は本発明の一実施例の構造及び製法を説明する
ために工程順に示した素子の縦断面図である。
【００１１】図１（ａ）に示すようにＰ- 型半導体基板
２上にゲート酸化膜３を約２００〜１０００オングスト
ローム成長させ、さらにその上に多結晶シリコン・ゲー
ト４を約６０００オングストローム成長させる。その後
リンイオン５注入を３×１０14〜５×１０15ｃｍ-2行
い、Ｎ型多結晶シリコン・ゲートにする。
２上にゲート酸化膜３を約２００〜１０００オングスト
ローム成長させ、さらにその上に多結晶シリコン・ゲー
ト４を約６０００オングストローム成長させる。その後
リンイオン５注入を３×１０14〜５×１０15ｃｍ-2行
い、Ｎ型多結晶シリコン・ゲートにする。
【００１２】次いで、図１（ｃ）に示すように、Ｎ+ 領
域７を形成する。Ｐ+ 領域８を形成するときに多結晶シ
リコン・ゲート４にもＰ+ 領域形成の不純物が注入され
（例えばホウ素を５〜１０×１０15ｃｍ-2注入する）Ｎ
型多結晶シリコン・ゲートからＰ型多結晶シリコン・ゲ
ートに変化する。これにより、多結晶シリコン・ゲート
内には、Ｐ型のホウ素とＮ型のリンが同等レベルで存在
し、ホウ素の量が相対的に多いのでＰ型となるが、リン
によりホウ素のゲート酸化膜突き抜けを防止することが
できる。その後、層間絶縁膜９を５０００〜１００００
オングストローム成長させ、ソース電極１０，ドレイン
電極１１をそれぞれ形成する。
域７を形成する。Ｐ+ 領域８を形成するときに多結晶シ
リコン・ゲート４にもＰ+ 領域形成の不純物が注入され
（例えばホウ素を５〜１０×１０15ｃｍ-2注入する）Ｎ
型多結晶シリコン・ゲートからＰ型多結晶シリコン・ゲ
ートに変化する。これにより、多結晶シリコン・ゲート
内には、Ｐ型のホウ素とＮ型のリンが同等レベルで存在
し、ホウ素の量が相対的に多いのでＰ型となるが、リン
によりホウ素のゲート酸化膜突き抜けを防止することが
できる。その後、層間絶縁膜９を５０００〜１００００
オングストローム成長させ、ソース電極１０，ドレイン
電極１１をそれぞれ形成する。
【００１３】図２は本発明の他の実施例を説明するため
の一部工程の縦断面図である。図２は、図１（ａ）と図
１（ｂ）の工程間に入る。多結晶シリコン抵抗を充分に
下げるためＰ+ ソース８形成と独立してホウ素イオン注
入２１を５×１０15ｃｍ-2以上注入する。これにより、
多結晶シリコン抵抗をソース領域８と独立に形成できる
ので、ゲート抵抗を制御できスイッチングスピードを改
善することができる。
の一部工程の縦断面図である。図２は、図１（ａ）と図
１（ｂ）の工程間に入る。多結晶シリコン抵抗を充分に
下げるためＰ+ ソース８形成と独立してホウ素イオン注
入２１を５×１０15ｃｍ-2以上注入する。これにより、
多結晶シリコン抵抗をソース領域８と独立に形成できる
ので、ゲート抵抗を制御できスイッチングスピードを改
善することができる。
【００１４】
【発明の効果】以上説明したように、本発明は、Ｐチャ
ネル縦型ＭＯＳＦＥＴにおいて、多結晶シリコンゲート
をＰ型にしつつ、リンを５×１０18〜１×１０20ｃｍ-3
含ませることにより、ホウ素のゲート酸化膜突き抜けを
防止する。これにより、しきい値を約０．９Ｖ低減しな
がら、しきい値ばらつきを改善できるという効果を有す
る。
ネル縦型ＭＯＳＦＥＴにおいて、多結晶シリコンゲート
をＰ型にしつつ、リンを５×１０18〜１×１０20ｃｍ-3
含ませることにより、ホウ素のゲート酸化膜突き抜けを
防止する。これにより、しきい値を約０．９Ｖ低減しな
がら、しきい値ばらつきを改善できるという効果を有す
る。
【図１】本発明の一実施例およびその製造方法を説明す
るために工程順に示した素子の断面図である。
るために工程順に示した素子の断面図である。
【図２】本発明の他の実施例およびその製造法を説明す
るための一部工程の素子の断面図である。
るための一部工程の素子の断面図である。
【図３】従来のＰチャネル縦型ＭＯＳ電界効果トランジ
スタおよびその製造方法を説明するために工程順に示し
た素子の断面図である。
スタおよびその製造方法を説明するために工程順に示し
た素子の断面図である。
１ Ｐ+ 型半導体基板 ２ Ｐ- 型半導体基板 ３ ゲート酸化膜 ４ 多結晶シリコン・ゲート ４ａ Ｎ型多結晶シリコンゲート ５ リンイオン注入 ５ａ 多結晶シリコンリン拡散 ６ Ｎベース ７ Ｎ+ 領域 ８ Ｐ+ ソース領域 ９ 層間絶縁膜 １０ ソース電極 １１ ドレイン電極 ２１ ホウ素イオン注入
Claims (1)
- 【請求項１】 表面にソース電極及びゲート酸化膜上に
形成された多結晶シリコン・ゲート電極を持ち、裏面に
ドレイン電極を持ったＰチャネル縦型ＭＯＳ電界効果ト
ランジスタにおいて、前記多結晶シリコン・ゲートにホ
ウ素系不純物およびリン系あるいはヒ素系不純物を混在
させ、かつ多結晶シリコン・ゲートの極性は、Ｐ型に
し、多結晶シリコン・ゲート中のリン系あるいはヒ素系
の不純物濃度が５×１０18〜１×１０20ｃｍ-3であるこ
とを特徴とするＰチャネル縦型ＭＯＳ電界効果トランジ
スタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017344A JPH05218436A (ja) | 1992-02-03 | 1992-02-03 | Ｐチャネル縦型ｍｏｓ電界効果トランジスタ |
| US08/318,082 US5529940A (en) | 1992-02-03 | 1994-10-05 | Method of manufacturing a vertical MOSFET having a gate electrode of polycrystalline silicon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017344A JPH05218436A (ja) | 1992-02-03 | 1992-02-03 | Ｐチャネル縦型ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218436A true JPH05218436A (ja) | 1993-08-27 |
Family
ID=11941440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017344A Pending JPH05218436A (ja) | 1992-02-03 | 1992-02-03 | Ｐチャネル縦型ｍｏｓ電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5529940A (ja) |
| JP (1) | JPH05218436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930612A (en) * | 1997-01-24 | 1999-07-27 | Nec Corporation | Method of manufacturing complementary MOS semiconductor device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5817546A (en) * | 1994-06-23 | 1998-10-06 | Stmicroelectronics S.R.L. | Process of making a MOS-technology power device |
| JP3279151B2 (ja) * | 1995-10-23 | 2002-04-30 | トヨタ自動車株式会社 | 半導体装置及びその製造方法 |
| US6165821A (en) * | 1998-02-09 | 2000-12-26 | International Rectifier Corp. | P channel radhard device with boron diffused P-type polysilicon gate |
| US5985705A (en) * | 1998-06-30 | 1999-11-16 | Lsi Logic Corporation | Low threshold voltage MOS transistor and method of manufacture |
| US7091080B2 (en) * | 2001-02-26 | 2006-08-15 | International Rectifier Corporation | Depletion implant for power MOSFET |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191396B1 (en) * | 1978-10-13 | 1995-12-26 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| JPS62188374A (ja) * | 1986-02-14 | 1987-08-17 | Fuji Electric Co Ltd | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
| JPH01225164A (ja) * | 1988-03-03 | 1989-09-08 | Fuji Electric Co Ltd | 絶縁ゲートｍｏｓｆｅｔの製造方法 |
| JPH0766968B2 (ja) * | 1987-08-24 | 1995-07-19 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| US5118638A (en) * | 1988-03-18 | 1992-06-02 | Fuji Electric Co., Ltd. | Method for manufacturing MOS type semiconductor devices |
| JPH01260856A (ja) * | 1988-04-12 | 1989-10-18 | Seiko Instr Inc | 半導体装置の製造方法 |
| US4970173A (en) * | 1989-07-03 | 1990-11-13 | Motorola, Inc. | Method of making high voltage vertical field effect transistor with improved safe operating area |
| US5158903A (en) * | 1989-11-01 | 1992-10-27 | Matsushita Electric Industrial Co., Ltd. | Method for producing a field-effect type semiconductor device |
| JPH04152536A (ja) * | 1990-10-16 | 1992-05-26 | Fuji Electric Co Ltd | Ｍｉｓ型半導体装置の製造方法 |
| JP2875379B2 (ja) * | 1990-11-19 | 1999-03-31 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5248627A (en) * | 1992-03-20 | 1993-09-28 | Siliconix Incorporated | Threshold adjustment in fabricating vertical dmos devices |
-
1992
- 1992-02-03 JP JP4017344A patent/JPH05218436A/ja active Pending
-
1994
- 1994-10-05 US US08/318,082 patent/US5529940A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5930612A (en) * | 1997-01-24 | 1999-07-27 | Nec Corporation | Method of manufacturing complementary MOS semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5529940A (en) | 1996-06-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000411 |