JP2002222865A - 電子回路装置及びその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 入力パターンに依存して着目配線および隣接
配線のそれぞれの信号到達時刻が動的に変化するような
場合に、着目配線と隣接配線間のクロストークに起因し
た遅延時間劣化の低減を設計作業の増大を小さく実行す
ること。 【解決手段】 着目配線と隣接配線の相対信号到達時刻
の範囲（相対ウィンドウ）から遅延時間劣化を計算し、
設計制約違反が生じる場合に、遅延時間劣化カーブに相
対ウィンドウが掛からないようにすることにより遅延時
間劣化を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，半導体集積回路
（ＬＳＩ）、パッケージ内に実装される回路、印刷配線
基板上に実装された電子回路装置およびシステムにおけ
るクロストークの低減に係わるものであり，特に配線に
より論理回路の入出力が接続される構成を有する汎用プ
ロセッサ，信号処理プロセッサ，ＡＳＩＣ、ゲートアレ
イ、ＦＰＧＡ、画像処理プロセッサ、半導体メモリ、シ
ステムモジュール、メモリモジュール、コンピュータシ
ステム、携帯機器システム等の電子論理回路装置への応
用が可能なものである。

【０００２】

【従来の技術】従来より，論理回路を実現する際には，
セルやブロックと呼ばれる一定の論理機能を持った大小
の回路を半導体集積回路チップ上またはパッケージ内ま
たは印刷基板上に配置後、各セルないし回路ブロックの
入出力端子を金属配線を用いて結線する方法が用いられ
る。設計の対象となる半導体集積回路チップ（所謂、Ａ
ＳＩＣ、ゲートアレー、ＦＰＧＡなど）、パッケージモ
ジュール、基板上システムをより小さい面積で実現でき
れば経済的に有利となるため、上記のセルないしブロッ
クや配線の集積密度または実装密度をできる限り大きく
することが望ましい。

【０００３】このため半導体集積回路においては加工技
術の微細化を進め、また実装技術においてはパッケージ
内実装や基板実装の高密度化を進めてきた。しかしなが
ら、小さい領域に多数の素子や配線を格納しようとする
ことにより、様々な問題が生じてくる。その一つの問題
としてクロストークの問題がある。

【０００４】クロストークとは、複数の配線を物理的に
近い位置に配置した際に配線同士の間で生じてしまう信
号の干渉である。一般に集積回路やシステムは仕様によ
り与えられる目標周波数で動作することができるよう
に、回路が処理すべき機能は一定の遅延時間内にその処
理が終了するように設計される。その際に、上記クロス
トークを考慮せずに設計を行うと、信号干渉の影響から
生じる遅延時間の変化を見落としてしまうために、半導
体集積回路チップやシステムが目標周波数で動作しなく
なるという状況が起こる。

【０００５】半導体集積回路チップやシステムが目標の
周波数で動作しなければ、再度設計のやり直しが必要と
なり、これは経済的、時間的に大きな損失となる。この
ような事態を避けるために、クロストークによる遅延時
間の劣化を精度良く解析した上で、クロストークによる
遅延時間劣化の問題を回避または低減することが必要と
なる。

【０００６】クロストークによる遅延時間劣化の問題で
困難なことは、信号の到達時刻によりその影響が変化す
ることである。これは本発明者他によってProceedings
of IEEE International ASIC/SOC Conference 1999、p9
−p13 に記載された「Crosstalk Delay Analysis using
Relatvie Window Method」（以下、引用文献１と呼
ぶ）に示されている。

【０００７】即ち、図１に示すように遅延時間の解析を
行なおうとしている対象の配線（以下、着目配線または
ビクティムと呼ぶ）における信号到達時刻（以下、ＶＳ
ＡＴ：victim signal arrival timeとする）とそれに干
渉を与える配線（以下、隣接配線またはアグレッサと呼
ぶ）における信号到達時刻（以下、ＡＳＡＴ：aggresso
r signal arrival timeと呼ぶ）とのタイミングにより
遅延時間が様々に変化（劣化）してしまうことである
（以下、この変化値を遅延時間劣化値と呼ぶ）。なお、
図１はビクティム、アグレッサの信号到達時刻の組み合
わせに依存したディレイ劣化の例を説明するためのもの
であり、左側は回路構成図であり、右側はその回路に対
応したディレイ劣化特性表を示している。

【０００８】引用文献１では、これを取り扱うのに、Ｖ
ＳＡＴを基準としてＡＳＡＴを相対的に計った相対信号
到達時刻（以下、ＲＳＡＴ：relative signal arrival
timeとする）を用いている。ここでは、相対信号到達時
刻 (ＲＳＡＴ) による遅延劣化値の変化を示す図２のよ
うに相対信号到達時刻を横軸とした遅延時間劣化値のグ
ラフもしくはテーブルを、あらかじめビクティムとアグ
レッサを駆動するドライバの組み合わせごとに用意して
おき、実際に生じたケースごとにこのグラフもしくはテ
ーブルを引いて、遅延時間の劣化値を計算するというも
のである。

【０００９】さらにこの問題を困難にしていることに、
ＶＳＡＴとＡＳＡＴ自体が入力パターンに依存して変化
してしまう点がある。図３はこれを示したものであり、
左側は回路図の一例であり、右側はその回路に対応して
入力パターン（信号伝達経路）に依存した信号到達時刻
の変化を測定した特性表である。例えばある入力パター
ンの変化では、信号がｉｎ１からｎ１を経由してｎ２に
伝達し、この場合のｎ２点での信号到達時刻は０．４０
ｎｓである。ところが別の入力パターンの変化では信号
がｉｎ３からｎ２に伝達し、この場合のｎ２点での信号
到達時刻は０．１０ｎｓとなり、先の値から変化してし
まう。このような理由からＲＳＡＴを一意に決定できな
いため、図２の劣化テーブルを単純には適用できなくな
ってしまう。

【００１０】引用文献１ではこの問題に対して、相対ウ
ィンドウと呼ばれる概念を利用して対処している。図４
にその方法を示す。ＶＳＡＴとＡＳＡＴは入力パターン
により変化するため、ある１点の時刻としては得られな
い。従って、まずある幅を持ったウィンドウとしてＶＳ
ＡＴとＡＳＡＴを計算する（図４ａ：ＶＳＡＴ及びＡＳ
ＡＴウインドウ計算）。次に、ＲＳＡＴは一意には決定
できないためその替わりに、ＲＳＡＴを幅を持ったウィ
ンドウ（以下、相対ウィンドウと呼ぶ）として計算する
（図４ｂ：相対ウインドウ計算）。ここで、相対ウィン
ドウとは、ＲＳＡＴが最小になる時から最大になる時ま
での範囲である。ＲＳＡＴが最小になるのは、ＡＳＡＴ
が最小でＶＳＡＴが最大になるときであり、一方ＲＳＡ
Ｔが最大になるのはＡＳＡＴが最大でＶＳＡＴが最小に
なるときである。最後に相対ウィンドウと、予め用意さ
れている劣化テーブルとを用いて、相対ウィンドウのレ
ンジ内でのワースト値を得ることにより、定量化された
遅延時間劣化値を求めることができる（図４ｃ：ディレ
イ劣化値の取得）。

【００１１】また、隣接配線が複数存在する場合のより
詳細な解析方法としては、同じく本発明者他が発表した
Proceedings of IEEE Custom Integrated Circuits Con
ference 2000 p495-498 , Multi-aggressor Relative W
indow Method（以下、引用文献２と呼ぶ）がある。さ
て、クロストークによる遅延時間劣化を回避、低減する
ためには上記のような信号到達時刻の影響をより正確に
計算・評価した上でこれを実現する必要がある。引用文
献１では、ある着目配線を駆動するゲート出力部におけ
る信号到達時刻が広い幅を持っている場合に、信号が早
く到着するパスに対してディレイゲートを挿入してパス
ごとの信号到達時刻を均一化し、着目配線における信号
到達時刻を狭くして隣接配線の信号到達時刻から離すこ
とでクロストークを低減する例、また、隣りあうトラッ
ク上にある２本の配線の信号到達時刻が近い場合に、そ
のうち一方の配線を別のトラックにある配線と入れ替え
て信号到達時刻を離すことでクロストークを低減する例
が示されている。また、特開平１１−４０６７７（以
下、引用文献３と呼ぶ）には信号到達時刻のタイミング
オーバーラップがある場合にディレイゲートを挿入し
て、クロストークエラーを解消する方法に関する記述が
ある。

【００１２】

【発明が解決しようとする課題】以上説明したように空
間的に狭い範囲に回路が実現されると、配線が互いに近
い位置に配置されるため、クロストークにより遅延時間
が劣化するという問題が生じる。クロストークによる遅
延時間劣化は常に生じるわけではなく、着目する配線と
それに隣接する配線が時間的に近いタイミングで変化す
る時に生じる。しかしながら、入力パターンの変化に依
存して着目配線、隣接配線におけるそれぞれの信号到達
時刻が動的に変化するため、これを踏まえた上でクロス
トーク起因の遅延時間劣化を精度よく解析し、問題が生
じる場合にのみこれを対策することが望ましい。

【００１３】さて、通常LSIの設計は論理合成、配置、
配線といったステップに分けて考えることができる。す
なわち設計者は、まず、設計用言語で記述された論理回
路を所謂論理合成ツールを用いて、どのようなゲートを
どのように論理的に接続するかといった情報（所謂ネッ
トリスト）を生成する。次に、そこで使用されたゲート
の物理的な位置を決定（配置）する。最後に、配置され
たゲート間の接続、すなわち配線を行う。ここで、クロ
ストークによる遅延時間劣化の問題を解決するために、
引用文献１や引用文献３で示されている方法としてディ
レイゲートを挿入する例が示されている。このようにデ
ィレイゲートを挿入するということは、回路で使用され
る論理ゲートに変化が生じるということを意味する。従
って、上記３つのステップのうち論理合成ステップに変
化が生じたこととなる。従って、これに伴い、それ以降
の配置ステップ、配線ステップを再度行う必要が生じ
る。このような設計のやり直しはＬＳＩの設計作業（期
間ないし工数）を増大させるために大きな問題となる。

【００１４】上記をまとめると、入力パターンの変化に
依存して着目配線、隣接配線におけるそれぞれの信号到
達時刻が動的に変化することを踏まえた上でクロストー
ク起因の遅延時間劣化を低減する場合に、設計のやり直
しをより少ない手間で実現することが課題となる。

【００１５】さらに、引用文献３で示されている方法に
関しては、信号到達時刻にタイミングオーバーラップが
ある場合に対するクロストーク低減手法となっているた
め、タイミングオーバーラップがない場合（図２におけ
る相対信号到達時刻が０以外の場合）に生じるクロスト
ーク起因の遅延時間劣化を低減することはできないとい
う課題もある。

【００１６】本発明の目的は，クロストークを低減した
電子回路装置及びその設計方法を提供することである。
本発明の他の目的は，入力信号パターンに依存して着目
配線および隣接配線のそれぞれの信号到達時刻が動的に
変化するような場合であっても、クロストークによる遅
延時間劣化の小さい、高性能な集積回路や印刷基板上で
の電子回路システムの設計が効率的に実現できる手法を
提供することである。

【００１７】本発明の更に他の目的は、入力信号パター
ンに依存して着目配線および隣接配線のそれぞれの信号
到達時刻が動的に変化するような場合に、着目配線と隣
接配線間のクロストークに起因した遅延時間劣化の低減
を設計作業の増大を小さくして実行する電子論理回路装
置の設計方法を提供することである。

【００１８】

【課題を解決するための手段】本発明は、入力パターン
の変化に依存して着目配線、隣接配線におけるそれぞれ
の信号到達時刻が動的に変化することを踏まえた上でク
ロストーク起因の遅延時間劣化を低減する場合に、設計
作業を増大させることなくこれを実現するための方法を
与えるものである。このために、本発明は、互いに隣接
する配線（ビクティム及びアグレッサ）における相対信
号到達時刻の範囲（引用文献１の相対ウィンドウ）を計
算した後、それらの位置関係に応じて遅延劣化量を計算
し、その劣化量が設計制約を満足できずに問題となる場
合にこれを低減する。

【００１９】本発明に共通するクロストーク低減のしく
みの原理は図５〜図７に示されているような方法に基づ
いている。図５〜図７は、相対信号到達時刻ＲＳＡＴを
横軸とした遅延時間劣化値のグラフでどのようにして劣
化が低減されるかを示したものである。

【００２０】まず、図５では、対策前（表の上段）は、
相対ウィンドウが遅延時間劣化カーブにおいてその値が
０でない部分に掛かっており、劣化が生じている（図中
のＤＤ）。これに対して、ある種の手段を用いてアグレ
ッサの信号到達時刻ウィンドウを遅らせて対策すること
により（表の下段）、相対ウィンドウが遅延時間劣化カ
ーブにおいてその値が０でない部分に掛からないように
なるため、遅延時間劣化値が０になる。

【００２１】次に図６では、対策前（表の上段）は、や
はり相対ウィンドウが遅延時間劣化カーブにおいてその
値が０でない部分に掛かっており、劣化が生じている
（図中のＤＤ）。これに対してある種の手段を用いて遅
延時間劣化カーブを縮小すれば（表の下段）、相対ウィ
ンドウが遅延時間劣化カーブにおいてその値が０でない
部分に掛からないようになるため、遅延時間劣化値が０
になる。

【００２２】さらに図７では、対策前（表の上段）は、
やはり相対ウィンドウが遅延時間劣化カーブにおいてそ
の値が０でない部分に掛かっており、劣化が生じている
（図中のＤＤ）。これに対してある種の手段を用いてア
グレッサを対策前のものと異なるものに取り替える（ｖ
と隣接するものをａ１からａ２に取り替える）ことがで
きれば（表の下段）、相対ウィンドウが変化し、遅延時
間劣化カーブにおいてその値が０でない部分に掛からな
いようになるため、遅延時間劣化値が０になる。なお、
上記図５〜図７で示した例では、対策により遅延時間劣
化値が完全に０になる場合を示したが、遅延時間劣化値
が完全に０にならなくても、低減した分で設計制約を満
足する場合はそれでよいことはいうまでもない。

【００２３】さて、上記のような遅延時間劣化の低減
を、設計作業を増大させることなく行うために、しきい
電圧値（所謂、Ｖｔｈ）が異なるトランジスタによる論
理ゲートを用いることによりこれを実現させることが可
能となる。

【００２４】これを示したのが図８である。まず、図８
（ａ）においてＡ点からＢ点に至る経路、及びＣ点から
Ｄ点に至る経路に対し、遅延時間に関するある設計制約
が与えられているとする。今、図中の配線８０１と８０
２が隣接しており、この部分でクロストークが生じてい
る。クロストークがないものとして遅延時間を計算した
場合にＡ点からＢ点に至る経路では設計制約が守られて
いても、クロストークによる遅延時間の劣化があるため
にこの部分で設計制約違反が起こっているものとする。
Ｃ点からＤ点に至る経路に関しては遅延時間の設計制約
に余裕があるものとする。図８（ｂ）、図８（ｃ）は図
８（ａ）の回路がチップ内に物理的に配置されて結線さ
れている状況を示したものであり、それぞれチップ上面
から見たＬＳＩチップ及びチップ内に配置されたセル列
の概略平面図である。即ち，図８（ｂ）はチップイメー
ジを、図８（ｃ）はその中のセル列を示したものであ
る。図８（ａ）中のクロストークを起こしている配線８
０１及び８０２は、図８（ｂ）では８０３及び８０４
に、図８（ｃ）では８０５及び８０６に対応している。
このような場合に、しきい値（所謂、Ｖｔｈ）が異なる
ゲートを用いて図５で示した原理に従い、クロストーク
の低減を図ることを試みる。配線８０５の信号到達時刻
のウィンドウが図５におけるａ（アグレッサ）に対応
し、配線８０６の信号到達時刻のウィンドウが図５にお
けるｖ（ビクテイム）に対応するものとする。今、論理
ゲートｇ４は図５におけるアグレッサａを駆動するゲー
トであるが、これを最初に用いていたしきい値より高い
しきい値のトランジスタで構成する。通常、しきい値の
高いトランジスタで構成された論理ゲートは、しきい値
が低いトランジスタで構成された論理ゲートよりも遅延
時間が大きくなる。従って、アグレッサａでの信号到達
時刻が遅れることとなる。これによって図５で示したよ
うに相対ウィンドウと遅延劣化量との関係が変化し、問
題が解決されるのがわかる。しきい値の異なるトランジ
スタは、マスクを用いてイオン注入量を変化させたり、
この部分の半導体基板電位を変化させることで実現する
ことができる。いずれの場合も、論理合成、配置、配線
というステップを経て実現された設計済みのデータに対
してしきい値の変化のための処理を施せるため、論理合
成、配置、配線というステップのやり直しを行う必要が
ない。このため、設計作業を増大させることなくクロス
トークの低減が実現可能となる。

【００２５】さらに本発明は、配線の容量やインダクタ
ンスの縦方向と横方向への結合比が異なる配線を組み合
わせて遅延時間劣化の低減を実現するものである。これ
を示したのが図９である。図９（ａ）は、図８（ａ）と
同様の回路図であり、遅延時間に関する設計制約などの
条件も同様であるとする。今、クロストークを起こして
いる配線９０１と９０２は、図８（ｃ）と同様に図９
（ｂ）にセル列上に配置されている論理ゲートどうしを
接続する配線９０３と９０４となっている。これらの配
線部分を拡大したものが、図９（ｃ）であり、配線９０
３と９０４は配線９０５と９０６に対応している。図９
（ｂ）及び（ｃ）はそれぞれチップ内に配置されたセル
列及び配線トラックをチップ上面から見た概略平面図で
ある。通常、設計ツールで配線を行う場合、ある一定の
幅と間隔で設けた配線トラック上に配線を置くようにレ
イアウトされる。従って、配線９０５と配線９０６は図
中で、隣合うトラックに同じ幅の配線として実現されて
いる。ここで配線９０５の信号到達時刻のウィンドウが
図６におけるｖに対応し、配線９０６の信号到達時刻の
ウィンドウが図６におけるａに対応するものとする。こ
こで、配線の幅が異なる配線トラックを部分的に設けた
場合に、クロストークによる遅延時間劣化を低減するこ
とが可能となる。これを図９（ｄ）に示す。まず最初に
配線を行った段階で図９（ａ）における配線９０１と９
０２が、配線９０７と９０８のように隣接している同一
幅の配線トラックに置かれたとする。この段階で相対ウ
ィンドウを用いた遅延時間解析を行い、これらの配線が
クロストークにより遅延時間劣化を起こすために設計制
約違反となることがわかったとする。このような場合に
配線９０１を、幅がより広い配線トラック上の配線９０
９を（９０７の代わりに）使ってレイアウトすれば、ク
ロストークを低減することが可能となる。なぜなら、ビ
クティムを幅が広い配線を用いて実現すれば、その配線
自身の容量が大きく縦方向（即ち，積層された配線層で
は深さ方向）の容量の結合比率が大きくなり、隣接配線
との横方向の容量の結合比率が小さくなるため、図６に
おける遅延時間劣化カーブの縮小が可能となるためであ
る。この場合にも、しきい値を変化させる場合と同様に
論理ゲートの配置を変更する必要がないため設計作業を
増大させずに済むこととなる。配線に関しては、変更が
行われることになるが、これについても配線パターンの
平面図である図１０（ａ）から（ｂ）への変更として実
現される。従って、横方向の配線の配線トラックを変更
することなく、図中の縦配線と横配線の接続ポイントを
変更するといった局部的な変更で済む。このため他の配
線への影響が小さく、やはり設計作業を増大させずに済
むこととなる。

【００２６】さらに本発明は、信号到達時刻のウィンド
ウの特性を考慮した配置をあらかじめ行った後、配線を
行うことで遅延時間劣化の低減を図るものである。これ
を示したのが図１１である。論理合成、配置、配線とい
う設計ステップにおいて、仮にビクティムとアグレッサ
の隣接関係を考慮せずに配置を行うと図１１（ａ）のよ
うな状態になりうる。ここでは、信号到達時刻のウィン
ドウが広いネットや狭いネットが場所ごとに集中するよ
うな配置となっている。すなわち領域１１０１や領域１
１０３ではウィンドウの広いネットが著しく多く、領域
１１０２や領域１１０４ではウィンドウの狭いネットが
著しく多くなっている。このような場合には、図１０で
示したような配線トラックの変更を用いてアグレッサを
入れ替えるといったことが困難になる。すなわち、領域
１１０１や領域１１０３を拡大した図１１（ｂ）左図の
ような配線トラックにおいて、図１１（ｂ）右図のよう
にウィンドウの広いネットばかりが集中しているため
に、どのように配線トラックの割り当てを行っても、相
対ウィンドウと遅延劣化量の関係が好ましくない状況と
なる。このような事態を避けるための方法を図１１
（ｃ）を用いて説明する。本図は、チップを上面から見
て各領域の配線トラックとそこに置かれる配線ネットの
信号到達時刻ウィンドウの狭広を示したものである。本
発明の方法は、図１１（ｃ）の左図のような配置のかわ
りに、図１１（ｃ）の右図のような、ウィンドウの広い
ネットと狭いネットがほぼ均一となるように（すなわち
ウィンドウの広いネットとウィンドウの狭いネットのそ
れぞれが、各空間内である所定の比率以下となるよう
に）配置するものである。これにより、図１１（ｄ）の
右図のような好ましい状況となるように配線を割り当て
ることができるし、また仮に図１１（ｄ）の左図のよう
な配線割り当てとなってｎｅｔ２とｎｅｔ３でクロスト
ーク遅延時間劣化を起こしたとしても、その後ｎｅｔ３
とｎｅｔ５を入れ替えることにより、図１１（ｄ）右図
では図７に示したように相対ウィンドウと遅延劣化量の
関係を改善することができるようになる。そして、この
場合にも論理ゲートを変更したり、ディレイゲートを挿
入するといったことが不要であるため、設計作業を著し
く増大させることなくクロストークの低減が図れるよう
になる。

【００２７】さらに本発明は、信号到達時刻のウィンド
ウの特性により配線ネットが使用する配線トラックを振
り分けることで遅延時間劣化の低減を図るものである。
これを示したのが図１２である。配線ネットの持つ信号
到達時刻ウィンドウが図１２（ａ）に示されている。ネ
ット１の場合にはサイクルタイム（例えば，クロック信
号の周期ＣＴ）内の前半に信号到達時刻ウィンドウが位
置しており、ネット２の場合にはサイクルタイム内の後
半に信号到達時刻ウィンドウが位置している。そこで、
これらのネットを例えば二つのクラスとして、前半側の
ウィンドウとしてクラス１、後半側のウィンドウとして
クラス２とする。これらの配線ネットを図（ｂ）のよう
に実際に配線トラックに置く際に、あらかじめ奇数番目
の配線トラックはクラス１の配線のみを置くものとし、
偶数番目の配線トラックはクラス２の配線のみを置くも
のとしておく。このようにすれば、隣り合う配線トラッ
ク上（奇数番目と偶数番目の配線トラック上）に存在す
る配線ネットの相対ウィンドウと遅延劣化量の関係はよ
り好ましいものとなる。すなわち、図７におけるｖとａ
１のような状態ではなく、同図のｖとａ２のような状態
となり、クロストークによる遅延時間劣化は小さくな
る。この場合にも、合成ステップや配置ステップにはな
んら影響を及ぼさず、配線ステップでの配線トラックの
振り分けを局所的に考慮するのみでよいため、設計作業
を増大させる必要がない。

【００２８】以上の説明から理解されるように本願では
種々の発明が開示されているが、それらをまとめると次
の通りとなる。即ち，本願の第１の発明は，着目配線と
それに隣接した配線とのそれぞれにおけるダイナミック
な信号到達時刻の範囲からその相対的な信号到達時刻が
取りうる範囲を計算後、上記相対的な信号到達時刻で検
索可能なクロストーク起因の遅延時間劣化情報を用いて
上記着目配線と上記隣接配線の間の遅延時間劣化を計算
し、上記着目配線または上記隣接配線のそれぞれを駆動
する論理ゲート乃至これより入力側にある論理ゲートの
少なくとも一部の論理ゲートを、その他の論理ゲートを
構成しているトランジスタのしきい値と異なるしきい値
を有するトランジスタで構成することにより上記で計算
されたクロストーク起因の遅延時間劣化を低減すること
を特徴とする電子回路装置の設計方法にある。

【００２９】本願の第２の発明は、着目配線またはそれ
に隣接した隣接配線のそれぞれを駆動する論理ゲート乃
至これより入力側にある論理ゲートの少なくとも一部の
論理ゲートを、その他の論理ゲートを構成しているトラ
ンジスタのしきい値と異なるしきい値を有するトランジ
スタで構成することによりクロストーク起因の遅延時間
劣化を低減することを特徴とする電子回路装置にある。

【００３０】本願の第３の発明は、着目配線とそれに隣
接した配線とのそれぞれにおけるダイナミックな信号到
達時刻の範囲からその相対的な信号到達時刻が取りうる
範囲を計算後、上記相対的な信号到達時刻で検索可能な
クロストーク起因の遅延時間劣化情報を用いて上記着目
配線と上記隣接配線の間の遅延時間劣化を計算し、上記
着目配線または上記隣接配線の少なくとも一方の配線を
上下方向の配線層と横方向の配線層への容量またはイン
ダクタンスの結合比が異なる配線トラックに置くことに
より、上記で計算されたクロストーク起因の遅延時間劣
化を低減することを特徴とする電子回路装置の設計方法
にある。

【００３１】本願の第４の発明は、複数の論理ゲートを
複数の空間に分散配置する際に、これら論理ゲートの入
出力である配線ネットにおけるダイナミックな信号到達
時刻の範囲を計算後、これら信号到達時刻の範囲を所定
の基準により広いネットと狭いネットとして複数のクラ
スに分類し、各空間において、これら信号到達時刻の範
囲のクラスごとの配線ネット比率が所定の比率以下とな
るように上記論理ゲートの配置を行った後、配線するこ
とにより、クロストーク起因の遅延時間劣化を低減する
ことを特徴とする電子回路装置の設計方法にある。

【００３２】本願の第５の発明は、論理ゲートの入出力
である配線ネットにおけるダイナミックな信号到達時刻
の範囲を計算後、これら信号到達時刻の範囲を早到着ネ
ットと遅到着ネットとして複数のクラスに分類し、上記
配線ネットを構成する各配線トラックには上記クラスの
うち予め指定されたクラスのネットが配線されるように
することにより、クロストーク起因の遅延時間劣化を低
減することを特徴とする電子回路装置の設計方法にあ
る。

【００３３】本願の第６の発明は、信号到達時刻の範囲
を基準として早到着ネットと遅到着ネットの複数のクラ
スに分類された配線ネットと上記配線ネットを構成する
複数の配線トラックとからなり、上記各配線トラックに
は上記クラスのうち予め指定されたクラスのネットが敷
設されることによってクロストーク起因の遅延時間劣化
を低減することを特徴とする電子論理回路装置にある。

【００３４】本願の第７の発明は、内蔵された複数の電
子回路ブロックを結合する複数の信号伝達経路からなる
半導体チップまたは上記半導体チップが一つの回路基板
上に搭載され複数の信号伝達経路によって電子回路が構
成される電子回路装置を設計するに際し、回路を構成す
る着目配線とそれに隣接した配線とのそれぞれにおける
ダイナミックな信号到達時刻の範囲からその相対的な信
号到達時刻が取りうる範囲を計算後、上記相対的な信号
到達時刻で検索可能なクロストーク起因の遅延時間劣化
情報を用いて上記着目配線と上記隣接配線の間の遅延時
間劣化を計算し、上記半導体チップ内に予め分散配置さ
れて設けられた遅延素子、または上記半導体チップ内の
回路ブロックの周辺に予め集中配置されて設けられた遅
延素子、または上記基板上の上記半導体チップ周辺に予
め集中配置されて設けられた遅延素子を、上記着目配線
または上記隣接配線を含む信号伝達経路上に挿入するこ
とにより上記で計算されたクロストーク起因の遅延時間
劣化を低減することを特徴とする電子回路装置の設計方
法にある。

【００３５】本願の第８の発明は、遅延時間劣化値が比
較的小さい電子論理回路を構成する第１配線層と、上記
第１配線層よりも遅延時間劣化値が比較的大きい電子論
理回路を構成する第２配線層とが一つの基板上に積層さ
れてなり、上記第２配線層の上部又は下部に比較的小さ
い厚さの第１層間絶縁膜を介して第３配線層が離間配置
され、上記第１配線層の上部又は下部に比較的大きい厚
さの第２層間絶縁膜を介して第４配線層が離間配置され
てなることを特徴とする電子論理回路装置にある。

【００３６】

【発明の実施の形態】以下，本発明の実施例について，
図面に沿って説明する。本発明による設計方式は、例え
ば図１３に示されるような演算処理装置、記憶装置、マ
ンマシンインターフェースを具備してなる自動設計シス
テム（図１３、１３０１）を用いて実現されうるもので
ある。すなわち設計者は、ハードウェア設計言語やソフ
トウェア言語により記述された構造レベルまたは動作レ
ベルのシステム記述を上記自動設計装置に入力する。こ
れと同時にそのシステムに対して、遅延時間を含む設計
制約を与える。また、論理ゲートの遅延時間を含むセル
ライブラリ群のライブラリ情報とともに、相対的な信号
到達時刻で検索可能な遅延時間劣化に関するライブラリ
を与える。

【００３７】このような設計システムは、先に「発明が
解決しようとする課題」で述べたような論理合成、配
置、配線といったステップを経て、ＬＳＩやプリント基
板上回路の物理情報を生成するが、いったんこれらの設
計が終了した後に、上記本願の第１の発明に記載の設計
方式として図１４に示されるような一連の処理を行うこ
とで、既におこなわれた合成、配置、配線のステップを
繰り返すことなくクロストークによる制約違反を回避す
ることが可能となる。

【００３８】即ち，図１４に説明書きされているよう
に、まず、典型的な条件でのクロストークによる遅延時
間劣化値を計算し，これを着目ノードと隣接ノードの信
号到達時刻の相対的な時間差で検索可能なデータ形式と
して保持する（１４０１）。次に，着目ノードでの信号
到達時刻の範囲を計算する（１４０２）。次いで，着目
ノードに属する配線と隣接する配線を抽出する（１４０
３）。次いで，隣接ノードでの信号到達時刻の範囲を計
算する（１４０４）。次に，隣接ノードの信号到達時刻
を着目ノードの信号到達時刻を基準とした相対的な信号
到達時刻に変換し，相対的な信号到達時刻が取りうる範
囲を計算する（１４０５）。次いで，先に保持しておい
た着目ノードと隣接ノードの信号到達時刻の相対的な時
間差で検索可能なデータ形式を用いて前ステップで計算
した信号到達時刻の範囲から遅延劣化量を計算する（１
４０６）。そして、前ステップにより計算された遅延劣
化量が、設計制約を不満足とする場合に，論理ゲートを
しきい値の異なるトランジスタで実現することで、クロ
ストークを低減する（１４０７）。

【００３９】同様に、論理合成、配置、配線といったス
テップを経て、ＬＳＩやプリント基板上回路の物理情報
を生成し、いったんこれらの設計が終了した後に、上記
本願の第３の発明に記載の設計方式として図１５に示さ
れるような一連の処理を行うことで、既におこなわれた
合成、配置のステップを繰り返すことなくクロストーク
による制約違反を回避することが可能となる。

【００４０】即ち，図１５に説明書きされているよう
に、まず、典型的な条件でのクロストークによる遅延時
間劣化値を計算し，これを着目ノードと隣接ノードの信
号到達時刻の相対的な時間差で検索可能なデータ形式と
して保持する（１５０１）。次に，着目ノードでの信号
到達時刻の範囲を計算する（１５０２）。次いで，着目
ノードに属する配線と隣接する配線を抽出する（１５０
３）。次いで，隣接ノードでの信号到達時刻の範囲を計
算する（１５０４）。次に，隣接ノードの信号到達時刻
を着目ノードの信号到達時刻を基準とした相対的な信号
到達時刻に変換し，相対的な信号到達時刻が取りうる範
囲を計算する（１５０５）。次いで，先に保持しておい
た着目ノードと隣接ノードの信号到達時刻の相対的な時
間差で検索可能なデータ形式を用いて前ステップで計算
した信号到達時刻の範囲から遅延劣化量を計算する（１
５０６）。そして、前ステップにより計算された遅延劣
化量が、設計制約を不満足とする場合に，着目配線また
は隣接配線の少なくとも一方の配線を、容量またはイン
ダクタンスの縦横方向結合比の異なる配線トラックに置
くことによりクロストークを低減する（１５０７）。

【００４１】さらに、このような設計システムは、論理
合成、配置、配線といったステップのうち、上記本願の
第４発明に記載の設計方式のように、論理ゲートの分散
配置後配線を行う際に図１６に示されるような一連の処
理を行うことで、その後の配線ステップでクロストーク
を回避するような配線トラック割り当てを可能とする。
この場合も配置と配線のステップの繰り返しを何度も行
うことなくクロストーク遅延時間劣化を低減することが
可能となる。

【００４２】即ち，図１６に説明書きされているよう
に、まず、典型的な条件でのクロストークによる遅延時
間劣化値を計算し，これを着目ノードと隣接ノードの信
号到達時刻の相対的な時間差で検索可能なデータ形式と
して保持する（１６０１）。次に，配線ネットでの信号
到達時刻の範囲を計算する（１６０２）。次いで，配線
ネットを上記信号到達時刻の範囲の広さでクラス分けす
る（１６０３）。次いで，論理ゲートを複数領域に分散
配置する際に，各領域でのクラスごとの配線ネット数比
率が所定基準値以下となるように配置する（１６０
４）。次に，着目ノードでの信号到達時刻の範囲を計算
する（１６０５）。次に，着目ノードに属する配線と隣
接する配線を抽出する（１６０６）。次いで，隣接ノー
ドでの信号到達時刻の範囲を計算する（１６０７）。次
いで，隣接ノードの信号到達時刻を着目ノードの信号到
達時刻を基準とした相対的な信号到達時刻に変換し，相
対的な信号到達時刻が取りうる範囲を計算する（１６０
８）。そして，先に保持しておいた着目ノードと隣接ノ
ードの信号到達時刻の相対的な時間差で検索可能なデー
タ形式を用いて前ステップで計算した信号到達時刻の範
囲から遅延劣化量を計算し、これを減少させるよう配線
トラックの選択を行うことでクロストークを低減する
（１６０９）。

【００４３】同様に、上記した本願の第５発明に記載の
設計方式のように、配線ステップを行う際に図１７に示
されるような一連の処理を行うことで、クロストークを
回避するような配線トラック割り当てを可能とする。こ
の場合も合成、配置のステップを繰り返すことなくクロ
ストーク遅延時間劣化を低減することが可能となる。

【００４４】即ち，図１７に説明書きされているよう
に、まず、典型的な条件でのクロストークによる遅延時
間劣化値を計算し，これを着目ノードと隣接ノードの信
号到達時刻の相対的な時間差で検索可能なデータ形式と
して保持する（１７０１）。次に，各配線ネットでの信
号到達時刻の範囲を計算する（１７０２）。次に，配線
ネットを上記信号到達時刻の範囲の早遅でクラス分けす
る（１７０３）。次いで，配線ネットの仮結線を行う
（１７０４）。次に，着目ノードでの信号到達時刻の範
囲を計算する（１７０５）。次いで，着目ノードに属す
る配線と隣接する配線を抽出する（１７０６）。次い
で，隣接ノードでの信号到達時刻の範囲を計算する（１
７０７）。次に，隣接ノードの信号到達時刻を着目ノー
ドの信号到達時刻を基準とした相対的な信号到達時刻に
変換し，相対的な信号到達時刻が取りうる範囲を計算す
る（１７０８）。そして，先に保持しておいた着目ノー
ドと隣接ノードの信号到達時刻の相対的な時間差で検索
可能なデータ形式を用いて前ステップで計算した信号到
達時刻の範囲から遅延劣化量を計算し、制約違反の場合
には，上記クラスに応じて予め決められた配線トラック
を用いて、上記配線ネットを再度結線することで、クロ
ストークを低減する（１７０９）。なお、図１４、図１
５、図１６、図１７において、１４０１、１５０１、１
６０１、１７０１の部分は、予め先に実行しておいてク
ロストークライブラリのような形で保存しておいてもか
まわないことは言うまでもない。

【００４５】図１８は、上記した本願の第３発明を利用
した別の実施形態を示している。即ち，図１８は、奇数
層の配線と偶数層の配線とが直交する方向に走っている
状態を判りやすく示している配線要部の断面図である。
そしてここでは、上下又は縦方向（即ち，配線の深さ方
向）の配線層と横方向の配線層への容量又はインダクタ
ンスの結合比（Ｖ／Ｌ）を変えるために、第ｉ層の配線
と第ｉ−１層および第ｉ＋１層の配線への距離を変化さ
せてある。すなわち、図１８（ａ）に示すように、同一
レベル層の配線間距離LL（例えば，均一な距離）に対し
て、異層間の絶縁膜の厚みを、ＬＶ１、ＬＶ２、ＬＶ３
のように変化させてある。このようにすると、ＬＶ１／
ＬＬ、ＬＶ２／ＬＬ、ＬＶ３／ＬＬの順に縦方向結合比
が小さくなり、上下方向の配線層と横方向の配線層への
距離の比率が変化し、縦方向結合比（以下Ｖ／Ｌ比と呼
ぶ）を変化させることが可能となる。そして相対的な信
号到達時刻が取りうる範囲から計算される遅延時間劣化
値が比較的大きいと算出される配線層部分は図１８
（ｂ）における高Ｖ／Ｌ比の領域に設定し、遅延時間劣
化値が中程度と予想される部分は中Ｖ／Ｌ比の領域に設
定し、遅延時間劣化値が前記よりも比較的小さいと算出
される部分は低Ｖ／Ｌ比の領域に設定するようにすれば
よい。このようなＶ／Ｌ比は層間の絶縁膜の膜厚で決定
されるため、マクスの指定により実現させることが可能
である。従って、やはり合成、配置、配線といったステ
ップが終了した後に行えばよいため、設計のやり直しが
生じないため設計作業を増大させずに済むこととなる。
なお、図１８（ｂ）は半導体チップや基板の配線要部の
上面図である。

【００４６】さらに、図１９は上記した本願の第３発明
を利用した別の実施形態を示している。先に述べた図１
８においては、上下方向の配線層と横方向の配線層への
結合比（Ｖ／Ｌ比）を、チップ上面から見た場合の場所
ごとに変化させたものであった（図１８の（ｂ）参照）
が、このような変化は、チップを上面から見た場合に深
さ方向に変化させることも可能である。これを複数配線
層の断面図である図１９（ａ）に示す。

【００４７】図１９（ａ）では第ｉ層の配線から第ｉ−
１層や第ｉ＋１層への配線の距離が、第ｉ＋２層の配線
から第ｉ＋１層や第ｉ＋３層への配線の距離よりも小さ
くなるように設定されている。これにより、第ｉ層の配
線は第ｉ＋２層よりも高いＶ／Ｌ比を有することにな
る。従って、相対的な信号到達時刻が取りうる範囲から
計算される遅延時間劣化値が比較的大きいと算出される
配線層は第ｉ層のような高Ｖ／Ｌ比の層に割り当てを行
い、遅延時間劣化値が前記よりも比較的に小さいと算出
される配線層は第ｉ＋２層のような低Ｖ／Ｌ比の層に割
り当てを行えばよい。この場合は配線ステップに影響が
及ぶが、やはり局所的な変更で済み、さらに合成ステッ
プや配置ステップには影響が及ばないため設計作業の増
大を防止できる。なお、この点については上記した本願
の第８発明にも相当する。

【００４８】このことにより、例えば種々の配線部のＲ
ＳＡＴに対する遅延時間劣化値を算出して遅延時間劣化
値の大きさで各配線や電子回路をクラス分けし、それに
応じてクラス区分ごとに配線層のレベルを振り分けるこ
とが望ましい。即ち，遅延時間劣化値の比較的大きい配
線は全て図１９（ａ）の第ｉ配線層に設けることによっ
て相対的に横方向のクロストークを低減し、一方、遅延
時間劣化値の比較的小さい配線は全て第ｉ＋２配線層に
設けることが望ましい。即ち，図１９（ａ）から判るよ
うに遅延時間劣化値の比較的大きい配線層（第ｉ層）の
上部又は下部に比較的小さい厚さの層間絶縁膜を介して
第ｉ−１層や第ｉ＋１層の配線層を配置し、一方遅延時
間劣化値の比較的小さい配線層（第ｉ＋２層）の上部又
は下部に比較的大きい厚さの層間絶縁膜を介して第ｉ＋
１層や第ｉ＋３層の配線層を所定基板上に積層配置して
電子回路装置を構成することが望ましい。

【００４９】遅延時間劣化値の大きさが異なる多数の配
線が一つの共通レベルの配線層に混在して設けられてい
る場合に比べ，この例のように遅延時間劣化値の大きさ
を所定の範囲でクラス分けして揃えそのクラスに応じて
配線レベルを振り分けることによって過剰な余裕を持っ
た層間絶縁膜の厚さが不要となるのでより電子回路装置
の設計効率並びに信頼性を向上することが可能となる。

【００５０】また、このようなチップ平面に対して垂直
方向にＶ／ＬＶ比を変化させる別の例としては、複数の
チップが一つの基板上に搭載されて電子回路装置のシス
テムを構成するような場合も考えられる。図１９（b）
に示すように各チップごとにＶ／Ｌ比を変化させて、遅
延時間劣化値が大きいと算出される部分は高Ｖ／Ｌ比の
チップに割り当てを行い、遅延時間劣化値が小さいと算
出される部分は低Ｖ／Ｌ比のチップに割り当てを行えば
よい。

【００５１】図２０はさらに、上記した本願の第３発明
を利用した別の実施形態を示している。上下方向の配線
層と横方向の配線層への結合比を変えるために、横方向
の層間絶縁膜の誘電率εを場所ごとに変化させたもので
ある。例えば，有機系ポリイミド膜のように誘電率εが
低い材質は強度が弱いために全面的にこれを行うとチッ
プにおける配線強度の信頼性が下がる場合がある。しか
しながら、大部分の場所にＳｉＯ２膜を用いある所定の
場所のみに有機系ポリイミド膜を用いるようにすれば、
このようなチップ内配線の強度の信頼性の問題を生じる
ことなく、高Ｖ／Ｌ比の配線と低Ｖ／Ｌ比の配線を実現
することができる。これらの異なる結合比の配線を用い
てクロストークによる遅延時間劣化を減少させることが
可能となるのは、上記図１８や図１９と同様である。

【００５２】図２１はさらに、上記した本願の第５発明
を利用した別の実施形態を示している。図１２では配線
ネットを、信号到達時刻のウィンドウの早いか遅いかで
二つのクラスに分類して配線トラックの振り分けを行っ
たが、このような分類を行うクラスを３つ設けた例が図
２１である。サイクルタイムに対する配線ネットのウィ
ンドウの位置でクラス１、クラス２、クラス３と分類し
てある。そして、クラス１〜クラス３までの配線が配線
トラック上で順に並ぶように配線ネットの割り当てを行
ったものが図２１（ｂ）である。このようにすれば、配
線ネットのウィンドウの早遅が互いに近いものどうしが
集中することが防止できるため、配線トラック振り分け
のより詳細な制御が可能となる。

【００５３】図２２はさらに、本願の第５発明を利用し
た別の実施形態を示している。この例は、信号到達時刻
のウィンドウの早いか遅いかでのクラス分類を異なるチ
ップ上にある二つのバスに対して行った例である。例え
ば図２２（ａ）のようにチップA上には、第１のバス系
列が存在し、チップB上には第２のバス系列が存在す
る。各バス配線の進行方向から見た図が左側に、進行方
向の横方向から２２０１の部分を見た図が右側に示され
ている。ここで二つのバス系列は異なるタイミングで動
作するものとする。すなわち、これら各バスの動作タイ
ミングは、例えば図２２（ｂ）に示されるような形で異
なるタイミング（この場合は図１２の例と同様にサイク
ルタイムの前半と後半のタイミング）で動作する。この
ような場合に図２２（ａ）のままでは、同タイミングで
動作する配線どうしが隣接しているために、クロストー
クによる遅延時間劣化が生じる。これを回避するため
に、図２２（ｃ）のように互いに交差するように各系列
のバス配線を敷設するようにすれば、図１２と同様にク
ラス１とクラス２の配線が隣接する形となるため、クロ
ストークによる遅延時間劣化を防止できる。この場合で
も、各チップ設計における合成、配置のステップには影
響を与えないため、設計作業の増大を防止できる。

【００５４】図２３は、本願の第７発明を利用した設計
方式を示している。すなわち隣接配線側の信号伝達経路
に遅延素子を挿入すれば、図５で示されるようにしてク
ロストーク起因の遅延時間劣化を抑制することができる
が、このような対策を合成や配置のステップのやり直し
を伴わない形で実現するために、予め遅延素子を半導体
チップ内やプリント基板上に配置しておくものである。
図２３（ａ）は、遅延素子（２３０１）をチップ内に均
等に予め配置しておくものである。一方図２３（ｂ）
は、遅延素子（２３０２，２３０３）を各設計ブロック
（またＩＰ）の周辺に集中的に遅延素子を配置するもの
である。このようにする理由は、各ブロック間を接続す
る配線は長距離になることが多く、このような長距離配
線では並走距離が長いクロストークとなり、より遅延時
間劣化も大きくなる傾向が強いため、このような問題を
より回避しやすくするためである。同様のことが図２３
（ｃ）に示されるプリント基板上でシステムを構築する
場合にもあてはまる。一般にプリント基板は半導体チッ
プに比べて物理的な寸法が大きいため、素子間の結線も
長距離となりやすい。このためやはり、並走距離が長い
クロストークとなり、より遅延時間劣化も大きくなる傾
向が強い。従って、このような問題を解決するために図
２３（ｃ）のように遅延素子（２３０４，２３０５）を
半導体チップ等の素子周辺に集中的に配置するものであ
る。なお、このようなプリント基板上のシステムの場合
の素子周辺とは、必ずしも素子の外部周辺でなくともよ
く、素子内部での周辺部分でもよく、例えばＩ／Ｏバッ
ファ内に遅延機構も設けたものであってもよい。なお、
図２３（ａ）〜（ｃ）はチップや基板の要部平面図を示
している。

【００５５】図２４は、上記した種々の本発明を用いた
設計システムのディスプレイ画面を示したものである。
図５〜図７で示されるようなクロストーク起因の遅延時
間劣化を低減するプロセスを設計システムの画面上で確
認することができるようになっている。設計者は、最
初、図２４において２４０２，２４０３の画面を見て、
クロストーク起因の遅延時間劣化が起こっていることを
確認する。次に、本発明で示したような幾つかの方法で
対策を行った結果、２４０４，２４０５のように遅延時
間劣化の問題が解消されたことを確認できるようになっ
ている。このようなディスプレイ画面を設計システムが
有することにより、設計者は迅速にクロストークによる
問題を確認し、またその対策結果についても確認するこ
とができるようになる。

【００５６】

【発明の効果】本発明を用いることにより，入力パター
ンに依存して着目配線および隣接配線のそれぞれの信号
到達時刻が動的に変化するような場合であっても、クロ
ストークによる遅延時間劣化の小さい、高性能な集積回
路や基板上システムが実現できる。

【図面の簡単な説明】

【図１】二つの配線における信号到達時刻の組み合わせ
により変化するディレイ劣化を説明するための回路及び
特性図。

【図２】相対信号到達時刻（ＲＳＡＴ）による遅延劣化
値の変化を説明する特性図。

【図３】入力パターン（信号伝達経路）に依存した信号
到達時刻の変化を説明するための回路及び特性図。

【図４】入力パターン変化（信号伝達経路変化）に依存
した信号到達時刻を考慮して遅延時間の劣化値を計算す
る方法（相対ウィンドウ法）を説明するための特性図。

【図５】本発明に係わるクロストーク低減方法の原理を
説明するための特性図。

【図６】本発明に係わるクロストーク低減方法の他の原
理を説明するための特性図。

【図７】本発明に係わるクロストーク低減方法の更に他
の原理を説明するための特性図。

【図８】本発明の実施例を説明するための回路及び配線
パターン図。

【図９】本発明の他の実施例を説明するための回路及び
配線パターン図。

【図１０】本発明の他の実施例を説明するための配線パ
ターン図。

【図１１】本発明の他の実施例を説明するための配線パ
ターン及び遅延劣化特性図。

【図１２】本発明の他の実施例を説明するための配線ト
ラック及び遅延劣化特性図。

【図１３】本発明の設計手法を説明するための設計シス
テム図。

【図１４】本発明の設計手法を説明するための設計フロ
ー図。

【図１５】本発明の他の設計手法を説明するための設計
フロー図。

【図１６】本発明の他の設計手法を説明するための設計
フロー図。

【図１７】本発明の他の設計手法を説明するための設計
フロー図。

【図１８】本発明の実施例を説明するための配線要部
図。

【図１９】本発明の他の実施例を説明するための配線要
部図。

【図２０】本発明の他の実施例を説明するための配線要
部図。

【図２１】本発明の他の実施例を説明するための遅延劣
化特性及び配線要部図。

【図２２】本発明の他の実施例を説明するための配線要
部及び遅延劣化特性図。

【図２３】本発明の他の実施例を説明するための配線要
部図。

【図２４】本発明の設計手法を実行する設計システムの
ディスプレイ画面の説明図。

【符号の説明】

８０１、９０１：着目配線（ビクテイム）、８０２、９
０２：隣接配線（アグレッシブ）、１３０１，２４０
１：ディスプレイ装置、２３０１，２３０２，２３０
４，２３０４：遅延素子、ＶＳＡＴ：ビクティム信号到
達時刻、ＡＳＡＴ：アグレッサ信号到達時刻、ＲＳＡ
Ｔ：ＶＳＡＴを基準としてＡＳＡＴを相対的に計った相
対信号到達時刻。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 17/50 ６６８ Ｈ０１Ｌ 21/82 Ｃ Ｈ０１Ｌ 27/04 27/04 Ｄ 21/822 Ｆターム(参考） 5B046 AA08 BA05 BA06 JA03 5F038 AV06 AV20 CA17 CD05 CD09 CD13 CD20 DF01 DF11 EZ09 EZ20 5F064 AA03 AA08 AA11 AA17 BB02 BB09 BB12 CC06 DD02 EE02 EE08 EE17 EE19 EE23 EE26 EE43 EE44 EE46 EE47 HH07 HH08 HH12 HH13 HH14

Claims (8)

【特許請求の範囲】
1. 【請求項１】着目配線とそれに隣接した配線とのそれぞ
   れにおけるダイナミックな信号到達時刻の範囲からその
   相対的な信号到達時刻が取りうる範囲を計算後、上記相
   対的な信号到達時刻で検索可能なクロストーク起因の遅
   延時間劣化情報を用いて上記着目配線と上記隣接配線の
   間の遅延時間劣化を計算し、上記着目配線または上記隣
   接配線のそれぞれを駆動する論理ゲート乃至これより入
   力側にある論理ゲートの少なくとも一部の論理ゲート
   を、その他の論理ゲートを構成しているトランジスタの
   しきい値と異なるしきい値を有するトランジスタで構成
   することにより上記で計算されたクロストーク起因の遅
   延時間劣化を低減することを特徴とする電子回路装置の
   設計方法。
2. 【請求項２】着目配線またはそれに隣接した隣接配線の
   それぞれを駆動する論理ゲート乃至これより入力側にあ
   る論理ゲートの少なくとも一部の論理ゲートを、その他
   の論理ゲートを構成しているトランジスタのしきい値と
   異なるしきい値を有するトランジスタで構成することに
   よりクロストーク起因の遅延時間劣化を低減することを
   特徴とする電子回路装置。
3. 【請求項３】着目配線とそれに隣接した配線とのそれぞ
   れにおけるダイナミックな信号到達時刻の範囲からその
   相対的な信号到達時刻が取りうる範囲を計算後、上記相
   対的な信号到達時刻で検索可能なクロストーク起因の遅
   延時間劣化情報を用いて上記着目配線と上記隣接配線の
   間の遅延時間劣化を計算し、上記着目配線または上記隣
   接配線の少なくとも一方の配線を上下方向の配線層と横
   方向の配線層への容量またはインダクタンスの結合比が
   異なる配線トラックに置くことにより、上記で計算され
   たクロストーク起因の遅延時間劣化を低減することを特
   徴とする電子回路装置の設計方法。
4. 【請求項４】複数の論理ゲートを複数の空間に分散配置
   する際に、これら論理ゲートの入出力である配線ネット
   におけるダイナミックな信号到達時刻の範囲を計算後、
   これら信号到達時刻の範囲を所定の基準により広いネッ
   トと狭いネットとして複数のクラスに分類し、各空間に
   おいて、これら信号到達時刻の範囲のクラスごとの配線
   ネット比率が所定の比率以下となるように上記論理ゲー
   トの配置を行った後、配線することにより、クロストー
   ク起因の遅延時間劣化を低減することを特徴とする電子
   回路装置の設計方法。
5. 【請求項５】論理ゲートの入出力である配線ネットにお
   けるダイナミックな信号到達時刻の範囲を計算後、これ
   ら信号到達時刻の範囲を早到着ネットと遅到着ネットと
   して複数のクラスに分類し、上記配線ネットを構成する
   各配線トラックには上記クラスのうち予め指定されたク
   ラスのネットが配線されるようにすることにより、クロ
   ストーク起因の遅延時間劣化を低減することを特徴とす
   る電子回路装置の設計方法。
6. 【請求項６】信号到達時刻の範囲を基準として早到着ネ
   ットと遅到着ネットの複数のクラスに分類された配線ネ
   ットと上記配線ネットを構成する複数の配線トラックと
   からなり、上記各配線トラックには上記クラスのうち予
   め指定されたクラスのネットが敷設されることによって
   クロストーク起因の遅延時間劣化を低減することを特徴
   とする電子論理回路装置。
7. 【請求項７】内蔵された複数の電子回路ブロックを結合
   する複数の信号伝達経路からなる半導体チップまたは上
   記半導体チップが一つの回路基板上に搭載され複数の信
   号伝達経路によって電子回路が構成される電子回路装置
   を設計するに際し、回路を構成する着目配線とそれに隣
   接した配線とのそれぞれにおけるダイナミックな信号到
   達時刻の範囲からその相対的な信号到達時刻が取りうる
   範囲を計算後、上記相対的な信号到達時刻で検索可能な
   クロストーク起因の遅延時間劣化情報を用いて上記着目
   配線と上記隣接配線の間の遅延時間劣化を計算し、上記
   半導体チップ内に予め分散配置されて設けられた遅延素
   子、または上記半導体チップ内の回路ブロックの周辺に
   予め集中配置されて設けられた遅延素子、または上記基
   板上の上記半導体チップ周辺に予め集中配置されて設け
   られた遅延素子を、上記着目配線または上記隣接配線を
   含む信号伝達経路上に挿入することにより上記で計算さ
   れたクロストーク起因の遅延時間劣化を低減することを
   特徴とする電子回路装置の設計方法。
8. 【請求項８】遅延時間劣化値が比較的小さい電子論理回
   路を構成する第１配線層と、上記第１配線層よりも遅延
   時間劣化値が比較的大きい電子論理回路を構成する第２
   配線層とが一つの基板上に積層されてなり、上記第２配
   線層の上部又は下部に比較的小さい厚さの第１層間絶縁
   膜を介して第３配線層が離間配置され、上記第１配線層
   の上部又は下部に比較的大きい厚さの第２層間絶縁膜を
   介して第４配線層が離間配置されてなることを特徴とす
   る電子論理回路装置。