JPH10326870A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH10326870A JPH10326870A JP9135501A JP13550197A JPH10326870A JP H10326870 A JPH10326870 A JP H10326870A JP 9135501 A JP9135501 A JP 9135501A JP 13550197 A JP13550197 A JP 13550197A JP H10326870 A JPH10326870 A JP H10326870A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- semiconductor integrated
- target
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000000694 effects Effects 0.000 abstract description 7
- 230000008859 change Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 プリチャージ方式のバスを構成する複数の配
線のうち、クロストークノイズ対策の対象となる対象配
線の自己配線容量を増大することにより、チップ面積の
増大を招かずに、クロストークノイズの影響を低減す
る。 【解決手段】 半導体基体１０上に形成される複数の配
線１１−１，１１−２，…からなるプリチャージ方式の
バス１１のうち、クロストークノイズ対策の対象となる
対象配線１１−１と隣接する隣接配線１１−２に、信号
を伝達するために該隣接配線１１−２の電位を“Ｈ”か
ら“Ｌ”へ立下げると、配線間容量Ｃｓを介して対象配
線１１−１の電位が引きずられるように変化する。そこ
で、対象配線１１−１と隣接配線１１−２との間の配線
間容量Ｃｓに比べて、該対象配線１１−２の自己配線容
量Ｃｌ１を増大することで、対象配線１１−１に生じる
クロストークノイズの影響を低減する。
線のうち、クロストークノイズ対策の対象となる対象配
線の自己配線容量を増大することにより、チップ面積の
増大を招かずに、クロストークノイズの影響を低減す
る。 【解決手段】 半導体基体１０上に形成される複数の配
線１１−１，１１−２，…からなるプリチャージ方式の
バス１１のうち、クロストークノイズ対策の対象となる
対象配線１１−１と隣接する隣接配線１１−２に、信号
を伝達するために該隣接配線１１−２の電位を“Ｈ”か
ら“Ｌ”へ立下げると、配線間容量Ｃｓを介して対象配
線１１−１の電位が引きずられるように変化する。そこ
で、対象配線１１−１と隣接配線１１−２との間の配線
間容量Ｃｓに比べて、該対象配線１１−２の自己配線容
量Ｃｌ１を増大することで、対象配線１１−１に生じる
クロストークノイズの影響を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、プリチャージ方式
のデータバス等のバスを備えた半導体集積回路、特にそ
のバスを構成する複数の配線間に生じるクロストークノ
イズを低減させる半導体集積回路に関するものである。
のデータバス等のバスを備えた半導体集積回路、特にそ
のバスを構成する複数の配線間に生じるクロストークノ
イズを低減させる半導体集積回路に関するものである。
【０００２】
【従来の技術】図２は、従来の半導体集積回路に設けら
れるプリチャージ方式のデータバス等のバスの一例を示
す概略の構成図である。半導体集積回路が形成される半
導体基体上には、データバス等のバス１が配設されてい
る。バス１は、電位を変化させることによって信号を伝
達する複数（Ｎ）の配線１−１〜１−Ｎを有し、これら
の複数の配線１−１〜１−Ｎが平行に配置されている。
各配線１−１〜１−Ｎは、プルアップ用トランジスタ
（例えば、Ｐチャネル型ＭＯＳトランジスタ、これを以
下「ＰＭＯＳ」という）２−１〜２−Ｎによって電源電
位ＶＤＤに弱くプルアップされている。即ち、プリチャ
ージ方式のバス１は、通常の信号線のようにドライバで
一定電位に固定されておらず、ＰＭＯＳ２−１〜２−Ｎ
によってそれぞれ弱くプルアップされている。配線２−
１〜２−Ｎを高電位（以下「“Ｈ”」という）に保持す
るＰＭＯＳ２−１〜２−Ｎは、ゲインｇｍが小さい、つ
まりドライブ能力が小さいトランジスタである。例え
ば、配線１−２によって信号を伝達する場合、この配線
１−２に接続された素子等によって該配線１−２上の電
位を“Ｈ”から低電位（以下、「“Ｌ”」という）に立
下げることにより、信号の伝達が行われる。
れるプリチャージ方式のデータバス等のバスの一例を示
す概略の構成図である。半導体集積回路が形成される半
導体基体上には、データバス等のバス１が配設されてい
る。バス１は、電位を変化させることによって信号を伝
達する複数（Ｎ）の配線１−１〜１−Ｎを有し、これら
の複数の配線１−１〜１−Ｎが平行に配置されている。
各配線１−１〜１−Ｎは、プルアップ用トランジスタ
（例えば、Ｐチャネル型ＭＯＳトランジスタ、これを以
下「ＰＭＯＳ」という）２−１〜２−Ｎによって電源電
位ＶＤＤに弱くプルアップされている。即ち、プリチャ
ージ方式のバス１は、通常の信号線のようにドライバで
一定電位に固定されておらず、ＰＭＯＳ２−１〜２−Ｎ
によってそれぞれ弱くプルアップされている。配線２−
１〜２−Ｎを高電位（以下「“Ｈ”」という）に保持す
るＰＭＯＳ２−１〜２−Ｎは、ゲインｇｍが小さい、つ
まりドライブ能力が小さいトランジスタである。例え
ば、配線１−２によって信号を伝達する場合、この配線
１−２に接続された素子等によって該配線１−２上の電
位を“Ｈ”から低電位（以下、「“Ｌ”」という）に立
下げることにより、信号の伝達が行われる。
【０００３】図３は、図２のバス１に発生するクロスト
ークノイズの一例を示す波形図である。図２のバス１内
のある対象となる対象配線（例えば、１−１）に着目
し、この対象配線１−１と半導体基体との間の自己配線
容量に比べて、該対象配線１−１とこれに隣接する隣接
配線１−２との間の配線間容量（カップリング容量とも
いう）が無視できない程大きい場合、隣接配線１−２の
電位が急激に変化すると（例えば、“Ｈ”から“Ｌ”へ
立下がると）、配線間容量を介して、図３に示すように
対象配線１−１の電位が引きずられるように波形が変化
することがある。これをクロストークノイズといい、近
年、半導体集積回路の高速化と製造プロセスの微細化に
よって顕著になってきている。図４は、従来のクロスト
ークノイズ対策を施したバス１の一例を示す概略の平面
図である。このバス１では、対象配線１−１と隣接配線
１−２との間に、一定電位に固定された信号干渉防止用
のシールド線２を設け、隣接配線１−２の急激な電位の
変化によって対象配線１−１にクロストークノイズが発
生することを防止するようにしている。従来、このよう
なクロストークノイズ対策の他に、対象配線１−１と隣
接配線１−２との配線間隔を広げることにより、クロス
トークノイズを低減させることも行われている。
ークノイズの一例を示す波形図である。図２のバス１内
のある対象となる対象配線（例えば、１−１）に着目
し、この対象配線１−１と半導体基体との間の自己配線
容量に比べて、該対象配線１−１とこれに隣接する隣接
配線１−２との間の配線間容量（カップリング容量とも
いう）が無視できない程大きい場合、隣接配線１−２の
電位が急激に変化すると（例えば、“Ｈ”から“Ｌ”へ
立下がると）、配線間容量を介して、図３に示すように
対象配線１−１の電位が引きずられるように波形が変化
することがある。これをクロストークノイズといい、近
年、半導体集積回路の高速化と製造プロセスの微細化に
よって顕著になってきている。図４は、従来のクロスト
ークノイズ対策を施したバス１の一例を示す概略の平面
図である。このバス１では、対象配線１−１と隣接配線
１−２との間に、一定電位に固定された信号干渉防止用
のシールド線２を設け、隣接配線１−２の急激な電位の
変化によって対象配線１−１にクロストークノイズが発
生することを防止するようにしている。従来、このよう
なクロストークノイズ対策の他に、対象配線１−１と隣
接配線１−２との配線間隔を広げることにより、クロス
トークノイズを低減させることも行われている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
プリチャージ方式のバスを有する半導体集積回路では、
前述したいずれのクロストークノイズ対策を施したとし
ても、半導体集積回路のチップ面積を増大させる可能性
が高く、生産コストの増大を招くという問題があり、い
まだ技術的に十分満足のいくクロストークノイズ対策を
施した半導体集積回路を提供することが困難であった。
本発明は、前記従来技術が持っていた課題を解決し、従
来より少ないチップ面積の増大あるいはチップ面積の増
大をなくして、クロストークノイズの影響を低減できる
半導体集積回路を提供することを目的とする。
プリチャージ方式のバスを有する半導体集積回路では、
前述したいずれのクロストークノイズ対策を施したとし
ても、半導体集積回路のチップ面積を増大させる可能性
が高く、生産コストの増大を招くという問題があり、い
まだ技術的に十分満足のいくクロストークノイズ対策を
施した半導体集積回路を提供することが困難であった。
本発明は、前記従来技術が持っていた課題を解決し、従
来より少ないチップ面積の増大あるいはチップ面積の増
大をなくして、クロストークノイズの影響を低減できる
半導体集積回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明の半導体集積回路におけるプリチャージ方式のデ
ータバス等のバスにクロストークノイズ対策を施した原
理説明図であり、同図（ａ）は半導体集積回路の構成例
を示す概略の断面図、及び同図（ｂ）はバスに発生する
クロストークノイズの一例を示す波形図である。図１
（ａ）に示すように、シリコン基板やウエル領域等の半
導体基体１０上には、絶縁膜等を介してプリチャージ方
式のデータバス等のバス１１が配設されている。バス１
１は、電位を変化させることによって信号を伝達するメ
タル、ポリシリコン等で形成された複数の配線１１−
１，１１−２，…を有し、これらが平行に配置されてい
る。各配線１１−１，１１−２，…には、これらを一定
電位（例えば、電源電位ＶＤＤ）にプルアップするプル
アップ手段（例えば、ＰＭＯＳ）１２−１，１２−２，
…がそれぞれ接続されている。各ＰＭＯＳ１２−１，１
２−２，…は、各配線１１−１，１１−２，…の電位を
“Ｈ”レベルに保持するゲインｇｍが小さい、つまりド
ライブ能力が低いトランジスタであり、このソース及び
ドレインが電源電位ＶＤＤと各配線１１−１，１１−
２，…に接続され、ゲートに印加される“Ｌ”レベルの
電位（例えば、グランド電位ＶＳＳ）によってオン状態
になっている。
本発明の半導体集積回路におけるプリチャージ方式のデ
ータバス等のバスにクロストークノイズ対策を施した原
理説明図であり、同図（ａ）は半導体集積回路の構成例
を示す概略の断面図、及び同図（ｂ）はバスに発生する
クロストークノイズの一例を示す波形図である。図１
（ａ）に示すように、シリコン基板やウエル領域等の半
導体基体１０上には、絶縁膜等を介してプリチャージ方
式のデータバス等のバス１１が配設されている。バス１
１は、電位を変化させることによって信号を伝達するメ
タル、ポリシリコン等で形成された複数の配線１１−
１，１１−２，…を有し、これらが平行に配置されてい
る。各配線１１−１，１１−２，…には、これらを一定
電位（例えば、電源電位ＶＤＤ）にプルアップするプル
アップ手段（例えば、ＰＭＯＳ）１２−１，１２−２，
…がそれぞれ接続されている。各ＰＭＯＳ１２−１，１
２−２，…は、各配線１１−１，１１−２，…の電位を
“Ｈ”レベルに保持するゲインｇｍが小さい、つまりド
ライブ能力が低いトランジスタであり、このソース及び
ドレインが電源電位ＶＤＤと各配線１１−１，１１−
２，…に接続され、ゲートに印加される“Ｌ”レベルの
電位（例えば、グランド電位ＶＳＳ）によってオン状態
になっている。
【０００６】各配線１１−１，１１−２，…と半導体基
体１０との間には配線容量Ｃｌ１，Ｃｌ２，…が存在
し、さらに各配線Ｃｌ１，Ｃｌ２，…間にも配線間容量
Ｃｓ，…が存在する。例えば、配線１１−２によって信
号を伝達する場合、配線１１−２に接続された素子等に
よって該配線１１−２の電位を“Ｈ”（＝ＶＤＤ）から
“Ｌ”（＝ＶＳＳ）へ立下げ、この電位変化によって信
号の伝達が行われる。ここで、配線１１−１を対象配線
として着目し、この隣接配線１１−２が図１（ｂ）に示
すように“Ｈ”から“Ｌ”へ立下がると、該隣接配線１
１−２の影響を受けて対象配線１１−１にクロストーク
ノイズが発生する。このようなクロストークノイズの発
生現象は、対象配線１１−１の電位を保持するＰＭＯＳ
１２−１の能力が低い場合に顕著に現れる。対象配線１
１−１の配線容量Ｃｌ１と、隣接配線１１−２との配線
間容量Ｃｓとが等しいと仮定すると、対象配線１１−１
に発生するクロストークノイズは次式（１）のように表
わせる。
体１０との間には配線容量Ｃｌ１，Ｃｌ２，…が存在
し、さらに各配線Ｃｌ１，Ｃｌ２，…間にも配線間容量
Ｃｓ，…が存在する。例えば、配線１１−２によって信
号を伝達する場合、配線１１−２に接続された素子等に
よって該配線１１−２の電位を“Ｈ”（＝ＶＤＤ）から
“Ｌ”（＝ＶＳＳ）へ立下げ、この電位変化によって信
号の伝達が行われる。ここで、配線１１−１を対象配線
として着目し、この隣接配線１１−２が図１（ｂ）に示
すように“Ｈ”から“Ｌ”へ立下がると、該隣接配線１
１−２の影響を受けて対象配線１１−１にクロストーク
ノイズが発生する。このようなクロストークノイズの発
生現象は、対象配線１１−１の電位を保持するＰＭＯＳ
１２−１の能力が低い場合に顕著に現れる。対象配線１
１−１の配線容量Ｃｌ１と、隣接配線１１−２との配線
間容量Ｃｓとが等しいと仮定すると、対象配線１１−１
に発生するクロストークノイズは次式（１）のように表
わせる。
【０００７】
【数１】 この式（１）において、対象配線１１−１の配線容量Ｃ
ｌ１を大きくすると、該対象配線１１−１の電位低下が
少なくなってクロストークノイズか低減される。そこ
で、本発明のうちの請求項１に係る発明では、プリチャ
ージ方式のバス１１を構成する複数の配線１１−１，１
１−２，…のうち、クロストークノイズ対策の対象とな
る対象配線（例えば、１１−１）と半導体基体１０との
間の自己配線容量Ｃｌ１を、該対象配線１１−１とこれ
に隣接する隣接配線（例えば、１１−２）との間の配線
間容量Ｃｓに比べて、増大する構成にすることにより、
半導体集積回路のチップ面積の増大を招かずに、該対象
配線１１−１に発生するクロストークノイズの影響を低
減するようにしている。
ｌ１を大きくすると、該対象配線１１−１の電位低下が
少なくなってクロストークノイズか低減される。そこ
で、本発明のうちの請求項１に係る発明では、プリチャ
ージ方式のバス１１を構成する複数の配線１１−１，１
１−２，…のうち、クロストークノイズ対策の対象とな
る対象配線（例えば、１１−１）と半導体基体１０との
間の自己配線容量Ｃｌ１を、該対象配線１１−１とこれ
に隣接する隣接配線（例えば、１１−２）との間の配線
間容量Ｃｓに比べて、増大する構成にすることにより、
半導体集積回路のチップ面積の増大を招かずに、該対象
配線１１−１に発生するクロストークノイズの影響を低
減するようにしている。
【０００８】配線容量Ｃｌ１を配線間容量Ｃｓに比べて
増大する構成例として、請求項２に係る発明では、対象
配線１１−１を太くすることにより、該対象配線１１−
１と半導体基体１０との間の自己配線容量Ｃｌ１を、こ
れに隣接する隣接配線１１−２との配線間容量Ｃｓに比
べて増大している。請求項３に係る発明では、対象配線
１１−１の総配線長のうち、隣接配線１１−２が存在す
る部分に比べて、単独配線部分が長くなるように該対象
配線１１−１を引回すことにより、自己配線容量Ｃｌ１
を増大している。請求項４に係る発明では、半導体基体
１０上の隙間に、予め引回した引回し配線を配設してお
き、これを対象配線１１−１に適宜接続することによ
り、自己配線容量Ｃｌ１を増大している。請求項５に係
る発明では、対象配線１１−１の下部又は上部にのみ
（あるいは下部及び上部にのみ）、安定した電位に保持
された導電層を配設することにより、対象配線１１−１
の容量を増大させている。請求項６に係る発明では、請
求項４の引回し配線の下部又は上部にのみ（あるいは下
部及び上部にのみ）、安定した電位に保持された導電層
を配設することにより、対象配線１１−１の容量を増大
させている。
増大する構成例として、請求項２に係る発明では、対象
配線１１−１を太くすることにより、該対象配線１１−
１と半導体基体１０との間の自己配線容量Ｃｌ１を、こ
れに隣接する隣接配線１１−２との配線間容量Ｃｓに比
べて増大している。請求項３に係る発明では、対象配線
１１−１の総配線長のうち、隣接配線１１−２が存在す
る部分に比べて、単独配線部分が長くなるように該対象
配線１１−１を引回すことにより、自己配線容量Ｃｌ１
を増大している。請求項４に係る発明では、半導体基体
１０上の隙間に、予め引回した引回し配線を配設してお
き、これを対象配線１１−１に適宜接続することによ
り、自己配線容量Ｃｌ１を増大している。請求項５に係
る発明では、対象配線１１−１の下部又は上部にのみ
（あるいは下部及び上部にのみ）、安定した電位に保持
された導電層を配設することにより、対象配線１１−１
の容量を増大させている。請求項６に係る発明では、請
求項４の引回し配線の下部又は上部にのみ（あるいは下
部及び上部にのみ）、安定した電位に保持された導電層
を配設することにより、対象配線１１−１の容量を増大
させている。
【０００９】
【発明の実施の形態】第１の実施形態 図５は、本発明の第１の実施形態を示す半導体集積回路
の概略の断面図である。この半導体集積回路は、本発明
の原理を説明する図１（ａ）と同様に、半導体基体１０
上に絶縁膜等を介してプリチャージ方式のデータバス等
のバス１１が配設されている。バス１１は、電位を変化
させることによって信号を伝達する複数の配線１１−１
Ａ，１１−２，…を有し、これらが平行に配置されてい
る。各配線１１−１Ａ，１１−２，…には、図５では省
略されているが、図１と同様にプルアップ用のＰＭＯＳ
１２−１，１２−２，…がそれぞれ接続されている。こ
の半導体集積回路では、図１の対象配線１１−１に代え
て、太くした対象配線１１−１Ａを設けた点のみが、図
１の半導体集積回路と異なっている。即ち、対象配線１
１−１Ａは、図１の対象配線１１−１に対して増分箇所
１１−１ａだけ太くしている。そのため、対象配線１１
−１Ａと半導体基体１０との間の自己配線容量は、図１
の配線容量Ｃｌ１に対して増分箇所１１−１ａの配線容
量Ｃｌ１ａだけ増大している。
の概略の断面図である。この半導体集積回路は、本発明
の原理を説明する図１（ａ）と同様に、半導体基体１０
上に絶縁膜等を介してプリチャージ方式のデータバス等
のバス１１が配設されている。バス１１は、電位を変化
させることによって信号を伝達する複数の配線１１−１
Ａ，１１−２，…を有し、これらが平行に配置されてい
る。各配線１１−１Ａ，１１−２，…には、図５では省
略されているが、図１と同様にプルアップ用のＰＭＯＳ
１２−１，１２−２，…がそれぞれ接続されている。こ
の半導体集積回路では、図１の対象配線１１−１に代え
て、太くした対象配線１１−１Ａを設けた点のみが、図
１の半導体集積回路と異なっている。即ち、対象配線１
１−１Ａは、図１の対象配線１１−１に対して増分箇所
１１−１ａだけ太くしている。そのため、対象配線１１
−１Ａと半導体基体１０との間の自己配線容量は、図１
の配線容量Ｃｌ１に対して増分箇所１１−１ａの配線容
量Ｃｌ１ａだけ増大している。
【００１０】例えば、隣接配線１１−２によって信号を
伝達するため、これに接続された素子等によって該隣接
配線１１−２の電位を“Ｈ”から“Ｌ”へ立下げると、
配線間容量Ｃｓを介して対象配線１１−１Ａの“Ｈ”の
電位も引下げられるように変化する。ここで、対象配線
１１−１Ａは図１の対象配線１１−１よりも太くなって
いるが、このときの隣接配線１１−２との間の配線間容
量Ｃｓの値が変わらないため、該対象配線１１−１Ａに
発生するクロストークノイズは、（１）式に基づき、次
式（２）のように表わせる。
伝達するため、これに接続された素子等によって該隣接
配線１１−２の電位を“Ｈ”から“Ｌ”へ立下げると、
配線間容量Ｃｓを介して対象配線１１−１Ａの“Ｈ”の
電位も引下げられるように変化する。ここで、対象配線
１１−１Ａは図１の対象配線１１−１よりも太くなって
いるが、このときの隣接配線１１−２との間の配線間容
量Ｃｓの値が変わらないため、該対象配線１１−１Ａに
発生するクロストークノイズは、（１）式に基づき、次
式（２）のように表わせる。
【００１１】
【数２】 式（２）において、対象配線１１−１Ａを図１の対象配
線１１−１よりも例えば２倍だけ太くした場合、該対象
配線１１−１Ａに発生するクロストークノイズは、式
（２）に基づき、次式（３）のように低減されることに
なる。
線１１−１よりも例えば２倍だけ太くした場合、該対象
配線１１−１Ａに発生するクロストークノイズは、式
（２）に基づき、次式（３）のように低減されることに
なる。
【００１２】
【数３】 以上のように、本実施形態では、対象配線１１−１Ａを
図１のものよりも太くし、これに隣接する隣接配線１１
−２との配線間容量Ｃｓに比べて、該対象配線１１−１
Ａと半導体基体１０との配線容量Ｃｌ１＋Ｃｌ１ａを増
大している。そのため、従来の図４に示すシールド線２
を入れたものに比べ、半導体集積回路のチップ面積の増
大がより少なく、しかもより効率的にクロストークノイ
ズを低減できる。
図１のものよりも太くし、これに隣接する隣接配線１１
−２との配線間容量Ｃｓに比べて、該対象配線１１−１
Ａと半導体基体１０との配線容量Ｃｌ１＋Ｃｌ１ａを増
大している。そのため、従来の図４に示すシールド線２
を入れたものに比べ、半導体集積回路のチップ面積の増
大がより少なく、しかもより効率的にクロストークノイ
ズを低減できる。
【００１３】第２の実施形態 図６（ａ），（ｂ）は、本発明の第２の実施形態を示す
半導体集積回路の概略の平面図である。図６（ａ）に示
す半導体集積回路では、図１（ａ）のプリチャージ方式
のバス１１を構成する複数の配線１１−１，１１−２，
…において、例えば、対象配線１１−１の総配線長のう
ち、隣接配線１１−２が存在する部分に比べて、単独配
線部分１１−１ｂが長くなるように半導体集積回路の隙
間を利用して引回している。その他の構成は、図１
（ａ）と同様である。このように、半導体集積回路内の
隙間を利用して対象配線１１−１を引回すことにより、
これに隣接する隣接配線１１−２との配線間容量Ｃｓに
比べ、該対象配線１１−１と半導体基体１０との総配線
容量Ｃｌ１が増大する。そのため、従来の図４のような
シールド線２を入れたものより、チップ面積の増大を招
かず、より効率的に対象配線１１−１に生じるクロスト
ークノイズを低減できる。
半導体集積回路の概略の平面図である。図６（ａ）に示
す半導体集積回路では、図１（ａ）のプリチャージ方式
のバス１１を構成する複数の配線１１−１，１１−２，
…において、例えば、対象配線１１−１の総配線長のう
ち、隣接配線１１−２が存在する部分に比べて、単独配
線部分１１−１ｂが長くなるように半導体集積回路の隙
間を利用して引回している。その他の構成は、図１
（ａ）と同様である。このように、半導体集積回路内の
隙間を利用して対象配線１１−１を引回すことにより、
これに隣接する隣接配線１１−２との配線間容量Ｃｓに
比べ、該対象配線１１−１と半導体基体１０との総配線
容量Ｃｌ１が増大する。そのため、従来の図４のような
シールド線２を入れたものより、チップ面積の増大を招
かず、より効率的に対象配線１１−１に生じるクロスト
ークノイズを低減できる。
【００１４】図６（ｂ）に示す半導体集積回路では、例
えば、ワンチップ設計で使用されるブロックモジュール
内の隙間を利用して（即ち、半導体基体１０上に形成さ
れる複数の回路ブロック２１，２２，２３，…間の隙間
を利用して）、予め引回した複数（Ｎ）の引回し配線１
３−１〜１３−Ｎを配設しておく。このうちの１つの引
回し配線１３−１の拡大平面図が図７に示されている。
これらの引回し配線１３−１〜１３−Ｎを、プリチャー
ジ方式のバス１１を構成する複数の配線１１−１〜１１
−Ｎのうち、クロストークノイズ対策の必要な配線に適
宜接続するようにしている。例えば、対象配線１１−１
に引回し配線１３−１を接続すれば、該対象配線１１−
１の半導体基体１０に対する配線容量が、これに隣接す
る隣接配線１１−２との配線間容量Ｃｓに比べて増大す
る。そのため、図６（ａ）と同様に、従来の図４のよう
なシールド線２を入れたものよりも、チップ面積の増大
を招かずに、該対象配線１１−１に生じるクロストーク
ノイズをより効率的に低減できる。
えば、ワンチップ設計で使用されるブロックモジュール
内の隙間を利用して（即ち、半導体基体１０上に形成さ
れる複数の回路ブロック２１，２２，２３，…間の隙間
を利用して）、予め引回した複数（Ｎ）の引回し配線１
３−１〜１３−Ｎを配設しておく。このうちの１つの引
回し配線１３−１の拡大平面図が図７に示されている。
これらの引回し配線１３−１〜１３−Ｎを、プリチャー
ジ方式のバス１１を構成する複数の配線１１−１〜１１
−Ｎのうち、クロストークノイズ対策の必要な配線に適
宜接続するようにしている。例えば、対象配線１１−１
に引回し配線１３−１を接続すれば、該対象配線１１−
１の半導体基体１０に対する配線容量が、これに隣接す
る隣接配線１１−２との配線間容量Ｃｓに比べて増大す
る。そのため、図６（ａ）と同様に、従来の図４のよう
なシールド線２を入れたものよりも、チップ面積の増大
を招かずに、該対象配線１１−１に生じるクロストーク
ノイズをより効率的に低減できる。
【００１５】第３の実施形態 図８は本発明の第３の実施形態を示す半導体集積回路の
概略の断面図、及び図９は図８の構成例を示す概略の平
面図である。この半導体集積回路では、図１と同様に、
半導体基体１０上に絶縁膜等を介して１層目のプリチャ
ージ方式のバス１１が形成されている。バス１１は、複
数の配線１１−１，１１−２，１１−３，…で構成さ
れ、これらの上部にのみ、絶縁膜等を介して安定した電
位に保持された２層目の導電層１４−１が形成されてい
る。導電層１４−１は、ポリシリコン等で形成され、安
定した信号線あるいは電源線等に接続されている。図９
の構成例では、１層目のバス１１の近傍に、メタル等で
形成された１層目の安定電位層（例えば、グランド電位
層）１５−１が形成され、この安定電位層１５−１がス
ルーホール１６を介して２層目の導電層１４−１に接続
されている。複数の配線１１−１，１１−２，１１−
３，…のうち、例えば、配線１１−１を対象配線、これ
に隣接する配線１１−２を隣接配線とすると、該対象配
線１１−１と導電層１４−１との間に容量Ｃｕが形成さ
れる。
概略の断面図、及び図９は図８の構成例を示す概略の平
面図である。この半導体集積回路では、図１と同様に、
半導体基体１０上に絶縁膜等を介して１層目のプリチャ
ージ方式のバス１１が形成されている。バス１１は、複
数の配線１１−１，１１−２，１１−３，…で構成さ
れ、これらの上部にのみ、絶縁膜等を介して安定した電
位に保持された２層目の導電層１４−１が形成されてい
る。導電層１４−１は、ポリシリコン等で形成され、安
定した信号線あるいは電源線等に接続されている。図９
の構成例では、１層目のバス１１の近傍に、メタル等で
形成された１層目の安定電位層（例えば、グランド電位
層）１５−１が形成され、この安定電位層１５−１がス
ルーホール１６を介して２層目の導電層１４−１に接続
されている。複数の配線１１−１，１１−２，１１−
３，…のうち、例えば、配線１１−１を対象配線、これ
に隣接する配線１１−２を隣接配線とすると、該対象配
線１１−１と導電層１４−１との間に容量Ｃｕが形成さ
れる。
【００１６】例えば、隣接配線１１−２によって信号を
伝達するとき、この隣接配線１１−２の電位が急激に変
化し、配線間容量Ｃｓを介して対象配線１１−１の電位
が引きずられるように変化する。この際、対象配線１１
−１には、半導体基体１０との配線容量Ｃｌ１に加え
て、導電層１４−１との間の容量Ｃｕが付加されている
ので、隣接配線１１−２との配線間容量Ｃｓに比べて、
該対象配線１１−１の自己配線容量が増大している。そ
のため、チップ面積が増大せずに、対象配線１１−１の
クロストークノイズを低減できる。しかも、対象配線１
１−１の上部に安定した電位に保持された導電層１４−
１が形成されているので、上部から侵入する電磁放射ノ
イズ（以下、「ＥＭＩノイズ」という）が該導電層１４
−１で遮蔽され、該対象配線１１−１がＥＭＩノイズの
影響を受け難くなる。また、安定電位層１５−１をグラ
ンド電位層あるいは電源電位層とした場合、該安定電位
層１５−１を高抵抗を介して導電層１４−１に接続すれ
ば、該安定電位層１５−１に生じる電源ノイズの影響を
避けることができる。
伝達するとき、この隣接配線１１−２の電位が急激に変
化し、配線間容量Ｃｓを介して対象配線１１−１の電位
が引きずられるように変化する。この際、対象配線１１
−１には、半導体基体１０との配線容量Ｃｌ１に加え
て、導電層１４−１との間の容量Ｃｕが付加されている
ので、隣接配線１１−２との配線間容量Ｃｓに比べて、
該対象配線１１−１の自己配線容量が増大している。そ
のため、チップ面積が増大せずに、対象配線１１−１の
クロストークノイズを低減できる。しかも、対象配線１
１−１の上部に安定した電位に保持された導電層１４−
１が形成されているので、上部から侵入する電磁放射ノ
イズ（以下、「ＥＭＩノイズ」という）が該導電層１４
−１で遮蔽され、該対象配線１１−１がＥＭＩノイズの
影響を受け難くなる。また、安定電位層１５−１をグラ
ンド電位層あるいは電源電位層とした場合、該安定電位
層１５−１を高抵抗を介して導電層１４−１に接続すれ
ば、該安定電位層１５−１に生じる電源ノイズの影響を
避けることができる。
【００１７】第４の実施形態 図１０は本発明の第４の実施形態を示す半導体集積回路
の概略の断面図、及び図１１は図１０の構成例を示す概
略の平面図である。この半導体集積回路では、図８と同
様に、複数の配線１１−１，１１−２，１１−３，１１
−４，…からなるプリチャージ方式の１層目のバス１１
が、半導体基体１０上に絶縁膜等を介して形成されてい
る。そして、図８とは異なり、プリチャージ方式のバス
１１の下部にのみ、安定した電位に保持されたポリシリ
コン等の導電層１４−２が形成されている。導電層１４
−２は、安定した信号線あるいは電源線等に接続されて
いる。図１１の構成例では、１層目のバス１１の近傍
に、メタル等の１層目の安定電位層（例えば、グランド
電位層）１５−２が形成され、この安定電位層１５−２
がコンタクト１６−２を介して導電層１４−２に接続さ
れている。
の概略の断面図、及び図１１は図１０の構成例を示す概
略の平面図である。この半導体集積回路では、図８と同
様に、複数の配線１１−１，１１−２，１１−３，１１
−４，…からなるプリチャージ方式の１層目のバス１１
が、半導体基体１０上に絶縁膜等を介して形成されてい
る。そして、図８とは異なり、プリチャージ方式のバス
１１の下部にのみ、安定した電位に保持されたポリシリ
コン等の導電層１４−２が形成されている。導電層１４
−２は、安定した信号線あるいは電源線等に接続されて
いる。図１１の構成例では、１層目のバス１１の近傍
に、メタル等の１層目の安定電位層（例えば、グランド
電位層）１５−２が形成され、この安定電位層１５−２
がコンタクト１６−２を介して導電層１４−２に接続さ
れている。
【００１８】例えば、バス１１のうちの配線１１−１を
対象配線、これに隣接する配線１２−２を隣接配線とす
ると、該対象配線１１−１と導電層１４−２との間に配
線容量Ｃｌ１−１が形成されると共に、該導電層１４−
２と半導体基体１０との間に配線容量Ｃｌ１−２が形成
される。対象配線１１−１には、半導体基体１０よりも
距離が短い導電層１４−２との間に配線容量Ｃｌ１−１
が形成され、この配線容量Ｃｌ１−１が、隣接配線１１
−２と半導体基体１０との間の配線容量Ｃｌ２よりも大
きいため、該対象配線１１−１の自己配線容量Ｃｌ１−
１が増大する。そのため、例えば、隣接配線１１−２に
よって信号を伝達する際に該隣接配線１１−２の電位が
急激に変化し、配線間容量Ｃｓを介して対象配線１１−
１の電位が引きずられるように変化する。ところが、配
線間容量Ｃｓに比べて対象配線１１−１の自己配線容量
Ｃｌ１−１が増大しているので、チップ面積を増大させ
ずに対象配線１１−１のクロストークノイズを低減でき
る。しかも、対象配線１１−１の下部に導電層１４−２
が形成されているので、該対象配線１１−１は半導体基
体１０からのノイズの影響も受け難くなる。また、１層
目の安定電位層１５−２をグランド電位層あるいは電源
電位層とした場合、この安定電位層１５−２を、高抵抗
を介して導電層１４−２に接続すれば、該安定電位層１
５−２の電源ノイズの影響を避けることができる。
対象配線、これに隣接する配線１２−２を隣接配線とす
ると、該対象配線１１−１と導電層１４−２との間に配
線容量Ｃｌ１−１が形成されると共に、該導電層１４−
２と半導体基体１０との間に配線容量Ｃｌ１−２が形成
される。対象配線１１−１には、半導体基体１０よりも
距離が短い導電層１４−２との間に配線容量Ｃｌ１−１
が形成され、この配線容量Ｃｌ１−１が、隣接配線１１
−２と半導体基体１０との間の配線容量Ｃｌ２よりも大
きいため、該対象配線１１−１の自己配線容量Ｃｌ１−
１が増大する。そのため、例えば、隣接配線１１−２に
よって信号を伝達する際に該隣接配線１１−２の電位が
急激に変化し、配線間容量Ｃｓを介して対象配線１１−
１の電位が引きずられるように変化する。ところが、配
線間容量Ｃｓに比べて対象配線１１−１の自己配線容量
Ｃｌ１−１が増大しているので、チップ面積を増大させ
ずに対象配線１１−１のクロストークノイズを低減でき
る。しかも、対象配線１１−１の下部に導電層１４−２
が形成されているので、該対象配線１１−１は半導体基
体１０からのノイズの影響も受け難くなる。また、１層
目の安定電位層１５−２をグランド電位層あるいは電源
電位層とした場合、この安定電位層１５−２を、高抵抗
を介して導電層１４−２に接続すれば、該安定電位層１
５−２の電源ノイズの影響を避けることができる。
【００１９】第５の実施形態 図１２は本発明の第５の実施形態を示す半導体集積回路
の概略の断面図、及び図１３は図１２の構成例を示す概
略の平面図である。この半導体集積回路では、第３及び
第４の実施形態を示す図８及び図１０が組合され、複数
の配線１１−１，１１−２，１１−３，１１−４，１１
−５，…からなるプリチャージ方式の１層目のバス１１
の上部にのみ、絶縁膜等を介して２層目の導電層１４−
１が形成されると共に、該バス１１の下部にのみ、導電
層１４−２が形成されている。導電層１４−１，１４−
２は、安定した信号線あるいは電源線等に接続されて安
定した電位に保持されている。
の概略の断面図、及び図１３は図１２の構成例を示す概
略の平面図である。この半導体集積回路では、第３及び
第４の実施形態を示す図８及び図１０が組合され、複数
の配線１１−１，１１−２，１１−３，１１−４，１１
−５，…からなるプリチャージ方式の１層目のバス１１
の上部にのみ、絶縁膜等を介して２層目の導電層１４−
１が形成されると共に、該バス１１の下部にのみ、導電
層１４−２が形成されている。導電層１４−１，１４−
２は、安定した信号線あるいは電源線等に接続されて安
定した電位に保持されている。
【００２０】図１３の構成例では、１層目のバス１１の
上部にのみ２層目の導電層１４−１が形成され、該バス
１１の下部にのみ導電層１４−２が形成されている。バ
ス１１の近傍には１層目の安定電位層（例えば、グラン
ド電位層）１５−１２が形成され、該安定電位層１５−
１２がスルーホール１６−１を介して２層目の導電層１
４−１に接続されると共に、コンタクト１６−２を介し
て導電層１４−２に接続されている。このような半導体
集積回路では、例えば、バス１１のうちの配線１１−１
を対象配線、これに隣接する配線１１−２を隣接配線と
すれば、隣接配線１１−２によって信号を伝達する際
に、該隣接配線１１−２の電位が急激に変化しても、配
線間容量Ｃｓに比べて対象配線１１−１の自己配線容量
が（Ｃｕ＋Ｃｌ１−１）と増大しているので、チップ面
積の増大を招かずに、対象配線１１−１のクロストーク
ノイズの影響をより低減できる。従って、第３及び第４
の実施形態の効果を合せた効果が得られる。
上部にのみ２層目の導電層１４−１が形成され、該バス
１１の下部にのみ導電層１４−２が形成されている。バ
ス１１の近傍には１層目の安定電位層（例えば、グラン
ド電位層）１５−１２が形成され、該安定電位層１５−
１２がスルーホール１６−１を介して２層目の導電層１
４−１に接続されると共に、コンタクト１６−２を介し
て導電層１４−２に接続されている。このような半導体
集積回路では、例えば、バス１１のうちの配線１１−１
を対象配線、これに隣接する配線１１−２を隣接配線と
すれば、隣接配線１１−２によって信号を伝達する際
に、該隣接配線１１−２の電位が急激に変化しても、配
線間容量Ｃｓに比べて対象配線１１−１の自己配線容量
が（Ｃｕ＋Ｃｌ１−１）と増大しているので、チップ面
積の増大を招かずに、対象配線１１−１のクロストーク
ノイズの影響をより低減できる。従って、第３及び第４
の実施形態の効果を合せた効果が得られる。
【００２１】第６の実施形態 図１４は、本発明の第６の実施形態を示す半導体集積回
路における引回し配線の概略の平面図であり、第２の実
施形態を示す図７及び第３の実施形態を示す図８中の要
素と共通の要素には共通の符号が付されている。この半
導体集積回路における引回し配線１３−１は、図７と同
様に、自己配線容量を増大させるもので、半導体基板１
０上の例えば１層目に形成されている。引回し配線１３
−１上には、図８と同様に、安定した電位に保持された
２層目の導電層１４−１が形成され、自己配線容量がよ
り大きくなっている。このような構成にすれば、チップ
面積を増大させずに、対象配線１１−１のクロストーク
ノイズの影響をより低減できる。なお、１層目の引回し
配線１３−１の下部にのみ、図１０と同様の安定した電
位に保持された導電層１４−２を形成すれば、クロスト
ークノイズの影響をさらに低減することができる。本発
明は、上記実施形態に限定されず、種々の変形が可能で
ある。この変形例としては、例えば次の（ａ）〜（ｃ）
のようなものがある。
路における引回し配線の概略の平面図であり、第２の実
施形態を示す図７及び第３の実施形態を示す図８中の要
素と共通の要素には共通の符号が付されている。この半
導体集積回路における引回し配線１３−１は、図７と同
様に、自己配線容量を増大させるもので、半導体基板１
０上の例えば１層目に形成されている。引回し配線１３
−１上には、図８と同様に、安定した電位に保持された
２層目の導電層１４−１が形成され、自己配線容量がよ
り大きくなっている。このような構成にすれば、チップ
面積を増大させずに、対象配線１１−１のクロストーク
ノイズの影響をより低減できる。なお、１層目の引回し
配線１３−１の下部にのみ、図１０と同様の安定した電
位に保持された導電層１４−２を形成すれば、クロスト
ークノイズの影響をさらに低減することができる。本発
明は、上記実施形態に限定されず、種々の変形が可能で
ある。この変形例としては、例えば次の（ａ）〜（ｃ）
のようなものがある。
【００２２】（ａ） バス１１を構成する複数の配線１
１−１，１１−２，１１−３，１１−４，１１−５，…
を１層目以外の層に形成したり、あるいはバス１１の配
置形態等を図示以外のものに変更してもよい。 （ｂ） プリチャージ方式のバス１１の上部にのみ配置
される導電層１４−１、該バス１１の下部にのみ配置さ
れる導電層１４−２、あるいは該バス１１の上部及び下
部に配置される導電層１４−１，１４−２を、各配線１
１−１，１１−２，１１−３，１１−４，１１−５，…
毎に対応する本数だけ設けてもよい。 （ｃ） プルアップ用ＰＭＯＳ１２−１，１２−２，…
は、他のトランジスタで構成してもよい。
１−１，１１−２，１１−３，１１−４，１１−５，…
を１層目以外の層に形成したり、あるいはバス１１の配
置形態等を図示以外のものに変更してもよい。 （ｂ） プリチャージ方式のバス１１の上部にのみ配置
される導電層１４−１、該バス１１の下部にのみ配置さ
れる導電層１４−２、あるいは該バス１１の上部及び下
部に配置される導電層１４−１，１４−２を、各配線１
１−１，１１−２，１１−３，１１−４，１１−５，…
毎に対応する本数だけ設けてもよい。 （ｃ） プルアップ用ＰＭＯＳ１２−１，１２−２，…
は、他のトランジスタで構成してもよい。
【００２３】
【発明の効果】以上詳細に説明したように、本発明の請
求項１〜６に係る発明によれば、クロストークノイズ対
策の対象となる対象配線とこの隣接配線との間の配線間
容量に比べ、該対象配線の自己配線容量を増大する構成
にしたので、従来よりもチップ面積の増大が少なく、あ
るいはチップ面積を増大させずに、対象配線のクロスト
ークノイズの影響を低減できる。さらに、請求項５に係
る発明によれば、対象配線の上部にのみ導電層を配置し
た場合、外部から侵入するＥＭＩノイズの影響を該導電
層で遮蔽でき、対象配線がＥＭＩノイズの影響を受け難
くなる。対象配線の下部にのみ導電層を配置した場合、
半導体基体からのノイズの影響を受け難くなる。
求項１〜６に係る発明によれば、クロストークノイズ対
策の対象となる対象配線とこの隣接配線との間の配線間
容量に比べ、該対象配線の自己配線容量を増大する構成
にしたので、従来よりもチップ面積の増大が少なく、あ
るいはチップ面積を増大させずに、対象配線のクロスト
ークノイズの影響を低減できる。さらに、請求項５に係
る発明によれば、対象配線の上部にのみ導電層を配置し
た場合、外部から侵入するＥＭＩノイズの影響を該導電
層で遮蔽でき、対象配線がＥＭＩノイズの影響を受け難
くなる。対象配線の下部にのみ導電層を配置した場合、
半導体基体からのノイズの影響を受け難くなる。
【図１】本発明の原理説明図である。
【図２】従来のプリチャージ方式のバスの構成図であ
る。
る。
【図３】図２のバス１に発生するクロストークノイズの
波形図である。
波形図である。
【図４】従来のクロストークノイズ対策を施したバスの
平面図である。
平面図である。
【図５】本発明の第１の実施形態を示す半導体集積回路
の断面図である。
の断面図である。
【図６】本発明の第２の実施形態を示す半導体集積回路
の平面図である。
の平面図である。
【図７】図６（ｂ）の引回し配線の拡大平面図である。
【図８】本発明の第３の実施形態を示す半導体集積回路
の断面図である。
の断面図である。
【図９】図８の構成例を示す平面図である。
【図１０】本発明の第４の実施形態を示す半導体集積回
路の断面図である。
路の断面図である。
【図１１】図１０の構成例を示す平面図である。
【図１２】本発明の第５の実施形態を示す半導体集積回
路の断面図である。
路の断面図である。
【図１３】図１２の構成例を示す平面図である。
【図１４】本発明の第６の実施形態を示す引回し配線の
平面図である。
平面図である。
１０ 半導体基体 １１ バス １１−１，１１−１Ａ〜１１−Ｎ 配線 １１−１ａ 対象配線の増
分箇所 １１−１ｂ 単独配線部分 １２−１，１２−２ プルアップ用
ＰＭＯＳ １３−１〜１３−Ｎ 引回し配線 １４−１，１４−２ 導電層 １５−１，１５−２，１５−１２ 安定電位層 Ｃｌ１，Ｃｌ１ａ，Ｃｌ１−１，Ｃｌ２ 配線容量 Ｃｓ 配線間容量 Ｃｕ 容量
分箇所 １１−１ｂ 単独配線部分 １２−１，１２−２ プルアップ用
ＰＭＯＳ １３−１〜１３−Ｎ 引回し配線 １４−１，１４−２ 導電層 １５−１，１５−２，１５−１２ 安定電位層 Ｃｌ１，Ｃｌ１ａ，Ｃｌ１−１，Ｃｌ２ 配線容量 Ｃｓ 配線間容量 Ｃｕ 容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 秀敏 宮崎県宮崎市大和町９番２号 株式会社沖 マイクロデザイン宮崎内 (72)発明者 飯千 義雄 宮崎県宮崎市大和町９番２号 株式会社沖 マイクロデザイン宮崎内
Claims (6)
- 【請求項１】 電位を変化させることによって信号を伝
達する複数の配線を有し、これらの複数の配線が半導体
基体上に平行に配設されたバスと、 前記配線を一定電位にプルアップするプルアップ手段と
を備えた半導体集積回路であって、 前記複数の配線のうち、クロストークノイズ対策の対象
となる対象配線と前記半導体基体との間の自己配線容量
を、該対象配線とこれに隣接する隣接配線との間の配線
間容量に比べて、増大する構成にしたことを特徴とする
半導体集積回路。 - 【請求項２】 前記対象配線を太くしたことを特徴とす
る請求項１記載の半導体集積回路。 - 【請求項３】 前記対象配線の総配線長のうち、前記隣
接配線が存在する部分に比べて、単独配線部分が長くな
るように該対象配線を引回したことを特徴とする請求項
１記載の半導体集積回路。 - 【請求項４】 前記半導体基体上の隙間に、予め引回し
た引回し配線を配設しておき、前記対象配線に適宜接続
することを特徴とする請求項１記載の半導体集積回路。 - 【請求項５】 前記プルアップ手段によってプルアップ
された前記対象配線の下部及び／または上部にのみ、安
定した電位に保持された導電層を配設したことを特徴と
する請求項１記載の半導体集積回路。 - 【請求項６】 前記引回し配線の下部及び／または上部
にのみ、安定した電位に保持された導電層を配設したこ
とを特徴とする請求項４記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13550197A JP3501620B2 (ja) | 1997-05-26 | 1997-05-26 | 半導体集積回路 |
| US09/083,887 US6081005A (en) | 1997-05-26 | 1998-05-26 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13550197A JP3501620B2 (ja) | 1997-05-26 | 1997-05-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326870A true JPH10326870A (ja) | 1998-12-08 |
| JP3501620B2 JP3501620B2 (ja) | 2004-03-02 |
Family
ID=15153237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13550197A Expired - Fee Related JP3501620B2 (ja) | 1997-05-26 | 1997-05-26 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6081005A (ja) |
| JP (1) | JP3501620B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6189133B1 (en) * | 1998-05-14 | 2001-02-13 | International Business Machines Corporation | Coupling noise reduction technique using reset timing |
| US6624056B2 (en) * | 2000-12-04 | 2003-09-23 | Pts Corporation | Methods and apparatus for providing improved physical designs and routing with reduced capacitive power dissipation |
| JP3529751B2 (ja) * | 2001-09-14 | 2004-05-24 | 松下電器産業株式会社 | 半導体メモリ装置 |
| KR101013442B1 (ko) * | 2007-04-13 | 2011-02-14 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압측정 시스템 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4514749A (en) * | 1983-01-18 | 1985-04-30 | At&T Bell Laboratories | VLSI Chip with ground shielding |
| JPH021928A (ja) * | 1988-06-10 | 1990-01-08 | Toshiba Corp | 半導体集積回路 |
| KR920005863B1 (ko) * | 1988-08-12 | 1992-07-23 | 산요덴끼 가부시끼가이샤 | 반도체 집적회로 |
| JPH05136125A (ja) * | 1991-11-14 | 1993-06-01 | Hitachi Ltd | クロツク配線及びクロツク配線を有する半導体集積回路装置 |
| JPH0677403A (ja) * | 1992-08-26 | 1994-03-18 | Mitsubishi Electric Corp | 半導体集積回路装置及びその設計方法 |
| JP3390875B2 (ja) * | 1992-11-12 | 2003-03-31 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置 |
| JP3432963B2 (ja) * | 1995-06-15 | 2003-08-04 | 沖電気工業株式会社 | 半導体集積回路 |
-
1997
- 1997-05-26 JP JP13550197A patent/JP3501620B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-26 US US09/083,887 patent/US6081005A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6081005A (en) | 2000-06-27 |
| JP3501620B2 (ja) | 2004-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4477736A (en) | Semiconductor integrated circuit device including means for reducing the amount of potential variation on a reference voltage line | |
| KR100607892B1 (ko) | 메모리 모듈 및 메모리 시스템 | |
| US7830221B2 (en) | Coupling cancellation scheme | |
| US6184702B1 (en) | Crosstalk prevention circuit | |
| KR100465010B1 (ko) | 메모리 모듈 | |
| JP3390875B2 (ja) | 半導体装置 | |
| US8324019B2 (en) | Solution for package crosstalk minimization | |
| EP1580808B1 (en) | Method and apparatus for routing differential signals across a semiconductor chip | |
| JPH08288462A (ja) | 半導体集積回路装置 | |
| KR100394255B1 (ko) | 반도체 장치의 배선 구조 | |
| JPH10326870A (ja) | 半導体集積回路 | |
| US8847431B2 (en) | Semiconductor device including a pair of shield lines | |
| US6456137B1 (en) | Semiconductor circuit, delay adjustment method therefor and layout method therefor | |
| JP2012114215A (ja) | 半導体装置及びそのレイアウト方法 | |
| US6150877A (en) | Semiconductor device with improved circuit interconnection | |
| JP2005086662A (ja) | 半導体装置 | |
| JP3006739B2 (ja) | 半導体集積回路装置 | |
| US6310796B1 (en) | Dynamic random access memory device and μBGA package using multiple reference voltage pads | |
| JP2001291834A (ja) | クロストークキャンセル回路、配線モジュールおよび自動配線装置の配線方法 | |
| KR100338335B1 (ko) | 복수개의 기억 영역을 갖는 반도체 메모리 장치 | |
| US7805646B2 (en) | LSI internal signal observing circuit | |
| CN220651250U (zh) | 一种降低串扰的总线系统 | |
| US6816554B1 (en) | Communication bus for low voltage swing data signals | |
| JP2606093B2 (ja) | 信号配線回路 | |
| KR20030026534A (ko) | 커플링 노이즈를 감소시킬 수 있는 배선 구조 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031202 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031202 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |