JP3006739B2

JP3006739B2 - 半導体集積回路装置

Info

Publication number: JP3006739B2
Application number: JP5088375A
Authority: JP
Inventors: 康浩中倉
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1992-04-20
Filing date: 1993-04-15
Publication date: 2000-02-07
Anticipated expiration: 2015-02-07
Also published as: JPH0621225A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の機能ブロックを
有する半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置においては、
集積率及び動作スピードが高まると共にチップサイズが
増大し、これに伴って消費電力が増大する傾向にある。
このため、半導体集積回路装置の各機能ブロックへのク
ロックパルスの供給の安定化及び電源供給の安定化がま
すます重要になってきている。

【０００３】複数の金属配線層を有する半導体集積回路
装置においては、金属配線層における使用制限はなく、
機能ブロックに接続される金属配線はその面積が最小に
なるように配置されている。

【０００４】以下、図面を参照しながら、第１の従来例
として、上述した半導体集積回路装置におけるクロック
信号ライン及び電源配線の一例について説明する。

【０００５】図１０は従来の半導体集積回路装置のクロ
ック信号線及び電源配線を示しており、図１０におい
て、８０は半導体チップの周縁部に設けられたクロック
入力パッド、８１は半導体チップの周縁部においてクロ
ック入力パッド８０に隣接して設けられたクロックドラ
イバ、８２，８３，８４，８５は半導体チップに設けら
れそれぞれ内部にクロックパルスジェネレータを有する
各種の機能ブロック、８６はＶＤＤ電源配線、８７はＶ
ＳＳ（ｇｒｏｕｎｄ）電源配線、８８はクロックドライ
バ８１から出力されたクロック信号を上記機能ブロック
８２〜８５の各クロックパルスジェネレータに伝えるク
ロック信号線である。

【０００６】以上のように構成された半導体集積回路装
置においては、クロック信号線８７は、他の信号線と異
なり優先的に配線され、配線長が最小になるように設定
されている。

【０００７】以下、第２の従来例として特開昭６４−５
７７３６号公報に示される半導体集積回路装置について
説明する。

【０００８】この半導体集積回路装置は、上記第１の従
来例におけるクロック信号線の抵抗値を減らすことを目
的としており、最上層の金属配線層をクロック信号線の
みに割り当て、最上層の金属配線層をエッチングが施さ
れていない平坦な層に形成し、該平坦な層によってクロ
ック信号を供給するものである。

【０００９】以下、第３の従来例として特開平１−２８
９１５５号公報に示される半導体集積回路装置について
説明する。

【００１０】この半導体集積回路装置においては、クロ
ック信号供給方式として、半導体チップの中央部にクロ
ックパルスジェネレータを設け、該クロックパルスジェ
ネレータにクロックドライバから出力されたクロック信
号を入力し、１か所のクロックパルスジェネレータによ
り直接に各機能ブロックをドライブするものである。こ
の半導体集積回路装置は、クロックパルスジェネレータ
から機能ブロックまでの配線長をほぼ等しくすることに
より、クロックスキューの低減を図るものである。

【００１１】

【発明が解決しようとする課題】しかしながら、第１の
従来例においては、半導体チップの高集積化に伴って、
電源ラインやクロック信号線の半導体チップに占める面
積の割合が増大している。また、回路規模が大きくな
り、半導体チップのサイズが増大するのに伴って、クロ
ック信号線の配線長が長くなる。これにより、クロック
信号線における各機能ブロックまでの配線長の差が大き
くなり、各機能ブロック間でのクロックスキューの増大
が生じている。

【００１２】また、最上層の金属配線層は、クロック信
号線８８、ＶＤＤ電源ライン８６及びＶＳＳ電源ライン
８７以外に、各機能ブロック８２〜８５内部の信号線も
設けられている。多層配線構造の場合、上層の金属配線
は下層の金属配線の段差により断線が起きやすいので、
多層配線構造を有する半導体集積回路装置の製造は困難
であるという問題もある。

【００１３】第２の従来例においては、エッチングが施
されていない平坦な層によりクロック信号線を形成して
いるためクロック信号線の抵抗値は低減するが、配線容
量は通常の配線に比べて５００倍以上となり、クロック
信号の駆動に多くの時間と電力が必要になる。また、上
記公報においては、プロセスにおけるエッチング工程が
省略できると記載されているが、半導体チップの最上層
には外部入出力パッドを設ける必要があるので、クロッ
ク信号線と外部入力パッドとの区分のためにエッチング
工程は避けられない。さらに、電源配線は従来のままの
ため、半導体チップ面積の増大は避けられない。従っ
て、第２の従来例においては、機能ブロック間のクロッ
クスキューの問題は解消するが、実用的な半導体集積回
路装置を提供することはできない。

【００１４】第３の従来例においては、半導体チップの
中央部にクロックパルスジェネレータを有するため、ク
ロックパルスジェネレータから各機能ブロックまでの配
線長をほぼ等しくすることができるが、電源パッドから
クロックパルスジェネレータまでの距離が長くなり電圧
低下が大きくなると共に、クロックパルスジェネレータ
が１か所であるためクロックパルスジェネレータにおけ
る消費電力が多くなり電圧降下が生じるので、クロック
パルスジェネレータと同じ電源ラインに接続された論理
回路にノイズが発生し易いという問題がある。

【００１５】また、クロックパルスジェネレータから各
機能ブロックまでの距離は長いままであるから、クロッ
クパルスジェネレータから各機能ブロックまでの距離の
差は相変わらず存在するので、クロックスキューの低減
には余り効果がない。

【００１６】上記に鑑み、本発明は、実用的な手段によ
りクロックスキューを解消することを目的とする。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る半導体集積回路装置は、半導体基板上
に設けられた複数の機能ブロックと、半導体基板上に設
けられた複数の金属配線層とを備えた半導体集積回路装
置を対象とし、複数の金属配線層のうちの一の金属配線
層は、電源配線及びクロック信号を複数の機能ブロック
に伝えるクロック信号線からなる特定の金属配線が設け
られている一方、特定の金属配線以外の他の金属配線が
設けられていない専用金属配線層に設定されており、専
用金属配線層におけるデザインルールによって決まる特
定の金属配線の配線幅の最小値は、複数の金属配線層の
うちの他の金属配線層におけるデザインルールによって
決まる金属配線の配線幅の最小値よりも大きい。

【００１８】本発明の半導体集積回路装置において、専
用金属配線層は、半導体基板の最上層に設けられている
ことが好ましい。

【００１９】

【作用】本発明の半導体集積回路装置によると、専用金
属配線層には、電源配線及びクロック信号線からなる特
定の金属配線が設けられている一方、特定の金属配線以
外の他の金属配線が設けられていないと共に、専用金属
配線層におけるデザインルールによって決まる特定の金
属配線の配線幅の最小値は、他の金属配線層におけるデ
ザインルールによって決まる金属配線の配線幅の最小値
よりも大きいため、クロック信号線の電気抵抗が低減す
ると共に、クロック信号線同士の配線長の差を低減する
ことができる。

【００２０】本発明の半導体集積回路装置において、専
用金属配線層が半導体基板の最上層に設けられている
と、電源配線の配線幅を大きくすることができるので、
電源供給が安定する。また、自動化し難い電源配線及び
クロック信号線を本来的に自動化し難い最上層に配置す
ることにより、自動配線をしない最上層と自動配線をす
る他の層とに区分けできるので、自動配線処理の簡略化
が可能になる。

【００２１】

【実施例】図１は本発明の第１実施例に係る半導体集積
回路装置の概略配線構造を示しており、同図に示すよう
に、半導体基板の周縁部には、クロック入力パッド１０
が形成されていると共に、該クロック入力パッド１０に
近接してクロック信号を出力するクロックドライバ１１
が設けられており、クロックドライバ１１にはクロック
入力パッド１０から電源が供給される。このように、ク
ロックドライバ１１をクロック入力パッド１０に近接し
て設けることにより、クロックドライバ１１に安定して
電源を供給できるので、他の能動素子にノイズを与える
ことがなくなる。

【００２２】半導体基板には各種の機能ブロック１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ，１２Ｆが形成さ
れており、機能ブロック１２Ａにはクロックパルスジェ
ネレータ１３Ａ，１３Ｂが、機能ブロック１２Ｂにはク
ロックパルスジェネレータ１３Ｃが、機能ブロック１２
Ｃにはクロックパルスジェネレータ１３Ｄが、機能ブロ
ック１２Ｄにはクロックパルスジェネレータ１３Ｅが、
機能ブロック１２Ｅにはクロックパルスジェネレータ１
３Ｆが、機能ブロック１２Ｆにはクロックパルスジェネ
レータ１３Ｇがそれぞれ形成されている。このように、
各機能ブロック１２Ａ〜１２Ｆにクロックパルスジェネ
レータ１３Ａ〜１３Ｇを設けたため、クロックパルスジ
ェネレータ１３Ａ〜１３Ｇでの電力消費が低減するの
で、ノイズの発生が低減する。

【００２３】クロックドライバ１１から出力されたクロ
ック信号をクロックパルスジェネレータ１３Ａ〜１３Ｑ
に伝えるクロック信号線１４は、クロックドライバ１１
から半導体チップＡの中央部にまで延びる第１のクロッ
クライン１４ａと、該第１のクロックライン１４ａの半
導体チップ中央側の端部から分岐して各クロックパルス
ジェネレータ１３Ａ〜１３Ｑのそれぞれにまで延びる複
数の第２のクロックライン１４ｂとからなる。この場
合、第１のクロックライン１４ａの配線幅は、第２のク
ロックライン１４ｂの配線幅よりも広く設定されてお
り、他の配線の配線幅の２倍以上に設定されている。ま
た第２のクロックライン１４ｂは半導体基板の中央部か
ら分岐して各機能ブロック１２Ａ〜１２Ｆにまでそれぞ
れ延びているため、各第２のクロックライン１４ｂの配
線長の間にはほとんど差がなくなるので、各機能ブロッ
ク１２Ａ〜１２Ｆ同士の間におけるクロックスキューが
低減する。

【００２４】以下、図２に基づき、上記構造の半導体集
積回路装置によるクロックスキューの低減について説明
する。

【００２５】図２（ａ）は上述した機能ブロック１２Ｂ
及び１２Ｃの内部構造を示しており、同図において、１
６Ａ，１６Ｂ，１６Ｃ，１６Ｄはそれぞれラッチ、１７
Ａはラッチ１６Ａの入力データ、１７Ｂはラッチ１６Ａ
から出力されラッチ１６Ｂに入力される出力データ、１
７Ｃはラッチ１６Ｂから出力される出力データ、１７Ｄ
はラッチ１６Ｄに入力される入力データ、１７Ｅはラッ
チ１６Ｄから出力されラッチ１６Ｃに入力される出力デ
ータ、１７Ｆはラッチ１６Ｃから出力される出力データ
である。各機能ブロック１２Ｂ及び１２Ｃの内部にクロ
ックパルスジェネレータ１３Ｃ及び１３Ｄを配置してい
るため、クロックパルスジェネレータ１３Ｃ及び１３Ｄ
からの信号線Ｐｈ１、Ｐｈ２、Ｐｈ３及びＰｈ４の配線
長が短くなるので、信号線Ｐｈ１と信号線Ｐｈ２との配
線長の差及び信号線Ｐｈ３と信号線Ｐｈ４との配線長の
差が少なくなる。このため、機能ブロック１２Ｂ及び１
２Ｃの内部におけるクロックスキューが低減する。

【００２６】機能ブロック１２Ｂと機能ブロック１２Ｃ
との間のクロックスキューについては、機能ブロック１
２Ｂと機能ブロック１２Ｃとの間のデータ転送用配線の
配線長も長くなるため、その影響は少なくなる。すなわ
ち、図２（ａ）のラッチ１６Ｂの入力クロックＰｈ２と
ラッチ１６Ｄの入力クロックＰｈ３とに注目した場合の
データ遷移図を図２（ｂ）に示す。図２（ｂ）におい
て、ｔ１は信号線Ｐｈ２の入力クロック信号と信号線Ｐ
ｈ３の入力クロック信号線との間のずれ量を、(1) ，
(2) は機能ブロック１２Ｂ内のラッチ１６Ｂの出力デー
タ１７Ｃを、(1')，(2')は機能ブロック１２Ｃ内のラッ
チ１６Ｄの入力データ１７Ｄを、ｔ２はデータ(1) とデ
ータ(1')とのずれ量をそれぞれ示す。信号線Ｐｈ２の入
力クロック信号と信号線Ｐｈ３の入力クロック信号線と
の間にずれ量ｔ１がある場合においてラッチ１６Ｂの出
力データ１７Ｃがそのままのフェイズでラッチ１６Ｄに
入力されると、ラッチ１６Ｄにおいては本来データ(1)
をラッチするとき次データであるデータ(2) を取ってし
まうことになる。しかしながら、データの転送が機能ブ
ロック間にまたがる場合には、データ(1) とデータ(1')
とはｔ２だけずれるので、ｔ１＜ｔ２の場合には正常な
動作をするのである。

【００２７】図３は本発明の第２〜第５実施例に係る半
導体集積回路装置の断面構造を示しており、同図に示す
ように、Ｐ型半導体基板２１の表面部にＮ型ウェル領域
２２が形成され、Ｎ型ウェル領域２２の表面部にＰ型領
域２３，２４が形成され、Ｐ型半導体基板２１のＮ型ウ
ェル領域２２以外の表面部にＮ型領域２５，２６が形成
されている。半導体基板２１の上にはゲート電極２８，
２９が形成され、これらゲート電極２７，２８は第１の
絶縁膜２９に覆われている。第１の絶縁膜２９，３１の
上には、第１層目の金属配線層としての第１層アルミニ
ウム配線３４，３５，３６，３７がＰ型領域２３，２４
及びＮ型領域２５，２６と接続した状態で形成され、第
１層のアルミニウム配線３４，３５，３６，３７の上に
は第２の絶縁膜３２を介して第２層目の金属配線層とし
ての第２層アルミニウム配線３８，３９，４０が形成さ
れ、第２層アルミニウム配線３８，３９，４０の上には
第３の絶縁膜３３を介して第３層目の金属配線層として
の第３層アルミニウム配線４１，４２が形成されてい
る。

【００２８】図４は、本発明の第２実施例に係る半導体
集積回路装置における第３層目の配線構造を示してい
る。本第２実施例においては、説明の便宜のために３層
構造のアルミニウム配線を有する場合について説明す
る。

【００２９】同図において、５１Ａ，５１ＢはＶＤＤ電
源配線、５２Ａはクロック信号線、５３は外部入力パッ
ドである。

【００３０】ＶＤＤ電源配線は１層目及び２層目の金属
配線層にも形成されており、１層目及び２層目のＶＤＤ
電源配線と３層目のＶＤＤ電源配線５１Ａ，５１Ｂとは
ビアホールを介して接続されている。３層目のＶＤＤ電
源配線５１Ａ，５１Ｂの配線幅及び配線間隔であるライ
ン及びスペースのデザインルールは１層目及び２層目の
ＶＤＤ電源配線のライン及びスペースのデザインルール
よりも広く設定されており、１層目及び２層目のＶＤＤ
電源配線を電線幅の広い３層目のＶＤＤ電源配線５１
Ａ，５１Ｂに接続することにより、安定した電力供給が
なされる。

【００３１】クロック信号線５２Ａは、下層のクロック
ドライバの出力とビアホールを介して接続されており、
下層に形成された各機能ブロックのクロックパルスジェ
ネレータとはビアホールを介して接続されている。

【００３２】図５は、本発明の第３実施例に係る半導体
集積回路装置における第３層目の配線構造を示してい
る。本第３実施例においても、説明の便宜のために３層
構造のアルミニウム配線を有する場合について説明す
る。

【００３３】同図において、５１Ｃ，５１ＤはＶＤＤ電
源配線、５２Ｂは第１のクロック信号線、５２Ｃは第２
のクロック信号線、５３は外部入力パッドである。

【００３４】本第３実施例においても、ＶＤＤ電源配線
は１層目及び２層目の金属配線層にも形成されており、
１層目及び２層目のＶＤＤ電源配線と３層目のＶＤＤ電
源配線５１Ｃ，５１Ｄとはビアホールを介して接続され
ている。３層目のＶＤＤ電源配線５１Ｃ，５１Ｄのライ
ン及びスペースのデザインルールは１層目及び２層目の
ＶＤＤ電源配線のライン及びスペースのデザインルール
よりも広く設定されており、１層目及び２層目のＶＤＤ
電源配線を電線幅の広い３層目のＶＤＤ電源配線５１
Ｃ，５１Ｄに接続することにより、安定した電力供給が
なされる。

【００３５】図６に示すように、第１のクロック信号線
５２Ｂ及び第２のクロック信号線５２Ｃは、下層に形成
されたクロックパルスジェネレータ５５の２相出力のそ
れぞれにビアホールを介して接続されていると共に、や
はり下層に形成された各機能ブロックのクロック信号供
給先にそれぞれビアホールを介して接続されており、上
記クロック信号供給先に２相クロック信号の供給を行な
う。尚、図６において、５６は外部入力パッド、５７は
クロックドライバであり、外部入力パッド５６に入力さ
れる外部クロック信号５８はクロックドライバ５７に入
力される。クロックドライバ５７は外部クロック信号５
８を増幅してクロック信号５９を生成し、該クロック信
号５９をクロックパルスジェネレータ５５に出力する。

【００３６】図７は、本発明の第４実施例に係る半導体
集積回路装置における第３層目の配線構造を示してい
る。本第４実施例においても、説明の便宜のために３層
構造のアルミニウム配線を有する場合について説明す
る。

【００３７】同図において、５１Ｅ，５１ＦはＶＤＤ電
源配線、５４Ａ，５４ＢはＶＳＳ電源配線、５２Ｄはク
ロック信号線、５３は外部入力パッドである。

【００３８】ＶＤＤ電源配線及びＶＳＳ電源配線は１層
目及び２層目の金属配線層にも形成され、１層目及び２
層目の３層目のＶＤＤ電源配線及びＶＳＳ電源配線は配
線幅が広い３層目のＶＤＤ電源配線５１Ｅ，５１Ｆ及び
ＶＳＳ電源配線５４Ａ，５４Ｂにビアホールを介して接
続されており、これにより、安定した電流供給がなされ
る。

【００３９】クロック信号線５２Ｄは、下層に形成され
たクロックドライバの出力とビアホールを介して接続さ
れていると共に半導体チップ内部の各機能ブロックのク
ロック供給先にビアホールを介して接続されている。

【００４０】図８は、本発明の第５実施例に係る半導体
集積回路装置における第３層目の配線構造を示してい
る。本第５実施例においても、説明の便宜のために３層
構造のアルミニウム配線を有する場合について説明す
る。

【００４１】図８において、５１Ｇ，５１ＨはＶＤＤ電
源配線、５２Ｅは第１のクロック信号線、５２Ｆは第２
のクロック信号線、５３は外部入力パッドである。

【００４２】ＶＤＤ電源配線及びＶＳＳ電源配線は１層
目及び２層目の金属配線層にも形成され、１層目及び２
層目のＶＤＤ電源配線及びＶＳＳ電源配線は配線幅が広
い３層目のＶＤＤ電源配線５１Ｅ，５１Ｆ及びＶＳＳ電
源配線５４Ａ，５４Ｂにビアホールを介して接続されて
おり、これにより安定した電流供給がなされる。

【００４３】図９に示すように、第１のクロック信号線
５２Ｅは下層に形成されたクロックドライバ６１の出力
とビアホールを介して接続されていると共に、半導体チ
ップ内部のクロックパルスジェネレータ６１とビアホー
ルを介して接続されており、該クロックパルスジェネレ
ータ６１にクロック信号を供給する。第２のクロック信
号線５２Ｆはクロックパルスジェネレータ６１の出力と
ビアホールを介して接続されていると共に、半導体チッ
プ内部の各機能ブロックのクロック供給先とビアホール
を介して接続されており、該クロック供給先にクロック
信号を供給する。尚、図９において、６２は外部入力パ
ッド、６３は外部入力パッド６２から出力される外部ク
ロック信号である。

【００４４】以上説明した第２〜第５の実施例におい
て、各金属配線層のライン及びスペースのデザインルー
ルは例えば次のようにすることが好ましい。すなわち、
最上層の金属配線層のライン及びスペースのデザインル
ールは、下層の金属配線層のライン及びスペースのデザ
インルールの２倍程度以上、好ましくは５倍以上に設定
する。例えば、従来は通常、第１層目の電線幅及び電線
同士の間隔をそれぞれ０．８μｍに設定し、第２層目の
電線幅及び電線同士の間隔をそれぞれ１．０μｍに設定
し、第３層目の電線幅及び電線同士の間隔をそれぞれ
１．２μｍに設定しているところ、第３層の電源配線及
びクロック配線の電線幅及び電線同士の間隔をそれぞれ
２０μｍ以上とすることが好ましい。このようにする
と、第３層のクロック信号線の配線抵抗は従来のものに
比べて２０分の１となり、機能ブロック間の配線抵抗の
差が小さくなるので、クロックスキューが大きく低減す
る。

【００４５】上述した第２〜第５の実施例においては、
第３層の金属配線層には電源配線とクロック信号線のみ
を配置したため、上記のように、第３層の金属配線層の
ライン及びスペースのデザインルールを下層の金属配線
層のライン及びスペースのデザインルールの２倍以上に
設定することが可能になり、クロックスキューを低減で
きるのである。また、クロック信号線を他の信号線の影
響を受けることなく優先的に配線できるので、各機能ブ
ロックへの等長配線が可能になるため、クロックスキュ
ーをいっそう低減することができる。

【００４６】また、最上層に電源配線を配置しているた
め、電源配線の配線幅を増大できるので、電源供給の安
定化を図ることができる。

【００４７】さらに、自動配線化し難い電源配線及びク
ロック信号線を本来的に自動配線化し難い最上層に配置
することにより、自動配線をしない最上層と自動配線を
行なう下層とに区分けできるので、自動配線処理の簡略
化が可能になる。

【００４８】なお、第２〜第５の実施例においては、３
層のアルミニウム配線構造を採用したが、金属配線層の
構成は他の種類の金属でもよいと共に、２層以上の金属
配線構造であるならば金属配線層の数は何層でもよい。

【００４９】また、第１、第２及び第４の実施例におい
ては、電源配線はＶＤＤ電源配線のみであったが、電源
配線としてはＶＳＳ電源配線のみでもよいし、第３の実
施例のようにＶＳＳ電源配線とＶＤＤ電源配線の両方で
あってもよい。

【００５０】

【発明の効果】本発明に係る半導体集積回路装置による
と、専用金属配線層には、電源配線及びクロック信号線
からなる特定の金属配線が設けられている一方、特定の
金属配線以外の他の金属配線が設けられていないと共
に、専用金属配線層におけるデザインルールによって決
まる特定の金属配線の配線幅の最小値は、他の金属配線
層におけるデザインルールによって決まる金属配線の配
線幅の最小値よりも大きいため、クロック信号線の電気
抵抗が低減すると共にクロック信号線同士の配線長の差
が低減するので、各機能ブロック間におけるクロックス
キューを低減することができる。

【００５１】専用金属配線層が半導体基板の最上層に設
けられていると、電源配線の配線幅を大きくすることが
できるので、電源供給が安定する。また、自動化し難い
電源配線及びクロック信号線を自動化し難い最上層に配
置することにより、自動配線をしない最上層と自動配線
をする他の層とに区分けできるので、自動配線処理の簡
略化が可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体集積回路装置
の概略配線図である。

【図２】（ａ）は上記第１実施例に係る半導体集積回路
装置における機能ブロックの内部構造を示す図である。
（ｂ）は上記第１実施例に係る半導体集積回路装置にお
けるクロックスキューの低減を説明する図である。

【図３】本発明の第２〜第５実施例に係る半導体集積回
路装置の断面図である。

【図４】本発明の第２実施例に係る半導体集積回路装置
における第３層の概略配線図である。

【図５】本発明の第３実施例に係る半導体集積回路装置
における第３層の概略配線図である。

【図６】上記第３実施例に係る半導体集積回路装置にお
ける第１及び第２のクロック信号線を説明する概略配線
図である。

【図７】本発明の第４実施例に係る半導体集積回路装置
における第３層の概略配線図である。

【図８】本発明の第５実施例に係る半導体集積回路装置
における第３層の概略配線図である。

【図９】上記第５実施例に係る半導体集積回路装置にお
けるクロック信号線を説明する概略配線図である。

【図１０】第１の従来例に係る半導体集積回路装置の概
略配線図である。

【符号の説明】

１０クロック入力パッド１１クロックドライバ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ，１２Ｆ機
能ブロック１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｅ，１３Ｆ，１
３Ｇクロックパルスジェネレータ１４クロック信号線１４ａ第１のクロックライン１４ｂ第２のクロックライン５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅ，５１Ｆ，５
１Ｇ，５１ＨＶＤＤ電源配線５２Ａ，５２Ｂ，５２Ｃ，５２Ｄ，５２Ｅ，５２Ｆク
ロック信号線５３，５６，６２外部入力パッド５４Ａ，５４ＢＶＳＳ電源配線５５，６１クロックパルスジェネレータ５７，６０クロックドライバ

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に設けられた複数の機能ブ
ロックと、電源電圧を上記複数の機能ブロックに供給す
る電源配線と、クロック信号を上記複数の機能ブロック
に伝えるクロック信号線と、上記半導体基板上に設けら
れた複数の金属配線層とを備えた半導体集積回路装置で
あって、上記複数の金属配線層のうちの一の金属配線層は、上記
電源配線及びクロック信号線が設けられている一方、上
記電源配線及びクロック信号線以外の他の金属配線が設
けられていない専用金属配線層に設定されており、上記専用金属配線層における上記電源配線及びクロック
信号線の配線幅のデザインルールは、上記他の金属配線
層における金属配線の配線幅のデザインルールよりも大
きいことを特徴とする半導体集積回路装置。
【請求項２】上記専用金属配線層は、上記半導体基板
の最上層に設けられていることを特徴とする請求項１に
記載の半導体集積回路装置。