JP2686376B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2686376B2 JP2686376B2 JP3100434A JP10043491A JP2686376B2 JP 2686376 B2 JP2686376 B2 JP 2686376B2 JP 3100434 A JP3100434 A JP 3100434A JP 10043491 A JP10043491 A JP 10043491A JP 2686376 B2 JP2686376 B2 JP 2686376B2
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- JP
- Japan
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- voltage level
- circuit
- substrate
- output
- memory device
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にその内部基板電圧レベル発生回路のレイアウト
の改良を図ったものに関するものである。
し、特にその内部基板電圧レベル発生回路のレイアウト
の改良を図ったものに関するものである。
【０００２】
【従来の技術】一般に、半導体記憶装置は、マトリック
ス状に配置されたメモリセルアレイにおける１つもしく
は複数のメモリセルをアドレス線により選択し、その選
択されたデータを、メモリセルアレイに接続されたデー
タ線に読み出した後、増幅手段を経て出力回路からその
メモリセルデータが半導体記憶装置より外部へ出力され
るものであり、前記メモリセルアレイ，アドレス線，デ
ータ線，増幅手段，出力回路の他、デコーダ等、メモリ
セルアレイ及びそのメモリセルを制御する回路が第１の
導電型半導体基板上に形成されており、前記第１の導電
型半導体基板が電源電圧レベル及び基準電圧レベル以外
の第３の電圧レベルを必要とするものである。そしてそ
の第３の電圧レベルを発生するために内部基板電圧レベ
ル発生回路が前記半導体基板上に形成されている。
ス状に配置されたメモリセルアレイにおける１つもしく
は複数のメモリセルをアドレス線により選択し、その選
択されたデータを、メモリセルアレイに接続されたデー
タ線に読み出した後、増幅手段を経て出力回路からその
メモリセルデータが半導体記憶装置より外部へ出力され
るものであり、前記メモリセルアレイ，アドレス線，デ
ータ線，増幅手段，出力回路の他、デコーダ等、メモリ
セルアレイ及びそのメモリセルを制御する回路が第１の
導電型半導体基板上に形成されており、前記第１の導電
型半導体基板が電源電圧レベル及び基準電圧レベル以外
の第３の電圧レベルを必要とするものである。そしてそ
の第３の電圧レベルを発生するために内部基板電圧レベ
ル発生回路が前記半導体基板上に形成されている。
【０００３】図６は半導体基板上に形成される基板電圧
レベル発生回路の一例を示す。図において、３１１はイ
ンバータＩ1 〜Ｉ5 からなるリングオシレータ、３１２
はインバータＩ6,Ｉ7 からなるバッファアンプ、３１３
は容量Ｃ1 およびトランジスタＱ1 ，Ｑ2 から構成され
たチャージポンプ回路である。
レベル発生回路の一例を示す。図において、３１１はイ
ンバータＩ1 〜Ｉ5 からなるリングオシレータ、３１２
はインバータＩ6,Ｉ7 からなるバッファアンプ、３１３
は容量Ｃ1 およびトランジスタＱ1 ，Ｑ2 から構成され
たチャージポンプ回路である。
【０００４】この回路の動作は次のようになる。即ち、
リングオシレータ３１１は外部からの雑音等により自動
的に発振を開始し、クロックを出力する。このリングオ
シレータ３１１単独では駆動能力が小さいため、バッフ
ァアンプ３１２によりリングオシレータ３１１出力を増
幅し、チャージポンプ回路３１３に供給する。このチャ
ージポンプ回路３１３の容量Ｃ1 はそのバッファアンプ
３１２側の電極にクロックが入るごとに出力ＶSUB の電
位をＧＮＤから引っぱり、出力ＶSUB が所定のマイナス
の電位となるまでその電位を順次降下させる。そして、
この所定のマイナスの電位となった後はこの電位を維持
して出力を続ける。
リングオシレータ３１１は外部からの雑音等により自動
的に発振を開始し、クロックを出力する。このリングオ
シレータ３１１単独では駆動能力が小さいため、バッフ
ァアンプ３１２によりリングオシレータ３１１出力を増
幅し、チャージポンプ回路３１３に供給する。このチャ
ージポンプ回路３１３の容量Ｃ1 はそのバッファアンプ
３１２側の電極にクロックが入るごとに出力ＶSUB の電
位をＧＮＤから引っぱり、出力ＶSUB が所定のマイナス
の電位となるまでその電位を順次降下させる。そして、
この所定のマイナスの電位となった後はこの電位を維持
して出力を続ける。
【０００５】図４は従来の半導体記憶装置における基板
電圧レベル発生回路と出力回路の配置の一例を示す。図
４において、４は第３の電圧レベルを発生する基板電圧
レベル発生回路、２は基板電圧レベル発生回路４で発生
した第３の電圧レベルを、基板全体に供給する基板電圧
レベル供給配線、３は各メモリセルに記憶されているデ
ータを外部に出力する出力回路である。
電圧レベル発生回路と出力回路の配置の一例を示す。図
４において、４は第３の電圧レベルを発生する基板電圧
レベル発生回路、２は基板電圧レベル発生回路４で発生
した第３の電圧レベルを、基板全体に供給する基板電圧
レベル供給配線、３は各メモリセルに記憶されているデ
ータを外部に出力する出力回路である。
【０００６】基板電圧レベル発生回路１は半導体基板容
量を負荷としているためレイアウトが大きくなり、他の
回路の制約を受けないようなレイアウトとするため、レ
ベルを均一に基板に与えるための手段として半導体基板
周囲に例えばＡｌからなり０．１オーム／スクエア程度
の導電率の高い配線層を配置し、基板への電位レベル
（Ｖsub ）の供給を行っている。
量を負荷としているためレイアウトが大きくなり、他の
回路の制約を受けないようなレイアウトとするため、レ
ベルを均一に基板に与えるための手段として半導体基板
周囲に例えばＡｌからなり０．１オーム／スクエア程度
の導電率の高い配線層を配置し、基板への電位レベル
（Ｖsub ）の供給を行っている。
【０００７】図５は従来の半導体記憶装置における出力
回路の断面構造の一例を示す。同図において、１０は導
電率１０オームｃｍ程度の半導体基板で、Ｐ型半導体基
板（Ｐ−ｓｕｂ）から構成されており、３１は出力トラ
ンジスタで、Ｎ型ＭＯＳトランジスタから構成されてい
る。なお、３２はＮ型の拡散層、３４はゲートである。
また半導体基板電圧レベル（Ｖsub ）は基板電圧レベル
発生回路（図示せず）により負の電圧が供給されてい
る。この基板電圧レベル（Ｖsub ）が負のレベルである
理由は、例えば出力ピンに負の電圧が外部より印加され
た場合、その出力トランジスタの出力ノードである拡散
層と基板とが順方向電位を示さないように保つためであ
る。
回路の断面構造の一例を示す。同図において、１０は導
電率１０オームｃｍ程度の半導体基板で、Ｐ型半導体基
板（Ｐ−ｓｕｂ）から構成されており、３１は出力トラ
ンジスタで、Ｎ型ＭＯＳトランジスタから構成されてい
る。なお、３２はＮ型の拡散層、３４はゲートである。
また半導体基板電圧レベル（Ｖsub ）は基板電圧レベル
発生回路（図示せず）により負の電圧が供給されてい
る。この基板電圧レベル（Ｖsub ）が負のレベルである
理由は、例えば出力ピンに負の電圧が外部より印加され
た場合、その出力トランジスタの出力ノードである拡散
層と基板とが順方向電位を示さないように保つためであ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置における基板電圧レベル発生回路はこの
出力トランジスタとの距離を考慮した位置に配されてい
なかったために、基板電圧レベル発生回路で発生される
レベルが基板の抵抗により充分その出力トランジスタ周
辺まで伝達していないという問題点があった。
半導体記憶装置における基板電圧レベル発生回路はこの
出力トランジスタとの距離を考慮した位置に配されてい
なかったために、基板電圧レベル発生回路で発生される
レベルが基板の抵抗により充分その出力トランジスタ周
辺まで伝達していないという問題点があった。
【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、基板電位レベル（Ｖsub ）を
低下させることなく基板電圧レベル発生回路から出力回
路に供給することができる半導体記憶装置を提供するこ
とを目的とする。
るためになされたもので、基板電位レベル（Ｖsub ）を
低下させることなく基板電圧レベル発生回路から出力回
路に供給することができる半導体記憶装置を提供するこ
とを目的とする。
【００１０】この発明に係る半導体記憶装置は、データ
を記憶する複数のメモリセルを含み、半導体基板上に、
各メモリセルに記憶されているデータを外部に出力する
出力回路と、当該半導体基板が必要とする、電源電圧レ
ベル及び基準電圧レベル以外の第３の電圧レベルを発生
する内部基板電圧レベル発生回路とが形成されている半
導体記憶装置において、上記内部基板電圧レベル発生回
路は、上記出力回路の周囲を取り囲むように引き回され
た配線を介して上記出力回路に接続されていることを特
徴とするものである。
を記憶する複数のメモリセルを含み、半導体基板上に、
各メモリセルに記憶されているデータを外部に出力する
出力回路と、当該半導体基板が必要とする、電源電圧レ
ベル及び基準電圧レベル以外の第３の電圧レベルを発生
する内部基板電圧レベル発生回路とが形成されている半
導体記憶装置において、上記内部基板電圧レベル発生回
路は、上記出力回路の周囲を取り囲むように引き回され
た配線を介して上記出力回路に接続されていることを特
徴とするものである。
【００１１】
【作用】上記構成において、内部基板電圧レベル発生回
路及び出力回路同士を、出力回路の周囲を取り囲むよう
に引き回された配線を介して、互いに接続しているの
で、第３の電圧レベルを内部基板電圧レベル発生回路か
ら出力回路に供給する際に、この供給される電圧レベル
を低下させることなく出力回路に与えることができる。
その結果、外部から印加される電圧に対して十分に余裕
のある基板電圧を出力回路に供給することができる。
路及び出力回路同士を、出力回路の周囲を取り囲むよう
に引き回された配線を介して、互いに接続しているの
で、第３の電圧レベルを内部基板電圧レベル発生回路か
ら出力回路に供給する際に、この供給される電圧レベル
を低下させることなく出力回路に与えることができる。
その結果、外部から印加される電圧に対して十分に余裕
のある基板電圧を出力回路に供給することができる。
【００１２】
【実施例】以下、この発明の実施例を添付図面に基づき
詳細に説明する。図１（ａ）はこの発明の一実施例に係
る半導体記憶装置の構成を示す平面図、図１（ｂ）は図
１（ａ）の要部（Ｘ）を拡大して示す平面図である。 同
図を参照して、この実施例の半導体記憶装置は、データ
を記憶する複数のメモリセル（図示せず。）を含み、半
導体基板１００上に、メモリセルと同数であって、各メ
モリセルに記憶されているデータを外部に出力する出力
回路３と、出力回路３と同数であって、半導体基板１０
０が必要とする、電源電圧レベル及び基準電圧レベル以
外の第３の電圧レベルを発生する内部基板電圧レベル発
生回路４ａとが形成されている。 各出力回路３は、図２
に示すような断面構造を有しており、図１（ａ）に示す
ように、所定の回路設計に基づき、半導体基板１００上
に点在されている。 各内部基板電圧レベル発生回路４ａ
は、それぞれ、各出力回路３に近接して配置されてお
り、半導体基板１００に縁部に沿って引き回して形成さ
れた基板電圧レベル供給配線２によって共通接続されて
いる。また、各内部基板電圧レベル発生回路４ａは、そ
れぞれ、図１（ｂ）に示すように、出力回路３の周囲を
取り囲むように引き回された配線３０を介して出力回路
３に接続されている。尚、内部基板電圧レベル発生回路
４ａは、従来の基板電圧レベル発生回路４と同様の回路
構成を有している。 基板電圧レベル供給配線２及び配線
３０は、０．１オーム／スクエア程度の導電率の高いＡ
ｌにより作成されている。
詳細に説明する。図１（ａ）はこの発明の一実施例に係
る半導体記憶装置の構成を示す平面図、図１（ｂ）は図
１（ａ）の要部（Ｘ）を拡大して示す平面図である。 同
図を参照して、この実施例の半導体記憶装置は、データ
を記憶する複数のメモリセル（図示せず。）を含み、半
導体基板１００上に、メモリセルと同数であって、各メ
モリセルに記憶されているデータを外部に出力する出力
回路３と、出力回路３と同数であって、半導体基板１０
０が必要とする、電源電圧レベル及び基準電圧レベル以
外の第３の電圧レベルを発生する内部基板電圧レベル発
生回路４ａとが形成されている。 各出力回路３は、図２
に示すような断面構造を有しており、図１（ａ）に示す
ように、所定の回路設計に基づき、半導体基板１００上
に点在されている。 各内部基板電圧レベル発生回路４ａ
は、それぞれ、各出力回路３に近接して配置されてお
り、半導体基板１００に縁部に沿って引き回して形成さ
れた基板電圧レベル供給配線２によって共通接続されて
いる。また、各内部基板電圧レベル発生回路４ａは、そ
れぞれ、図１（ｂ）に示すように、出力回路３の周囲を
取り囲むように引き回された配線３０を介して出力回路
３に接続されている。尚、内部基板電圧レベル発生回路
４ａは、従来の基板電圧レベル発生回路４と同様の回路
構成を有している。 基板電圧レベル供給配線２及び配線
３０は、０．１オーム／スクエア程度の導電率の高いＡ
ｌにより作成されている。
【００１３】以上のレイアウトを採ることにより、基板
全体への基板電圧レベルの供給は基板周囲に形成された
低抵抗の配線から主に行うとともに、出力回路近傍に配
された基板電圧レベル発生回路からも直接供給されるた
め、発生された電圧レベルが基板抵抗等により減少する
ことなく出力回路周辺へも供給されることとなり、基板
電圧レベルは基板全体で均一となり、かつ出力回路近傍
でも充分な電圧レベルを供給できるため、出力回路に外
部より（基板に対し順方向となる）電圧が印加された場
合の耐性が向上できる効果がある。
全体への基板電圧レベルの供給は基板周囲に形成された
低抵抗の配線から主に行うとともに、出力回路近傍に配
された基板電圧レベル発生回路からも直接供給されるた
め、発生された電圧レベルが基板抵抗等により減少する
ことなく出力回路周辺へも供給されることとなり、基板
電圧レベルは基板全体で均一となり、かつ出力回路近傍
でも充分な電圧レベルを供給できるため、出力回路に外
部より（基板に対し順方向となる）電圧が印加された場
合の耐性が向上できる効果がある。
【００１４】また、各内部基板電圧レベル発生回路４ａ
及び出力回路３同士を、出力回路３の周囲を取り囲むよ
うに引き回された配線３０を介して、互いに接続してい
るので、第３の電圧レベル（基板電圧レベルＶ sub ）を
内部基板電圧レベル発生回路４ａから出力回路３０に供
給する際に、この供給される電圧レベルＶ sub を低下さ
せることなく出力回路３に与えることができる。その結
果、外部から印加される電圧に対して十分に余裕のある
基板電圧を出力回路３に供給することができる。 尚、他
の効果として、基板電圧レベル発生回路４ａを複数に分
割あるいは分散して配置しているため、それぞれの占有
面積を小さくすることができる。その結果、回路配置の
自由度が高くなる。
及び出力回路３同士を、出力回路３の周囲を取り囲むよ
うに引き回された配線３０を介して、互いに接続してい
るので、第３の電圧レベル（基板電圧レベルＶ sub ）を
内部基板電圧レベル発生回路４ａから出力回路３０に供
給する際に、この供給される電圧レベルＶ sub を低下さ
せることなく出力回路３に与えることができる。その結
果、外部から印加される電圧に対して十分に余裕のある
基板電圧を出力回路３に供給することができる。 尚、他
の効果として、基板電圧レベル発生回路４ａを複数に分
割あるいは分散して配置しているため、それぞれの占有
面積を小さくすることができる。その結果、回路配置の
自由度が高くなる。
【００１５】図３はこの発明の他の実施例に係る半導体
記憶装置の構成を示す平面図である。同図を参照して、
この実施例の半導体記憶装置の特徴は、各出力回路３周
辺への基板電圧レベルの供給を、それぞれ、その近傍に
設けられた基板電圧レベル発生回路４ａで行うようにし
た点、及び基板１００全体への電圧レベルの供給を、出
力回路３と反対側に形成された他の基板電圧レベル発生
回路４ｂからも行うようにした点にあり、その他の構成
及び作用効果は、先に説明した実施例と同様である。
記憶装置の構成を示す平面図である。同図を参照して、
この実施例の半導体記憶装置の特徴は、各出力回路３周
辺への基板電圧レベルの供給を、それぞれ、その近傍に
設けられた基板電圧レベル発生回路４ａで行うようにし
た点、及び基板１００全体への電圧レベルの供給を、出
力回路３と反対側に形成された他の基板電圧レベル発生
回路４ｂからも行うようにした点にあり、その他の構成
及び作用効果は、先に説明した実施例と同様である。
【００１６】
【００１７】
【発明の効果】以上の説明から明かな通り、この発明に
よると、内部基板電圧レベル発生回路及び出力回路同士
を、出力回路の周囲を取り囲むように引き回された配線
を介して、互いに接続しているので、第３の電圧レベル
を内部基板電圧レベル発生回路から出力回路に供給する
際に、この供給される電圧レベルを低下させることなく
出力回路に与えることができる結果、外部から印加され
る電圧に対して十分に余裕のある基板電圧を出力回路に
供給することができる。
よると、内部基板電圧レベル発生回路及び出力回路同士
を、出力回路の周囲を取り囲むように引き回された配線
を介して、互いに接続しているので、第３の電圧レベル
を内部基板電圧レベル発生回路から出力回路に供給する
際に、この供給される電圧レベルを低下させることなく
出力回路に与えることができる結果、外部から印加され
る電圧に対して十分に余裕のある基板電圧を出力回路に
供給することができる。
【図１】図１（ａ）はこの発明の一実施例に係る半導体
記憶装置の構成を示す平面図、図１（ｂ）は図１（ａ）
の要部（Ｘ）を拡大して示す平面図である。
記憶装置の構成を示す平面図、図１（ｂ）は図１（ａ）
の要部（Ｘ）を拡大して示す平面図である。
【図２】出力回路部の構成を簡略化して示す断面図であ
る。
る。
【図３】この発明の他の実施例に係る半導体記憶装置の
構成を示す平面図である。
構成を示す平面図である。
【図４】従来の半導体記憶装置の構成を示す平面図であ
る。
る。
【図５】出力回路の構成を簡略化して示す断面図であ
る。
る。
【図６】内部基板電圧レベル発生回路の構成を示す回路
図である。
図である。
【符号の説明】２ 基板電圧レベル供給配線 ３ 出力回路 ４ａ，４ｂ 基板電圧レベル発生回路 ３０ 配線 １００ 半導体基板
Claims (1)
- 【請求項１】 データを記憶する複数のメモリセルを含
み、 半導体基板上に、各メモリセルに記憶されているデータ
を外部に出力する出力回路と、当該半導体基板が必要と
する、電源電圧レベル及び基準電圧レベル以外の第３の
電圧レベルを発生する内部基板電圧レベル発生回路とが
形成されている半導体記憶装置において、 上記内部基板電圧レベル発生回路は、上記出力回路の周
囲を取り囲むように引き回された配線を介して上記出力
回路に接続されている ことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100434A JP2686376B2 (ja) | 1991-04-03 | 1991-04-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100434A JP2686376B2 (ja) | 1991-04-03 | 1991-04-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04306874A JPH04306874A (ja) | 1992-10-29 |
| JP2686376B2 true JP2686376B2 (ja) | 1997-12-08 |
Family
ID=14273849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3100434A Expired - Lifetime JP2686376B2 (ja) | 1991-04-03 | 1991-04-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2686376B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156860A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体記憶装置 |
| JPH01278059A (ja) * | 1988-04-28 | 1989-11-08 | Nec Corp | 半導体集積回路装置 |
| JP2645142B2 (ja) * | 1989-06-19 | 1997-08-25 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
-
1991
- 1991-04-03 JP JP3100434A patent/JP2686376B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04306874A (ja) | 1992-10-29 |
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