JP2645142B2 - ダイナミック型ランダムアクセスメモリ - Google Patents
ダイナミック型ランダムアクセスメモリInfo
- Publication number
- JP2645142B2 JP2645142B2 JP1156046A JP15604689A JP2645142B2 JP 2645142 B2 JP2645142 B2 JP 2645142B2 JP 1156046 A JP1156046 A JP 1156046A JP 15604689 A JP15604689 A JP 15604689A JP 2645142 B2 JP2645142 B2 JP 2645142B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- chip
- substrate bias
- circuit
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 claims description 124
- 230000002093 peripheral effect Effects 0.000 claims 2
- 239000004065 semiconductor Substances 0.000 description 52
- 230000000694 effects Effects 0.000 description 8
- 239000000969 carrier Substances 0.000 description 5
- 238000005086 pumping Methods 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、基板バイアス発生回路をチップ上に具備し
た半導体集積回路に係り、大容量のCMOSダイナミックRA
M（相補性絶縁ゲート型ダイナミック・ランダム・アク
セス・メモリ）などに使用される。
た半導体集積回路に係り、大容量のCMOSダイナミックRA
M（相補性絶縁ゲート型ダイナミック・ランダム・アク
セス・メモリ）などに使用される。
（従来の技術） 半導体集積回路において、基板バイアス発生回路は一
般に広く用いられており、特にダイナミックRAMでは、
入力アンダーシュートからメモリセルを保護したり、基
板のPN接合の容量を減少させたりする上で重要な役割を
果たしている。この基板バイアス発生回路は、チップに
与えられる電源電圧を受けてこの電源電圧とは別の基板
バイアス電圧を発生し、その出力電圧を半導体基板に印
加するものであり、従来は、チップ上に１個のみ設けら
れていた。
般に広く用いられており、特にダイナミックRAMでは、
入力アンダーシュートからメモリセルを保護したり、基
板のPN接合の容量を減少させたりする上で重要な役割を
果たしている。この基板バイアス発生回路は、チップに
与えられる電源電圧を受けてこの電源電圧とは別の基板
バイアス電圧を発生し、その出力電圧を半導体基板に印
加するものであり、従来は、チップ上に１個のみ設けら
れていた。
上記基板バイアス発生回路は、１個しかなくても、そ
の能力（汲み出し電流Ibb）を十分に大きくしておけ
ば、定常的には、RAMの動作時にRAM全体から湧き出して
半導体基板へ注入されるキャリア（基板電流Isub）を吸
い上げ、キャリアによる半導体基板の電位変動を抑える
ことができる。
の能力（汲み出し電流Ibb）を十分に大きくしておけ
ば、定常的には、RAMの動作時にRAM全体から湧き出して
半導体基板へ注入されるキャリア（基板電流Isub）を吸
い上げ、キャリアによる半導体基板の電位変動を抑える
ことができる。
しかし、近年、ダイナミックRAMの大容量化、高速化
により、ダイナミックRAMのMOSトランジスタはより大き
な容量をより高速に駆動しなければならなくなり、個々
のトランジスタの電流駆動能力は増大している。その結
果、半導体集積回路のチップ全体として大電流が流れる
ことになり、半導体基板へ注入されるキャリアも増加す
る。加えて、チップ面積も増大したため、半導体基板の
抵抗も増大しており、チップ上における基板バイアス発
生回路から遠く離れた領域においては、この領域に存在
する回路群が動作した際、半導体基板へ注入されたキャ
リアが半導体基板の抵抗分を介して基板バイアス発生回
路により汲み上げられるまで、半導体基板の容量と抵抗
とに起因する時間遅れを生じる。
により、ダイナミックRAMのMOSトランジスタはより大き
な容量をより高速に駆動しなければならなくなり、個々
のトランジスタの電流駆動能力は増大している。その結
果、半導体集積回路のチップ全体として大電流が流れる
ことになり、半導体基板へ注入されるキャリアも増加す
る。加えて、チップ面積も増大したため、半導体基板の
抵抗も増大しており、チップ上における基板バイアス発
生回路から遠く離れた領域においては、この領域に存在
する回路群が動作した際、半導体基板へ注入されたキャ
リアが半導体基板の抵抗分を介して基板バイアス発生回
路により汲み上げられるまで、半導体基板の容量と抵抗
とに起因する時間遅れを生じる。
この時間遅れは、基板バイアス発生回路から最遠点領
域の基板電位を基板バイアス発生回路による設定電位か
ら一時的にずれた値に変動させてしまう。その結果、こ
の領域に存在するMOSトランジスタのバックゲートバイ
アスが上記時間領域で変化し、MOSトランジスタのバッ
クゲートバイアス効果が変化し、MOSトランジスタの特
性が変化し、回路の誤動作を引き起こし、ひいては、MO
Sトランジスタの閾値電圧Vthが正（エンハンストメント
型）であるべきものが負（ディプレッション型）にな
り、MOSトランジスタのノーマリーオン化による回路動
作不能状態を引き起こしてしまう。また、特にCMOS半導
体集積回路においては、ラッチアップ現象を引き起こす
原因ともなる。
域の基板電位を基板バイアス発生回路による設定電位か
ら一時的にずれた値に変動させてしまう。その結果、こ
の領域に存在するMOSトランジスタのバックゲートバイ
アスが上記時間領域で変化し、MOSトランジスタのバッ
クゲートバイアス効果が変化し、MOSトランジスタの特
性が変化し、回路の誤動作を引き起こし、ひいては、MO
Sトランジスタの閾値電圧Vthが正（エンハンストメント
型）であるべきものが負（ディプレッション型）にな
り、MOSトランジスタのノーマリーオン化による回路動
作不能状態を引き起こしてしまう。また、特にCMOS半導
体集積回路においては、ラッチアップ現象を引き起こす
原因ともなる。
ここで、第３図に、従来のダイナミックRAMのチップ3
0上に１個の基板バイアス発生回路31が設けられている
場合のチップ上における半導体基板と基板バイアス発生
回路31との等価回路を示し、その動作について詳細に説
明する。第３図において、Ｒは半導体基板（バルク）の
抵抗、C0、C1は基板バイアス発生回路31の近傍および基
板バイアス発生回路31から最遠点領域にそれぞれある半
導体基板の容量、q0,q1はそれぞれ容量C0、C1に蓄えら
れている電荷、V0、V1はそれぞれ容量C0、C1にかかる電
圧、Ｉは基板バイアス発生回路31から最遠点領域にある
回路群が動作することにより発生して半導体基板へ注入
されるキャリア（電流）、Ibbは基板バイアス発生回路3
1の汲み出し電流、ｉは前記抵抗Ｒに流れる電流を表わ
しており、これらの関係は次に示すようになる。
0上に１個の基板バイアス発生回路31が設けられている
場合のチップ上における半導体基板と基板バイアス発生
回路31との等価回路を示し、その動作について詳細に説
明する。第３図において、Ｒは半導体基板（バルク）の
抵抗、C0、C1は基板バイアス発生回路31の近傍および基
板バイアス発生回路31から最遠点領域にそれぞれある半
導体基板の容量、q0,q1はそれぞれ容量C0、C1に蓄えら
れている電荷、V0、V1はそれぞれ容量C0、C1にかかる電
圧、Ｉは基板バイアス発生回路31から最遠点領域にある
回路群が動作することにより発生して半導体基板へ注入
されるキャリア（電流）、Ibbは基板バイアス発生回路3
1の汲み出し電流、ｉは前記抵抗Ｒに流れる電流を表わ
しており、これらの関係は次に示すようになる。
V1−Ri−V0＝０ …（１） q1＝C1V1 …（２） q0＝C0V0 …（３） dq1/dt＝Ｉ−ｉ …（４） dq0/dt＝ｉ−Ibb …（５） 上式（１）、（２）、（３）より、 ｉ＝（V1−V0）/R ＝｛（q1/C1）−（q0/C0）｝/R …（６） 上式（６）をｔで微分し、（４）、（５）式を代入す
ると、 di/dt＝［｛（Ｉ−ｉ）/C1｝ −｛（ｉ−Ibb）/C0｝］/R ＝｛（−1/C1R）−（1/C0R）｝ｉ ＋｛（I/C1R）＋（Ibb/C0R）｝ となる。ここで、C1＝C0＝Ｃとすれば、 di/dt＝（−2/CR）ｉ ＋（Ｉ＋Ibb）/CR …（７） となり、（−2/CR）＝Ａ、（Ｉ＋Ibb）/CR＝Ｂとおく
と、 di/dt＝Ai＋Ｂ（＜０） …（８） となる。上式（８）の微分方程式を解くと、 ｉ＝−（εAK/A）εAt−B/A …（９） となる。ただし、Ｋは積分定数である。これを変形する
と、 ｉ＝Ｐε（−2/CR）ｔ−B/A …（10） となる。ここで、 Ｐ＝−εAK/A である。
ると、 di/dt＝［｛（Ｉ−ｉ）/C1｝ −｛（ｉ−Ibb）/C0｝］/R ＝｛（−1/C1R）−（1/C0R）｝ｉ ＋｛（I/C1R）＋（Ibb/C0R）｝ となる。ここで、C1＝C0＝Ｃとすれば、 di/dt＝（−2/CR）ｉ ＋（Ｉ＋Ibb）/CR …（７） となり、（−2/CR）＝Ａ、（Ｉ＋Ibb）/CR＝Ｂとおく
と、 di/dt＝Ai＋Ｂ（＜０） …（８） となる。上式（８）の微分方程式を解くと、 ｉ＝−（εAK/A）εAt−B/A …（９） となる。ただし、Ｋは積分定数である。これを変形する
と、 ｉ＝Ｐε（−2/CR）ｔ−B/A …（10） となる。ここで、 Ｐ＝−εAK/A である。
従って、第３図に示した従来のダイナミックRAMにお
いては、半導体基板の抵抗に流れる電流ｉの時定数T
0は、T0＝Ｃ・R/2で表わされ、半導体基板の抵抗Ｒおよ
び容量Ｃの関数となる。半導体集積回路の大容量化が進
むにつれて、半導体基板の抵抗Ｒおよび容量Ｃが大きく
なるので、電流ｉの時定数T0が大きくなってくる。これ
により、半導体基板中を電流ｉが流れにくくなり、前述
したように基板バイアス発生回路31から遠く離れた領
域、あるいは、大電流を発生して半導体基板中へ多量の
電荷を注入する回路群の存在する領域の基板電位が、過
渡的、局所的に設定値からずれてしまうのである。
いては、半導体基板の抵抗に流れる電流ｉの時定数T
0は、T0＝Ｃ・R/2で表わされ、半導体基板の抵抗Ｒおよ
び容量Ｃの関数となる。半導体集積回路の大容量化が進
むにつれて、半導体基板の抵抗Ｒおよび容量Ｃが大きく
なるので、電流ｉの時定数T0が大きくなってくる。これ
により、半導体基板中を電流ｉが流れにくくなり、前述
したように基板バイアス発生回路31から遠く離れた領
域、あるいは、大電流を発生して半導体基板中へ多量の
電荷を注入する回路群の存在する領域の基板電位が、過
渡的、局所的に設定値からずれてしまうのである。
（発明が解決しようとする課題） 上記したように従来のダイナミックRAMは、基板バイ
アス発生回路がチップ上に１個しかなく、その能力を十
分に大きくしておいても、大容量化、高速化に伴い、基
板バイアス発生回路から遠く離れた領域、あるいは、大
電流を発生して半導体基板中へ多量の電荷を注入する回
路群の存在する領域の基板電位が、過渡的、局所的に設
定値からずれてしまい、バックゲートバイアス効果によ
りエンハンストメント型のMOSトランジスタがディプレ
ッション化し、回路動作不能状態を引き起こしてしまう
問題がある。
アス発生回路がチップ上に１個しかなく、その能力を十
分に大きくしておいても、大容量化、高速化に伴い、基
板バイアス発生回路から遠く離れた領域、あるいは、大
電流を発生して半導体基板中へ多量の電荷を注入する回
路群の存在する領域の基板電位が、過渡的、局所的に設
定値からずれてしまい、バックゲートバイアス効果によ
りエンハンストメント型のMOSトランジスタがディプレ
ッション化し、回路動作不能状態を引き起こしてしまう
問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、大容量化、高速化に際しても、定常的に基
板電流を吸い上げることができるばかりでなく、基板バ
イアス発生回路から遠く離れた領域、あるいは、大電流
を発生して半導体基板中へ多量の電荷を注入する回路群
の存在する領域の基板電位が、過渡的、局所的に設定値
からずれてしまうことを防止でき、バックゲートバイア
ス効果によりエンハンストメント型のMOSトランジスタ
がディプレッション化して回路動作不能状態を引き起す
ことを防止し得る半導体集積回路を提供することにあ
る。
その目的は、大容量化、高速化に際しても、定常的に基
板電流を吸い上げることができるばかりでなく、基板バ
イアス発生回路から遠く離れた領域、あるいは、大電流
を発生して半導体基板中へ多量の電荷を注入する回路群
の存在する領域の基板電位が、過渡的、局所的に設定値
からずれてしまうことを防止でき、バックゲートバイア
ス効果によりエンハンストメント型のMOSトランジスタ
がディプレッション化して回路動作不能状態を引き起す
ことを防止し得る半導体集積回路を提供することにあ
る。
［発明の構成］ （課題を解決するための手段） 本発明は、チップに与えられる電源電圧とは別の基板
バイアス電圧を発生する基板バイアス発生回路をチップ
上に具備し、この基板バイアス発生回路の出力電圧が印
加される半導体基板上にMOSトランジスタが形成されて
いる半導体集積回路において、上記基板バイアス発生回
路は、複数個設けられ、かつ、上記チップ上に分散配置
されていることを特徴とする。
バイアス電圧を発生する基板バイアス発生回路をチップ
上に具備し、この基板バイアス発生回路の出力電圧が印
加される半導体基板上にMOSトランジスタが形成されて
いる半導体集積回路において、上記基板バイアス発生回
路は、複数個設けられ、かつ、上記チップ上に分散配置
されていることを特徴とする。
（作 用） 複数個の基板バイアス発生回路が、チップをほぼ等し
く２分した場合の各領域に分散配置されており、各基板
バイアス発生回路からチップをほぼ等しく２分する位置
までの抵抗及び容量がほぼ等しい。即ち、一方の領域に
おいて半導体基板に注入された電荷は、主として当該一
方の領域の基板バイアス発生回路により汲み上げられ、
他方の領域において半導体基板に注入された電荷は、主
として当該他方の領域の基板バイアス発生回路により汲
み上げられる。これにより、電荷が半導体基板に注入さ
れる箇所から基板バイアス発生回路までの抵抗、容量
（時定数）は、従来よりも小さくなり、半導体基板の基
板電位の安定性が改善される。
く２分した場合の各領域に分散配置されており、各基板
バイアス発生回路からチップをほぼ等しく２分する位置
までの抵抗及び容量がほぼ等しい。即ち、一方の領域に
おいて半導体基板に注入された電荷は、主として当該一
方の領域の基板バイアス発生回路により汲み上げられ、
他方の領域において半導体基板に注入された電荷は、主
として当該他方の領域の基板バイアス発生回路により汲
み上げられる。これにより、電荷が半導体基板に注入さ
れる箇所から基板バイアス発生回路までの抵抗、容量
（時定数）は、従来よりも小さくなり、半導体基板の基
板電位の安定性が改善される。
従って、大容量化、高速化に際しても、定常的に基板
電流を吸い上げることができるばかりでなく、基板バイ
アス発生回路から遠く離れた領域、あるいは、大電流を
発生して半導体基板中へ多量の電荷を注入する回路群の
存在する領域の基板電位が、過渡的、局所的に設定値か
らずれてしまうことを防止でき、バックゲートバイアス
効果によりエンハンストメント型のMOSトランジスタが
ディプレッション化が防止され、回路動作不能状態を引
き起されなくなる。
電流を吸い上げることができるばかりでなく、基板バイ
アス発生回路から遠く離れた領域、あるいは、大電流を
発生して半導体基板中へ多量の電荷を注入する回路群の
存在する領域の基板電位が、過渡的、局所的に設定値か
らずれてしまうことを防止でき、バックゲートバイアス
効果によりエンハンストメント型のMOSトランジスタが
ディプレッション化が防止され、回路動作不能状態を引
き起されなくなる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は、CMOSダイナミックRAMのチップ10上に、例
えば２個の基板バイアス発生回路111、112が分散配置さ
れている場合の配置関係の一例を示しており、このチッ
プにおける半導体基板と２個の基板バイアス発生回路と
の等価回路を第２図に示している。ここで、２個の基板
バイアス発生回路111、112は、チップ10をほぼ等しく２
分した場合の各領域に分散配置されており、例えば第１
図に示すように、チップ10上の中央部に配置されている
メモリセルアレイMAの両側に各１個の基板バイアス発生
回路111または112が配置されている。そして、基板バイ
アス発生回路111、112は、第２図に示すように、基板バ
イアス発生回路111、112からチップ10をほぼ等しく２分
する位置までの抵抗及び容量が互いにほぼ等しくなるよ
うに配置されることが望ましい。
えば２個の基板バイアス発生回路111、112が分散配置さ
れている場合の配置関係の一例を示しており、このチッ
プにおける半導体基板と２個の基板バイアス発生回路と
の等価回路を第２図に示している。ここで、２個の基板
バイアス発生回路111、112は、チップ10をほぼ等しく２
分した場合の各領域に分散配置されており、例えば第１
図に示すように、チップ10上の中央部に配置されている
メモリセルアレイMAの両側に各１個の基板バイアス発生
回路111または112が配置されている。そして、基板バイ
アス発生回路111、112は、第２図に示すように、基板バ
イアス発生回路111、112からチップ10をほぼ等しく２分
する位置までの抵抗及び容量が互いにほぼ等しくなるよ
うに配置されることが望ましい。
なお、上記半導体基板上には、チップの正常動作時
（半導体基板に正常な基板バイアスが印加されている
時）にエンハンスメント型であるようなMOSトランジス
タ（図示せず）が形成されている。
（半導体基板に正常な基板バイアスが印加されている
時）にエンハンスメント型であるようなMOSトランジス
タ（図示せず）が形成されている。
上記ダイナミックRAMにおいて、２個の基板バイアス
発生回路111、112の能力をそれぞれ十分に大きくしてお
けば、定常的には、RAMの動作時にRAM全体から湧き出し
て半導体基板へ注入されるキャリアを吸い上げ、キャリ
アによる半導体基板の電位変動を抑えることができる。
しかも、基板バイアス発生回路111、112から遠く離れた
領域、あるいは、大電流を発生して半導体基板中へ多量
の電荷を注入する回路群の存在する領域の基板電位が、
過渡的、局所的に設定値からずれてしまうことを防止で
き、バックゲートバイアス効果によりエンハンストメン
ト型のMOSトランジスタがディプレッション化して回路
動作不能状態を引き起すことを防止することができる。
発生回路111、112の能力をそれぞれ十分に大きくしてお
けば、定常的には、RAMの動作時にRAM全体から湧き出し
て半導体基板へ注入されるキャリアを吸い上げ、キャリ
アによる半導体基板の電位変動を抑えることができる。
しかも、基板バイアス発生回路111、112から遠く離れた
領域、あるいは、大電流を発生して半導体基板中へ多量
の電荷を注入する回路群の存在する領域の基板電位が、
過渡的、局所的に設定値からずれてしまうことを防止で
き、バックゲートバイアス効果によりエンハンストメン
ト型のMOSトランジスタがディプレッション化して回路
動作不能状態を引き起すことを防止することができる。
このことについて、第２図に示す等価回路を参照して
詳細に説明する。第２図において、Ibb/2…は２個の基
板バイアス発生回路111、112のそれぞれの汲み出し電
流、C/2…は２個の基板バイアス発生回路111、112のそ
れぞれの近傍およびそれぞれからほぼ等しい最遠点領域
（チップ10をほぼ等しく２分する位置）にそれぞれある
半導体基板の容量、R/2…は２個の基板バイアス発生回
路111、112から上記最遠点領域までの半導体基板（バル
ク）の抵抗、q0/2およびV0は基板バイアス発生回路1
11、112のそれぞれの近傍にある半導体基板の容量C/2…
に蓄えられている電荷およびこの容量C/2…にかかる電
圧、q1/2およびV1は基板バイアス発生回路111、112から
それぞれほぼ等しい最遠点領域にある半導体基板の容量
C/2…に蓄えられている電荷およびこの容量C/2…にかか
る電圧、Ｉは基板バイアス発生回路111、112からそれぞ
れほぼ等しい最遠点領域にある回路群が動作することに
より発生して半導体基体へ注入されるキャリア（電
流）、i/2…は前記抵抗R/2…にそれぞれ流れる電流を表
わしている。
詳細に説明する。第２図において、Ibb/2…は２個の基
板バイアス発生回路111、112のそれぞれの汲み出し電
流、C/2…は２個の基板バイアス発生回路111、112のそ
れぞれの近傍およびそれぞれからほぼ等しい最遠点領域
（チップ10をほぼ等しく２分する位置）にそれぞれある
半導体基板の容量、R/2…は２個の基板バイアス発生回
路111、112から上記最遠点領域までの半導体基板（バル
ク）の抵抗、q0/2およびV0は基板バイアス発生回路1
11、112のそれぞれの近傍にある半導体基板の容量C/2…
に蓄えられている電荷およびこの容量C/2…にかかる電
圧、q1/2およびV1は基板バイアス発生回路111、112から
それぞれほぼ等しい最遠点領域にある半導体基板の容量
C/2…に蓄えられている電荷およびこの容量C/2…にかか
る電圧、Ｉは基板バイアス発生回路111、112からそれぞ
れほぼ等しい最遠点領域にある回路群が動作することに
より発生して半導体基体へ注入されるキャリア（電
流）、i/2…は前記抵抗R/2…にそれぞれ流れる電流を表
わしている。
これらの関係から、前式（１）乃至（10）に準じて電
流i/2の時定数Ｔを求めと、 Ｔ＝（C/2）・（R/2）/2 ＝（Ｃ・R/4）/2 で表わされ、 Ｔ＝T0/4 となる。
流i/2の時定数Ｔを求めと、 Ｔ＝（C/2）・（R/2）/2 ＝（Ｃ・R/4）/2 で表わされ、 Ｔ＝T0/4 となる。
即ち、第１図のダイナミックRAMにおいては、チップ
をほぼ等しく２分した場合の各領域に２個の基板バイア
ス発生回路111、112が分散配置されており、基板バイア
ス発生回路111、112は、第２図に示すように、基板バイ
アス発生回路111、112からチップ10をほぼ等しく２分す
る位置（最遠点領域）までの抵抗及び容量がそれぞれ等
しくなっている。即ち、基板バイアス発生回路111、112
から最遠点領域までの距離は、第３図に示すようなチッ
プの端から端までの距離に比べて、半分になるため、当
然に、基板バイアス発生回路111、112から最遠点領域ま
での抵抗及び容量も、第３図の場合の半分程度となる。
よって、電流i/2の時定数Ｔは従来の時定数T0の1/4とな
り、基板電位の安定性は格段に改善される。
をほぼ等しく２分した場合の各領域に２個の基板バイア
ス発生回路111、112が分散配置されており、基板バイア
ス発生回路111、112は、第２図に示すように、基板バイ
アス発生回路111、112からチップ10をほぼ等しく２分す
る位置（最遠点領域）までの抵抗及び容量がそれぞれ等
しくなっている。即ち、基板バイアス発生回路111、112
から最遠点領域までの距離は、第３図に示すようなチッ
プの端から端までの距離に比べて、半分になるため、当
然に、基板バイアス発生回路111、112から最遠点領域ま
での抵抗及び容量も、第３図の場合の半分程度となる。
よって、電流i/2の時定数Ｔは従来の時定数T0の1/4とな
り、基板電位の安定性は格段に改善される。
なお、上記実施例では、２個の基板バイアス発生回路
を分散配置したが、これに限らず、３個以上の基板バイ
アス発生回路を分散配置すれば、基板電位の安定性はさ
らに向上する。この場合、チップをほぼ等しく２分した
場合の各領域に各基板バイアス発生回路を分散配置する
ことが望ましく、具体的には、チップをほぼ等しく２分
した場合の各領域において、それぞれ基板バイアス発生
回路を均等に分散配置すればよい。
を分散配置したが、これに限らず、３個以上の基板バイ
アス発生回路を分散配置すれば、基板電位の安定性はさ
らに向上する。この場合、チップをほぼ等しく２分した
場合の各領域に各基板バイアス発生回路を分散配置する
ことが望ましく、具体的には、チップをほぼ等しく２分
した場合の各領域において、それぞれ基板バイアス発生
回路を均等に分散配置すればよい。
また、複数個の基板バイアス発生回路の分散配置に際
して、前記チップ上における大容量駆動あるいは高速駆
動をする回路群（例えばダイナミックRAMにおいてはデ
ータ線リストア回路とかデータ出力バッファなどの特に
大電流を発生する回路群）が配置されている領域が存在
する場合には、この領域にも複数個の基板バイアス発生
回路のうちの少なくとも１個を配置すれば、半導体基板
へ注入されるキャリアを全体的に効率よく汲み上げ、基
体をある設定電位に安定的にクランプすることが出来
る。
して、前記チップ上における大容量駆動あるいは高速駆
動をする回路群（例えばダイナミックRAMにおいてはデ
ータ線リストア回路とかデータ出力バッファなどの特に
大電流を発生する回路群）が配置されている領域が存在
する場合には、この領域にも複数個の基板バイアス発生
回路のうちの少なくとも１個を配置すれば、半導体基板
へ注入されるキャリアを全体的に効率よく汲み上げ、基
体をある設定電位に安定的にクランプすることが出来
る。
［発明の効果］ 上述したように本発明によれば、４メガビットダイナ
ミックRAMを初めとする大容量化、高速の半導体集積回
路において、基板バイアスを安定的に半導体基板に供給
することができ、定常的な回路動作は勿論のこと、過渡
的な回路動作においても、基板バイアスを一定の設定電
位に保つことができる。従って、上記半導体基板上に形
成されているMOSトランジスタのバックゲートバイアス
効果は変動せず、安定したトランジスタ動作が保証さ
れ、大幅な回路動作マージンの向上が得られる。さら
に、CMOS集積回路においては、基板バイアスが安定に保
たれることにより、半導体基板のPN接合のオン電圧、バ
イポーラアクションの開始電圧が大幅に改善され、耐ラ
ッチアップ特性が大幅に改善されるという効果も得られ
る。
ミックRAMを初めとする大容量化、高速の半導体集積回
路において、基板バイアスを安定的に半導体基板に供給
することができ、定常的な回路動作は勿論のこと、過渡
的な回路動作においても、基板バイアスを一定の設定電
位に保つことができる。従って、上記半導体基板上に形
成されているMOSトランジスタのバックゲートバイアス
効果は変動せず、安定したトランジスタ動作が保証さ
れ、大幅な回路動作マージンの向上が得られる。さら
に、CMOS集積回路においては、基板バイアスが安定に保
たれることにより、半導体基板のPN接合のオン電圧、バ
イポーラアクションの開始電圧が大幅に改善され、耐ラ
ッチアップ特性が大幅に改善されるという効果も得られ
る。
第１図は本発明の一実施例に係るダイナミックRAMのチ
ップ上における基板バイアス発生回路の配置関係の一例
を説明するために示す図、第２図は第１図のダイナミッ
クRAMのチップ上における半導体基板と２個の基板バイ
アス発生回路との等価回路を示す回路図、第３図は従来
のダイナミックRAMのチップ上における半導体基板と基
板バイアス発生回路との等価回路を示す回路図である。 10……チップ、111、112……基板バイアス発生回路、MA
……メモリセルアレイ。
ップ上における基板バイアス発生回路の配置関係の一例
を説明するために示す図、第２図は第１図のダイナミッ
クRAMのチップ上における半導体基板と２個の基板バイ
アス発生回路との等価回路を示す回路図、第３図は従来
のダイナミックRAMのチップ上における半導体基板と基
板バイアス発生回路との等価回路を示す回路図である。 10……チップ、111、112……基板バイアス発生回路、MA
……メモリセルアレイ。
Claims (1)
- 【請求項１】チップの中央部に配置されるメモリセルア
レイと、前記チップの周辺部に配置され、前記チップの
基板の電位を所定値に設定する基板バイアス発生回路と
を有するダイナミック型ランダムアクセスメモリにおい
て、 前記基板バイアス発生回路は、前記チップの周辺部であ
って、前記チップをほぼ等しく２分した場合の各領域に
それぞれ少なくとも１個ずつ設けられ、各領域の基板バ
イアス発生回路のうちの少なくとも１個から前記チップ
をほぼ等しく２分する位置までの抵抗及び容量がほぼ等
しく、 さらに、大容量駆動あるいは高速駆動される回路群が存
在する領域にも、少なくとも１個の基板バイアス発生回
路が配置されていることを特徴とするダイナミック型ラ
ンダムアクセスメモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156046A JP2645142B2 (ja) | 1989-06-19 | 1989-06-19 | ダイナミック型ランダムアクセスメモリ |
| KR1019900008736A KR930005498B1 (ko) | 1989-06-19 | 1990-06-14 | 반도체 집적 회로 |
| US07/539,217 US5043597A (en) | 1989-06-19 | 1990-06-18 | Substrate bias generation circuit used in semiconductor integrated circuit |
| EP19900111438 EP0404008A3 (en) | 1989-06-19 | 1990-06-18 | Substrate bias generation circuit used in semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156046A JP2645142B2 (ja) | 1989-06-19 | 1989-06-19 | ダイナミック型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0321052A JPH0321052A (ja) | 1991-01-29 |
| JP2645142B2 true JP2645142B2 (ja) | 1997-08-25 |
Family
ID=15619136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156046A Expired - Fee Related JP2645142B2 (ja) | 1989-06-19 | 1989-06-19 | ダイナミック型ランダムアクセスメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5043597A (ja) |
| EP (1) | EP0404008A3 (ja) |
| JP (1) | JP2645142B2 (ja) |
| KR (1) | KR930005498B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2686376B2 (ja) * | 1991-04-03 | 1997-12-08 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3097200B2 (ja) * | 1991-08-26 | 2000-10-10 | 日本電気株式会社 | 半導体装置 |
| EP0836194B1 (en) * | 1992-03-30 | 2000-05-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| KR950006067Y1 (ko) * | 1992-10-08 | 1995-07-27 | 문정환 | 반도체 메모리 장치 |
| KR0132641B1 (ko) * | 1993-05-25 | 1998-04-16 | 세끼모또 타다히로 | 기판 바이어스 회로 |
| JP2684976B2 (ja) * | 1993-11-24 | 1997-12-03 | 日本電気株式会社 | 半導体装置 |
| FR2717918B1 (fr) * | 1994-03-25 | 1996-05-24 | Suisse Electronique Microtech | Circuit pour contrôler les tensions entre caisson et sources des transistors mos et système d'asservissement du rapport entre les courants dynamique et statique d'un circuit logique mos. |
| KR100496362B1 (ko) * | 1995-07-11 | 2006-05-02 | 텍사스 인스트루먼츠 인코포레이티드 | 기판트리거된래터럴npn을이용한집적esd보호회로 |
| JP3732914B2 (ja) * | 1997-02-28 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4587746B2 (ja) * | 2004-08-30 | 2010-11-24 | 富士通セミコンダクター株式会社 | 半導体装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559756A (en) * | 1978-10-30 | 1980-05-06 | Fujitsu Ltd | Semiconductor device |
| JPS5951750B2 (ja) * | 1978-11-24 | 1984-12-15 | 富士通株式会社 | 基板バイアス発生回路 |
| JPS5632758A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Substrate bias generating circuit |
| US4539490A (en) * | 1979-12-08 | 1985-09-03 | Tokyo Shibaura Denki Kabushiki Kaisha | Charge pump substrate bias with antiparasitic guard ring |
| US4433257A (en) * | 1980-03-03 | 1984-02-21 | Tokyo Shibaura Denki Kabushiki Kaisha | Voltage supply for operating a plurality of changing transistors in a manner which reduces minority carrier disruption of adjacent memory cells |
| JPS5758351A (en) * | 1980-09-24 | 1982-04-08 | Toshiba Corp | Substrate biasing device |
| JPS582061A (ja) * | 1981-06-26 | 1983-01-07 | Seiko Epson Corp | Ｃｍｏｓ集積回路 |
| EP0093818A1 (de) * | 1982-05-07 | 1983-11-16 | Deutsche ITT Industries GmbH | Monolithisch integrierte Schaltung mit integrierten Kondensatoren |
| US4494223B1 (en) * | 1982-09-16 | 1999-09-07 | Texas Instruments Inc | Sequentially clocked substrate bias generator for dynamic memory |
| NL8402764A (nl) * | 1984-09-11 | 1986-04-01 | Philips Nv | Schakeling voor het opwekken van een substraatvoorspanning. |
| US4686388A (en) * | 1985-03-12 | 1987-08-11 | Pitney Bowes Inc. | Integrated circuit substrate bias selection circuit |
| US4791317A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary mos circuit technology |
| JPH0682781B2 (ja) * | 1987-02-27 | 1994-10-19 | 日本電気株式会社 | 半導体装置 |
-
1989
- 1989-06-19 JP JP1156046A patent/JP2645142B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-14 KR KR1019900008736A patent/KR930005498B1/ko not_active IP Right Cessation
- 1990-06-18 US US07/539,217 patent/US5043597A/en not_active Expired - Lifetime
- 1990-06-18 EP EP19900111438 patent/EP0404008A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0404008A2 (en) | 1990-12-27 |
| KR910001969A (ko) | 1991-01-31 |
| US5043597A (en) | 1991-08-27 |
| EP0404008A3 (en) | 1992-04-01 |
| JPH0321052A (ja) | 1991-01-29 |
| KR930005498B1 (ko) | 1993-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940003891B1 (ko) | 오동작 방지수단을 갖는 반도체장치 | |
| KR100298159B1 (ko) | 충전펌프 | |
| JP3085455B2 (ja) | スタティックｒａｍ | |
| EP0275872B1 (de) | Integrierte Schaltung mit "Latch-up" Schutzschaltung in komplementärer MOS Schaltungstechnik | |
| US5158899A (en) | Method of manufacturing input circuit of semiconductor device | |
| KR100349788B1 (ko) | 소프트에러가감소된메모리셀및메모리장치와소프트에러의감소방법 | |
| KR960000964B1 (ko) | 반도체 집적회로장치 | |
| US5781490A (en) | Multiple staged power up of integrated circuit | |
| JP2645142B2 (ja) | ダイナミック型ランダムアクセスメモリ | |
| EP0261370B1 (de) | Integrierte Schaltung mit "Latch-up" Schutzschaltung in komplementärer MOS Schaltungstechnik | |
| EP0720295B1 (en) | Semiconductor device | |
| US4801983A (en) | Schottky diode formed on MOSFET drain | |
| US20030184360A1 (en) | Charge pump for flash memory with serially connected capacitors for preventing breakdown | |
| JP2528795B2 (ja) | ラツチアツプ保護回路付き集積回路 | |
| US4384218A (en) | Substrate bias generator | |
| US4904885A (en) | Substrate bias circuit having substrate bias voltage clamp and operating method therefor | |
| JPH03232269A (ja) | 半導体装置の入力回路 | |
| JPH044755B2 (ja) | ||
| GB2032211A (en) | High Performance Dynamic MOS Read/Write Memory | |
| JPS5950224B2 (ja) | 半導体装置 | |
| JPH07101842B2 (ja) | ドライバ回路を有する集積回路 | |
| KR930005977B1 (ko) | 오동작 방지수단을 갖는 반도체장치 | |
| US3761900A (en) | Capacitive matrix store | |
| JPH0782753B2 (ja) | ダイナミックメモリ装置 | |
| US4236170A (en) | Gate controlled negative resistance semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |