JPH0321052A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0321052A JPH0321052A JP1156046A JP15604689A JPH0321052A JP H0321052 A JPH0321052 A JP H0321052A JP 1156046 A JP1156046 A JP 1156046A JP 15604689 A JP15604689 A JP 15604689A JP H0321052 A JPH0321052 A JP H0321052A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、越板バイアス発生回路をチ・ソプ上に具備し
た半導体集積回路に係り、大容量のＣＭＯＳダイナミッ
クＲＡＭ （相補性絶縁ゲート型ダイナミック・ランダ
ム・アクセス・メモリ）などに使用される。
た半導体集積回路に係り、大容量のＣＭＯＳダイナミッ
クＲＡＭ （相補性絶縁ゲート型ダイナミック・ランダ
ム・アクセス・メモリ）などに使用される。
（従来の技術）
半導体集債回路において、基板ハイアス発生回路は一般
に広く用いられており、特にダイナミックＲＡＭでは、
人力アンダーシュー１・からメモリセルを保設したり、
越板のＰＮ接合の容量を減少させたりする」二で重要な
役割を果たしている。
に広く用いられており、特にダイナミックＲＡＭでは、
人力アンダーシュー１・からメモリセルを保設したり、
越板のＰＮ接合の容量を減少させたりする」二で重要な
役割を果たしている。
この基板ハイアス発生回路は、チップに与えられる電源
電圧を受けてこの電源電圧とは別の基板バイアス電圧を
発生し、その出力電圧を半導体基体に印加するものであ
り、従来は、チップ上に１個のみ設けられていた。
電圧を受けてこの電源電圧とは別の基板バイアス電圧を
発生し、その出力電圧を半導体基体に印加するものであ
り、従来は、チップ上に１個のみ設けられていた。
上記基板バイアス発生回路は、１個しかなくても、その
能力（汲み出し電流Ｉｂｂ）を十分に大きくしておけば
、定常的には、ＲＡＭの動作時にＲＡＭ全体から涌き出
して半導体址体へ注入されるキャリア（越板電流Ｉｓｕ
ｂ）を吸い上げ、ギャリアによる半導体是体の電位女動
を抑えることができる。
能力（汲み出し電流Ｉｂｂ）を十分に大きくしておけば
、定常的には、ＲＡＭの動作時にＲＡＭ全体から涌き出
して半導体址体へ注入されるキャリア（越板電流Ｉｓｕ
ｂ）を吸い上げ、ギャリアによる半導体是体の電位女動
を抑えることができる。
しかし、近年、ダイナミックＲＡＭの大容量化、高速化
により、ダイナミックＲＡＭのＭＯＳ＋−ランジスタは
より大きな容量をより高速に駆動しなければならなくな
り、個々の１・ランジスタの本流駆動能力は増大してい
る。その結果、半導体集積回路のチップ全体として大電
流が流れることになり、半導体基体へ注入されるキャリ
アも増加する。
により、ダイナミックＲＡＭのＭＯＳ＋−ランジスタは
より大きな容量をより高速に駆動しなければならなくな
り、個々の１・ランジスタの本流駆動能力は増大してい
る。その結果、半導体集積回路のチップ全体として大電
流が流れることになり、半導体基体へ注入されるキャリ
アも増加する。
加えて、チップ面積も増大したため、半導体旦体の抵抗
も増大しており、チップ上における基板ハイアス発生回
路から遠く離れた領域においては、この領域に存在する
回路群が動作した際、半導体基体へ注入されたキャリア
が半導体基体の抵抗分を介して基板バイアス発生回路に
より汲み」二げられるまで、半導体基体の容量と批抗と
にむ因する時間遅れを生じる。
も増大しており、チップ上における基板ハイアス発生回
路から遠く離れた領域においては、この領域に存在する
回路群が動作した際、半導体基体へ注入されたキャリア
が半導体基体の抵抗分を介して基板バイアス発生回路に
より汲み」二げられるまで、半導体基体の容量と批抗と
にむ因する時間遅れを生じる。
この時間遅れは、基板バイアス発生回路から最遠点領域
の址休電位を基板バイアス発生回路による設定電位から
一峙的にずれた値に変動させてしまう。その粘果、この
領域に存在するＭＯＳトランジスタのバックケートバイ
アスか上記■、１間領域で変化し、ＭＯＳ＋−ランジス
タのバックゲ−１・バイアス効果か変化し、ＭＯＳ＋−
ランジスタの特性か変化し、回路の誤動作を引き起こし
、ひいては、ＭＯＳトランジスタの閾値電圧ｖｔｈが正
（エンハンス１・メント型）てあるべきものか負（ディ
ブレッション型）になり、ＭＯＳトランジスタのノマリ
ーオン化による回路動作不能状態を引き起こしてしまう
。また、特にＣＭＯＳ半導体集積回路においては、ラッ
チアップ現象を引き起こす原因ともなる。
の址休電位を基板バイアス発生回路による設定電位から
一峙的にずれた値に変動させてしまう。その粘果、この
領域に存在するＭＯＳトランジスタのバックケートバイ
アスか上記■、１間領域で変化し、ＭＯＳ＋−ランジス
タのバックゲ−１・バイアス効果か変化し、ＭＯＳ＋−
ランジスタの特性か変化し、回路の誤動作を引き起こし
、ひいては、ＭＯＳトランジスタの閾値電圧ｖｔｈが正
（エンハンス１・メント型）てあるべきものか負（ディ
ブレッション型）になり、ＭＯＳトランジスタのノマリ
ーオン化による回路動作不能状態を引き起こしてしまう
。また、特にＣＭＯＳ半導体集積回路においては、ラッ
チアップ現象を引き起こす原因ともなる。
ここで、第３図に、従来のダイナミックＲＡＭのチップ
３０上に１個の基板ハイアス発生回路３］か設けられて
いる場合のチップ上における半導体基体と払板ハイアス
発生同路３１とのτ９゛ｆｉｌｌｉ Ｉｉｌ路を示し、
その動作について詳細に説明する。釦３図において、Ｒ
は半導体赳体（バルク）の抵抗、ＣｏＳＣ１は基板バイ
アス発生回路３１の近傍および基板バイアス発生回路３
１から最遠点領域にそれぞれある半導体基体の容量、Ｃ
ＩＯ，Ｑｌ はそれそれ容ＪｉｋＣｏ，Ｃ１に蓄えられ
ている電荷、■ｏ１Ｖ１はそれそれ容ＭＣｏ．，Ｃ１に
かかる電圧、■は越板バイアス発生回路３１から最遠点
領域にある回路群か動作することにより発生して半導体
基体へ注入されるキャリア（電流）、Ｉｂｂは基板バイ
アス発牛同路３１の汲み出し電流、１は前記抵抗Ｒに流
れる電流を表わしており、これらの関係は次に示すよう
になる。
３０上に１個の基板ハイアス発生回路３］か設けられて
いる場合のチップ上における半導体基体と払板ハイアス
発生同路３１とのτ９゛ｆｉｌｌｉ Ｉｉｌ路を示し、
その動作について詳細に説明する。釦３図において、Ｒ
は半導体赳体（バルク）の抵抗、ＣｏＳＣ１は基板バイ
アス発生回路３１の近傍および基板バイアス発生回路３
１から最遠点領域にそれぞれある半導体基体の容量、Ｃ
ＩＯ，Ｑｌ はそれそれ容ＪｉｋＣｏ，Ｃ１に蓄えられ
ている電荷、■ｏ１Ｖ１はそれそれ容ＭＣｏ．，Ｃ１に
かかる電圧、■は越板バイアス発生回路３１から最遠点
領域にある回路群か動作することにより発生して半導体
基体へ注入されるキャリア（電流）、Ｉｂｂは基板バイ
アス発牛同路３１の汲み出し電流、１は前記抵抗Ｒに流
れる電流を表わしており、これらの関係は次に示すよう
になる。
Ｖ， −Ｒ ｉ−Ｖｏ＝０ −１１ｑ＋
＝ＣＩＶ＋ ・・・（２ｑ ｏ
＝ Ｃ［） ＶＯ −（３ｄ ｑ
１ ／ ｄ ｔ−１ − ｉ ・・・（
４ｄ ｑ ｏ ／ ｄ ｔ ＝ ｉ − １ ｂ ｂ
− （５５ 上式（１）、（２）、（３）より、 ｉ”” （Ｖ＋ Ｖｏ ）／Ｒ ＝ｆ（ｑ＋／Ｃ＋） （Ｑｏ／Ｃｏ）ｌ／Ｒ−（６
）上式（６）をｔで微分し、（４）、（５）式を代入す
ると、 ｄ ｉ ／ｄ ｔ ＝ ［ｆ（Ｉ − ｉ）／Ｃ＋ １
ｆ（ｉ − １ ｂｂ）／Ｃｏ ｌ］／Ｒ＝Ｉ（ １／
Ｃ ＩＲ） （１．／ Ｃ ｏ Ｒ）ｌ ｉ−Ｈ（
１／Ｃ，Ｒ）＋ （Ｉｂｂ／ＣｏＲ）１となる。ここで
、Ｃ１＝ｃｏ＝ｃとすれば、ｄ ｉ／ｄ ｔ ＝ （−
２／ＣＲ） ｉ＋ （１＋Ｉｂｂ）／ＣＲ ・・
・（７）となり、（−２／ＣＲ） −Ａ，（１＋Ｉｂｂ
）／ＣＲ＝Ｂとおくと、 ｄ ｉ／ｄ ｔ＝Ａｉ＋Ｂ （＜０） ・・・
（８）となる。上式（８）の微分方程式を解くと、ｉ＝
−（εＡＫ／Ａ）ε訓−Ｂ／Ａ ・・・（９）
となる。ただし、Ｋは積分定数である。これを変形する
と、 ｉ ＝ Ｐ ε’−”ＣＲ” − Ｂ ／ Ａ
− （１０）６ となる。ここで、 Ｐ一−εＡＫ／Ａ である。
＝ＣＩＶ＋ ・・・（２ｑ ｏ
＝ Ｃ［） ＶＯ −（３ｄ ｑ
１ ／ ｄ ｔ−１ − ｉ ・・・（
４ｄ ｑ ｏ ／ ｄ ｔ ＝ ｉ − １ ｂ ｂ
− （５５ 上式（１）、（２）、（３）より、 ｉ”” （Ｖ＋ Ｖｏ ）／Ｒ ＝ｆ（ｑ＋／Ｃ＋） （Ｑｏ／Ｃｏ）ｌ／Ｒ−（６
）上式（６）をｔで微分し、（４）、（５）式を代入す
ると、 ｄ ｉ ／ｄ ｔ ＝ ［ｆ（Ｉ − ｉ）／Ｃ＋ １
ｆ（ｉ − １ ｂｂ）／Ｃｏ ｌ］／Ｒ＝Ｉ（ １／
Ｃ ＩＲ） （１．／ Ｃ ｏ Ｒ）ｌ ｉ−Ｈ（
１／Ｃ，Ｒ）＋ （Ｉｂｂ／ＣｏＲ）１となる。ここで
、Ｃ１＝ｃｏ＝ｃとすれば、ｄ ｉ／ｄ ｔ ＝ （−
２／ＣＲ） ｉ＋ （１＋Ｉｂｂ）／ＣＲ ・・
・（７）となり、（−２／ＣＲ） −Ａ，（１＋Ｉｂｂ
）／ＣＲ＝Ｂとおくと、 ｄ ｉ／ｄ ｔ＝Ａｉ＋Ｂ （＜０） ・・・
（８）となる。上式（８）の微分方程式を解くと、ｉ＝
−（εＡＫ／Ａ）ε訓−Ｂ／Ａ ・・・（９）
となる。ただし、Ｋは積分定数である。これを変形する
と、 ｉ ＝ Ｐ ε’−”ＣＲ” − Ｂ ／ Ａ
− （１０）６ となる。ここで、 Ｐ一−εＡＫ／Ａ である。
従って、第３図に示した従来のダイナミックＲＡＭにお
いては、半導体基体の抵抗に流れる電流ｉの時定数丁。
いては、半導体基体の抵抗に流れる電流ｉの時定数丁。
は、Ｔｏ＝Ｃ−Ｒ／２で表わされ、半導体基体の抵抗Ｒ
および容量Ｃの関数となる。半導体果債回路の大容量化
か進むにつれて、十導体基体の抵抗Ｒおよび谷昆Ｃが大
きくなるので、電流ｊの時定数Ｔｏが大きくなってくる
。これにより、半導体基体中を電流ｌが流れにくくなり
、前述したように基板ハイアス発坐回路３１から遠く離
れた領域、あるいは、大電流を発生して半導体基体中へ
多量の電荷を注入する回路群の存在する領域の基体電位
か、逸渡的、局所的に設定値からずれてしまうのである
。
および容量Ｃの関数となる。半導体果債回路の大容量化
か進むにつれて、十導体基体の抵抗Ｒおよび谷昆Ｃが大
きくなるので、電流ｊの時定数Ｔｏが大きくなってくる
。これにより、半導体基体中を電流ｌが流れにくくなり
、前述したように基板ハイアス発坐回路３１から遠く離
れた領域、あるいは、大電流を発生して半導体基体中へ
多量の電荷を注入する回路群の存在する領域の基体電位
か、逸渡的、局所的に設定値からずれてしまうのである
。
（発明が解決しようとする課題）
上記したように従来のダイナミックＲＡＭは、乱板ハイ
アス発生回路がチップ上に１個しかなく、その能力を十
分に大きくしておいても、大容量化、高速化に伴い、旦
板バイアス発生回路から遠く離れた領域、あるいは、大
電流を発生して半導体基体中へ多量の電４ｉ＋を注入す
る回路群の存在する領域の基体電位か、過渡的、局所的
に設定値からずれてしまい、ハックゲ−１・バイアス効
果によりエンハンストメン１・型のＭＯＳトランジスタ
がディプレッンヨン化し、回路動作不能状態を引き起こ
してしまういう間通かある。
アス発生回路がチップ上に１個しかなく、その能力を十
分に大きくしておいても、大容量化、高速化に伴い、旦
板バイアス発生回路から遠く離れた領域、あるいは、大
電流を発生して半導体基体中へ多量の電４ｉ＋を注入す
る回路群の存在する領域の基体電位か、過渡的、局所的
に設定値からずれてしまい、ハックゲ−１・バイアス効
果によりエンハンストメン１・型のＭＯＳトランジスタ
がディプレッンヨン化し、回路動作不能状態を引き起こ
してしまういう間通かある。
本発明は、上記問題点を解決すべくなされたもので、そ
のＬ１的は、大容量化、高速化に際しても、定常的に基
板′屯流を吸い」一げることかできるばかりでなく、基
板ハイアス発生回路から遠く離れた領域、あるいは、大
電流を発生して半導体基体中へ多量の電荷を注入する回
路群の存在する領域の基体電位が、過渡的、局所的に設
定値からずれてしまうことを防止でき、バックゲ−１・
バイアス効果によりエンハンストメント型のＭＯＳトラ
ンジスタかディプレッンヨン化して回路動作不能状態を
引き起すことを防止し得る半導体集積回路を提供するこ
とにある。
のＬ１的は、大容量化、高速化に際しても、定常的に基
板′屯流を吸い」一げることかできるばかりでなく、基
板ハイアス発生回路から遠く離れた領域、あるいは、大
電流を発生して半導体基体中へ多量の電荷を注入する回
路群の存在する領域の基体電位が、過渡的、局所的に設
定値からずれてしまうことを防止でき、バックゲ−１・
バイアス効果によりエンハンストメント型のＭＯＳトラ
ンジスタかディプレッンヨン化して回路動作不能状態を
引き起すことを防止し得る半導体集積回路を提供するこ
とにある。
［発明の梠成］
（課題を解決するための手段）
本発明は、チップに与えられる電源電圧とは別の基板バ
イアス電圧を発生する基板バイアス発生回路をチップ上
に具備し、この基板バイアス発生回路の出力電圧が印加
される半導体基体上にＭＯＳトランジスタが形成されて
いる半導体集積回路において、上記基板ハイアス発生回
路は、複数個設けられ、かつ、上記チップ上に分散配置
されていることを特徴とする。
イアス電圧を発生する基板バイアス発生回路をチップ上
に具備し、この基板バイアス発生回路の出力電圧が印加
される半導体基体上にＭＯＳトランジスタが形成されて
いる半導体集積回路において、上記基板ハイアス発生回
路は、複数個設けられ、かつ、上記チップ上に分散配置
されていることを特徴とする。
（作 用）
複数個の越板ハイアス発生回路が、チップをほぼ等しく
２分した場合の各領域に分散配置されており、各基板バ
イアス発生回路がそれそれ受け持つチップ上の各領域は
、従来の１個の基板バイアス発生回路が受け持つチップ
上の領域より小さくなっている。これにより、各基板バ
イアス発生回路かそれそれ受けｌ ，１ｆつチップ上の
各領域の把抗および容量がそれぞれ小さく抑えられてい
るので、この抵抗に流れる電流の時定数は従来の時定数
よ９ りも小さくなり、基体電位の安定性が改善される。
２分した場合の各領域に分散配置されており、各基板バ
イアス発生回路がそれそれ受け持つチップ上の各領域は
、従来の１個の基板バイアス発生回路が受け持つチップ
上の領域より小さくなっている。これにより、各基板バ
イアス発生回路かそれそれ受けｌ ，１ｆつチップ上の
各領域の把抗および容量がそれぞれ小さく抑えられてい
るので、この抵抗に流れる電流の時定数は従来の時定数
よ９ りも小さくなり、基体電位の安定性が改善される。
従って、大容量化、高速化に際しても、定常的に基板電
流を吸い上げることかできるばかりでなく、基板バイア
ス発生回路から遠く離れた領域、あるいは、大電流を発
生して半導体基体中へ多量の電荷を注入する回路群の存
：１′１二する領域の基体電位が、過渡的、局所的に設
定値からずれてしまうことを防止でき、パックゲートハ
イアス効果によりエンハンス１・メント型のＭＯＳＩ−
ランジスタがディプレッション化が防止され、回路動作
不能状態を引き起されなくなる。
流を吸い上げることかできるばかりでなく、基板バイア
ス発生回路から遠く離れた領域、あるいは、大電流を発
生して半導体基体中へ多量の電荷を注入する回路群の存
：１′１二する領域の基体電位が、過渡的、局所的に設
定値からずれてしまうことを防止でき、パックゲートハ
イアス効果によりエンハンス１・メント型のＭＯＳＩ−
ランジスタがディプレッション化が防止され、回路動作
不能状態を引き起されなくなる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、ＣＭＯＳダイナミックＲＡＭのチップ１０上
に、例えば２個の基板バイアス発生回路１．１，、１１
．２か分散配置されている場合の配置関係の一例を示し
ており、このチップにおける半導体越体と２個の基板バ
イアス発生回路との等価回路を示す第２図に示している
。ここで、２個の１０ 基板ハイアス発生回路１． １ ］ １． １．
２は、チップ１０をほぼ等しく２分した場合の各領域に
分散配置されており、例えば第１図に示すように、チッ
プ］０上の中央部に配置されているメモリセルアレイＭ
Ａの両側に各１個の基板ハイアス発生回路］１１または
１１２が配置されている。そして、払板バイアス発ζＬ
同路１．１．１ １１２は、それそれの出力電圧を
チップ上のほぼ半分の各領域の゛Ｉ′導体基体に赴板バ
イアスとして供給している。この場合、基板バイアス発
生回路１．１．’ ＋ １ ］． ２は、それぞれ
が受け持つチップ上の領域における最遠点領域までの距
離かそれぞれほほ等しくなるように配置されることが望
ましい。
に、例えば２個の基板バイアス発生回路１．１，、１１
．２か分散配置されている場合の配置関係の一例を示し
ており、このチップにおける半導体越体と２個の基板バ
イアス発生回路との等価回路を示す第２図に示している
。ここで、２個の１０ 基板ハイアス発生回路１． １ ］ １． １．
２は、チップ１０をほぼ等しく２分した場合の各領域に
分散配置されており、例えば第１図に示すように、チッ
プ］０上の中央部に配置されているメモリセルアレイＭ
Ａの両側に各１個の基板ハイアス発生回路］１１または
１１２が配置されている。そして、払板バイアス発ζＬ
同路１．１．１ １１２は、それそれの出力電圧を
チップ上のほぼ半分の各領域の゛Ｉ′導体基体に赴板バ
イアスとして供給している。この場合、基板バイアス発
生回路１．１．’ ＋ １ ］． ２は、それぞれ
が受け持つチップ上の領域における最遠点領域までの距
離かそれぞれほほ等しくなるように配置されることが望
ましい。
なお、上記半導体旦体上には、チップの正常動作哨（半
導体越体に正常な基板／１イアスが印加されている時）
にエンハンスメント型であるようなＭＯＳトランシスタ
（図示せず）か形成されている。
導体越体に正常な基板／１イアスが印加されている時）
にエンハンスメント型であるようなＭＯＳトランシスタ
（図示せず）か形成されている。
上記ダイナミックＲＡＭにおいて、２個の基板バイアス
発生回路］．１．ｌ、１１２の能力をそれぞコ１ れ十分に大きくしておけば、定常的には、ＲＡＭの動作
０，〒にＲＡＭ全体から涌き出して半導体基体へ注入さ
れるキャリアを吸い上げ、キャリアによる半導体基体の
電位変動を抑えることができる。
発生回路］．１．ｌ、１１２の能力をそれぞコ１ れ十分に大きくしておけば、定常的には、ＲＡＭの動作
０，〒にＲＡＭ全体から涌き出して半導体基体へ注入さ
れるキャリアを吸い上げ、キャリアによる半導体基体の
電位変動を抑えることができる。
しかも、基板バイアス発生回路１ ］．１ 、１１２か
ら遠く離れた領域、あるいは、大電流を発生して半導体
越体中へ多量の電荷を注入する回路群の存在する領域の
基体電位が、過渡的、局所的に設定値からずれてしまう
ことを防止でき、バックゲ−１・ハイアス効果によりエ
ンハンストメント型のＭＯＳトランジスタがディプレッ
ション化して回路動作不能状態を引き起すことを防止す
ることができる。
ら遠く離れた領域、あるいは、大電流を発生して半導体
越体中へ多量の電荷を注入する回路群の存在する領域の
基体電位が、過渡的、局所的に設定値からずれてしまう
ことを防止でき、バックゲ−１・ハイアス効果によりエ
ンハンストメント型のＭＯＳトランジスタがディプレッ
ション化して回路動作不能状態を引き起すことを防止す
ることができる。
このことについて、第２図に示す等価回路を参照して詳
細に説明する。第２図において、Ｉｂｂ／２・・・は２
個の基板バイアス発生回路１１１１１２のそれそれの汲
み出し電流、Ｃ／２・・・は２個の基板ハイアス発生回
路１ ］． １ 、１ １ ２のそれそれの近傍および
それそれからほほ等しい最遠点領域にそれぞれある半導
体基体の容量、Ｒ／２・・・１２ は２個の基板バイアス発生回路１１．１、１１．２から
上記最遠点領域までの半導体旦体（バルク）の抵抗、ｑ
ｏ ／２およびＶ。は旦板バイアス発生回路１１１、１
１２のそれそれの近傍にある半導体址体の容ｍ Ｃ ／
２・・に蓄えられている電７−；Ｉおよびこの容量Ｃ
／２・・・にかかる電圧、ｑ１／２およびＶ】は基板バ
イアス発生回路１ １ １ 、１ １ ２からそれぞれ
ほほ等しい最遠点領域にある半導体址体の容ｆｆｉｃ／
２・・・に蓄えられている電荷およびこの容ｆｆｉｃ／
２・・・にかかる電圧、■は基板バイアス発生回路１１
１、１１２からそれぞれほぼ等しい最遠点領域にある回
路群か動作することにより発生して半導体基体へ注入さ
れるキャリア（電流）、ｉ ／ ２・・・は前記抵抗Ｒ
／２・・・にそれぞれ流れる電流を表わしている。
細に説明する。第２図において、Ｉｂｂ／２・・・は２
個の基板バイアス発生回路１１１１１２のそれそれの汲
み出し電流、Ｃ／２・・・は２個の基板ハイアス発生回
路１ ］． １ 、１ １ ２のそれそれの近傍および
それそれからほほ等しい最遠点領域にそれぞれある半導
体基体の容量、Ｒ／２・・・１２ は２個の基板バイアス発生回路１１．１、１１．２から
上記最遠点領域までの半導体旦体（バルク）の抵抗、ｑ
ｏ ／２およびＶ。は旦板バイアス発生回路１１１、１
１２のそれそれの近傍にある半導体址体の容ｍ Ｃ ／
２・・に蓄えられている電７−；Ｉおよびこの容量Ｃ
／２・・・にかかる電圧、ｑ１／２およびＶ】は基板バ
イアス発生回路１ １ １ 、１ １ ２からそれぞれ
ほほ等しい最遠点領域にある半導体址体の容ｆｆｉｃ／
２・・・に蓄えられている電荷およびこの容ｆｆｉｃ／
２・・・にかかる電圧、■は基板バイアス発生回路１１
１、１１２からそれぞれほぼ等しい最遠点領域にある回
路群か動作することにより発生して半導体基体へ注入さ
れるキャリア（電流）、ｉ ／ ２・・・は前記抵抗Ｒ
／２・・・にそれぞれ流れる電流を表わしている。
これらの関係から、前式（１）乃至（１０）に準じて電
流ｉ ／ ２の時定数Ｔを求めと、Ｔ＝ （Ｃ／２）
（Ｒ／２）／２＝ （Ｃ − Ｒ／４） ／２ で表わされ、 １ ３ Ｔ ＝ Ｔ ｏ ／ ４ となる。
流ｉ ／ ２の時定数Ｔを求めと、Ｔ＝ （Ｃ／２）
（Ｒ／２）／２＝ （Ｃ − Ｒ／４） ／２ で表わされ、 １ ３ Ｔ ＝ Ｔ ｏ ／ ４ となる。
即ち、第１図のダイナミックＲＡＭにおいては、チップ
をほぼ’：’；； Ｌ ＜ ２分した場合の各領域に２
個の払板バイアス発生回路１．１１ ］．１．２が
分散配置されており、基板バイアス発生回路１１１１１
２がそれぞれ受け持つチップ上の各領域は、実質的に、
第３図に示した従来の１個の基板バイアス発生回路３１
が受け持つチップ３０上の領域の半分になっている。こ
れにより、基板バイアス発生回路１１１、１１２がそれ
ぞれ受け持つチップ上の各領域の抵抗Ｒ／２・・・およ
び容’ＪＡ Ｃ ／ ２・・・がそれそれ小さく抑えら
れているので、電流ｉ／２の時定数Ｔは従来の時定数Ｔ
ｏの１／４となり、基体電位の安定性は格段に改善され
る。
をほぼ’：’；； Ｌ ＜ ２分した場合の各領域に２
個の払板バイアス発生回路１．１１ ］．１．２が
分散配置されており、基板バイアス発生回路１１１１１
２がそれぞれ受け持つチップ上の各領域は、実質的に、
第３図に示した従来の１個の基板バイアス発生回路３１
が受け持つチップ３０上の領域の半分になっている。こ
れにより、基板バイアス発生回路１１１、１１２がそれ
ぞれ受け持つチップ上の各領域の抵抗Ｒ／２・・・およ
び容’ＪＡ Ｃ ／ ２・・・がそれそれ小さく抑えら
れているので、電流ｉ／２の時定数Ｔは従来の時定数Ｔ
ｏの１／４となり、基体電位の安定性は格段に改善され
る。
なお、上記実施例では、２個の基板バイアス発生回路を
分散酷置したが、これに眠らず、３個以上の基板バイア
ス発生回路を分散配置すれば、基体電位の安定性はさら
に向上する。この場合、チップをほぼ等しく２分した場
合の各領域に各基板１４ ハイアス発生回路を分散配置することか望ましく、具体
的には、各越板ハイアス発生回路がそれそれ受け持つチ
ップ上の各領域の大きさかほぼ等しくなるように、各基
板バイアス発生回路かそれそれ受け持つチップ上の各領
域における最遠点領域までの距離がそれそれほぼ等しく
なるように均等に分散配置すればよい。
分散酷置したが、これに眠らず、３個以上の基板バイア
ス発生回路を分散配置すれば、基体電位の安定性はさら
に向上する。この場合、チップをほぼ等しく２分した場
合の各領域に各基板１４ ハイアス発生回路を分散配置することか望ましく、具体
的には、各越板ハイアス発生回路がそれそれ受け持つチ
ップ上の各領域の大きさかほぼ等しくなるように、各基
板バイアス発生回路かそれそれ受け持つチップ上の各領
域における最遠点領域までの距離がそれそれほぼ等しく
なるように均等に分散配置すればよい。
また、複数個の基板ハイアス発生回路の分散配置に際し
て、前記チップ上における大容量駆動あるいは高速駆動
をする回路群（例えばダイナミックＲＡＭにおいてはデ
ータ線リス１・ア回路とかデータ出力バツファなどの特
に大電流を発生する回路群）か配置されている領域か存
作する場合には、この領域にも複数個の基板バイアス発
生回路のうちの少なくとも１個を配置すれば、半導体基
体・＼注入されるキャリアを全体的に効率よく汲み上げ
、基体をある設定電位に安定的にクランプすることか出
来る。
て、前記チップ上における大容量駆動あるいは高速駆動
をする回路群（例えばダイナミックＲＡＭにおいてはデ
ータ線リス１・ア回路とかデータ出力バツファなどの特
に大電流を発生する回路群）か配置されている領域か存
作する場合には、この領域にも複数個の基板バイアス発
生回路のうちの少なくとも１個を配置すれば、半導体基
体・＼注入されるキャリアを全体的に効率よく汲み上げ
、基体をある設定電位に安定的にクランプすることか出
来る。
［発明の効果コ
上述したように本発明によれば、４メガビッ１５
トダイナミックＲＡＭを初めとする大容量化、高速の半
導体集積回路において、基板バイアスを安定的に半導体
基体に供給することができ、定常的な回路動作は勿論の
こと、過渡的な回路動作においても、基板ハイアスを一
定の設定電位に保つことができる。従って、上記半導体
基体上に形成されているＭＯＳ＋−ランジスタのバック
ゲートバイアス効果は変動せず、安定したトランジスタ
動作が保証され、大幅な回路動作マージンの向上が得ら
れる。さらに、ＣＭＯＳ集積回路においては、基板バイ
アスが安定に保たれることにより、半導体基体のＰＮ接
合のオン電圧、バイポーラアクションの開始電圧が大幅
に改善され、耐ラッチアップ特性が大幅に改善されると
いう効果も得られる。
導体集積回路において、基板バイアスを安定的に半導体
基体に供給することができ、定常的な回路動作は勿論の
こと、過渡的な回路動作においても、基板ハイアスを一
定の設定電位に保つことができる。従って、上記半導体
基体上に形成されているＭＯＳ＋−ランジスタのバック
ゲートバイアス効果は変動せず、安定したトランジスタ
動作が保証され、大幅な回路動作マージンの向上が得ら
れる。さらに、ＣＭＯＳ集積回路においては、基板バイ
アスが安定に保たれることにより、半導体基体のＰＮ接
合のオン電圧、バイポーラアクションの開始電圧が大幅
に改善され、耐ラッチアップ特性が大幅に改善されると
いう効果も得られる。
第１図は本発明の一実施例に係るダイナミックＲＡＭの
チップ上における基板バイアス発生回路の配置関係の一
例を説明するために示す図、第２図は第１図のダイナミ
ックＲＡＭのチップ上における半導体基体と２個の基板
バイアス発生回路と１６ の等価回路を示す回路図、第３図は従来のダイナミック
ＲＡＭのチップ上における半導体基体と基板バイアス発
生回路との等価回路を示す回路図である。 １０・・・チップ、１１，，１．１２・・・基板バイア
ス発生回路、ＭＡ・メモリセルアレイ。
チップ上における基板バイアス発生回路の配置関係の一
例を説明するために示す図、第２図は第１図のダイナミ
ックＲＡＭのチップ上における半導体基体と２個の基板
バイアス発生回路と１６ の等価回路を示す回路図、第３図は従来のダイナミック
ＲＡＭのチップ上における半導体基体と基板バイアス発
生回路との等価回路を示す回路図である。 １０・・・チップ、１１，，１．１２・・・基板バイア
ス発生回路、ＭＡ・メモリセルアレイ。
Claims (3)
- （１）チップに与えられる電源電圧とは別の基板バイア
ス電圧を発生する基板バイアス発生回路をチップ上に具
備し、この基板バイアス発生回路の出力電圧が印加され
る半導体基体上にＭＯＳトランジスタが形成されている
半導体集積回路において、 前記基板バイアス発生回路は複数個設けられ、かつ前記
チップ上に分散配置されていることを特徴とする半導体
集積回路。 - （２）前記複数個の基板バイアス発生回路は、前記チッ
プをほぼ等しく２分した場合の各領域に分散配置されて
いることを特徴とする請求項１記載の半導体集積回路。 - （３）前記複数個の基板バイアス発生回路のうちの少な
くとも１個は、前記チップ上における大容量駆動あるい
は高速駆動をする回路群の存在する領域に配置されてい
ることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156046A JP2645142B2 (ja) | 1989-06-19 | 1989-06-19 | ダイナミック型ランダムアクセスメモリ |
| KR1019900008736A KR930005498B1 (ko) | 1989-06-19 | 1990-06-14 | 반도체 집적 회로 |
| EP19900111438 EP0404008A3 (en) | 1989-06-19 | 1990-06-18 | Substrate bias generation circuit used in semiconductor integrated circuit |
| US07/539,217 US5043597A (en) | 1989-06-19 | 1990-06-18 | Substrate bias generation circuit used in semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156046A JP2645142B2 (ja) | 1989-06-19 | 1989-06-19 | ダイナミック型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0321052A true JPH0321052A (ja) | 1991-01-29 |
| JP2645142B2 JP2645142B2 (ja) | 1997-08-25 |
Family
ID=15619136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156046A Expired - Fee Related JP2645142B2 (ja) | 1989-06-19 | 1989-06-19 | ダイナミック型ランダムアクセスメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5043597A (ja) |
| EP (1) | EP0404008A3 (ja) |
| JP (1) | JP2645142B2 (ja) |
| KR (1) | KR930005498B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04306874A (ja) * | 1991-04-03 | 1992-10-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3097200B2 (ja) * | 1991-08-26 | 2000-10-10 | 日本電気株式会社 | 半導体装置 |
| EP0564204A3 (en) * | 1992-03-30 | 1994-09-28 | Mitsubishi Electric Corp | Semiconductor device |
| KR950006067Y1 (ko) * | 1992-10-08 | 1995-07-27 | 문정환 | 반도체 메모리 장치 |
| KR0132641B1 (ko) * | 1993-05-25 | 1998-04-16 | 세끼모또 타다히로 | 기판 바이어스 회로 |
| JP2684976B2 (ja) * | 1993-11-24 | 1997-12-03 | 日本電気株式会社 | 半導体装置 |
| FR2717918B1 (fr) * | 1994-03-25 | 1996-05-24 | Suisse Electronique Microtech | Circuit pour contrôler les tensions entre caisson et sources des transistors mos et système d'asservissement du rapport entre les courants dynamique et statique d'un circuit logique mos. |
| KR100496362B1 (ko) * | 1995-07-11 | 2006-05-02 | 텍사스 인스트루먼츠 인코포레이티드 | 기판트리거된래터럴npn을이용한집적esd보호회로 |
| JP3732914B2 (ja) | 1997-02-28 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4587746B2 (ja) * | 2004-08-30 | 2010-11-24 | 富士通セミコンダクター株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211745A (ja) * | 1987-02-27 | 1988-09-02 | Nec Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5559756A (en) * | 1978-10-30 | 1980-05-06 | Fujitsu Ltd | Semiconductor device |
| JPS5951750B2 (ja) * | 1978-11-24 | 1984-12-15 | 富士通株式会社 | 基板バイアス発生回路 |
| JPS5632758A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Substrate bias generating circuit |
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-
1989
- 1989-06-19 JP JP1156046A patent/JP2645142B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-14 KR KR1019900008736A patent/KR930005498B1/ko not_active IP Right Cessation
- 1990-06-18 EP EP19900111438 patent/EP0404008A3/en not_active Ceased
- 1990-06-18 US US07/539,217 patent/US5043597A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04306874A (ja) * | 1991-04-03 | 1992-10-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910001969A (ko) | 1991-01-31 |
| EP0404008A2 (en) | 1990-12-27 |
| KR930005498B1 (ko) | 1993-06-22 |
| US5043597A (en) | 1991-08-27 |
| JP2645142B2 (ja) | 1997-08-25 |
| EP0404008A3 (en) | 1992-04-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |