KR930005498B1

KR930005498B1 - 반도체 집적 회로

Info

Publication number: KR930005498B1
Application number: KR1019900008736A
Authority: KR
Inventors: 도루 후루야마; 히로토 다나카
Original assignee: 가부시끼가이샤 도시바; 아오이 죠이치
Priority date: 1989-06-19
Filing date: 1990-06-14
Publication date: 1993-06-22
Also published as: JPH0321052A; EP0404008A3; JP2645142B2; KR910001969A; US5043597A; EP0404008A2

Abstract

내용 없음.

Description

반도체 집적 회로

제1도는 본 발명의 1실시예에 따른 다이나믹램의 칩상에 있어서 기판바이어스발생회로의 비치관계의 일예를 설명하기 위한 도면.

제2도는 제1도의 다이나믹램의 칩상에 있어서 반도체기판과 2개의 기판바이어스발생회로의 동기회로를 나타낸 회로도.

제3도는 종래의 다이나믹램의 칩상에 있어서 반도체기판과 기판바이어스발생회로의 등가회로를 나타낸 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 칩 11₁,11₂: 기판바이어스발생회로

MA : 메모리셀어레이 30 : 칩

31 : 기판바이어스발생회로

[산업상의 이용분야]

본 발명은 기판바이어스발생회로를 칩상에 구비한 반도체 집적회로에 관한 것으로, 특히 대용량의 CMOS 다이나믹RAM(상보형 절연게이트 다이나믹RAM) 등으로 사용되는 반도체집적회로에 관한 것이다.

[종래의 기술 및 그 문제점]

기판바이어스발생회로는 반도체집적회로에 있어서 일반적으로 폭넓게 사용되는 것으로, 특히 다이나믹RAM에서는 입력 언더쇼트(入力under short)로 부터 메모리를 보호하거나 기판의 PN접합의 용량을 검소시킨다거나 할 때 중요한 역할을 하는 것이다. 이 기판바이어스발생회로는 칩에 공급되는 전원 전압을 받아들이고 이 전원전압과는 별도로 기판바이어스전압을 발생시켜 그 출력전압을 반도체기판에 인가하는 것으로, 종래에는 칩상에 1개만이 설치되어 있었다.

상기 기판바이어스발생회로는 1개밖에 없어도 그 능력(유출전류 Ibb)을 충분히 크게 설정해 놓으면 정상적으로는 RAM의 동작시에 RAM전체로 부터 반도체기판으로 주입되는 캐리어(기판전류 Isub)를 빨아들임으로써 캐리어에 의한 반도체기판의 전위변동을 억제한다.

그런데, 최근에 다이나믹RAM이 대용량화, 고속화됨에 따라 다이나믹RAM의 MOS트랜지스터는 보다 큰 용량을 보다 고속으로 구동시켜야만 하게 되어 트랜지스터의 전류구동능력을 증대시키고 있다. 그 결과 반도체집적회로의 칩전체에 대전류가 흐르게 되고 반도체기판으로 주입되는 캐리어도 증가된다.

더욱이, 칩면적도 증대되기 때문에 반도체기판전체의 저항도 증대되고 있으며, 칩상에 있어서 기판바이어스 발생회로에서 멀리 떨어진 영역에서는 이 영역에 존재하는 회로군이 동작할 때 반도체기판으로 주입된 캐리어가 반도체기판의 저항분을 매개해서 기판바이어스발생회로에 의해 빨아들여진 때까지 반도체기판의 용량과 저항에 기인하는 시간지연이 생기게 된다.

이 시간지연은 기판바이어스발생회로에서 가장 멀리 위치한 영역의 기판전위를 기판바이어스발생회로에 의한 설정전위로 부터 일시적으로 벗어난 값으로 변동시켜 버리며, 그 결과 이 영역에 존재하는 MOS트랜지스터의 백게이트바이어스가 상기 시간영역에서 변화되어 MOS트랜지스터의 백게이트바이어스 효과가 변화되며, 그에 따라 MOS트랜지스터의 특성이 변화되어 회로가 오동작을 이으키게 되는 바, 결국 정(正 ; 증가형)인 MOS트랜지스터의 임계치전압(Vth)이 부(負 ; 공핍형)로 되어 MOS트랜지스터가 항시 온상태로 되는 회로동작불능 상태를 일으키게 된다. 또, 특히 CMOS반도체집적회로에 있어서는 랫치업현상을 일으키는 원인으로도 된다.

제3도는 종래의 다이나믹RAM의 칩(30)상에 1개의 기판바이어스발생회로(31)가 설치된 경우의 칩상에 있어서 반도체기판과 기판바이어스발생회로(31)의 등가회로도인 바, 이하 그 동작을 상세히 설명한다.

제3도에 있어서, 참조부호 R은 반도체기판(벌크)의 저항, C₀, C₁은 기판바이어스발생회로(31)의 근방 및 기판바이어스발생회로(31)로 부터 가장 멀리 위치한 영역에 각각 존재하는 용량, q₀, q₁은 각각 용량(C₀, C₁)에 축적되어 있는 전하, V₀, V₁은 각각 용량(C₀, C₁)에 걸린 전압, I는 기판바이어스발생회로(31)에서 가장 멀리 위치한 영역에 존재하는 회루군의 동작에 의해 발생되어 반도체기판으로 주입되는 캐리어(전류), Ibb는 기판바이어스발생회로(31)의 유출전류, i는 상기 저항(R)에 흐르는 전류를 나타내며, 이들간의 관계는 다음과 같이 된다.

V₁-Ri-V₀=0 (1)

q₁=C₁V₁(2)

q₀=C₀V₀(3)

dq₁/dt=I-i (4)

dq₀/dt=i-Ibb (5)

상기 식(1), (2), (3)에 의해,

i=(V₁-V₀)/R

={(q₁/C₁)-(q₀/C₀)}/R (6)

상기 식(6)을 t로 미분하고 (4), (5)식을 대입하면,

di/dt=[{(I-i)/C₁}

-{(i-Ibb/C₀)}]/R

={(-1/C₁R)-(1/c₀R)}i

+{(I/C₁R)+Ibb/C₀R)}

로 된다. 여기서, C₁=C₀=C로 하면,

di/dt=(-2/CR)i

＋(I+Ibb)/CR (7)

로 되고, (-2/CR)=A, (I+Ibb)/CR=B로 놓으면,

di/dt=Ai+B(＜0) (8)

로 된다. 상기 식(8)의 미분방전식을 풀면

i=-(ε^AK/A)ε^At-B/A (9)

로 된다. 단, K는 적분정수이다. 이를 변형하면,

i=Pε^(-2/CR)t-B/A (10)

로 된다. 여기서,

P=ε^AK/A이다.

따라서, 제3도에 나타낸 종래의 다이나믹RAM에 있어서 반도체기판의 저항(R)에 흐르는 전류(i)의 시정수(T₀)는 T₀=CㆍR/2로 표시되는 바, 반도체기판의 저항(R) 및 용량(C)과 관계된다. 반도체집적회로의 대용량화가 진행됨에 따라 반도체기판의 저항(R) 및 용량(C)이 커지게 되므로 전류(i)의 시정수(T₀)가 커지게 된다. 그에 따라 반도체기판을 흐르는 전류(i)가 흐르지 못하게 되어 상술한 바와 같이 기판바이어스발생회로(31)로 부터 멀리 떨어진 영역, 혹은 대전류를 발생시켜 반도체기판중으로 다량의 전하를 주입하는 회로군이 존재하는 영역의 기판전위가 과도적, 국소적으로 설정치에서 벗어나게 된다.

상기와 같이 종래의 다이나믹RAM은 기판바이어스발생회로(31)가 칩상에 1개밖에 없어 그 능력을 충분히 크게 해도 반도체집적회로가 대용량화, 고속화됨에 따라 기판바이어스발생회로(3)로부터 멀리 떨어진 영역, 혹은 대전류를 발생시켜 반도체기판으로 다량의 전하를 주입하는 회로군이 존재하는 영역의 기판전위가 과도적, 국소적으로 설정치로부터 벗어나게 되며, 그에 따라, 백게이트바이어스효과에 의해 증가형 MOS트랜지스터가 공핍화되어 회로동작불능상태를 일으킨다고 하는 문제점이 있었다.

[발명의 목적]

본 발명은 상기 문제점을 해결하기 위해 발명된 것으로, 반도체집적회로가 대용량화, 고속화되어도 정상적으로 기판전위를 빨아들일수 있을 뿐 아니라, 기판바이어스발생회로에서 멀리 떨어진 영역, 혹은 대전류를 발생시켜 반도체기판으로 다량의 전하를 주입하는 회로군이 존재하는 영역의 기판전위가 과도적, 국소적으로 설정치로 부터 벗어나는 것을 방지하고, 백게이트바이어스효과에 의해 증가형 MOS트랜지스터가 공핍화되어 회로 동작불능상태를 일으키는 것을 방지할 수 있는 반도체집적회로를 제공함에 그 목적이 있다.

[발명의 구성]

본 발명에 따른 반도체집적회로는 칩에 공급되는 전원전압과는 별도로 기판바이어스전압을 발생시키는 기판 바이어스발행회로를 칩상에 구비하고, 이 기판바이어스발생회로의 출력전압이 인가되는 반도체기판상에 MOS트랜지스터가 형성되어 있는 반도체집적회로에 있어서, 상기 기판바이어스발생회로가 복수개 설치되고, 동시에 상기 칩상에 분산배치 되어 있다.

[작용]

상기와 같은 본 발명에 의하면, 복수개의 기판바이어스발생회로가 칩을 2등분한 경우의 각 영역에 분산배치되어 있고, 각 기판바이어스발생회로가 각각 담당하는 칩상의 영역이 종래 1개의 기판바이어스발생회로가 담당하던 영역보다 작아진다. 그에 따라 각 기판바이어스발생회로가 각각 담당하는 칩상의 각 영역의 저항 및 용량이 각각 작아지므로 이 저항에 흐르는 전류의 시정수가 종래의 시정수보다 작아지고, 기판전위의 안정성이 개선된다.

따라서, 반도체집적회로가 대용량화, 고소화되어도 정상적으로 기판전위를 빨아들일 뿐 아니라, 기판바이어스발생회로에서 멀리 떨어진 영역, 혹은 대전류를 발생시켜 반도체기판으로 다량의 전하를 주입하는 회로군이 존재하는 영역의 기판전위가 과도적, 국소적으로 설정치로부터 벗어나는 것이 방지되고, 백게이트바이어스효과에 의해 증가형의 MOS트랜지스터가 공핍화되는 것이 방지되어 회로동작불능상태를 일으키지 않게 된다.

[실시예]

이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.

제1도는 CMOS다이나믹 RAM의 칩(10)상에 예컨대 2개의 기판바이어스발생회로(11₁, 11₂)가 분산배치된 경우의 배치관계의 일예를 나타낸 것이고, 제2도는 이 칩(10)에 있어서 반도체기판과 2개의 기판바이어스발생회로(11₁, 11₂)의 등가회로도이다. 여기서, 2개의 기판바이어스발생회로(11₁, 11₂)는 칩(10)을 2등분한 경우의 각 영역에 분산배치되어 있고, 예컨대 제1도에 나타낸 바와 같이 칩(10)상의 중앙부에 배치되어 있는 메모리셀어레이(MA)의 양측에 각 1개씩의 기판바이어스발생회로가 배치되어 있다. 그리고 기판바이어스발생회로(11₁, 11₂)는 각각의 출력전압을 칩(10)상의거의 반분된 각 영역의 반도체기판에 기판바이어스로서 공급하고 있다. 이 경우, 기판바이어스발생회로(11₁, 11₂)를 각각이 담당하는 칩(10)상의 영역에 있어서 가장 먼 영역까지의 거리가 거의 동일하도록 배치하는 것이 바람직하다.

또, 상기 반도체기판상에는 칩(10)의 정상동작시(반도체기판에 정상적인 기판바이어스가 인가될 때)에 증가형이 되는 MOS트랜지스터(도시되지 않음)가 형성되어 있다.

상기 다이나믹RAM에 있어서, 2개의 기판바이어스발생회로(11₁, 11₂)의 능력을 각각 충분히 크게 해 놓으면, 정상적으로는 RAM의 동작시에 RAM전체로 부터 반도체기판으로 주입되는 캐리어를 빨아들여 캐리어에 의한 반도체기판의 전위변동을 억제할 수 있게 된다. 더욱이, 기판바이어스발생회로(11₁, 11₂)에서 멀리 떨어진 영역, 혹은 대전류를 발생시켜 반도체기판으로 다량의 전하를 주입하는 회로군이 존재하는 영역의 기판전위가 과도적, 국소적으로 설정치로 부터 벗어나는 것이 방지되고, 백게이트바이어스효과에 의해 증가형 MOS트랜지스터가 공핍화되어 회로동작불능상태를 일으키는 것을 방지할 수 있게 된다.

이점에 관해서 제2도에 나타낸 등가회로를 참조해서 상세히 설명한다.

제2도에 있어서, 참조부호 Ibb/2는 2개의 기판바이어스발생회로(11₁, 11₂)의 각각의 유출전류, C/2는 2개의 기판바이어스발생회로(11₁, 11₂)의 각각의 근방 및 각각으로 부터 동일하게 멀리 위치한 영역에 각각 존재하는 반도체기판의 용량, R/2는 2개의 기판바이어스발생회로(11₁, 11₂)로 부터 가장 멀리 위치한 영역까지의 반도체 기판(벌크)의 저항, q/2 및 V₀는 기판바이어스발생회로(11₁, 11₂)의 각각의 근방에 존재하는 반도체기판의 용량(C/2)에 축적되어 있는 전하 및 이 용량(C/2)에 걸린 전압, I는 기판바이어스발생회로(11₁, 11₂)로 부터 각각 동일하게 멀리 위치한 영역에 존재하는 회로군의 동작에 의해 발생되어 반도체기판으로 주입되는 캐리어(전류), i/2는 상기 저항(R/2)에 각각 흐르는 전류를 나타내고 있다.

이들의 관계로 부터 상기 식(1) 내지 식(10)에 준해서 전류(i/2)의 시정수(T)를 구하면,

T=(C/2)ㆍ(R/2)/2

=(CㆍR/4)/2

로 표시되고,

T=T₀/4

로 된다.

즉, 제1도의 다이나믹 RAM에 있어서는 칩(10)을 2등분한 경우의 각 영역에 2개의 기판바이어스발생회로(11₁, 11₂)가 분산배치되어 있어, 기판바이어스발행회로(11₁, 11₂)가 각각 담당하는 실질적인 칩(10)상의 각 영역이 제3도에 나타낸 종래의 1개의 기판바이어스발새회로(31)가 담당하던 칩(30)상의 영역의 반으로 된다. 그에 따라, 기판바이어스발생회로(11₁, 11₂)가 각각 담당하는 칩(10)상의 각 영역의 저항(R/2) 및 용량(C/2)이 각각 작아지게 되므로, 전류(i/k2)의 시정수(T)는 종래의 시정수(T₀)의 1/4로 되어, 기판전위의 안정성이 급격히 개선된다. 또, 상기 실시예에서는 2개의 기판바이어스발생회로(11₁, 11₂)를 분산배치하였지만, 여기에 한정되지는 않으며, 3개 이상의 기판바이어스발생회로를 분산배치하면, 기판전위의 안정성이 보다 향상된다. 이 경우, 칩을 3등분한 각 영역에 각 기판바이어스발생회로를 분산배치하는 것이 바람직하고, 구체적으로는 각 기판바이어스발생회로가 담당하는 칩상의 영역의 크기를 같게 해서 각 기판바이어스발생회로가 담당하는 칩상의 각 영역에 있어서 가장 멀리 위치한 영역까지의 거리가 같아지도록 균등하게 분산배치하면 좋다.

또, 복수개의 기판바이어스발생회로를 분산배치할 때, 상기 칩상에 있어서 대용량구동 혹은 고속구동을 하는 회로군(예컨대, 다이나믹RAM에 있어서, 데이터선재저장회로나 데이터출력버퍼등 특히 대전류를 발생하는 회로군)이 배치되어 있는 영역이 존재하는 경우, 이 영역에 복수개의 기판바이어스발생회로중 적어도 1개를 배치하면, 반도체기판으로 주입되는 캐리어를 전체적으로 우수한 효율로 빨아들여 기판을 임의의 설정위치로 안정적으로 클램프할 수 있게 된다.

[발명의 효과]

상술한 바와 같은 본 발명에 의하면, 4M비트 다이나믹RAM을 기초로 하는 대용량화, 고속화된 반도체집적회로에 있어서, 기판바이어스를 안정적으로 반도체기판에 공급할 수 있고, 정상적인 회로동작은 물론이고 과도적인 회로동작에 대해서도 기판바이어스를 일정한 설정전위로 유지할 수 있게 된다.

따라서, 상기 반도체기판상에 형성되어 있는 MOS기판바이어스발생회로의 백게이트바이어스효과가 변동되지 않아 안정된 트랜지스터동작이 보장되고, 대폭적으로 회로동작마진이 향상된다. 더욱이, CMOS집적회로에 있어서는 기판바이어스가 안정적으로 유지됨에 따라 반도체기판의 PN접합의 온전압, 바이폴라동작의 개시전압이 대폭 개선되고, 랫치업내특성이 대폭 개선되는 효과도 얻어진다.

Claims

칩(10)에 공급되는 전원전압과는 별도로 기판바이어스전압을 발생하는 기판바이어스발생회로가 칩(10)상에 구비되고, 상기 기판바이어스발생회로의 출력전압이 인가되는 반도체기판상에 MOS트랜지스터가 형성되어 있는 반도체집적회로에 있어서, 상기 기판바이어스발생회로가 복수개(11₁, 11₂)설치되어 있고, 동시에 상기 칩(10)상에 분산배치된 것을 특징으로 하는 반도체집적회로.
제1항에 있어서, 상기 복수개의 기판바이어스발생회로(11₁, 11₂)가 상기 칩(10)을 2등분한 각 영역에 분산 배치되어 있는 것을 특징으로 하는 반도체집적회로.
제1항에 있어서, 상기 복수개의 기판바이어스발생회로(11₁, 11₂)중 적어도 1개는 상기 칩(10)상에 있어서 대용량구동 혹은 고속구동되는 회로군이 존재하는 영역에 배치되어 있는 것을 특징으로 하는 반도체집적회로.