KR950006067Y1 - 반도체 메모리 장치 - Google Patents

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KR950006067Y1 KR92019241U KR920019241U KR950006067Y1 KR 950006067 Y1 KR950006067 Y1 KR 950006067Y1 KR 92019241 U KR92019241 U KR 92019241U KR 920019241 U KR920019241 U KR 920019241U KR 950006067 Y1 KR950006067 Y1 KR 950006067Y1
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Abstract

내용 없음.

Description

반도체 메모리 장치
제 1 도는 종래의 반도체 메모리 장치의 블록도.
제 2 도는 종래 반도체 메모리 장치의 백 바이어스 회로도.
제 3 도는 종래 백 바이어스 회로의 동작 타이밍도.
제 4 도는 본 고안에 따른 반도체 메모리 장치의 블록도.
제 5 도는 본 고안에 따른 반도체 메모리 장치의 백 바이어스 회로도.
제 6 도는 본 고안에 따른 백 바이어스 회로의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10a∼10n, 11a∼11n : 메모리 셀 어레이 20a∼20n : 로우 디코더
30 : 컬럼 디코더 40a∼41n, 41a∼41n : 센서앰프어레이
50 : VBB 제너레이터 51 : 로우 어드레스 버퍼
52 : 컬럼 어드레스 버퍼 53 : 클럭 제너레이터
60 : 메인 제너레이터 61 : VLD부
62 : 제 1 발진부 63 : 정류부
64 : 제 2 발진부 70 : 보조 제너레이터
71a∼71n : 정류부 72a∼72n : 분배제너레이터
INV1∼INV7 : 인버터 C1∼C3 : 콘덴서
N1∼N8 : 트랜지스터
본 고안은 분배된 펌핑 캐패시터(Pumping Capacitor)를 이용한 반도체 메모리 장치에 관한 것으로, 특히 펌핑 캐패시터를 액티브(active)되는 어레이 블록(Array Block)별로 분배시켜 기생 캐패시터 등에 의한 재생 동작(Regenerating)지연과 내부 전압의 심한 변화를 막아 안정된 동작을 하도록 한 반도체 메모리 장치에 관한 것이다.
종래의 기판 백 바이어스(back bias) 전압발생회로를 갖는 반도체 메모리 장치는 제 1 도에 도시된 미국특허번호 제 4,775,959호에 잘 나타나 있다.
즉, 제 1 도의 디램(DRAM)회로는 메모리 셀 어레이(AR)와, 로우 및 컬럼 디코더(R-DCR)(C-DCR) 그리고 타이밍 콘트롤 회로(TC)로 구성되어 있으며, 기판 백 바이어스(이하 "Vbb"라 함) 제너레이터(Vbb-G)는 전압레벨검출(이하 "VLD"라 함)회로와 로우 어드레스 스트로브(이하 "/RASI"라 함)(외부의 /RAS 신호보다 약간 지연되는 신호임)에 의해 구동되도록 되어 있다. 여기서 VLD회로는 Vbb 전압레벨(level)이 설정된 절대값레벨을 초과하였는지를 감지한다.
또한, 상기 Vbb제너레이터(Vbb-G)의 회로는 제 2 도에 도시된 바와같이 VLD부(VLD), 제 1 Vbb제너레이터(Vbb-G1) 및 제 2 Vbb 제너레이터(Vbb-G2)로 구성되고, VLD부(VLD)는 3개의 NMOS 다이오드(Q12∼Q14)를 직렬로 접속하여 제 1 Vbb제너레이터(Vbb-G1)에 연결된다.
그리고 Vcc전원단에는 2개의 PMOS 트랜지스터(Q10)(Q11)가 연결되고, 상기 Vcc단은 다시 트랜지스터(Q15∼Q17) 및 인버터(INV0)(INV1)을 통해 낸드게이트(G1)의 일측 입력단으로 연결되고, 상기 낸드게이트(G1)의 타측 입력단은 /RAS1에 접속되어 있다.
또한 제 1 Vbb제너레이터(Vbb-G1)는 제 2 발진부(OSC2)와, 상기 제 2 발진부(OSC2)의 신호를 완화시켜 주는 기능을 갖는 인버터(INV4)(INV5)의 버퍼부, 그리고 펌핑 캐패시터(C2)와 트랜지스터(Q20)(Q21)로 구성된 정류부로 구성되어 있다.
그리고 제 2 Vbb제너레이터(Vbb-G2)는 3개의 낸드게이트(G2∼G4)로 구성된 제 1 발진부(OSC1)와 인버터(INV2)(INV3)의 버퍼부, 그리고 콘덴서(C1), 트랜지스터(Q18)(Q19)로 구성된 정류부로 이루어져 있다.
여기에서 제 2 Vbb제너레이터(Vbb-G2)의 펌핑 캐패시터인 콘덴서(C1)는 큰 용량을 사용하고, 제 1 Vbb제너레이터(Vbb-G1)의 콘덴서(C2)는 상대적으로 콘덴서(C1)보다 적은 용량의 캐패시터를 사용한다.
제 3 도는 종래의 반도체 메모리 장치의 제 1 Vbb제너레이터(Vbb-G1,G2)의 동작 타이밍도이다.
상기와 같이 이루어진 종래 반도체 메모리 장치는 먼저 제 1 Vbb제너레이터(Vbb-G1)의 동작부터 설명하면, 전원(Vcc)이 인가되면 제 2 발진부(OSC2)를 통해 계속해서 발진신호가 나오게 되고, 이 신호가 "하이(high)" 일 때는 트랜지스터(Q20)에 의해 펌핑 캐패시터의 소스/드레인(source/drain)단이 그라운드(ground)에 연결되어 그라운드 레벨이 되었다가 제 2 발진부(OSC2)의 발진신호가 "로우(low)"상태가 될 때 콘덴서(C2)의 캐패시터에 의해 Vbb의 콘덴서(C2)의 소스/드렌인단 전자들이 트랜지스터(Q21)에 의해 Vbb단자로 인가되어 Vbb 전압 레벨은 마이너스(-)값을 갖게 된다. 이와 같은 동작은 전원이 인가되어 있는 동안 계속해서 일어난다.
그러나 상기 제 1 Vbb제너레이터(Vbb-G1)에 의한 마이너스 전압 발생량은 매우 미약하여 스탠바이(STAND-BY)시 칩이 동작되지 않는 트랜지스터들의 누설량만큼만 보상할 정도이다.
즉, 종래의 반도체 메모리 장치에서의 주된 백 바이어스(Vbb)전압 발생량은 VLD부와 제 2 Vbb제너레이터(Vbb-G2)부에 의해 이루어지는데 이 부분의 동작은 전원이 인가되면 트랜지스터(Q10)에 의해노드는 "하이",노드는 "로우",노드는 "하이",노드는 "로우"상태가 되어 낸드게이트(G1) 출력인노드는 "하이"가 된다. 그러므로 제 1 발진부(OSC1)가 동작되고 콘덴서(C1)동작에 의해 Vbb단자에 마이너스(-)전압이 인가된다.
계속해서 마이너스 전압이 인가되어 Vbb의 전압 레벨이 제 3 도에서와 같이 -3Vth가 되면 VLD부 트랜지스터(Q12∼Q13)의 다이오드가 턴온(turn-on)되고, 따라서 트랜지스터(Q11)도 온(on)되어노드는 "로우",노드는 "하이",노드는 "로우",노드는 "하이"가 된다.
이 때에는 /RASI 신호에 의해 제 1 발진부(OSC1)의 동작이 결정되어 /RAS1이 "하이" 상태 즉, 스탠바이 상태에서는 제 1 발진부(OSC1) 동작이 멈추어 마이너스 펌핑도 멈추게 되고 /RAS1이 "로우" 즉, 액티브 상태에서는 계속해서 마이너스 펌핑을 하게 된다.
그리고 칩의 스탠바이 상태의 경우는 대부분의 트랜지스터들이 오프(off)상태이고, 이퀄라이저 또는 프리차지 트랜지스터 등 만의 동작으로 누설전류의 양은 상대적으로 적게 되므로 이 상태에서는 드라이빙 능력이 작은 제 1 Vbb제너레이터(Vbb-G1)만을 동작시켜 스탠바이시 전력소모를 줄일 수 있고, 칩의 액티브 상태나 Vbb전압 레벨이 -3Vt가 되지 않은 경우에는 드라이빙 능력이 큰 제 2 Vbb제너레이터(Vbb-G2)로 동작되므로 칩이 액티브되어 많은 트랜지스터들이 동작되면서 상대적으로 많은 누설전류로 인한 Vbb전압의 상승을 막아 안정된 칩동작을 구현할 수 있다.
그러나 이러한 종래의 반도체 메모리 장치에서는 메모리 용량이 증대되면서 Vbb 제너레이터와 캐패시턴스도 증가되어 누설전류가 Vbb 제너레이터로부터 가장 먼 어레이의 블럭이 동작될 경우 누설전류의 대부분은 이 어레이블럭안의 센서앰프 부분에서 생기는 반면, Vbb 제너레이터로부터 상대적으로 멀기 때문에 Vbb 전압 전송지연으로 인한 가장 먼 어레이 블럭의 Vbb 전압이 상승되어 상기 어레이 블럭의 오동작이 일어나게 됨으로써 반도체 메모리 장치의 신뢰성이 저하되는 문제점이 발생되는 것이다.
본 고안은 이와 같은 문제점을 해결하기 위해 기판 백 바이어스(이하 "VBB"함)제너레이터에서 먼 어레이블럭이 동작되면서 증가하는 누설전류로 인한 VBB 전압 상승으로 인한 신호전달 지연 구간동안 트랜지스터 오동작을 막기 위해 각 어레이 블럭마다 다수의 분배제너레이터로 이루어져서 VBB 전압을 분배하는 보조제너레이터를 두어, 각 어레이 블록이 동작될 때 그 부분의 분배제너레이터를 동작시켜 VBB 전압 상승을 억제시킬 수 있어 안정된 트랜지스터의 동작을 할 수 있도록 하고, 전체 VBB 캐패시턴스를 보충시키지 않고 부분적인 필요한 곳만을 보충시키므로 전력소모를 줄일 수 있도록 하여 반도체 메모리의 신뢰성을 향상시킬 수 있게 한 것으로서, 본 고안의 목적은, 다수의 메모리 셀 어레이, 로우 어드레스 디코더, 센서앰프 어레이, VBB 제너레이터 및 컬럼 디코더를 포함하는 반도체 메모리 장치에 있어서, 상기 VBB 제너레이터를 메인 제너레이터와, 다수의 분배 제너레이터로 구성되어 /RAS 신호보다 약간 지연된 /RASI 신호로 동작하는 보조제너레이터로 구분하고, 상기 메모리 셀 어레이와 인접한 메모리 셀 어레이 사이에 로우 어드레스 디코더 및 분배 제너레이터를 배치시키고, 상기 각 메모리 셀 어레이 하측에 센서 앰프 어레이가 배치되고, 상기 메모리 셀 어레이 및 센서앰프, 분배 제너레이터, 로우어드레스가 포함되는 메모리 셀 어레이 블럭 사이에 컬럼 디코더를 배치하여 필요한 메모리 셀 어레이 블럭만을 동작시켜 전력소모를 감소시킬 수 있도록 한 것을 특징으로 하는 반도체 메모리 장치를 제공하는데 있다.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
제 4 도는 본 고안에 따른 반도체 메모리 장치의 블럭도로서, 칩을 메모리 셀 어레이(10a∼10n)(11a∼11n)와 로우 디코더(20a∼20n), 컬럼 디코더(C-DEC)(30), 센서앰프 어레이(40a∼40n)(41a∼41n), 로우 및 컬럼어드레스 버퍼(51)(52), 클럭 제너레이터(53)와, 다수의 분배제너레이터(72a∼72n)로 구성되는 보조제너레이터(70)로 구성되고, 다수의 분배제너레이터(72a∼72n)는 각 메모리 셀 어레이 (10a∼10n)블럭과 대향되는 메모리 셀 어레이(11a∼11n) 블록마다 각각 배치하도록 구성된다.
제 5 도는 본 고안의 따른 VBB 제너레이터(50)의 회로도로서, 본 고안에 의한 반도체 장치의 VBB 제너레이터(50)는 크게 메인(main) 제너레이터(60)와, 보조제너레이터(70)로 구성된다.
그리고 메인 제너레이터(60)는 VLD부(61), 제 1 및 제 2 발진부(62)(64)정류부(63)로 이루어지고, 상기 정류부(63)는 제 1 발진부(62)의 발진신호를 완충시키는 인버터(INV1)(INV2)와, 펌핑 캐패시터의 콘덴서(C1) 및 마이너스(-) 전압을 VBB로 인가시켜주는 트랜지스터(N1)(N2)로 구성된다.
또한, 상기 제 1 발진부(62)는 VLD부(61)에 의해 제어되고, 제 2 발진부(64)는 /RASI 신호로써 제어된다. 그리고 보조제너레이터(70)는 다수의 분배제너레이터(72a∼72n)로 이루어지며 상기 분배제너레이터(72a∼72n)는 제 2 발진부(64)의 신호를 온/오프시키는 스위칭 트랜지스터(N7)(N8)와, 상기 스위칭 트랜지스터(N7)(N8)출력단에 연결되어 발진 신호를 완충시키는 인버터(INV3∼INV6)와, 상기 인버터(INV4)(INV6)의 출력측에 연결되어 펌핑 캐패시터 기능을 갖는 콘덴서(C2)(C3)와, 상기 콘덴서(C2)(C3)의 일측에 연결되어 VBB에 마이너스(-) 전압을 인가시키기 위한 트랜지스터(N3)(N4)(N5)(N6)로 구성된 정류부(71a∼71n)로 구성된다.
제 6 도는 본 고안에 따른 VBB 제너레이터(50)의 동작 타이밍도이다.
상기와 같이 이루어진 본 고안에 의한 반도체 메모리 장치에서 먼저 메인 제너레이터(60)는 종래 동작 설명과 같이 VBB 전압이 -3Vth가 되기 전에 제 1 발진부(62)가 동작하여 펌핑 캐패시터의 콘덴서(C1)에 의해 VBB에 마이너스 전압을 인가시켜주고, -3Vth가 되면 VLD부(61)의 신호 위상이 바뀌어 제 1 발진부(62)의 회로 동작을 멈추어 VBB에 더 이상의 마이너스 전압이 공급되지 않도록 한다.
한편, 칩이 액티브 되면, 즉 제 6a 도와 같이 /RAS 신호가 "로우"레벨이 될 때 /RAS 신호보다 약간 지연된 신호(/RASI)가 발생되며, 상기 RASI 신호가 인버터(INV7)에서 "하이"로 반전되어 제 2 발진부(64)에 전송됨으로써 상기 제 2 발진부(64)는 동작하게 된다.
이때 제 6d 도와 같은 블럭 선택신호(BS0 또는 BSi)도 선택적으로 "하이"상태가 되어 분배 제너레이터(72a∼72n)의 트랜지스터(N7 또는 N8)가 턴온됨에 따라 액티브되는 블럭의 VBB 제너레이터(50)에 제 2 발진부(64)의 신호가 공급된다. 가령 예를 들어 제 5 도에서 블럭선택신호(BS0)가 "하이"레벨이고, 제 2 발진부(64)의 트랜지스터(N7)가 턴온되어 "하이"레벨인 제 2 발진부(64)의 출력(노드)이 "하이"라고 가정하면 분배제너레이터(72a)의 트랜지스터(N7)이 턴온되어 "하이"레벨이 제 2 발진부(64)에서 트랜지스터(N7)를 통하여 전송하게 되면, 이의 신호는 인버터(INV3)(INV4)에서 버퍼링된후 콘덴서(C2)를 통해 스위칭 트랜지스터(N3)를 턴온시켜노드를 그라운드 레벨로 만들게 된다.
또한 블럭 선택신호(BSO)가 "하이" 상태에서 제 6c 도와 같은 제 2 발진부(64)의 출력(노드)이 "로우" 레벨이 되면 버퍼 기능의 인버터(INV3)(INV4)를 통해 펌핑 캐패시터인 콘덴서(C2)에 의해노드가 마이너스 전압을 갖게 되어 스위칭 트랜지스터(N3)는 오프상태가 되고 다른 트랜지스터(N4)는 온됨으로써 VBB에 마이너스 전압이 인가되는 것이다.
한편, /RAS 신호가 "하이"이면 /RASI 신호도 "하이"가 되어 인버터(INV7)에서 "로우"로 반전시켜 제 2 발진부(64)에 인가함에 따라 상기 제 2 발진부(64)는 동작하지 않게 되고, 이로 인해 콘덴서(C2)의 펌핑 작용이 중지됨으로써 전력소모가 없게 되는 것이다.
즉, 종래 기술의 메인 기판 백 바이어스 제너레이터는 메모리 셀 어레이의 전반에 전압을 공급하므로 메인 기판 백 바이어스 제너레이터에서 상당히 떨어진 셀어레이의 블럭의 센서 앰프부분에서 발생하는 누설전류에 의해 가까운 거리의 셀 어레이 블럭에 비해 높은 기판 백 바이어스 전압상승이 발생되므로, 본 고안에서는 이를 해결하기 위하여 보조제너레이터를 각 블럭단에 하나씩 부가하여 필요한 블럭의 셀 블럭 선택신호에 따라 필요 부분에 펌핑을 하므로 기판 백 바이어스전압 상승요인을 제거한 것이다.
이상에서 상술한 바와같이 본 고안은 VBB 제너레이터를 메인 제너레이터와, 그리고 /RAS 신호보다 약간 지연된 /RASI로 동작하는 보조 제너레이터로 구분하고, 메모리 셀 어레이를 대향되도록 다수의 메모리 셀 어레이 블럭을 형성하고, 상기 대향되게 설치된 메모리 셀 어레이 블럭 사이에 로우 어드레스 디코더와 분배 제너레이터를 각각 배치시키게 된다.
따라서, 메모리 용량이 증대되어 가면서 칩 사이즈도 커지고 VBB 캐패시턴스도 증대되어 VBB 제너레이터에서 먼 메모리 셀 어레이 블럭이 동작되면서 증가하는 누설전류로 인한 VBB 전압 상승을 막기에는 신호 전송 지연 구간동안의 트랜지스터 오동작을 막기위해 각 어레이블럭마다 분배 제너레이터를 두어 각 메모리 셀 어레이 블럭이 동작될 때 그 부분의 분배제너레이터를 동작시켜 VBB 전압 상승을 억제시킬 수 있어 안정된 트랜지스터 동작을 할 수 있도록 하고 전체 VBB 전압 상승을 억제시킬 수 있어 안정된 트랜지스터 동작을 할 수 있도록 하고, 전체 VBB 캐패시턴스를 보충시키지 않고 필요한 부분만을 보충시키므로 전력소모를 줄일 수 있는 것이다.

Claims (3)

  1. 다수의 메모리 셀 어레이, 로우 어드레스 디코더, 센서앰프 어레이 및 컬러 디코더를 포함하는 반도체 메모리 장치에 있어서, 메모리 셀블럭 기판에 기판 백 바이어스 전압(VBB)을 제공하는 메인 기판 백 바이어스 전압 제너레이터(VBB-G)와, 메모리 셀 어레이와 메모리 셀 어레이 사이에서 로우 어드레스와 상기 로우 어드레스 디코더 및 필요한 상기 메모리 셀블럭의 기판에 상기 기판 백 바이어스 전압(VBB)을 공급하는 분배제너레이터를 포함하여 이루어져서, 상기 기판 백 바이어스 제너레이터를 메인 기판 백 바이어스 제너레이터와, 다수의 분배제너레이터로 구성되어 외부의 로우 어드레스 스트로브(/RAS)신호보다 약간 지연된 로우 어드레스 스트로브(/RASI)신호로 동작하는 보조 제너레이터로 구분하고, 상기 메모리 셀 어레이와 인접한 메모리 셀 어레이 사이에 상기 로우 어드레스 디코더 및 상기 분배제너레이터를 배치시키고, 상기 각 메모리 셀 어레이 하측에 센서 앰프 어레이가 배치되고, 상기 메모리 셀 어레이 및 상기 센서앰프, 상기 분배 제너레이터, 상기 로우 어드레스가 포함되는 메모리 셀 어레이 블럭 사이에 상기 컬럼 디코더를 배치하여 필요한 메모리 셀 어레이 블럭만을 동작시켜 전력소모를 감소시킬 수 있도록 한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 메인 기판 백 바이어스 제너레이터는, 상기 기판 백 바이어스 전압이 기준치 이상인지를 판별하는 전압레벨검출회로(VLD)부와, 상기 전압레벨검출회로(VLD)부의 출력신호를 받아 발진신호를 출력하는 제 1 발진부(62)와, 상기 제 1 발진부(62)의 출력신호를 받아 펌핑 캐패시터와 트레지스터에 의해 마이너스 기판 백 바이어스 전압(VBB)을 발생하여 상기 전압레벨검출회로(VLD)부에 제공하는 정류부(63)와, 외부의 로우 어드레스 스트로브 신호(/RAS)보다 약간 지연된 로우 어드레스 스트로브 신호(/RASI)를 반전시키는 인버터(INV7)와, 상기 인버터(INV7)의 출력단에 연결되어 상기 로우 어드레스 스트로브 신호(/RASI)에 의해 발진신호를 출력하는 제 2 발진부(64)를 포함하여 이루어지는 것을 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 보조 제너레이터(70)는, 다수의 분배제너레이터(72a∼72n)로 이루어지고, 상기 분배제너레이터(72a∼72n)는 제 2 발진부(64)의 출력단에 연결되고 블럭 선택신호(BSO∼BSi)에 의해 동작되는 스위칭 트랜지스터와, 상기 스위칭 트랜지스터의 출력측에 연결되어 상기 제 2 발진부(64)의 출력 신호를 버퍼링하고 펌핑 캐패시터의 마이너스 전압을 기판 백 바이어스(VBB)로 인가시켜 주는 정류부(71a∼71n)를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치.
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