KR100338548B1 - 반도체 메모리 장치의 부스팅 회로 - Google Patents

반도체 메모리 장치의 부스팅 회로 Download PDF

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Abstract

본 발명에 따른 부스팅 회로는 복수 개의 부스팅 회로들을 포함한다. 상기 각 부스팅 회로는 입력 구동 회로, 스위치 회로, 커패시터 회로 및 프리챠지 회로를 포함한다. 상기 입력 구동 회로는 외부로부터의 대응되는 부스팅 신호를 구동한다. 상기 스위치 회로는 상기 입력 구동 회로로부터의 부스팅 신호의 제어에 의해 전원 전압과 접지 전압 및 전단의 부스팅 회로로부터의 부스팅 신호들 중 하나를 상기 커패시터 회로로 전달한다. 상기 커패시터 회로는 상기 프리챠지 회로에 의해 상기 전원 전압 레벨로 프리챠지된 부스팅 노드들을 상기 전원 전압 레벨보다 높은 소정의 전압 레벨들로 각각 부스팅한다. 본 발명에 따른 부스팅 회로는 직렬로 연결된 부스팅 회로들을 가지며, 상기 각 부스팅 회로들이 동시에 부스팅 동작을 수행함으로써, 요구되는 전압 레벨을 가지며, 빠른 속도로 부스팅되는 부스팅 전압이 얻어진다.

Description

반도체 메모리 장치의 부스팅 회로{A CIRCUIT FOR BOOSTING OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치의 부스팅 회로에 관한 것이다.
도 1 및 도 2를 참조하면, 플래시 메모리 셀은 반도체 기판(2)위에 소오스(source; 3) - 드레인(drain; 4) 사이에 형성되는 전류 경로(current pass) 및 상기 반도체 기판(2)위에 소정의 두께(약 100Å)를 가지는 절연막들(7, 9)을 사이에 두고 형성되는 플로팅 게이트(floating gate; 6)와 제어 게이트(control gate; 8)로 구성된다. 상기 플래시 메모리 셀의 프로그램(program)은 아래의 [표]와 같이 소오스 영역(3)과 반도체 기판 즉 벌크 영역(2)을 접지시키고, 제어 게이트(8)에 양의 고전압(program voltage; Vpgm, 예를 들어, 약 10V ∼ 20V)을 인가하고 그리고 드레인 영역(4)에 프로그램하기 위한 전압(예를 들어, 약 5V ∼ 6V)을 인가하여 핫 캐리어(hot carrier)들을 발생시킴으로써 이루어진다. 상기 핫 캐리어들은 제어 게이트(8)에 인가되는 고전압(Vpgm)의 전계(electric field)에 의해 벌크 영역(2)의 전자들이 플로팅 게이트(6)에 축적되고, 드레인 영역(4)에 공급되는 전하들이 누적되어 발생된다. 상기 플래시 메모리 셀들이 프로그램되면, 플래시 메모리 셀들은 소정의 프로그램 전압 산포(예를 들어, 약 6V ∼ 7V)의 프로그램 드레솔드 전압(program threshold voltage)을 가지게 된다.
상기 플래시 메모리 셀의 소거(erase)는 아래의 [표]와 같이 제어 게이트(8)에 음의 고전압(erase voltage; Vera, 예를 들어, 약 -10V ∼ -20V)을 인가하고, 벌크 영역(2)에 소정의 전압(예를 들어, 약 5V)을 인가하여 F-N 터널링(Fowler-Nordheim tunneling) 현상을 유발시킴으로써 이루어지며, 상기 플래시 메모리 셀들은 벌크 영역(2)을 공유하는 섹터 단위로 소거된다. 상기 F-N 터널링은 플로팅 게이트(6)에 축적된 전자들을 소오스 영역(3)으로 방출시킴으로써, 플래시 메모리 셀들이 소정의 전압 산포(예를 들어, 약 1V ∼ 3V)의 소거 드레솔드 전압(erase threshold voltage)을 가지게 한다.
상기 프로그램 동작에 의해 드레솔드 전압이 높아진 플래시 메모리 셀은 독출 동작시, 드레인 영역(4)으로부터 소오스 영역(3)으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고, 상기 소거 동작에 의해 드레솔드 전압이 낮아진 플래시 메모리 셀은 드레인 영역(4)으로부터 소오스 영역(3)으로 전류가 주입되어 온(on)된 것처럼 보인다.
동 작 모 드 Vg Vd Vs Vb
프 로 그 램 + 10V + 5V ∼ + 6V 0V 0V
소 거 - 10V Floating Floating + 6V
소 거 정 정 + 3V + 5V ∼ + 6V 0V 0V
독 출 + 4.5V +1V 0V 0V
상기 플래시 메모리 셀들은 플래시 메모리 어레이의 구성에 있어서, 고집적화를 위해 상기 벌크 영역(2)을 공유하도록 구성되므로, 하나의 섹터(sector)에 포함되는 플래시 메모리 셀들은 동시에 소거된다. 이때, 섹터내의 모든 플래시 메모리 셀들이 동시에 소거되면, 플래시 메모리 셀들 각각이 가지는 드레솔드 전압에 대한 균일성(uniformity)으로 인해서, 플래시 메모리 셀들 중 일부가 소거 드레솔드 전압 산포를 벗어나게 된다. 소거 드레솔드 전압 산포를 벗어나 플래시 메모리 셀들 중에서 '0V'이하의 드레솔드 전압을 가지는 플래시 메모리 셀들을 과소거 메모리 셀(over erase memory cell)이라 하며, 이를 위해 과소거된 플래시 메모리 셀의 드레솔드 전압을 소거 드레솔드 전압 산포내로 분포시키는 일련의 수정 동작(over erase repair; 과소거 정정)이 수행되어야 한다.
도 3을 참조하면, 일반적인 멀티 뱅크 노어 플래시 메모리 장치(예를 들어, 뱅크가 두 개라고 가정했을 때)는 메모리 셀 어레이들(11, 21), 행 디코더들(13, 23), 열 디코더들(15, 25), 래치 및 제어 회로들(17, 27), I/O 인터페이스 회로(30), 소거 제어 회로(40), 프로그램 제어 회로(50), 블록 정보 저장 회로(60) 및 고전압 발생 회로(70)를 구비한다. 물론, 멀티 뱅크 방식이 아닌 노어 타입의 메모리 장치는 각각 하나씩의 메모리 셀 어레이, 행 및 열 디코더, 래치 및 제어 회로를 구비한다.
우선, 상기 노어 타입 플래시 메모리 장치의 동작을 간단히 살펴보면, 상기 플래시 메모리 장치의 동작은 크게 프로그램, 소거 및 독출 동작으로 구분된다. 상기 프로그램 동작은 상기한 바와 같이, 메모리 셀의 채널에서 발생된 핫 일렉트론을 이용하여 플로팅 게이트에 전자를 주입함으로써 수행되고 그리고 소거 동작은 F-N 터널링을 이용하여 플로팅 게이트 내의 전자를 기판으로 방출함으로써 수행된다. 상기 독출 동작은 도 2에서와 같이, 메모리 셀의 제어 게이트에 메모리 셀의 소거 드레솔드 전압 산포(예를 들어, 약 0.5 ∼ 2.5V)와 프로그램 전압 산포(예를 들어, 약 6 ∼ 8V) 사이의 전압(예를 들어, 약 3.5 ∼ 5V)을 인가함으로써 수행된다. 그리고, 상기 멀티 뱅크 노어 플래시 메모리 장치는 I/O 인터페이스 회로(30)로부터 상기 뱅크들(11, 21)로 각각 독립적인 어드레스를 공급하기 때문에, RWW(read while write)와 같은 동작이 수행될 수 있다. 여기서, 상기 멀티 뱅크 플래시 메모리 장치의 프로그램, 소거 및 독출 동작은 이 분야의 통상적인 지식을 가진 자에게 자명하므로 상세한 설명은 생략된다.
상기 프로그램이나 소거 그리고 독출 동작이 수행되기 위해서는 메모리 셀의 제어 게이트로 공급되는 고전압들(Vpgm; program voltage, Vera; erase voltage, Vrea; read voltage)을 발생하는 고전압 발생 회로(70)의 역할이 매우 중요하다. 최근에 모든 반도체 메모리 장치들의 저전압화의 추세에 따라 플래시 메모리 장치 또한 극 저전압(예를 들어, 2V 이하 또는 1.7V 이하)하에서의 동작이 요구되고 있다. 이러한 추세에 따라서, 노어 타입의 플래시 메모리 장치의 빠른 동작 속도를 유지하기 위해서는 고전압 발생 회로(70)의 역할이 매우 중요하다 할 수 있다.
도 4를 참조하면, 일반적인 고전압 발생 회로(70)는 프로그램 전압 발생 회로(71), 소거 전압 발생 회로(73) 및 독출 전압 발생 회로(75)를 구비한다. 상기 프로그램 전압 발생 회로(71)는 도 3의 프로그램 제어 회로(50)와 래치 및 제어 회로들(17, 27)의 제어에 의해 프로그램 전압(Vpgm)을 발생한다. 상기 소거 전압 발생기(73)는 도 3의 소거 제어 회로(40)와 래치 및 제어 회로들(17, 27)의 제어에 의해 소거 전압(Vera)을 발생한다. 상기 독출 전압 발생기(75)는 상기 래치 및 제어 회로들(17, 27)의 제어에 의해 독출 전압(Vrea)을 발생한다. 그리고, 상기 전압 발생 회로들(71, 73, 75)로부터 출력되는 전압들(Vpgm, Vera, Vrea)은 스위칭 수단(도시되지 않음)을 통해 도 3의 행 디코더들(13, 23)로 전달되어, 최종적으로 행 디코더들(13, 23)에 의해 선택되는 워드 라인(WL)으로 전달된다. 이 중에서도 상기 독출 전압 발생 회로(75)는 빠른 동작 속도를 위해 부스팅 회로를 사용한다.
도 5를 참조하면, 상기 독출 전압 발생 회로(75)는 일반적으로 전원 전압(VCC)과 커패시터(C1)의 사이에 연결되는 스위치(S1)와 커패시터들(C1, CL)그리고 프리챠지 회로(75a)로 구성된다. 상기 독출 전압 발생 회로 즉, 부스팅 회로(75)의 부스팅 동작은 프리챠지 회로(75a)가 노드(N1)를 전원 전압(VCC) 레벨로 프리챠지하면서 시작된다. 이때, 상기 커패시터(C1)에 연결된 스위치(S1)의 일 단자에 대응되는 타 단자는 접지 전압(VSS) 레벨로 디스챠지된다. 상기 노드(N1)가 전원 전압(VCC) 레벨로 프리챠지되면, 상기 스위치(S1)의 타 단자의 전압 레벨이 접지 전압(VSS)에서 전원 전압(VCC) 레벨로 천이되면서, 스위치(S1)가 턴-온된다. 이로써, 노드(N1)의 전압 레벨은 커패시터(C1)의 커플링 효과에 의해 전원 전압(VCC)에서 소정 레벨까지 스위치(S1)를 통해 커패시터(C1)로 전달되는 전원 전압(VCC)을 따라 부스팅된다. 이와 같이, 노드(N1)에 챠지된 부스팅 전압 즉, 독출 전압(Vrea)은 행 디코더들(13, 23)을 통해 워드 라인(WL)으로 전달된다.
그런데, 상기한 바와 같이, 모든 반도체 메모리 장치들의 저전압화의 추세에 따라 노어 플래시 메모리 장치 또한 극 저전압(예를 들어, 약 2V 이하/ 약 1.7V 이하)에서 동작됨으로써, 도 5의 구조를 가지는 부스팅 회로(75)로서는 메모리 셀의 독출 동작에 필요로되는 독출 전압(Vrea) 레벨을 얻기 어렵다. 예를 들어, 상기 노어 타입 플래시 메모리 장치가 '1.7V'의 동작 전압하에서 동작된다고 가정할 때, 상기 독출 전압 발생 회로(75)에서 '3.5V' 이상의 부스팅 전압을 발생하기 어렵다. 이는, '1.7V'의 동작 전압을 '3.5V' 이상의 부스팅 전압으로 부스팅하기 위해서는 약 '200%' 이상의 부스팅 효율이 필요로되기 때문이다. 이러한 문제점을 해결하기 위해서 메모리 셀의 소거 드레솔드 전압 산포를 낮추거나 부스팅 커패시터의 사이즈를 증가시키는 방법이 모색되고 있으나, 이는 각각 드레인 턴-온(drain turn-on)현상에 의한 프로그램/독출 페일 및 칩 사이즈의 증가를 초래하므로, 실질적으로 구현하기에는 많은 문제점들이 유발된다.
따라서, 본 발명의 목적은 저전압하에서 동작되는 반도체 메모리 장치의 동작이 수행되기에 충분한 전압 레벨을 가지며, 빠른 속도로 부스팅되는 부스팅 전압을 발생하는 반도체 메모리 장치의 부스팅 회로를 제공하는 것이다.
본 발명의 다른 목적은 저전압하에서 동작되는 메모리 장치의 동작이 수행되기에 충분하도록 높은 부스팅 효율로 부스팅되는 부스팅 전압을 발생하며, 그에 동반하여 증가되는 반도체 메모리 장치의 면적이 최소화되도록 하는 반도체 메모리 장치의 부스팅 회로를 제공하는 것이다.
도 1은 일반적인 플래시 메모리 셀의 구조를 보여주는 단면도;
도 2는 프로그램 및 소거 동작에 따른 메모리 셀의 드레솔드 전압 분포를 보여주는 도면;
도 3은 일반적인 노어 타입 멀티 뱅크 플래시 메모리 장치의 구성을 보여주는 블록도;
도 4는 도 3의 고전압 발생 회로 및 행 디코더의 구성을 보여주는 블록도;
도 5는 일반적인 부스팅 회로의 개념적인 구성을 보여주는 회로도;
도 6은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 부스팅 회로의 구성을 보여주는 블록도;
도 7은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 부스팅 회로의 개념적인 구성을 보여주는 회로도;
도 8은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 부스팅 회로의 구성을 보여주는 상세 회로도;
도 9는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 부스팅 회로의 구성을 보여주는 블록도;
도 10은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 부스팅 회로의 개념적인 구성을 보여주는 회로도;
도 11은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 부스팅 회로의 구성을 보여주는 상세 회로도;
도 12는 도 11의 부스팅 제어 회로의 구성을 보여주는 상세 회로도;
도 13은 본 발명의 실시예들에 따른 부스팅 회로의 동작을 보여주는 동작 타이밍도;
도 14는 본 발명의 실시예들에 따른 부스팅 회로의 입/출력 신호들을 보여주는 파형도 및;
도 15는 본 발명의 실시예들에 따른 부스팅 회로 내의 커패시턴스 비에 따른 부스팅 효율의 변화를 보여주는 파형도이다.
*도면의 주요 부분에 대한 부호 설명
751 : 입력 구동 회로 752, 851 : 스위칭 회로
753, 852 : 커패시터 회로 754, 853 : 프리챠지 회로
755, 854 : 부스팅 커패시터
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 전원 전압 레벨보다 높은 레벨의 부스팅 전압을 발생하는 부스팅 회로는 직렬로 연결된 복수 개의 부스팅 수단들로 구성되며, 상기 각 부스팅 수단은 대응하는 부스팅 신호에 응답하여 입력 전압을 부스팅하며, 부스팅 결과로서, 상기 입력 전압보다 높은 레벨의 출력 전압을 출력하고 그리고 상기 부스팅 수단 각각에 대응하는 부스팅 신호들은 동시에 활성화/비활성화된다. 상기 각 부스팅 수단은 프리챠지 회로, 커패시터 회로 및 스위칭 회로를 포함한다. 상기 프리챠지 회로는 프리챠지 신호에 응답해서 대응하는 상기 부스팅 회로의 출력 단을 상기 프리챠지 전압으로 충전한다. 상기 커패시터 회로는 상기 대응하는 부스팅 회로의 출력 단에 연결된다. 상기 스위칭 회로는 상기 커패시터 회로를 충/방전하도록 상기 대응하는 부스팅 신호에 응답하여 상기 커패시터 회로를 제 1 전원 전압 또는 제 2 전원 전압과 연결한다. 여기서, 상기 커패시터 회로는 상기 대응하는 부스팅 수단의 출력 단에 연결된 제 1 전극 및, 상기 대응하는 스위칭 회로에 연결된 제 2 전극을 갖는 부스팅 커패시터로 구성되며, 상기 스위칭 회로는 상기 제 1 전원 전압과 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 제 1 스위칭 트랜지스터와, 상기 제 2 전원 전압과 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 제 2 스위치 트랜지스터로 구성된다. 그리고, 상기 커패시터 회로는 상기 대응하는 부스팅 수단의 출력 단에 연결된 제 1 전극 및, 상기 대응하는 스위칭 회로에 연결된 제 2 전극을 갖는 병렬 연결된 복수 개의 부스팅 커패시터들을 포함한다. 또한, 상기 스위칭 회로는 상기 제 1 전원 전압과 대응되는 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 복수 개의 제 1형의 스위칭 트랜지스터들 및, 상기 제 2 전원 전압과 대응되는 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 복수 개의 제 2형의 스위치 트랜지스터들로 구성된다. 그리고. 상기 최종 단의 부스팅 수단은 복수의 부스팅 선택 신호들에 응답해서 최종적으로 출력되는 부스팅 전압의 부스팅 효율을 조절하는 부스팅 조절 회로를 더 포함하며, 상기 부스팅 조절 회로는 대응되는 상기 제 1 스위치 트랜지스터와 대응되는 상기 제 2 스위치 트랜지스터 사이에 형성되는 전류 통로 및 대응되는 상기 부스팅 선택 신호에 의해 제어되는 게이트를 가지는 복수 개의 제 3 스위치 트랜지스터를 포함한다.
본 발명의 다른 특징에 의하면, 전원 전압보다 높은 레벨의 부스팅 전압을 발생하는 부스팅 회로는 제 1 스위칭 수단, 제 1 부스팅 수단, 제 1 프리챠지 수단, 제 2 스위칭 수단, 제 2 부스팅 수단 및 제 2 프리챠지 수단을 포함한다. 상기 제 1 스위칭 수단은 외부로부터의 제 1의 부스팅 신호에 응답해서 전원 전압이나 접지 전압을 선택적으로 전달한다. 상기 제 1 부스팅 수단은 상기 제 1의 스위칭 수단의 출력 단에 연결된 일 단을 가진다. 상기 제 1 프리챠지 수단은 상기 제 1의 부스팅 수단의 타 단을 상기 전원 전압 레벨로 프리챠지한다. 상기 제 2 스위칭 수단은 제 2의 부스팅 신호에 응답해서 상기 제 1의 부스팅 수단의 상기 타 단으로부터의 출력 전압과 상기 접지 전압 중 하나를 선택적으로 전달한다. 상기 제 2 부스팅 수단은 상기 제 2의 스위칭 수단의 출력 단에 연결된 일 단을 가진다. 상기 제 2 프리챠지 수단은 상기 제 2의 부스팅 수단의 타 단을 상기 전원 전압 레벨로 프리챠지한다. 여기서, 상기 제 1 및 제 2의 부스팅 수단들은 상기 제 1 및 제 2 부스팅 신호들에 응답해서 동시에 부스팅 동작을 수행한다.
본 발명의 또 다른 특징에 의하면, 전원 전압 레벨보다 높은 레벨의 부스팅 전압을 발생하는 부스팅 회로는 직렬로 연결된 복수 개의 부스팅 수단들 및; 외부로부터의 부스팅 신호 및 행 어드레스들에 응답해서 상기 부스팅 수단들 중 최종 단의 부스팅 수단을 제어하는 복수 개의 부스팅 제어 신호들을 발생하는 부스팅 제어 수단을 포함한다. 상기 각 부스팅 수단은 동시에 활성화/비활성화되는 상기 부스팅 신호들 중 대응되는 부스팅 신호에 응답하여 입력 전압을 부스팅하여 상기 입력 전압보다 높은 전압 레벨을 가지는 복수 개의 출력 전압들을 출력하고, 상기 부스팅 수단들 중 최종 단의 부스팅 수단은 상기 부스팅 제어 신호들에 응답해서 상기 행 어드레스들에 대응되는 출력 단자를 통해 상기 부스팅 전압을 선택적으로 출력한다. 여기서, 상기 각 부스팅 수단은 프리챠지 회로, 커패시터 회로 및 스위칭 회로를 포함한다. 상기 프리챠지 회로는 프리챠지 신호에 응답해서 대응하는 상기 부스팅 회로의 출력 단을 상기 프리챠지 전압으로 충전한다. 상기 커패시터 회로는 상기 대응하는 부스팅 회로의 출력 단에 연결된다. 상기 스위칭 회로는 상기 커패시터 회로를 충/방전하도록 상기 대응하는 부스팅 신호에 응답하여 상기 커패시터 회로를 제 1 전원 전압 또는 제 2 전원 전압과 연결하는 스위칭 회로를 포함한다. 그리고, 상기 최종 단의 부스팅 수단은 복수의 부스팅 선택 신호들에 응답해서 최종적으로 출력되는 부스팅 전압의 부스팅 효율을 조절하는 부스팅 조절 회로를 더 포함한다. 또한, 상기 부스팅 제어 수단은 상기 부스팅 신호 및 상기 행 어드레스들 중 대응되는 행 어드레스에 응답해서 상기 부스팅 제어 신호들을 출력하는 복수 개의 부스팅 제어 회로들을 포함하고, 상기 각 부스팅 제어 회로는 상기 부스팅 신호 및 대응되는 행 어드레스를 낸드 게이팅한 출력 신호를 발생하는 낸드 게이트 및, 전단의 부스팅 수단으로부터의 부스팅 전압을 받아들이고, 상기 낸드 게이트로부터의 출력 신호에 응답해서 상기 부스팅 전압을 대응되는 부스팅 수단으로 제공하는 레벨 쉬프터를 포함한다. 특히, 상기 커패시터 회로는 상기 대응하는 부스팅 수단의 출력 단에 연결된 제 1 전극 및, 상기 대응하는 스위칭 회로에 연결된 제 2 전극을 갖는 부스팅 커패시터로 구성되며, 상기 스위칭 회로는 상기 제 1 전원 전압과 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 제 1 스위칭 트랜지스터와, 상기 제 2 전원 전압과 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 제 2 스위치 트랜지스터로 구성된다. 그리고, 상기 커패시터 회로는 상기 대응하는 부스팅 수단의 출력 단에 연결된 제 1 전극 및, 상기 대응하는 스위칭 회로에 연결된 제 2 전극을 갖는 병렬 연결된 복수 개의 부스팅 커패시터들을 포함한다. 상기 스위칭 회로는 상기 제 1 전원 전압과 대응되는 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 복수 개의 제 1형의 스위칭 트랜지스터들 및, 상기 제 2 전원 전압과 대응되는 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 복수 개의 제 2형의 스위치 트랜지스터들로 구성된다.
(작용)
이와 같은 장치에 의해서, 직렬로 연결된 부스팅 회로들이 동시에 부스팅 동작을 수행함으로써, 요구되는 부스팅 효율과 빠른 부스팅 속도로 부스팅되는 부스팅 전압이 발생된다. 그리고, 직렬 연결된 부스팅 회로들 중 최종 단의 부스팅 회로가 행 어드레스에 대응되는 출력 단을 통해 부스팅 전압을 선택적으로 출력함으로써, 출력 단의 커패시턴스에 의해 발생되는 부스팅 효율의 저하가 방지되고, 부스팅 회로의 면적 증가가 최소화된다.
(제 1 실시예)
이하, 본 발명의 바람직한 실시예들에 따른 참조도면 도 6 내지 도 15에 의거하여 상세히 설명한다.
도 6을 참조하면, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 부스팅 회로(750)는 복수 개의 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)을 포함한다. 상기 각 부스팅 회로(BOOST)는 입력 구동 회로(751), 스위치 회로(752), 커패시터 회로(753) 및 프리챠지 회로(754)를 포함한다. 상기 입력 구동 회로(751)는 외부로부터의 대응되는 부스팅 신호들(PBOOST1, PBOOST2, ..., PBOOSTn-1, PBOOSTn)을 구동한다. 상기 스위치 회로(752)는 상기 입력 구동 회로(751)로부터의 부스팅 신호(PBOOST1, PBOOST2, ..., PBOOSTn-1, PBOOSTn)의 제어에 의해 전원 전압(VCC)과 접지 전압(VSS) 및 전 단의 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-2, BOOSTn-1)로부터의 부스팅 전압들(Vboost1, Vboost2, ..., Vboostn-2, Vboostn-1) 중 하나를 상기 커패시터 회로(753)로 전달한다. 상기 커패시터 회로(753)는 상기 프리챠지 회로(754)에 의해 상기 전원 전압(VCC) 레벨로 프리챠지된 부스팅 노드들(N1, N2, ..., Nn-1, Nn)을 상기 전원 전압(VCC) 레벨보다 높은 소정의 전압 레벨들로 각각 부스팅한다. 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 부스팅 회로(750)는 직렬로 연결된 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)을 가지며, 상기 각 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)이 동시에 부스팅 동작을 수행함으로써, 요구되는 전압 레벨을 가지며, 빠른 속도로 부스팅되는 부스팅 전압(Vrea)이 얻어진다.
도 6을 참조하면, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 부스팅 회로는 직렬 연결된 복수 개의 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)을 포함한다. 상기 각 부스팅 회로(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)는 전원 전압(VCC)과 접지 전압(VSS) 및 전 단의 부스팅 전압들(Vboost1, Vboost2, ..., Vboostn-2, Vboostn-1)을 받아들이고, 복수 개의 부스팅 신호들(PBOOST1, PBOOST2, ..., PBOOSTn-1, PBOOSTn)에 응답해서 전원 전압(VCC) 레벨 보다 높은 소정의 전압 레벨들을 가지는 복수 개의 부스팅 전압들(Vboost1, Vboost2, ..., Vboostn-1, Vrea)을 출력한다.
도 7을 참조하면, 상기 부스팅 회로(750)는 직렬로 연결된 커패시터들(C1, C2)과 커패시터(CL) 그리고 스위치(S1)를 이용하여 전원 전압(VCC) 레벨보다 높은 소정의 전압(예를 들어, 3.4V ∼ 5V) 레벨을 가지는 부스팅 전압(Vrea)을 발생한다. 부스팅 효율(boosting efficient)을 높이기 위해 사용된 커패시터들(C1, C2) 사이의 전하량의 관계와 커패시터들(C2, CL) 사이의 전하량 관계는 아래의 [수학식1]과 [수학식2]에 나타나 있다.
C2(VCC-0)+CL(VCC-0) = C2(V2-V1)+CL(V2-0)
위의 [수학식1]과 [수학식2]에서 최종 부스팅 전압(Vrea)의 전압 레벨이 계산된다.
도 8a 및 도 8b를 참조하면, 상기 부스팅 회로(750)는 복수 개의 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)을 포함한다. 상기 각 부스팅 회로(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)는 입력 구동 회로(751), 스위치 회로(752), 커패시터 회로(753) 및 프리챠지 회로(754)를 포함한다. 상기 입력 구동 회로(751)는 제 1 및 제 2 그룹들의 인버터들(I1, I2, ..., I5, I6)을 포함한다. 상기 제 1 그룹의 인버터들(I1, I2, I3)은 상기 부스팅 신호 입력 단자(도시되지 않음)와 스위치 회로(752)의 PMOS 트랜지스터들(PM1, PM2, PM3, PM4, PM5)의 게이트들 사이에 직렬로 연결된다. 상기 제 2 그룹의 인버터들(I4, I5, I6)은 상기 부스팅 신호 입력 단자와 스위치 회로(752)의 NMOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5)의 게이트들 사이에 직렬로 연결된다.
상기 스위치 회로(752)는 MOS 트랜지스터들(PM1, PM2, PM3, PM4, PM5, NM1, NM2, NM3, NM4, NM5)을 포함한다. 상기 MOS 트랜지스터들(PM1, PM2, PM3, PM4, PM5) 각각은 전원 전압(VCC) 또는 대응되는 전단의 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-2, BOOSTn-1)의 출력 단자와 대응되는 NMOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5) 사이에 각각 형성되는 전류 통로 및 입력 구동 회로(751)의 상기 인버터(I3)의 출력 단자에 각각 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5) 각각은 대응되는 PMOS 트랜지스터들(PM1, PM2, PM3, PM4, PM5)과 접지 전압(VSS) 사이에 각각 형성되는 전류 통로 및 입력 구동 회로(751)의 인버터(I6)에 각각 연결되는 게이트를 가진다.
상기 커패시터 회로(753)는 상기 스위치 회로(752)의 대응되는 MOS 트랜지스터들(PM1, PM2, PM3, PM4, PM5, NM1, NM2, NM3, NM4, NM5)에 연결되는 일 단자와 대응되는 노드들(N1, N2, ..., Nn-1, Nn)에 연결되는 타 단자를 가지는 커패시터들(C1, C2, C3, C4, C5)을 포함한다. 상기 프리챠지 회로(754)는 MOS 트랜지스터들(PM6, PM7, PM8, PM9, NM6, NM7) 및 인버터(I7)를 포함한다. 상기 MOS 트랜지스터(PM6)는 전원 전압(VCC)과 노드(N1, N2, ..., Nn-1, Nn)의 사이에 형성되는 전류 통로 및 MOS 트랜지스터(PM7)의 드레인에 연결된 게이트를 가진다. 상기 MOS 트랜지스터(PM7)는 노드(N1, N2, ..., Nn-1, Nn)와 MOS 트랜지스터(NM6) 사이에 형성되는 전류 통로 및 MOS 트랜지스터(PM8)의 드레인에 연결된 게이트를 가진다. 상기 MOS 트랜지스터(PM8)는 노드(N1, N2, ..., Nn-1, Nn)와 MOS 트랜지스터(NM7) 사이에 형성되는 전류 통로 및 MOS 트랜지스터(PM9)의 드레인에 연결된 게이트를 가진다.
상기 MOS 트랜지스터(PM9)는 노드(N1, N2, ..., Nn-1, Nn)와 MOS 트랜지스터(NM8) 사이에 형성되는 전류 통로 및 MOS 트랜지스터(PM8)의 드레인에 연결된 게이트를 가진다. 상기 MOS 트랜지스터(NM6)는 MOS 트랜지스터(PM7)와 접지 전압(VSS) 사이에 형성되는 전류 통로 및 MOS 트랜지스터(PM8)의 드레인에 연결된 게이트를 가진다. 상기 MOS 트랜지스터(NM7)는 MOS 트랜지스터(PM8)와 접지 전압(VSS) 사이에 형성되는 전류 통로 및 프리챠지 신호(PRE)에 의해 제어되는 게이트를 가진다. 상기 MOS 트랜지스터(NM8)는 MOS 트랜지스터(PM9)와 접지 전압(VSS) 사이에 형성되는 전류 통로 및 인버터(I7)의 출력 단자에 연결되는 게이트를 가진다. 상기 인버터(I7)의 입력 단자는 프리챠지 신호(PRE)를 받아들이고 그리고 출력 단자는 MOS 트랜지스터(NM8)의 게이트에 연결된다.
그리고, 상기 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn) 중 최종 단의 부스팅 회로(BOOSTn)는 전단의 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-2, BOOSTn-1)과는 달리 부스팅 커패시터(755)와 부스팅 조절 회로를 포함한다. 상기 부스팅 조절 회로는 스위칭 회로(752) 내의 MOS 트랜지스터들(PM11, PM12, PM13, PM14, PM15)로 구성된다. 상기 MOS 트랜지스터들(PM11, PM12, PM13, PM14, PM15) 각각은 대응되는 MOS 트랜지스터들(PM1, PM2, PM3, PM4, PM5)과 대응되는 MOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5) 사이에 형성되는 전류 통로 및 각각 부스팅 선택 신호들(BOOST_S1, BOOST_S2, BOOST_S3)에 의해 제어되는 게이트들을 가진다. 또한, 상기 최종 단의 부스팅 회로(BOOSTn)의 출력 단에는 부스팅 동작이 정지됐을 때, 역 부스팅을 방지하기 위한 스위치 회로(SW)가 연결된다. 상기 스위치 회로(SW)는 MOS 트랜지스터들(PM16, PM17, ..., PM27, PM28, NM9, NM10, NM11, NM12) 및 인버터(I8)를 포함한다.
이하, 도 6 내지 도 13을 참조하여, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 부스팅 회로의 동작이 설명된다.
다시 도 6 내지 도 13을 참조하면, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 부스팅 회로(750)는 직렬로 연결되며, 동시에 부스팅 동작을 수행하는 복수 개의 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)을 가짐으로써, 요구되는 전압 레벨을 가지며, 빠른 속도로 부스팅되는 부스팅 전압(Vrea)을 발생하는 것을 특징으로 한다.
상기 부스팅 회로(750)는 DRAM 장치, 플래시 메모리 장치 등의 반도체 메모리 장치 특히, 노어 타입 플래시 메모리 장치에서 사용되며, 독출 동작을 위한 독출 전압(Vrea)을 발생한다. 상기 독출 전압(Vrea)은 상기한 바와 같이, 소정의 전압 레벨(예를 들어, 3.5V ∼ 5V)을 가져야 하고 그리고 빠른 부스팅 속도로 출력되야하므로, 본 발명에 따른 부스팅 회로는 저전압(예를 들어, 1.7V, 또는 2.0V 이하)하에서 동작되는 반도체 메모리 장치 특히, 노어 타입 플래시 메모리 장치에 적합한 회로라 할 수 있다.
상기 부스팅 회로(750) 내의 부스팅 회로(BOOST1)는 외부로부터의 프리챠지 신호(PRE1) 및 부스팅 신호(PBOOST1)의 제어에 의해 부스팅 전압(Vboost1)을 발생한다. 즉, 상기 프리챠지 신호(PRE1)와 상기 부스팅 신호(PBOOST1)가 논리 로우 레벨일 때, 상기 부스팅 회로(BOOST1)의 출력 단 즉 노드(N1)는 전원 전압(VCC) 레벨로 프리챠지되고, 커패시터 회로(753)의 커패시터들(C1, C2, C3, C4, C5)의 일 단자들은 스위치 회로(752)의 MOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5)에 의해 접지 전압(VSS) 레벨로 디스챠지된다.
그 후, 외부로부터의 어드레스의 입력을 알리는 어드레스 천이 신호(ATD_BT)가 논리 하이 레벨로 천이된 후 다시 논리 로우 레벨로 천이되면, 상기 프리챠지 신호(PRE1) 및 부스팅 신호(PBOOST1)는 논리 하이 레벨로 천이된다. 이에 따라, 상기 프리챠지 회로(754)의 프리챠지 동작 수행이 종료되고, 부스팅 회로(BOOST1)의 부스팅 동작이 수행된다. 상기 부스팅 신호(PBOOST1)가 논리 하이 레벨로 활성화되면, 상기 입력 구동 수단(751)의 인버터들(I1, I2, ..., I5, I6)은 상기 부스팅 신호(PBOOST1)를 반전시켜 스위치 회로(752)의 MOS 트랜지스터들(PM1, PM2, PM3, PM4, PM5, NM1, NM2, NM3, NM4, NM5)의 게이트들로 전달한다.
이때, 상기 스위치 회로(752)의 MOS 트랜지스터들(PM1, PM2, PM3, PM4, PM5)의 전류 통로들은 도통되고, MOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5)의 전류 통로들은 차단된다. 상기 MOS 트랜지스터들(PM1, PM2, PM3, PM4, PM5)의 전류 통로들이 도통되면, 상기 MOS 트랜지스터들(PM1, PM2, PM3, PM4, PM5)의 전류 통로들을 통해 전달되는 전하들에 의해 상기 커패시터 회로(753)의 커패시터들(C1,C2, C3, C4, C5)의 일 단자들의 전압 레벨은 접지 전압(VSS) 레벨에서 전원 전압(VCC) 레벨로 천이되고, 이에 따라 커패시터들(C1, C2, C3, C4, C5)의 타 단자들에 연결된 노드(N1)의 전압 레벨은 커패시터 커플링(capacitor coupling) 효과에 의해 전원 전압(VCC) 레벨에서 부스팅 전압(Vboost1) 레벨로 부스팅된다. 이와 같이, 상기 부스팅 회로(BOOST1)에서 출력되는 상기 부스팅 전압(Vboost1)은 다음 단의 부스팅 회로(BOOST2)로 전달된다.
그리고, 상기 부스팅 회로들(BOOST2, BOOST3, ..., BOOSTn-1, BOOSTn)은 부스팅 신호(PBOOST2, PBOOST3, ..., PBOOSTn-1, PBOOSTn) 및 프리챠지 신호(PRE2, PRE3, ..., PREn_1, PREn)의 제어에 의해 전 단의 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-2, BOOSTn-1)로부터의 부스팅 전압들(Vboost1, Vboost2, ..., Vboostn-2, Vboostn-1)을 부스팅한 부스팅 전압들(Vboost2, Vboost3, ..., Vboostn-1, Vrea)을 발생한다. 이때, 도 13a및 도 13b와 같이, 상기 프리챠지 신호들(PRE2, PRE3, ..., PREn_1, PREn)은 상기 프리챠지 신호(PRE1)와 동시에 활성화/비활성화되고 그리고 상기 부스팅 신호들(PBOOST2, PBOOST3, ..., PBOOSTn-1, PBOOSTn)은 부스팅 신호(PBOOST1)와 동시에 활성화/비활성화된다. 이와 같이, 동시에 활성화/비활성화되는 상기 부스팅 신호들(PBOOST1, PBOOST2, ..., PBOOSTn-1, PBOOSTn) 및 프리챠지 신호들(PRE2, PRE3, ..., PREn_1, PREn)의 제어에 의해 상기 부스팅 회로들(BOOST2, BOOST3, ..., BOOSTn-1, BOOSTn)이 동시에 부스팅 동작을 수행함으로써, 상기 부스팅 전압들(Vboost2, Vboost3, ..., Vboostn-1, Vrea)은 빠른 속도{약 78nsec(nano second)}로 부스팅되어 출력된다.
상기 부스팅 신호들(PBOOST1, PBOOST2, ..., PBOOSTn-1, PBOOSTn)은 도 13a 및 도 13b와 같이, 어드레스 천이 검출 신호(ATD_BT)의 로우 천이 구간에서 활성화되고, 프리챠지 신호들(PRE2, PRE3, ..., PREn_1, PREn)은 비활성화된다. 상기 어드레스 천이 검출 신호(ATD_BT)는 외부로부터 어드레스(ADD)가 입력되어 어드레스(ADD) 상태가 가변될 때, 활성화되는 신호이다. 그런데, 도 13b와 같이, 독출 동작을 수행하기 위해 메모리 셀을 선택하기 위한 제 1 어드레스가 입력된 후, 독출 동작이 완료되기 전에 제 2 어드레스가 입력되면, 어드레스 천이 검출 신호(ATD_BT)는 다시 활성화된다. 이후, 상기 부스팅 신호들(PBOOST1, PBOOST2, ..., PBOOSTn-1, PBOOSTn)은 비활성화되었다가 제 2 어드레스에 따른 독출 전압의 발생을 위해 어드레스 천이 검출 신호(ATD_BT)의 로우 천이 구간에서 다시 활성화되고, 프리챠지 신호들(PRE2, PRE3, ..., PREn_1, PREn)은 다시 비활성화된다. 이로써, 상기 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)은 제 2 어드레스에 대응되는 워드 라인(WL)으로 공급하기 위한 독출 전압(Vrea)을 발생한다.
(제 2 실시예)
도 9를 참조하면, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 부스팅 제어 회로(810) 및 부스팅 회로(850)를 포함한다. 상기 부스팅 제어 회로(810)는 외부로부터의 부스팅 신호(BOOSTn) 및 어드레스들(ADD)에 응답해서 상기 부스팅 회로(850)의 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn) 중 최종 단의 부스팅 수단(BOOSTn)을 제어하는 복수 개의 부스팅 제어 신호들(BOOST_C1, BOOST_C1, ..., BOOSTCn-1, BOOSTCn)을 출력한다. 상기 부스팅 회로(850)는 복수 개의 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)을 포함한다. 상기 각 부스팅 수단(BOOST)은 스위치 회로(851), 커패시터 회로(852) 및 프리챠지 회로(853)를 포함한다.
상기 스위치 회로(851)는 외부로부터의 부스팅 신호(PBOOST1, PBOOST2, ..., PBOOSTn-1, BOOST_C)의 제어에 의해 전원 전압(VCC)과 접지 전압(VSS) 및 전 단의 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-2, BOOSTn-1)로부터의 부스팅 전압(Vboost1, Vboost2, ..., Vboostn-2, Vboostn-1)을 상기 커패시터 회로(852)로 전달한다. 상기 커패시터 회로(852)는 상기 프리챠지 회로(853)에 의해 상기 전원 전압(VCC) 레벨로 프리챠지된 부스팅 노드들(N1, N2, ..., Nn-1, Nn)을 상기 전원 전압(VCC) 레벨보다 높은 소정의 전압 레벨들로 각각 부스팅한다.
그리고, 상기 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn) 중 최종 단의 부스팅 수단(BOOSTn)은 복수 개의 부스팅 회로들(BOOSTn1, BOOSTn2, ..., BOOSTnm-1, BOOSTnm)을 포함한다. 본 발명의 제 2 실시예에 따른 반도체 메모리장치의 부스팅 회로(850)는 직렬로 연결된 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)을 가지며, 상기 각 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)이 동시에 부스팅 동작을 수행함으로써, 반도체 메모리 장치의 동작에 요구되는 전압 레벨을 가지며, 빠른 속도로 부스팅되는 부스팅 전압(Vrea)이 얻어진다. 그리고, 상기 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn) 중 최종 단의 부스팅 수단(BOOSTn)은 각각의 출력 단자들을 가지는 복수 개의 부스팅 회로들(BOOSTn1, BOOSTn2, ..., BOOSTnm-1, BOOSTnm)을 가짐으로써, 출력 단의 커패시턴스의 증가에 의한 부스팅 효율의 저하를 방지하고, 이에 따라 증가되는 면적을 최소화하는 것을 특징으로 한다.
도 10을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 부스팅 회로(850)는 직렬로 연결된 커패시터들(C1, C21, C22, ..., C2m-1, C2m)과 커패시터(CL1, CL2, ..., CLm-1, CLm) 그리고 스위치들(S1, S21, S22, ..., S2m-1, S2m)을 이용하여 전원 전압(VCC; 예를 들어, 약 2V 이하 또는 1.7V 이하) 레벨보다 높은 소정의 전압(예를 들어, 3.4V ∼ 5V) 레벨을 가지는 복수 개의 부스팅 전압들(Vrea1, Vrea2, ..., Vream-1, Vream)을 출력한다. 상기 부스팅 회로(850)는 복수 개의 출력 단자들을 가지며, 부스팅 동작시, 상기 출력 단자들을 통해 부스팅 전압들(Vrea1, Vrea2, ..., Vream-1, Vream)을 선택적으로 출력함으로써, 부스팅 동작시 부스팅 효율의 저하를 유발하는 출력 단자의 커패시턴스를 줄이는 것을 특징으로 한다.
도 11을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 부스팅 회로(850)는 복수 개의 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)을 포함한다. 상기 각 부스팅 수단(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)은 스위치 회로(851), 커패시터 회로(852) 및 프리챠지 회로(853)를 포함한다. 상기 스위치 회로(851)는 MOS 트랜지스터들(PM1, NM1)을 포함한다. 상기 MOS 트랜지스터(PM1)는 전원 전압(VCC) 또는 대응되는 전단의 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-2, BOOSTn-1)의 출력 단자와 대응되는 NMOS 트랜지스터(NM1) 사이에 형성되는 전류 통로 및 상기 부스팅 신호들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)에 의해 제어되는 게이트를 가진다. 상기 NMOS 트랜지스터(NM1)는 대응되는 PMOS 트랜지스터(PM1)와 접지 전압(VSS) 사이에 각각 형성되는 전류 통로 및 상기 부스팅 신호들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)에 의해 제어되는 게이트를 가진다.
상기 커패시터 회로(852)는 상기 스위치 회로(851)의 대응되는 MOS 트랜지스터들(PM1, NM1)의 드레인들에 연결되는 일 단자와 대응되는 노드들(N1, N2, ..., Nn-1, Nn)에 연결되는 타 단자를 가지는 커패시터들(C1, C2, ... Cn-1, Cn)을 포함한다. 상기 프리챠지 회로(853)는 상기 커패시터 회로(852)의 각 커패시터(C1, C2, ... Cn-1, Cn)의 일 단자에 연결되는 출력 단자를 가진다. 그리고, 상기 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn) 중 최종 단의 부스팅 회로(BOOSTn)는 전단의 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-2, BOOSTn-1)과는 복수 개의 부스팅 회로들(BOOSTn1, BOOSTn2, ..., BOOSTnm-1, BOOSTnm)을 포함한다.
상기 각 부스팅 회로(BOOSTn1, BOOSTn2, ..., BOOSTnm-1, BOOSTnm)는 스위치 회로(851), 커패시터 회로(852), 프리챠지 회로(853) 및 로드 커패시터 회로(854)를 포함한다. 상기 스위치 회로(851)는 MOS 트랜지스터들(PM11, PM12, PM13, PM14, ..., PMm1, PMm2, PMm3, PMm4, NM11, NM12, ..., NMm1, NMm2)을 포함한다. 상기 MOS 트랜지스터들(PM11, PM12, ..., PMm1, PMm2, NM11, ..., NMm1)은 전단의 부스팅 수단(BOOSTn-1)과 커패시터 회로(852) 사이에 연결되며, 외부로부터의 부스팅 선택 신호(BOOST_S1)와 부스팅 제어 회로(810)로부터의 부스팅 제어 신호(BOOST_C)의 제어에 의해 전단의 부스팅 수단(BOOSTn-1)으로부터의 부스팅 전압(Vboostn-1)을 커패시터 회로(852)의 대응되는 커패시터(Cn11, Cn21, ..., Cnm-11, Cnm1)로 선택적으로 전달한다. 상기 MOS 트랜지스터들(PM13, PM14, ..., PMm3, PMm4, NM12, ..., NMm2)은 전단의 부스팅 수단(BOOSTn-1)과 커패시터 회로(852) 사이에 연결되며, 상기 부스팅 선택 신호(BOOST_S2)와 상기 부스팅 제어 신호(BOOST_C)의 제어에 의해 전단의 부스팅 수단(BOOSTn-1)으로부터의 부스팅 전압(Vboostn-1)을 커패시터 회로(852)의 대응되는 커패시터(Cn12, Cn22, ..., Cnm-12, Cnm2)로 선택적으로 전달한다.
상기 커패시터 회로(852)는 커패시터들(Cn11, Cn12, ..., Cnm1, Cnm2)을 포함한다. 상기 커패시터들(Cn11, Cn12, ..., Cnm1, Cnm2)은 상기 스위치 회로(851)를 통해 전달되는 상기 부스팅 전압(Vboostn-1)을 커플링 효과를 이용하여 부스팅한다. 상기 프리챠지 회로(853)는 상기 스위치 회로(851)를 통해 상기 커패시터 회로(852)의 각 커패시터(Cn11, Cn12, ..., Cnm1, Cnm2)의 일 단자로 상기 부스팅전압(Vboostn-1)이 전달되기 이전에 상기 각 커패시터(Cn11, Cn12, ..., Cnm1, Cnm2)의 타 단자를 전원 전압(VCC) 레벨로 프리챠지한다.
도 12를 참조하면, 상기 부스팅 제어 회로(810)는 복수 개의 부스팅 제어 회로들(CON1, CON2, ...,CONm-1, CONm)을 포함한다. 상기 각 부스팅 제어 회로(CON1, CON2, ...,CONm-1, CONm)는 낸드 게이트(NAND)와 레벨 쉬프터(L)를 포함한다. 상기 낸드 게이트(NAND)는 외부로부터의 부스팅 신호(PBOOSTn)와 대응되는 행 어드레스(ADD)를 조합한 조합 신호를 출력한다. 상기 레벨 쉬프터(L)는 상기 낸드 게이트(NAND)로부터의 조합 신호의 제어에 의해 전단으로부터의 부스팅 전압(Vboostn-1) 레벨을 가지는 복수 개의 상기 부스팅 제어 신호들(BOOST_C1, BOOST_C_2, ..., BOOST_Cm-1, BOOST_Cm)을 출력한다.
이하, 도 9 내지 도 15를 참조하여, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 부스팅 회로의 동작이 설명된다.
도 9 내지 도 15를 참조하면, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 부스팅 회로(850)는 직렬로 연결된 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)을 가지며, 상기 각 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)이 동시에 부스팅 동작을 수행함으로써, 반도체 메모리 장치의 동작에 요구되는 전압 레벨을 가지며, 빠른 속도로 부스팅되는 부스팅 전압(Vrea)이 얻어진다. 그리고, 상기 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn) 중 최종 단의 부스팅 수단(BOOSTn)은 각각의 출력 단자들을 가지는 복수 개의 부스팅 회로들(BOOSTn1, BOOSTn2, ..., BOOSTnm-1, BOOSTnm)을 가짐으로써,출력 단의 커패시턴스의 증가에 의한 부스팅 효율의 저하를 방지되고, 이에 따라 증가되는 레이아웃 면적이 최소화된다.
상기 부스팅 회로(850)의 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-2, BOOSTn-1)의 부스팅 동작은 도 13과 같이 상기 제 1 실시예에 따른 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-2, BOOSTn-1)의 부스팅 동작과 동일하게 수행된다. 본 발명의 제 2 실시예에 따른 부스팅 회로(850)의 특징은 직렬 연결된 복수 개의 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn) 중 최종 단의 부스팅 수단(BOOSTn)에 있다. 상기 부스팅 수단(BOOSTn)은 상기한 바와 같이, 복수 개의 부스팅 회로들(BOOSTn1, BOOSTn2, ..., BOOSTnm-1, BOOSTnm)을 포함한다. 상기 각 부스팅 회로(BOOSTn1, BOOSTn2, ..., BOOSTnm-1, BOOSTnm)는 부스팅 제어 신호(BOOST_C) 및 부스팅 선택 신호(BOOST_S)의 제어에 의해 전단의 부스팅 수단(BOOSTn-1)으로부터의 부스팅 전압(Vboostn-1)을 부스팅한 부스팅 전압들(Vrea1, Vrea2, ..., Vream-1, Vream)을 복수 개의 출력 경로들을 통해 디코더로 선택적으로 출력한다.
예를 들어, 상기 부스팅 제어 회로(810)로부터의 부스팅 제어 신호들(BOOST_C1, BOOST_C2, ..., BOOST_Cm-1, BOOST_Cm) 중 부스팅 제어 신호(BOOST_C1)만이 로직 로우 레벨로 활성화되고, 부스팅 선택 신호들(BOOST_S1, BOOST_S2) 중 부스트 선택 신호(BOOST_S1)만이 로직 로우 레벨로 활성화된다고 가정하면, 상기 최종 단의 부스팅 수단(BOOSTn)의 부스팅 회로들(BOOSTn1, BOOSTn2, ..., BOOSTnm-1, BOOSTnm) 중 부스팅 회로(BOOSTn1) 만이 전 단의 부스팅수단들(BOOST1, BOOST2, ..., BOOSTn-2, BOOSTn-1)과 동시에 부스팅 동작을 수행한다. 상기 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-2, BOOSTn-1)의 부스팅 동작은 본 발명의 제 1 실시예에 따른 부스팅 회로(750)의 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-2, BOOSTn-1)의 부스팅 동작과 동일하다.
상기 부스팅 제어 신호(BOOST_C1)와 상기 부스팅 선택 신호(BOOST_S1)가 활성화되면, 상기 부스팅 회로(BOOSTn1)의 PMOS 트랜지스터들(PM11, PM12)은 턴-온되고 그리고 NMOS 트랜지스터(NM11)는 턴-오프된다. 이에 따라, 커패시터(Cn11)의 일 단자는 부스팅 전압(Vboostn-1) 레벨로 챠지되고 그리고 전원 전압(VCC) 레벨로 프리챠지되어 있던 노드(Nn1)는 부스팅 전압(Vrea1) 레벨로 빠른 속도로 부스팅된다. 상기 부스팅 전압(Vrea1)이 빠른 속도로 부스팅되는 이유는 본 발명의 제 2 실시예에 따른 부스팅 회로(850)의 각 출력 단 즉, 각 노드들(Nn1, Nn2, ..., Nnm-1, Nnm)과 도 4의 디코더(13, 23)의 입력 단들이 각각 분리되어, 각 노드들(Nn1, Nn2, ..., Nnm-1, Nnm)에 인가되는 커패시턴스 값이 줄어들기 때문이다. 물론, 상기 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)을 모두 병렬로 연결하여 각각의 출력 단들을 통해 복수 개의 부스팅 전압들(Vrea1, Vrea2, ..., Vream-1, Vream)을 출력하는 방법이 모색될 수 있으나, 이는 본 발명의 제 2 실시예에 따른 부스팅 회로(850) 보다 레이아웃 면적의 증가를 가져오는 단점이 있다.
상기한 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 부스팅 회로(850)는 직렬로 연결된 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)을 가지며, 상기 각 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1,BOOSTn)이 동시에 부스팅 동작을 수행함으로써, 반도체 메모리 장치의 동작에 요구되는 전압 레벨을 가지며, 빠른 속도로 부스팅되는 부스팅 전압(Vrea)이 얻어진다. 그리고, 상기 부스팅 수단들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn) 중 최종 단의 부스팅 수단(BOOSTn)은 각각의 출력 단자들을 가지는 복수 개의 부스팅 회로들(BOOSTn1, BOOSTn2, ..., BOOSTnm-1, BOOSTnm)을 가짐으로써, 출력 단의 커패시턴스의 증가에 의한 부스팅 효율의 저하를 방지하고, 이에 따라 증가되는 면적이 최소화된다. 따라서, 본 발명의 제 2 실시예에 따른 부스팅 회로(850)는 반도체 메모리 장치가 고집적화될 수록 더욱 큰 효과를 발휘한다.
본 발명의 제 1 및 제 2 실시예들에 따른 상기 부스팅 회로(750, 850)로부터의 독출 전압(Vrea)은 도 14와 같이, 소정의 전압 레벨(약 3.5V ∼ 4V)을 가지며, 빠른 부스팅 속도로 부스팅된다. 그리고, 상기 부스팅 회로(750)는 최종 단의 스위칭 회로(SW)를 가짐으로써, 독출 동작이 종료된 후의 독출 전압(Vrea)의 디스챠지 동안에, 최종 단의 부스팅 회로(BOOSTn)의 출력 단자의 전압 레벨이 전원 전압(VCC) 레벨로 유지된다. 이는, 부스팅 신호들(PBOOST1, PBOOST2, ..., PBOOSTn-1, PBOOSTn)이 순차적으로 비활성화되도록 제어하여 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)의 출력 단에 챠지된 부스팅 전압들(Vboost1, Vboost2, ..., Vboostn-1, Vrea)을 순차적으로 디스챠지시킴으로써 가능하다.
그리고, 상기 부스팅 회로(750, 850)의 부스팅 효율은 도 15와 같이, 각 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)의 커패시터 회로들(753,852)과 최종 단의 부스팅 회로(BOOSTn)의 출력 단자에 연결된 커패시터(755, 854)의 커패시턴스 비(capacitance ratio)와 최종 단의 부스팅 회로(BOOSTn) 내의 스위치 회로(752)의 MOS 트랜지스터들(PM11, PM12, PM13, PM14, PM15)의 턴-온 여부에 의해 결정된다. 도 15와 같이, 커패시터 회로들(753, 852)과 커패시터(755, 854)의 커패시턴스 비가 '10 : 1'이라고 할 때, 상기 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)의 커패시터들(753, 852)의 커패시턴스들이 동일한 값을 가질 때, 상기 부스팅 회로(750, 850)의 부스팅 효율이 최대인 것을 알 수 있다.
그리고, 본 발명의 제 1 실시예에 따른 상기 부스팅 회로(750)와 같이, 제 2 실시예에 따른 부스팅 회로(850)의 출력 단자에는 동작 동작이 완료되고, 프로그램 동작이나, 그 외의 동작 동안에 발생되는 고전압의 유입을 방지하기 위한 스위치 회로(SW)가 연결될 수 있다. 이는, 상기 부스팅 회로(750) 즉, 독출 전압 발생 회로(750)의 출력 단자는 도 4와 같이, 프로그램 전압 발생 회로(710) 및 소거 전압 발생 회로(730)의 출력 단자들과 스위치 회로(도시되지 않음)를 통해 연결됨으로 인해서, 독출 동작이 종료되고 기입 동작 동안에, 프로그램 전압(Vpgm)이나 소거 전압(Vera)이 상기 부스팅 회로(750)로 입력되기 때문이다. 이를 방지하기 위해, 상기 스위치 회로(SW)는 독출 동작의 종료를 알리는 독출 종료 신호(RB)의 제어에 의해 MOS 트랜지스터들(PM24, PM25, PM26, PM27, PM28)을 턴-온시켜 최종 단의 부스팅 회로(BOOSTn) 내의 커패시터들(C1, C2, C3, C4, C5)의 양 단자들이 동일한 전압 레벨을 갖도록 한다.
상기한 바와 같이, 본 발명의 제 1 및 제 2 실시예들에 따른 부스팅회로(750, 850)는 직렬 연결되며, 부스팅 신호들(PBOOST1, PBOOST2, ..., PBOOSTn-1, PBOOSTn)의 제어에 의해 동시에 부스팅 동작을 수행하는 복수 개의 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)을 포함한다. 이와 같이, 본 발명의 제 1 및 제 2 실시예들에 따른 부스팅 회로(750, 850)의 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)이 직렬 구조를 가짐으로써, 요구되는 전압 레벨을 가지는 부스팅 신호(Vrea)가 발생되고 그리고 부스팅 회로들(BOOST1, BOOST2, ..., BOOSTn-1, BOOSTn)이 동시에 부스팅 동작을 수행함으로써, 상기 부스팅 전압(Vrea)이 빠른 속도로 출력된다. 또한, 외부 어드레스(ADD)에 대응되는 출력 단을 통해 복수 개의 부스팅 전압들(Vrea1, Vrea2, ..., Vream-1, Vream)을 선택적으로 출력함으로써, 출력 단의 커패시턴스의 증가에 의한 부스팅 효율의 저하가 방지되고, 이에 따라 증가되는 반도체 메모리 장치의 면적이 최소화된다.
이상에서, 본 발명에 따른 반도체 메모리 장치를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 직렬로 연결된 부스팅 회로들이 동시에 부스팅 동작을 수행함으로써, 요구되는 전압 레벨을 가지며, 빠른 속도로 부스팅되는 부스팅 전압이 발생된다. 그리고, 외부 어드레스에 대응되는 출력 단을 통해 부스팅 전압을 선택적으로 출력함으로써, 출력 단의 커패시턴스의 증가에 의한 부스팅 효율의 저하를 방지하고, 이에 따라 증가되는 면적이 최소화된다.

Claims (15)

  1. 전원 전압보다 높은 레벨의 부스팅 전압을 발생하는 부스팅 회로는 복수 개의 부스팅 수단들을 포함하며,
    상기 부스팅 수단들은 상기 부스팅 전압을 출력하기 위한 출력 단자(Vrea)에 대해 직렬 연결되고; 상기 부스팅 수단들 각각은 입력 전압을 받아들이고 대응하는 부스팅 신호에 응답하여 상기 입력 전압보다 높은 레벨의 출력 전압을 출력하며; 그리고 상기 부스팅 수단들에 각각 대응하는 부스팅 신호들은 동시에 활성화/비활성화되는 것을 특징으로 하는 부스팅 회로.
  2. 제 1항에 있어서,
    상기 각 부스팅 수단은,
    프리챠지 신호에 응답해서 대응하는 상기 부스팅 회로의 출력 단을 상기 프리챠지 전압으로 충전하는 프리챠지 회로와,
    상기 대응하는 부스팅 회로의 출력 단에 연결된 커패시터 회로 및,
    상기 커패시터 회로를 충/방전하도록 상기 대응하는 부스팅 신호에 응답하여 상기 커패시터 회로를 제 1 전원 전압 또는 제 2 전원 전압과 연결하는 스위칭 회로를 포함하는 것을 특징으로 하는 부스팅 회로.
  3. 제 1항에 있어서,
    상기 최종 단의 부스팅 수단은,
    복수의 부스팅 선택 신호들에 응답해서 최종적으로 출력되는 부스팅 전압의 부스팅 효율을 조절하는 부스팅 조절 회로를 더 포함하는 것을 특징으로 하는 부스팅 회로.
  4. 제 2항에 있어서,
    상기 커패시터 회로는 상기 대응하는 부스팅 수단의 출력 단에 연결된 제 1 전극 및, 상기 대응하는 스위칭 회로에 연결된 제 2 전극을 갖는 부스팅 커패시터로 구성되며,
    상기 스위칭 회로는 상기 제 1 전원 전압과 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 제 1 스위칭 트랜지스터와, 상기 제 2 전원 전압과 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 제 2 스위치 트랜지스터로 구성되는 것을 특징으로 하는 부스팅 회로.
  5. 제 2항에 있어서,
    상기 커패시터 회로는 상기 대응하는 부스팅 수단의 출력 단에 연결된 제 1 전극 및, 상기 대응하는 스위칭 회로에 연결된 제 2 전극을 갖는 병렬 연결된 복수 개의 부스팅 커패시터들을 포함하는 것을 특징으로 하는 부스팅 회로.
  6. 제 3항에 있어서,
    상기 스위칭 회로는 상기 제 1 전원 전압과 대응되는 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 복수 개의 제 1형의 스위칭 트랜지스터들 및,
    상기 제 2 전원 전압과 대응되는 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 복수 개의 제 2형의 스위치 트랜지스터들로 구성되는 것을 특징으로 하는 부스팅 회로.
  7. 제 5항 또는 제 6항에 있어서,
    상기 부스팅 조절 회로는,
    대응되는 상기 제 1 스위치 트랜지스터와 대응되는 상기 제 2 스위치 트랜지스터 사이에 형성되는 전류 통로 및 대응되는 상기 부스팅 선택 신호에 의해 제어되는 게이트를 가지는 복수 개의 제 3 스위치 트랜지스터를 포함하는 것을 특징으로 하는 부스팅 회로.
  8. 전원 전압보다 높은 레벨의 부스팅 전압을 발생하는 부스팅 회로에 있어서:
    외부로부터의 제 1 부스팅 신호에 응답해서 전원 전압이나 접지 전압을 선택적으로 전달하는 제 1 스위칭 수단과;
    상기 제 1 스위칭 수단의 출력 단에 연결된 일 단을 가지는 제 1 부스팅 수단과;
    상기 제 1 부스팅 수단의 타 단을 상기 전원 전압 레벨로 프리챠지하는 제 1 프리챠지 수단과;
    제 2 부스팅 신호에 응답해서 상기 제 1 부스팅 수단의 상기 타 단으로부터의 출력 전압과 상기 접지 전압 중 하나를 선택적으로 전달하는 제 2 스위칭 수단과;
    상기 제 2 스위칭 수단의 출력 단에 연결된 일 단을 가지는 제 2 부스팅 수단 및;
    상기 제 2 부스팅 수단의 타 단을 상기 전원 전압 레벨로 프리챠지하는 제 2 프리챠지 수단을 포함하고,
    상기 제 1 및 제 2 부스팅 수단들은,
    상기 제 1 및 제 2 부스팅 신호들에 응답해서 동시에 부스팅 동작을 수행하는 것을 특징으로 하는 부스팅 회로.
  9. 전원 전압 레벨보다 높은 레벨의 부스팅 전압을 발생하는 부스팅 회로에 있어서:
    직렬로 연결된 복수 개의 부스팅 수단들 및;
    외부로부터의 부스팅 신호 및 행 어드레스들에 응답해서 상기 부스팅 수단들 중 최종 단의 부스팅 수단을 제어하는 복수 개의 부스팅 제어 신호들을 발생하는 부스팅 제어 수단을 포함하고,
    상기 각 부스팅 수단은 동시에 활성화/비활성화되는 상기 부스팅 신호들 중 대응되는 부스팅 신호에 응답하여 입력 전압을 부스팅하여 상기 입력 전압보다 높은 전압 레벨을 가지는 복수 개의 출력 전압들을 출력하고,
    상기 부스팅 수단들 중 최종 단의 부스팅 수단은 상기 부스팅 제어 신호들에 응답해서 상기 행 어드레스들에 대응되는 출력 단자를 통해 상기 부스팅 전압을 선택적으로 출력하는 것을 특징으로 하는 부스팅 회로.
  10. 제 9항에 있어서,
    상기 각 부스팅 수단은,
    프리챠지 신호에 응답해서 대응하는 상기 부스팅 회로의 출력 단을 상기 프리챠지 전압으로 충전하는 프리챠지 회로와,
    상기 대응하는 부스팅 회로의 출력 단에 연결된 커패시터 회로 및,
    상기 커패시터 회로를 충/방전하도록 상기 대응하는 부스팅 신호에 응답하여 상기 커패시터 회로를 제 1 전원 전압 또는 제 2 전원 전압과 연결하는 스위칭 회로를 포함하는 것을 특징으로 하는 부스팅 회로.
  11. 제 9항에 있어서,
    상기 최종 단의 부스팅 수단은,
    복수의 부스팅 선택 신호들에 응답해서 최종적으로 출력되는 부스팅 전압의 부스팅 효율을 조절하는 부스팅 조절 회로를 더 포함하는 것을 특징으로 하는 부스팅 회로.
  12. 제 9항에 있어서,
    상기 부스팅 제어 수단은,
    상기 부스팅 신호 및 상기 행 어드레스들 중 대응되는 행 어드레스에 응답해서 상기 부스팅 제어 신호들을 출력하는 복수 개의 부스팅 제어 회로들을 포함하고,
    상기 각 부스팅 제어 회로는,
    상기 부스팅 신호 및 대응되는 행 어드레스를 낸드 게이팅한 출력 신호를 발생하는 낸드 게이트 및,
    전단의 부스팅 수단으로부터의 부스팅 전압을 받아들이고, 상기 낸드 게이트로부터의 출력 신호에 응답해서 상기 부스팅 전압을 대응되는 부스팅 수단으로 제공하는 레벨 쉬프터를 포함하는 것을 특징으로 하는 부스팅 회로.
  13. 제 10항에 있어서,
    상기 커패시터 회로는 상기 대응하는 부스팅 수단의 출력 단에 연결된 제 1 전극 및, 상기 대응하는 스위칭 회로에 연결된 제 2 전극을 갖는 부스팅 커패시터로 구성되며,
    상기 스위칭 회로는 상기 제 1 전원 전압과 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 제 1 스위칭트랜지스터와, 상기 제 2 전원 전압과 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 제 2 스위치 트랜지스터로 구성되는 것을 특징으로 하는 부스팅 회로.
  14. 제 10항에 있어서,
    상기 커패시터 회로는 상기 대응하는 부스팅 수단의 출력 단에 연결된 제 1 전극 및, 상기 대응하는 스위칭 회로에 연결된 제 2 전극을 갖는 병렬 연결된 복수 개의 부스팅 커패시터들을 포함하는 것을 특징으로 하는 부스팅 회로.
  15. 제 11항에 있어서,
    상기 스위칭 회로는 상기 제 1 전원 전압과 대응되는 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 복수 개의 제 1형의 스위칭 트랜지스터들 및,
    상기 제 2 전원 전압과 대응되는 상기 부스팅 커패시터의 제 2 전극 사이에 연결되며 상기 대응하는 부스팅 신호에 의해서 스위칭되는 복수 개의 제 2형의 스위치 트랜지스터들로 구성되는 것을 특징으로 하는 부스팅 회로.
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