JPH097379A - ファウラ−ノルトハイム効果によってプログラム及び消去可能なｅｅｐｒｏｍメモリ - Google Patents
ファウラ−ノルトハイム効果によってプログラム及び消去可能なｅｅｐｒｏｍメモリInfo
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- JPH097379A JPH097379A JP17594296A JP17594296A JPH097379A JP H097379 A JPH097379 A JP H097379A JP 17594296 A JP17594296 A JP 17594296A JP 17594296 A JP17594296 A JP 17594296A JP H097379 A JPH097379 A JP H097379A
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Abstract
(57)【要約】
【課題】 記憶セルの制御がビットグループごとに選択
的になされるフォーラ−ノルドハイム効果によってプロ
グラム及び消去可能なＥＥＰＲＯＭメモリ 【解決手段】 本発明のＥＥＰＲＯＭメモリは、ワード
線及びビット線でマトリクス状に構成され、ワード線及
びビット線の交点に位置する記憶セルを具備している。
これらの記憶セルは、Ｎ形のフローティングゲート記憶
トランジスタ（ＴＧＦ１〜ＴＧＦＫ）をそれぞれ備え、
セルグループ（ＣＧＲ）毎にグループ選択トランジスタ
（ＴＳＧ１）が設けられる。そして、このグループ選択
トランジスタにより、選択線（ＳＬ１）に現れる選択電
位に応じて、各グループの記憶トランジスタの制御ゲー
トを選択的に制御線（ＣＬ）に接続し、この制御線によ
って、この制御ゲートを、プログラミング、消去及び読
出の制御電位に強制することができるようにする。
的になされるフォーラ−ノルドハイム効果によってプロ
グラム及び消去可能なＥＥＰＲＯＭメモリ 【解決手段】 本発明のＥＥＰＲＯＭメモリは、ワード
線及びビット線でマトリクス状に構成され、ワード線及
びビット線の交点に位置する記憶セルを具備している。
これらの記憶セルは、Ｎ形のフローティングゲート記憶
トランジスタ（ＴＧＦ１〜ＴＧＦＫ）をそれぞれ備え、
セルグループ（ＣＧＲ）毎にグループ選択トランジスタ
（ＴＳＧ１）が設けられる。そして、このグループ選択
トランジスタにより、選択線（ＳＬ１）に現れる選択電
位に応じて、各グループの記憶トランジスタの制御ゲー
トを選択的に制御線（ＣＬ）に接続し、この制御線によ
って、この制御ゲートを、プログラミング、消去及び読
出の制御電位に強制することができるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭとし
て知られている電気的に消去可能でプログラム可能な読
出専用メモリに関する。本発明は、より詳細には、ファ
ウラ−ノルトハイム（Fowler-Nordheim ）効果によって
プログラム及び消去可能なＥＥＰＲＯＭに関する。
て知られている電気的に消去可能でプログラム可能な読
出専用メモリに関する。本発明は、より詳細には、ファ
ウラ−ノルトハイム（Fowler-Nordheim ）効果によって
プログラム及び消去可能なＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの記憶セルは、一般に、フ
ローティングゲート記憶トランジスタ、並びに、この記
憶トランジスタのワード線及びビット線への接続を可能
化する選択トランジスタによって形成される。このよう
なＥＥＰＲＯＭは、フローティングゲートトランジスタ
のフローティングゲートで電荷を不揮発的に貯蔵すると
いう原理を利用しており、書込（以下、「プログラミン
グ」という用語で表す）は、トンネル効果によりドレイ
ン又はソースからフローティングゲートに（或いは、フ
ローティングゲートからドレイン又はソースに）電子を
注入することによって行われ、消去は、トンネル効果に
よりフローティングゲートからドレイン又はソースに
（或いは、ドレイン又はソースからフローティングゲー
トに）電子を注入することによって行われる。フラッシ
ュＥＥＰＲＯＭと呼ばれるＥＥＰＲＯＭもよく知られて
いる。このメモリには、選択トランジスタがなく、記憶
トランジスタが、直接、ワード及びビット線に接続され
る。この場合、記憶セル群の全体的な消去が行われる。
このタイプのメモリは、等価な記憶容量を維持しつつメ
モリに要求されるサイズを減少することができる。
ローティングゲート記憶トランジスタ、並びに、この記
憶トランジスタのワード線及びビット線への接続を可能
化する選択トランジスタによって形成される。このよう
なＥＥＰＲＯＭは、フローティングゲートトランジスタ
のフローティングゲートで電荷を不揮発的に貯蔵すると
いう原理を利用しており、書込（以下、「プログラミン
グ」という用語で表す）は、トンネル効果によりドレイ
ン又はソースからフローティングゲートに（或いは、フ
ローティングゲートからドレイン又はソースに）電子を
注入することによって行われ、消去は、トンネル効果に
よりフローティングゲートからドレイン又はソースに
（或いは、ドレイン又はソースからフローティングゲー
トに）電子を注入することによって行われる。フラッシ
ュＥＥＰＲＯＭと呼ばれるＥＥＰＲＯＭもよく知られて
いる。このメモリには、選択トランジスタがなく、記憶
トランジスタが、直接、ワード及びビット線に接続され
る。この場合、記憶セル群の全体的な消去が行われる。
このタイプのメモリは、等価な記憶容量を維持しつつメ
モリに要求されるサイズを減少することができる。
【０００３】ドレイン（又はソース）から記憶トランジ
スタの制御ゲートへの電荷の注入は、従来技術では、こ
のトランジスタのドレイン（又はソース）をアース電位
に接続し、制御ゲートに比較的高い正電圧（＋15ボルト
程度）を印加して吸引性電界（champ attrractif）発生
させ、そして、ソース（又はドレイン）に適当な正電圧
を印加して熱電子を発生させることによってなされる。
十分に大きい数の負電荷がフローティングゲートに収集
されたとき、フローティングゲートの電位は、トランジ
スタの閾値電位に到達し、読出モードにおける電流の通
過を防止する。
スタの制御ゲートへの電荷の注入は、従来技術では、こ
のトランジスタのドレイン（又はソース）をアース電位
に接続し、制御ゲートに比較的高い正電圧（＋15ボルト
程度）を印加して吸引性電界（champ attrractif）発生
させ、そして、ソース（又はドレイン）に適当な正電圧
を印加して熱電子を発生させることによってなされる。
十分に大きい数の負電荷がフローティングゲートに収集
されたとき、フローティングゲートの電位は、トランジ
スタの閾値電位に到達し、読出モードにおける電流の通
過を防止する。
【０００４】フローティングゲートからドレイン（又は
ソース）への電荷の注入は、ドレイン（又はソース）に
比較的高い正電圧（＋15ボルト）を印加し、記憶トラン
ジスタの制御ゲートをアース電位に接続し、そして、ソ
ース（又はドレイン）をフローティング状態にすること
によってなされる。それで、負電荷は、フローティング
ゲートから抽出され、ファウラ−ノルトハイム効果によ
ってドレイン（又はソース）に向かう。フローティング
ゲートとドレイン（又はソース）との間の酸化物の厚さ
は、ファウラ−ノルトハイム効果による注入を可能にす
るのに十分な低い値をもつ。
ソース）への電荷の注入は、ドレイン（又はソース）に
比較的高い正電圧（＋15ボルト）を印加し、記憶トラン
ジスタの制御ゲートをアース電位に接続し、そして、ソ
ース（又はドレイン）をフローティング状態にすること
によってなされる。それで、負電荷は、フローティング
ゲートから抽出され、ファウラ−ノルトハイム効果によ
ってドレイン（又はソース）に向かう。フローティング
ゲートとドレイン（又はソース）との間の酸化物の厚さ
は、ファウラ−ノルトハイム効果による注入を可能にす
るのに十分な低い値をもつ。
【０００５】このタイプのメモリは、特に、フローティ
ングゲートから電子の注入が行われるときに、次のよう
な欠点を有している：排出期間中のドレイン−基板電流
（或いはソース−基板電流）が、比較的高く、実際に
は、大容量メモリに対して、回路外部にある正の高電圧
電源を備える必要をもたらすこと、比較的高い逆電圧
が、排出期間中、ドレイン（又はソース）と基板との間
に発生し、実際には、セルの組込密度を低下させる二重
拡散をもつドレイン（又はソース）を使用する必要をも
たらすこと、及び、排出期間中ドレイン（又はソース）
上に比較的高い電圧を印加することによって、ドレイン
−基板接合（又はソース−基板接合）をもつ基板上での
アバランシ（なだれ）効果による熱正孔の発生の蓋然性
が増大し、これらの正孔は、フローティングゲートの下
に位置する薄い酸化物層に捕獲（トラップ）されるこ
と。このような現象のより詳細な内容については、アド
バンスマイクロデバイス社（Advance Micro Device In
c. ）による米国特許第5,077,691 号明細書を参照され
たい。
ングゲートから電子の注入が行われるときに、次のよう
な欠点を有している：排出期間中のドレイン−基板電流
（或いはソース−基板電流）が、比較的高く、実際に
は、大容量メモリに対して、回路外部にある正の高電圧
電源を備える必要をもたらすこと、比較的高い逆電圧
が、排出期間中、ドレイン（又はソース）と基板との間
に発生し、実際には、セルの組込密度を低下させる二重
拡散をもつドレイン（又はソース）を使用する必要をも
たらすこと、及び、排出期間中ドレイン（又はソース）
上に比較的高い電圧を印加することによって、ドレイン
−基板接合（又はソース−基板接合）をもつ基板上での
アバランシ（なだれ）効果による熱正孔の発生の蓋然性
が増大し、これらの正孔は、フローティングゲートの下
に位置する薄い酸化物層に捕獲（トラップ）されるこ
と。このような現象のより詳細な内容については、アド
バンスマイクロデバイス社（Advance Micro Device In
c. ）による米国特許第5,077,691 号明細書を参照され
たい。
【０００６】上記明細書では、制御ゲートに比較的高い
負電圧（−12〜−17ボルト）を印加し、ソース上を比較
的低い正電圧（＋0.5 〜＋５ボルト）に強制し、基板を
アース電位に接続し、そして、ドレインを高インピーダ
ンス状態のままにしておくことによって、セルを消去す
ることが提案されている。このようにして、ファウラ−
ノルトハイム効果を誘導するとともに、逆のソース−基
板電圧を＋５ボルトより低い値に維持する。ソースから
基板への漏洩電流が減少し、正の電圧（＋５ボルト）の
単一外部電源でメモリに給電することができる。その
上、セルの表面積を制限する単一拡散から成るソースを
使用することができる。そして、熱正孔の発生をなくす
ことができ、これによって、メモリの信頼性を向上する
ことかできる。
負電圧（−12〜−17ボルト）を印加し、ソース上を比較
的低い正電圧（＋0.5 〜＋５ボルト）に強制し、基板を
アース電位に接続し、そして、ドレインを高インピーダ
ンス状態のままにしておくことによって、セルを消去す
ることが提案されている。このようにして、ファウラ−
ノルトハイム効果を誘導するとともに、逆のソース−基
板電圧を＋５ボルトより低い値に維持する。ソースから
基板への漏洩電流が減少し、正の電圧（＋５ボルト）の
単一外部電源でメモリに給電することができる。その
上、セルの表面積を制限する単一拡散から成るソースを
使用することができる。そして、熱正孔の発生をなくす
ことができ、これによって、メモリの信頼性を向上する
ことかできる。
【０００７】
【発明が解決しようとする課題】本発明は、上述したも
のと同一タイプの動作を呈し、しかも、記憶セルの消去
がビットグループごとに選択的になされる構造を有する
ＥＥＰＲＯＭメモリを提供することにある。
のと同一タイプの動作を呈し、しかも、記憶セルの消去
がビットグループごとに選択的になされる構造を有する
ＥＥＰＲＯＭメモリを提供することにある。
【０００８】
【課題を解決するための手段】そこで、本発明は、Ｎ及
びＭを整数として、Ｎ本のワード線及びＭ本のビット線
でマトリクス状に構成され、次のものから成るＥＥＰＲ
ＯＭメモリを提供するものである：ワード線及びビット
線の交点に位置する記憶セルであって、電気的状態を記
憶するためのＮ形のフローティングゲート記憶トランジ
スタをそれぞれ備え、Ｋを整数として、Ｋ個のセルから
成るセルグループにグループ分けされており、そして、
同一のセルグループのセルが同一のワード線及びＫ本の
別々のビット線に接続されている記憶セル、選択電位及
び制御電位を搬送するために、前記セルグループに関係
付けられた第１の選択線及び制御線、並びに、自身のチ
ャネルを介して同一のセルグループの記憶トランジスタ
のフローティングゲートを制御線の１つに接続するため
に、セルグループ毎に設けられたＰ形の第１のグループ
選択トランジスタであって、このトランジスタに関係付
けられたセルグループのセルの内容についてプログラ
ム、消去或いは読出を行うことが要求されるとき、制御
ゲートが第１の選択線の１つに接続されている第１のグ
ループ選択トランジスタ。
びＭを整数として、Ｎ本のワード線及びＭ本のビット線
でマトリクス状に構成され、次のものから成るＥＥＰＲ
ＯＭメモリを提供するものである：ワード線及びビット
線の交点に位置する記憶セルであって、電気的状態を記
憶するためのＮ形のフローティングゲート記憶トランジ
スタをそれぞれ備え、Ｋを整数として、Ｋ個のセルから
成るセルグループにグループ分けされており、そして、
同一のセルグループのセルが同一のワード線及びＫ本の
別々のビット線に接続されている記憶セル、選択電位及
び制御電位を搬送するために、前記セルグループに関係
付けられた第１の選択線及び制御線、並びに、自身のチ
ャネルを介して同一のセルグループの記憶トランジスタ
のフローティングゲートを制御線の１つに接続するため
に、セルグループ毎に設けられたＰ形の第１のグループ
選択トランジスタであって、このトランジスタに関係付
けられたセルグループのセルの内容についてプログラ
ム、消去或いは読出を行うことが要求されるとき、制御
ゲートが第１の選択線の１つに接続されている第１のグ
ループ選択トランジスタ。
【０００９】提示された実施例では、このメモリは、選
択電位及び基準電位を搬送するために、セルグループに
関係付けられた第２の選択線及び基準線、並びに、自身
のチャネルを介して同一のセルグループの記憶トランジ
スタのフローティングゲートを基準線に接続を行うため
に、セルグループ毎に設けられたＰ形の第２のグループ
選択トランジスタであって、関連するセルグループのセ
ルの記憶トランジスタの制御ゲートが、このセルグルー
プに関係付けられた制御線から切離されるとき、この制
御ゲートの電位を非フローティング状態にするように動
作する第２のグループ選択トランジスタを具備してい
る。本発明の他の特別な特徴及び利点は、添付した図面
を用いた実施例についての以下の説明からより明瞭に理
解することができる。
択電位及び基準電位を搬送するために、セルグループに
関係付けられた第２の選択線及び基準線、並びに、自身
のチャネルを介して同一のセルグループの記憶トランジ
スタのフローティングゲートを基準線に接続を行うため
に、セルグループ毎に設けられたＰ形の第２のグループ
選択トランジスタであって、関連するセルグループのセ
ルの記憶トランジスタの制御ゲートが、このセルグルー
プに関係付けられた制御線から切離されるとき、この制
御ゲートの電位を非フローティング状態にするように動
作する第２のグループ選択トランジスタを具備してい
る。本発明の他の特別な特徴及び利点は、添付した図面
を用いた実施例についての以下の説明からより明瞭に理
解することができる。
【００１０】
【発明の実施の形態】図１には、本発明による第１の実
施例の概略的線図が示されている。この図は、Ｋを整数
として、Ｋ個の記憶セルから成るセルグループについて
消去可能であり、本発明に従って実現されるＥＥＰＲＯ
Ｍメモリの一部を示している。Ｋは、典型的には、
「８」である。
施例の概略的線図が示されている。この図は、Ｋを整数
として、Ｋ個の記憶セルから成るセルグループについて
消去可能であり、本発明に従って実現されるＥＥＰＲＯ
Ｍメモリの一部を示している。Ｋは、典型的には、
「８」である。
【００１１】このメモリは、ＮおよびＭを整数として、
Ｎ個のワード線ＷＬ及びＭ個のビット線ＢＬでマトリク
ス状に構成されるものとする。このメモリは、ワード線
及びビット線の交点に位置する記憶セルを具備してお
り、各記憶セルは、２進の論理状態を表す電気的状態に
ある。同一のセルグループのセルは、同一のワード線の
１つ及びＫ本の別々のビット線に接続される。
Ｎ個のワード線ＷＬ及びＭ個のビット線ＢＬでマトリク
ス状に構成されるものとする。このメモリは、ワード線
及びビット線の交点に位置する記憶セルを具備してお
り、各記憶セルは、２進の論理状態を表す電気的状態に
ある。同一のセルグループのセルは、同一のワード線の
１つ及びＫ本の別々のビット線に接続される。
【００１２】図１には、ワード線ＷＬ及びこのワード線
に接続された記憶セルのグループＣＧＲが示されてい
る。Ｋ個の各セル（図示せず）は、それぞれ、参照符号
ＢＬ１〜ＢＬＫで示されるＫ本のビット線の中の１つの
ビット線に接続される。本発明に従って実現されるメモ
リは、数万乃至数十万個という数の記憶セルを具備する
ことが理解されよう。
に接続された記憶セルのグループＣＧＲが示されてい
る。Ｋ個の各セル（図示せず）は、それぞれ、参照符号
ＢＬ１〜ＢＬＫで示されるＫ本のビット線の中の１つの
ビット線に接続される。本発明に従って実現されるメモ
リは、数万乃至数十万個という数の記憶セルを具備する
ことが理解されよう。
【００１３】セルグループＣＧＲのＫ個のセルは、それ
ぞれ、参照符号ＴＳ１〜ＴＳＫで示される選択トランジ
スタ、及び、参照符号ＴＧＦ１〜ＴＧＦＫで示されるフ
ローティングゲート記憶トランジスタを備える。上述の
例では、メモリは、ＭＯＳ技術による標準的な方法でＰ
形基板をもとにして作製される。選択及び記憶トランジ
スタはＮ形トランジスタである。選択トランジスタＴＳ
１〜ＴＳＫは、それぞれ、ドレインがビット線ＢＬ１〜
ＢＬＫに接続され、制御ゲートがワード線ＷＬに接続さ
れ、ソースがトランジスタＴＧＦ１〜ＴＧＦＫのドレイ
ンに接続される。選択トランジスタは、トランジスタＴ
ＧＦ１〜ＴＧＦＫのドレインをビット線ＢＬ１〜ＢＬＫ
に対して接続したり切離したりすることができる。
ぞれ、参照符号ＴＳ１〜ＴＳＫで示される選択トランジ
スタ、及び、参照符号ＴＧＦ１〜ＴＧＦＫで示されるフ
ローティングゲート記憶トランジスタを備える。上述の
例では、メモリは、ＭＯＳ技術による標準的な方法でＰ
形基板をもとにして作製される。選択及び記憶トランジ
スタはＮ形トランジスタである。選択トランジスタＴＳ
１〜ＴＳＫは、それぞれ、ドレインがビット線ＢＬ１〜
ＢＬＫに接続され、制御ゲートがワード線ＷＬに接続さ
れ、ソースがトランジスタＴＧＦ１〜ＴＧＦＫのドレイ
ンに接続される。選択トランジスタは、トランジスタＴ
ＧＦ１〜ＴＧＦＫのドレインをビット線ＢＬ１〜ＢＬＫ
に対して接続したり切離したりすることができる。
【００１４】セルグループＣＧＲのフローティングゲー
トトランジスタの制御ゲートは、互いに接続されてグル
ープ選択回路ＣＳに接続されるが、この回路の構成につ
いては後述する。このメモリの記憶セルのフローティン
グゲートトランジスタＴＧＦ１〜ＴＧＦＫのソースは、
すべて、共通ソース線ＳＲＥＦに接続されるものとす
る。
トトランジスタの制御ゲートは、互いに接続されてグル
ープ選択回路ＣＳに接続されるが、この回路の構成につ
いては後述する。このメモリの記憶セルのフローティン
グゲートトランジスタＴＧＦ１〜ＴＧＦＫのソースは、
すべて、共通ソース線ＳＲＥＦに接続されるものとす
る。
【００１５】選択回路ＣＳは、参照符号ＴＳＧ１，ＴＳ
Ｇ２でそれぞれ示され、「グループ選択トランジスタ」
と呼ばれる第１のトランジスタ及び第２のトランジスタ
を備えている。これらのトランジスタは、Ｐ形トランジ
スタであり、ドレインが互いに接続されてトランジスタ
ＴＧＦ１〜ＴＧＦＫの制御ゲートに接続される。
Ｇ２でそれぞれ示され、「グループ選択トランジスタ」
と呼ばれる第１のトランジスタ及び第２のトランジスタ
を備えている。これらのトランジスタは、Ｐ形トランジ
スタであり、ドレインが互いに接続されてトランジスタ
ＴＧＦ１〜ＴＧＦＫの制御ゲートに接続される。
【００１６】第１のグループ選択トランジスタＴＳＧ１
は、参照符号ＣＬで示されて「制御線」と呼ばれる線に
ソースが接続され、参照符号ＳＬ１で示されて「選択
線」と呼ばれる第１の線に制御ゲートが接続される。
は、参照符号ＣＬで示されて「制御線」と呼ばれる線に
ソースが接続され、参照符号ＳＬ１で示されて「選択
線」と呼ばれる第１の線に制御ゲートが接続される。
【００１７】第２のグループ選択トランジスタＴＳＧ２
は、参照符号ＬＲＥＦで示されて「基準線」と呼ばれる
線にソースが接続され、参照符号ＳＬ２で示されて「選
択線」と呼ばれる第２の線に制御ゲートが接続される。
は、参照符号ＬＲＥＦで示されて「基準線」と呼ばれる
線にソースが接続され、参照符号ＳＬ２で示されて「選
択線」と呼ばれる第２の線に制御ゲートが接続される。
【００１８】これら２つのグループ選択トランジスタＴ
ＳＧ１，ＴＳＧは、参照符号ＢＵＬで示される共通ウェ
ル線にウェルが接続される。このメモリのセルグループ
に関連するグループ選択トランジスタのウェルは、すべ
て、この線ＢＵＬに接続され、各セルグループは、関連
する選択回路が２つのグループ選択トランジスタから成
るように構成されるものとする。
ＳＧ１，ＴＳＧは、参照符号ＢＵＬで示される共通ウェ
ル線にウェルが接続される。このメモリのセルグループ
に関連するグループ選択トランジスタのウェルは、すべ
て、この線ＢＵＬに接続され、各セルグループは、関連
する選択回路が２つのグループ選択トランジスタから成
るように構成されるものとする。
【００１９】線ＣＬ，ＬＲＥＦ，ＳＬ１，ＳＬ２によっ
て、記憶トランジスタＴＧＦ１〜ＴＧＦＫの制御ゲート
を、セルの内容を読出、消去或いはプログラムするため
に、これらのトランジスタを含むセルを選択されるのか
否かに応じて、異なる電位に到らしめることができる。
て、記憶トランジスタＴＧＦ１〜ＴＧＦＫの制御ゲート
を、セルの内容を読出、消去或いはプログラムするため
に、これらのトランジスタを含むセルを選択されるのか
否かに応じて、異なる電位に到らしめることができる。
【００２０】このメモリは次の回路を具備している：共
通ソース線ＳＲＥＦに接続され、このソース線の電位を
制御するソーススイッチング回路ＳＷ−Ｓ、Ｎ本のワー
ド線ＷＬの１つにそれぞれ接続され、これらのワード線
の電位を制御するＮ個のワード線スイッチング回路ＳＷ
−ＷＬ、Ｍ本のビット線ＢＬの１つにそれぞれ接続さ
れ、これらのビット線の電位を制御するＭ個のビット線
スイッチング回路ＳＷ−ＢＬ、第１及び第２の選択線に
それぞれ接続され、これらの選択線の電位を制御する第
１及び第２の選択線スイッチング回路ＳＷ−ＳＬ１，Ｓ
Ｗ−ＳＬ２、及び、共通ウェル線ＢＵＬに接続され、こ
のウェル線の電位を制御するウェルスイッチング回路Ｓ
Ｗ−Ｓ。
通ソース線ＳＲＥＦに接続され、このソース線の電位を
制御するソーススイッチング回路ＳＷ−Ｓ、Ｎ本のワー
ド線ＷＬの１つにそれぞれ接続され、これらのワード線
の電位を制御するＮ個のワード線スイッチング回路ＳＷ
−ＷＬ、Ｍ本のビット線ＢＬの１つにそれぞれ接続さ
れ、これらのビット線の電位を制御するＭ個のビット線
スイッチング回路ＳＷ−ＢＬ、第１及び第２の選択線に
それぞれ接続され、これらの選択線の電位を制御する第
１及び第２の選択線スイッチング回路ＳＷ−ＳＬ１，Ｓ
Ｗ−ＳＬ２、及び、共通ウェル線ＢＵＬに接続され、こ
のウェル線の電位を制御するウェルスイッチング回路Ｓ
Ｗ−Ｓ。
【００２１】上述したように、セルの内容は、フローテ
ィングゲートトランジスタの電気的特性によって決定さ
れる。より詳細にいうと、セルの内容は、フローティン
グゲートにおける電子の存在又は不在に関係して与えら
れる。セルの読出モードでは、正の読出電圧がフローテ
ィングゲートトランジスタのドレイン上に強制され、こ
のセルの選択トランジスタがオンし、フローティングゲ
ートトランジスタのソースがアース電位に接続される。
この記憶トランジスタは、制御ゲートが適当な方法で正
バイアスされており、フローティングゲートにおける電
子の存在又は不在に従って、記憶トランジスタのチャネ
ルを通流する電流は値が多少とも変化する。関連するビ
ット線に通流するこの電流を基準電流と比較することに
よって、セルの電気的状態、従って、内容情報が決定さ
れる。
ィングゲートトランジスタの電気的特性によって決定さ
れる。より詳細にいうと、セルの内容は、フローティン
グゲートにおける電子の存在又は不在に関係して与えら
れる。セルの読出モードでは、正の読出電圧がフローテ
ィングゲートトランジスタのドレイン上に強制され、こ
のセルの選択トランジスタがオンし、フローティングゲ
ートトランジスタのソースがアース電位に接続される。
この記憶トランジスタは、制御ゲートが適当な方法で正
バイアスされており、フローティングゲートにおける電
子の存在又は不在に従って、記憶トランジスタのチャネ
ルを通流する電流は値が多少とも変化する。関連するビ
ット線に通流するこの電流を基準電流と比較することに
よって、セルの電気的状態、従って、内容情報が決定さ
れる。
【００２２】上述の例において、例えば、電子の存在は
消去された状態を表し、電子の不在はプログラムされた
状態を表すものと仮定する。これと逆の取決めを設定す
ることもできる。また、本発明は、特に、メモリマップ
のアーキテクチャに関係するので、ここでは、従来方法
でメモリを構成する装置（読出増幅器、ワード線デコー
ダ、ビット線デコーダ、等々）については説明を省略す
る。
消去された状態を表し、電子の不在はプログラムされた
状態を表すものと仮定する。これと逆の取決めを設定す
ることもできる。また、本発明は、特に、メモリマップ
のアーキテクチャに関係するので、ここでは、従来方法
でメモリを構成する装置（読出増幅器、ワード線デコー
ダ、ビット線デコーダ、等々）については説明を省略す
る。
【００２３】セルに関する動作は、３つのタイプに分け
ることができる。「プログラミングモード」と呼ばれる
第１のモードでは、記憶トランジスタのフローティング
ゲートからの電子がそのドレインに注入される。「消去
モード」と呼ばれる第２のモードでは、記憶トランジス
タのドレインからの電子がそのフローティングゲートに
注入される。「読出モード」と呼ばれる第３のモードで
は、記憶トランジスタがターンオンするようにバイアス
され、そのチャネルを通流する電流の値はそのフローテ
ィングゲートの電気的状態に依存する。
ることができる。「プログラミングモード」と呼ばれる
第１のモードでは、記憶トランジスタのフローティング
ゲートからの電子がそのドレインに注入される。「消去
モード」と呼ばれる第２のモードでは、記憶トランジス
タのドレインからの電子がそのフローティングゲートに
注入される。「読出モード」と呼ばれる第３のモードで
は、記憶トランジスタがターンオンするようにバイアス
され、そのチャネルを通流する電流の値はそのフローテ
ィングゲートの電気的状態に依存する。
【００２４】これらの異なるモードにおいて、選択線Ｓ
Ｌ１，ＳＬ２、制御線ＣＬ、基準線ＬＲＥＦ、共通ソー
ス線ＳＲＥＦ、共通ウェル線ＢＵＬ、ワード線ＷＬ及び
ビット線ＢＬは、異なる電位を持つようになっている。
Ｌ１，ＳＬ２、制御線ＣＬ、基準線ＬＲＥＦ、共通ソー
ス線ＳＲＥＦ、共通ウェル線ＢＵＬ、ワード線ＷＬ及び
ビット線ＢＬは、異なる電位を持つようになっている。
【００２５】この実施例では、次のような電位が用いら
れる：アース電位ＧＮＤ＝０〔Ｖ〕、及び、電源電位Ｖ
ＣＣ＝＋５〔Ｖ〕（外部から給電）、消去電位ＶＰＰ＝
＋15〔Ｖ〕、プログラミング電位ＨＶＮ＝−８〔Ｖ〕、
プログラミング制御電位ＨＶＨ＝−10〔Ｖ〕、プログラ
ミングモードにおけるワード線選択電位ＶＰ＝＋７
〔Ｖ〕、読出モードにおけるビット線選択電位ＶＳ＝＋
２〔Ｖ〕、及び、読出制御電位ＶＲＥＡＤ＝＋2.3
〔Ｖ〕。ＨｉＺは、高インピーダンス状態を表すものと
する。
れる：アース電位ＧＮＤ＝０〔Ｖ〕、及び、電源電位Ｖ
ＣＣ＝＋５〔Ｖ〕（外部から給電）、消去電位ＶＰＰ＝
＋15〔Ｖ〕、プログラミング電位ＨＶＮ＝−８〔Ｖ〕、
プログラミング制御電位ＨＶＨ＝−10〔Ｖ〕、プログラ
ミングモードにおけるワード線選択電位ＶＰ＝＋７
〔Ｖ〕、読出モードにおけるビット線選択電位ＶＳ＝＋
２〔Ｖ〕、及び、読出制御電位ＶＲＥＡＤ＝＋2.3
〔Ｖ〕。ＨｉＺは、高インピーダンス状態を表すものと
する。
【００２６】典型的には、電位ＧＮＤ，ＶＣＣは、メモ
リの接続ピンにて使用可能である。他の電位は、好まし
くは、メモリ内部で生成され、それによって、メモリの
接続ピン数を制限することができる。絶対値がＶＣＣの
値より大きい電位は、典型的には、「チャージポンプ」
と呼ばれる電圧逓倍回路により生成され、このような回
路の作製は当業者において周知である。
リの接続ピンにて使用可能である。他の電位は、好まし
くは、メモリ内部で生成され、それによって、メモリの
接続ピン数を制限することができる。絶対値がＶＣＣの
値より大きい電位は、典型的には、「チャージポンプ」
と呼ばれる電圧逓倍回路により生成され、このような回
路の作製は当業者において周知である。
【００２７】ソーススイッチング回路ＳＷ−Ｓは、共通
ソース線ＳＲＥＦの電位をアース電位ＧＮＤとするか、
或いは、この線を高インピーダンス状態とすることがで
きる。Ｎ個のワード線スイッチング回路ＳＷ−ＷＬは、
ワード線ＷＬの電位を電位ＶＣＣ，ＶＰ，ＧＮＤの１つ
とすることができる。Ｍ個のビット線スイッチング回路
ＳＷ−ＢＬは、ビット線ＢＬの電位を電位ＶＣＣ，Ｖ
Ｓ，ＧＮＤの１つとするか、或いは、これらの線を高イ
ンピーダンス状態とすることができる。
ソース線ＳＲＥＦの電位をアース電位ＧＮＤとするか、
或いは、この線を高インピーダンス状態とすることがで
きる。Ｎ個のワード線スイッチング回路ＳＷ−ＷＬは、
ワード線ＷＬの電位を電位ＶＣＣ，ＶＰ，ＧＮＤの１つ
とすることができる。Ｍ個のビット線スイッチング回路
ＳＷ−ＢＬは、ビット線ＢＬの電位を電位ＶＣＣ，Ｖ
Ｓ，ＧＮＤの１つとするか、或いは、これらの線を高イ
ンピーダンス状態とすることができる。
【００２８】第１の選択線スイッチング回路ＳＷ−ＳＬ
１は、第１の選択線ＳＬ１の電位を電位ＶＣＣ，ＶＰ
Ｐ，ＨＶＨ，ＧＮＤの１つとすることができる。第２の
選択線スイッチング回路ＳＷ−ＳＬ２は、第２の選択線
ＳＬ２の電位を電位ＶＣＣ，ＶＰＰ，ＧＮＤの１つとす
ることができる。ウェルスイッチング回路ＳＷ−ＢＵＬ
は、共通ウェル線ＢＵＬの電位をＶＣＣ，ＶＰＰ，ＶＲ
ＥＡＤとすることができる。そして、基準線ＬＲＥＦ
は、電位ＶＲＥＡＤに保持される。これらのスイッチン
グ回路は、その作製については当業者にとって困難なこ
とではないので、詳細には説明しない。
１は、第１の選択線ＳＬ１の電位を電位ＶＣＣ，ＶＰ
Ｐ，ＨＶＨ，ＧＮＤの１つとすることができる。第２の
選択線スイッチング回路ＳＷ−ＳＬ２は、第２の選択線
ＳＬ２の電位を電位ＶＣＣ，ＶＰＰ，ＧＮＤの１つとす
ることができる。ウェルスイッチング回路ＳＷ−ＢＵＬ
は、共通ウェル線ＢＵＬの電位をＶＣＣ，ＶＰＰ，ＶＲ
ＥＡＤとすることができる。そして、基準線ＬＲＥＦ
は、電位ＶＲＥＡＤに保持される。これらのスイッチン
グ回路は、その作製については当業者にとって困難なこ
とではないので、詳細には説明しない。
【００２９】メモリには、Ｎ本の制御線が備えられて、
同一のワード線ＷＬに接続された全てのセルグループ
で、各グループの第１のグループ選択トランジスタＴＳ
Ｇ１が同一の制御線に接続されるようにする。
同一のワード線ＷＬに接続された全てのセルグループ
で、各グループの第１のグループ選択トランジスタＴＳ
Ｇ１が同一の制御線に接続されるようにする。
【００３０】スイッチング回路ＳＷ−ＣＬ，ＳＷ−ＳＬ
１は、同一のワード線ＷＬに接続されるセルグループの
みがこのワード線に関連する制御線ＣＬに同時に接続さ
れるように、都合よく制御される。このように処理する
ことによって、制御線ＣＬに同時に接続されるフローテ
ィングゲートトランジスタの制御ゲート数がＫ個に制限
される。その結果、この線ＣＬにより観察される誘導等
価容量が制限される。従って、この線に接続された制御
ゲートのためのこの線の電位に確立する時間が制限され
る。
１は、同一のワード線ＷＬに接続されるセルグループの
みがこのワード線に関連する制御線ＣＬに同時に接続さ
れるように、都合よく制御される。このように処理する
ことによって、制御線ＣＬに同時に接続されるフローテ
ィングゲートトランジスタの制御ゲート数がＫ個に制限
される。その結果、この線ＣＬにより観察される誘導等
価容量が制限される。従って、この線に接続された制御
ゲートのためのこの線の電位に確立する時間が制限され
る。
【００３１】各セルがＫ本の同一のビット線に接続され
たセルグループでは、各グループの第１のグループ選択
トランジスタＴＳＧ１が同一の第１の選択線ＳＬ１に接
続される。その結果、Ｋ本のビット線に対して１本の第
１の選択線ＳＬ１が存在し、それ故、メモリの寸法が制
限される。
たセルグループでは、各グループの第１のグループ選択
トランジスタＴＳＧ１が同一の第１の選択線ＳＬ１に接
続される。その結果、Ｋ本のビット線に対して１本の第
１の選択線ＳＬ１が存在し、それ故、メモリの寸法が制
限される。
【００３２】同様に、密度の配慮のために、各セルがＫ
本の同一のビット線に接続されたセルグループでは、各
グループの第２のグループ選択トランジスタＴＳＧ２が
同一の第２の選択線ＳＬ２に接続される。それで、Ｋ本
のビット線に対して１本の第２の選択線ＳＬ２が存在す
る。
本の同一のビット線に接続されたセルグループでは、各
グループの第２のグループ選択トランジスタＴＳＧ２が
同一の第２の選択線ＳＬ２に接続される。それで、Ｋ本
のビット線に対して１本の第２の選択線ＳＬ２が存在す
る。
【００３３】各セルがＫ本の同一のビット線に接続され
たセルグループでは、各グループの第２のグループ選択
トランジスタＴＳＧ２が同一の基準線ＬＲＥＦに接続さ
れる。それで、Ｋ本のビット線に対して１本の基準線Ｌ
ＲＥＦが存在し、それ故、メモリの寸法が制限される。
各グループの間にビット線に並行に走る基準線を作り、
それによって、たった１本の基準線を備えるようにする
ことができることに注目すべきである。もちろん、これ
らの基準線には絶えず同一の電圧ＶＲＥＡＤが印加され
る。
たセルグループでは、各グループの第２のグループ選択
トランジスタＴＳＧ２が同一の基準線ＬＲＥＦに接続さ
れる。それで、Ｋ本のビット線に対して１本の基準線Ｌ
ＲＥＦが存在し、それ故、メモリの寸法が制限される。
各グループの間にビット線に並行に走る基準線を作り、
それによって、たった１本の基準線を備えるようにする
ことができることに注目すべきである。もちろん、これ
らの基準線には絶えず同一の電圧ＶＲＥＡＤが印加され
る。
【００３４】基準線ＬＲＥＦは、各グループのセルのフ
ローティングゲートトランジスタの制御ゲートが制御線
ＣＬから切離されるとき、これらの制御ゲートの電位が
非フローティング状態になるようにするのに用いられ
る。これによって、容量性結合により変更される記憶ト
ランジスタの電気的状態が乱されるのを回避する。この
ような乱れは、セルによって大きさが多少とも変化する
この特性に変動を引起こし、望ましくない。実際には、
読出モードでのセルの挙動は変動的であり、これによっ
て、応答時間の変動、更には、セルの情報内容に関する
不確実性を引起こす。
ローティングゲートトランジスタの制御ゲートが制御線
ＣＬから切離されるとき、これらの制御ゲートの電位が
非フローティング状態になるようにするのに用いられ
る。これによって、容量性結合により変更される記憶ト
ランジスタの電気的状態が乱されるのを回避する。この
ような乱れは、セルによって大きさが多少とも変化する
この特性に変動を引起こし、望ましくない。実際には、
読出モードでのセルの挙動は変動的であり、これによっ
て、応答時間の変動、更には、セルの情報内容に関する
不確実性を引起こす。
【００３５】有利な方法として、ビット線がＫ本の線か
ら成るセットでグループ分けされているので、これらの
セットを２組ずつにグループ化し、各セルが、それぞれ
Ｋ本のビット線から成り互いにグループ化された２組の
Ｋビット線セットの何れかの組に接続されるようなセル
グループでは、各セルグループの第２のグループ選択ト
ランジスタＴＳＧ２が同一の基準線ＬＲＥＦに接続され
るようにすることができる。それで、基準線のための寸
法が半分になる。これは図４に示され、この図に示され
るように、２つの選択回路ＣＳ1 ，ＣＳ2 が同一の制御
線ＣＬに接続される。回路ＣＳ1 ，ＣＳ2 は、第１選択
線ＳＬ１1 ，ＳＬ１2 、第２選択線ＳＬ２1 ，ＳＬ
２2 、及び、回路ＣＳ1 ，ＣＳ2 間に置かれた基準線Ｌ
ＲＥＦに、選択的に接続される。
ら成るセットでグループ分けされているので、これらの
セットを２組ずつにグループ化し、各セルが、それぞれ
Ｋ本のビット線から成り互いにグループ化された２組の
Ｋビット線セットの何れかの組に接続されるようなセル
グループでは、各セルグループの第２のグループ選択ト
ランジスタＴＳＧ２が同一の基準線ＬＲＥＦに接続され
るようにすることができる。それで、基準線のための寸
法が半分になる。これは図４に示され、この図に示され
るように、２つの選択回路ＣＳ1 ，ＣＳ2 が同一の制御
線ＣＬに接続される。回路ＣＳ1 ，ＣＳ2 は、第１選択
線ＳＬ１1 ，ＳＬ１2 、第２選択線ＳＬ２1 ，ＳＬ
２2 、及び、回路ＣＳ1 ，ＣＳ2 間に置かれた基準線Ｌ
ＲＥＦに、選択的に接続される。
【００３６】基準線をワード線及び制御線に並行に配置
することもできる。このような例は、図３に示されてい
る。同一のワード線に接続されたセルグループでは、そ
れらのグループの第２のグループ選択トランジスタが同
一の基準線に接続される。この場合、ワード線は、同様
にそして有利な方法として、２組ずつにグループ化され
て、各セルが互いにグループ化された２本のワード線の
何れかに接続されるようなセルグループでは、メモリの
集密度の点から、第２のグループ選択トランジスタが同
一の基準線に接続される。それで、図３には、回路ＣＳ
1 ，ＣＳ2 が、制御線ＣＬ1 ，ＣＬ2 、ワード線Ｗ
Ｌ1 ，ＷＬ2 、及び、共通基準線ＬＲＥＦに、それぞれ
接続されることが示されている。
することもできる。このような例は、図３に示されてい
る。同一のワード線に接続されたセルグループでは、そ
れらのグループの第２のグループ選択トランジスタが同
一の基準線に接続される。この場合、ワード線は、同様
にそして有利な方法として、２組ずつにグループ化され
て、各セルが互いにグループ化された２本のワード線の
何れかに接続されるようなセルグループでは、メモリの
集密度の点から、第２のグループ選択トランジスタが同
一の基準線に接続される。それで、図３には、回路ＣＳ
1 ，ＣＳ2 が、制御線ＣＬ1 ，ＣＬ2 、ワード線Ｗ
Ｌ1 ，ＷＬ2 、及び、共通基準線ＬＲＥＦに、それぞれ
接続されることが示されている。
【００３７】基準線をビット線に並行に置くか或いはワ
ード線に並行に置くかの選択は、ビット線及びワード線
の数、表面積、及び、メモリに考えられている形式に依
存する。実際には、ビット線は第１の金属化層上に作ら
れる。もちろん、選択線はこのビット線に並行に延び、
金属化層の数が制限されるように望まれる場合、これら
のビット線についても、同様とすることができる。
ード線に並行に置くかの選択は、ビット線及びワード線
の数、表面積、及び、メモリに考えられている形式に依
存する。実際には、ビット線は第１の金属化層上に作ら
れる。もちろん、選択線はこのビット線に並行に延び、
金属化層の数が制限されるように望まれる場合、これら
のビット線についても、同様とすることができる。
【００３８】制御線は第２の金属化層上に作られる。実
際、制御線はワード線に並行に延びるので、これらの線
を、異なる金属化層上に作って、相互間で回路短絡を生
じるのを回避する必要がある。２本の金属化層が利用可
能である範囲内で、ワード線をポリシリコン層よりはむ
しろ第２の金属化層上に作るのが得策である。もちろ
ん、金属線についての抵抗性は非常に低いので、加熱及
び所望電位に対する安定化時間を制限する。
際、制御線はワード線に並行に延びるので、これらの線
を、異なる金属化層上に作って、相互間で回路短絡を生
じるのを回避する必要がある。２本の金属化層が利用可
能である範囲内で、ワード線をポリシリコン層よりはむ
しろ第２の金属化層上に作るのが得策である。もちろ
ん、金属線についての抵抗性は非常に低いので、加熱及
び所望電位に対する安定化時間を制限する。
【００３９】基準線については、選ばれたオプションに
従って、第１又は第２の金属化層上に作られる。説明で
は第１及び第２の金属化層として述べているが、物理的
に、これらの層をそれぞれ互いに上部及び下部として作
製することができる。次に、メモリの動作について、特
に、選択された動作モードに応じて種々の導電線に現れ
る電位について、説明する。
従って、第１又は第２の金属化層上に作られる。説明で
は第１及び第２の金属化層として述べているが、物理的
に、これらの層をそれぞれ互いに上部及び下部として作
製することができる。次に、メモリの動作について、特
に、選択された動作モードに応じて種々の導電線に現れ
る電位について、説明する。
【００４０】１．プログラミングモード 或るセルグループＣＧＲ中の１個又はそれより多い個数
のセルをプログラムすること、即ち、当該セルの記憶ト
ランジスタのフローティングゲートからドレインに電子
を注入することが望まれる場合、各スイッチング回路は
次のように作動される：共通ソース線は高インピーダン
ス状態におかれ、共通ウェル線には電位ＶＲＥＡＤが与
えられ、関係するセルに接続されたビット線ＢＬ１〜Ｂ
ＬＫには、電位ＶＣＣが与えられ、当該セルグループが
接続されるワード線ＷＬには、電位ＶＣＣより高い電
位、例えば、電位ＶＰが与えられ、これによって、プロ
グラムされるべきセルに関連する選択トランジスタはオ
ンし、これらのセルの記憶トランジスタのドレインに電
位ＶＣＣが与えられ、制御線ＣＬには電位ＨＶＮが与え
られ、第１の選択線には、電位ＨＶＮより低い電位、例
えば、電位ＨＶＨが与えられて、第１のグループ選択ト
ランジスタがオンするようにし、これによって、プログ
ラミングに関係するセルグループの記憶トランジスタの
制御ゲートに電位ＨＶＮが与えられ、そして、第２の選
択線には、電位ＶＲＥＡＤより高い電位、例えば、電位
ＶＣＣが与えられて、第２のグループ選択トランジスタ
がオフするようにする。
のセルをプログラムすること、即ち、当該セルの記憶ト
ランジスタのフローティングゲートからドレインに電子
を注入することが望まれる場合、各スイッチング回路は
次のように作動される：共通ソース線は高インピーダン
ス状態におかれ、共通ウェル線には電位ＶＲＥＡＤが与
えられ、関係するセルに接続されたビット線ＢＬ１〜Ｂ
ＬＫには、電位ＶＣＣが与えられ、当該セルグループが
接続されるワード線ＷＬには、電位ＶＣＣより高い電
位、例えば、電位ＶＰが与えられ、これによって、プロ
グラムされるべきセルに関連する選択トランジスタはオ
ンし、これらのセルの記憶トランジスタのドレインに電
位ＶＣＣが与えられ、制御線ＣＬには電位ＨＶＮが与え
られ、第１の選択線には、電位ＨＶＮより低い電位、例
えば、電位ＨＶＨが与えられて、第１のグループ選択ト
ランジスタがオンするようにし、これによって、プログ
ラミングに関係するセルグループの記憶トランジスタの
制御ゲートに電位ＨＶＮが与えられ、そして、第２の選
択線には、電位ＶＲＥＡＤより高い電位、例えば、電位
ＶＣＣが与えられて、第２のグループ選択トランジスタ
がオフするようにする。
【００４１】そこで、プログラムされるべきトランジス
タのフローティングゲートとドレインとの間には、約−
13〔Ｖ〕の反撥性電界が創成される。電位ＨＶＮ＝−15
〔Ｖ〕に選び、ビット線に電位ＶＣＣを与えることもで
きたということが分かる。好ましい解決法は、生成され
る負電位の絶対値を制限することによって、ＶＣＣをも
とにして電位生成するために必要なポンプ段数を減少さ
せるような解決法である。
タのフローティングゲートとドレインとの間には、約−
13〔Ｖ〕の反撥性電界が創成される。電位ＨＶＮ＝−15
〔Ｖ〕に選び、ビット線に電位ＶＣＣを与えることもで
きたということが分かる。好ましい解決法は、生成され
る負電位の絶対値を制限することによって、ＶＣＣをも
とにして電位生成するために必要なポンプ段数を減少さ
せるような解決法である。
【００４２】プログラムされるべきセルが接続されるビ
ット線とは別のＫ本のビット線に接続されるセルグルー
プに対しては、次のように電位が与えられる：第１の選
択線には、電位ＨＶＮより高い電位、例えば、電位ＶＣ
Ｃが与えられて、第１のグループ選択トランジスタはど
れもオンしないようにし、そして、第２の選択線には、
電位ＶＲＥＡＤより低い電位、例えば、電位ＧＮＤが与
えられて、第２のグループ選択トランジスタがオンする
（従って、フローティングゲートトランジスタの制御ゲ
ートが基準線ＬＲＥＦに現れる電位ＶＲＥＡＤを受け
る）ようにする。
ット線とは別のＫ本のビット線に接続されるセルグルー
プに対しては、次のように電位が与えられる：第１の選
択線には、電位ＨＶＮより高い電位、例えば、電位ＶＣ
Ｃが与えられて、第１のグループ選択トランジスタはど
れもオンしないようにし、そして、第２の選択線には、
電位ＶＲＥＡＤより低い電位、例えば、電位ＧＮＤが与
えられて、第２のグループ選択トランジスタがオンする
（従って、フローティングゲートトランジスタの制御ゲ
ートが基準線ＬＲＥＦに現れる電位ＶＲＥＡＤを受け
る）ようにする。
【００４３】プログラムされるべきセルが接続されるワ
ード線とは別のワード線に接続されるセルグループに対
しては、次のように電位が与えられる：対応する制御線
ＣＬには、電位ＶＲＥＡＤが与えられ、そして、対応す
るワード線には、電位ＧＮＤが与えられる。
ード線とは別のワード線に接続されるセルグループに対
しては、次のように電位が与えられる：対応する制御線
ＣＬには、電位ＶＲＥＡＤが与えられ、そして、対応す
るワード線には、電位ＧＮＤが与えられる。
【００４４】このようにして、プログラムされるべきセ
ルグループのセルに対しては、ＶＣＣを選択トランジス
タのドレインに強制し、（選択トランジスタをオンする
ために）ＶＰを選択トランジスタの制御ゲートに強制
し、そして、（記憶トランジスタのフローティングゲー
トからドレインに電子を注入するために）ＨＶＮを記憶
トランジスタの制御ゲートに強制する。
ルグループのセルに対しては、ＶＣＣを選択トランジス
タのドレインに強制し、（選択トランジスタをオンする
ために）ＶＰを選択トランジスタの制御ゲートに強制
し、そして、（記憶トランジスタのフローティングゲー
トからドレインに電子を注入するために）ＨＶＮを記憶
トランジスタの制御ゲートに強制する。
【００４５】同一のワード線に接続される異なるセルグ
ループのセルに対しては、ＧＮＤ（又は高インピーダン
ス状態）を選択トランジスタのドレインに強制し、ＶＰ
を選択トランジスタの制御ゲートに強制し、そして、Ｖ
ＲＥＡＤを記憶トランジスタの制御ゲートに強制してフ
ローティングゲートからドレインに電子が注入されない
ようにする。
ループのセルに対しては、ＧＮＤ（又は高インピーダン
ス状態）を選択トランジスタのドレインに強制し、ＶＰ
を選択トランジスタの制御ゲートに強制し、そして、Ｖ
ＲＥＡＤを記憶トランジスタの制御ゲートに強制してフ
ローティングゲートからドレインに電子が注入されない
ようにする。
【００４６】同一のビット線に接続される異なるセルグ
ループのセルに対しては、ＶＣＣを選択トランジスタの
ドレインに強制し、ＧＮＤを選択トランジスタの制御ゲ
ートに強制し（選択トランジスタをオフするように
し）、そして、ＶＲＥＡＤを記憶トランジスタの制御ゲ
ートに強制する。
ループのセルに対しては、ＶＣＣを選択トランジスタの
ドレインに強制し、ＧＮＤを選択トランジスタの制御ゲ
ートに強制し（選択トランジスタをオフするように
し）、そして、ＶＲＥＡＤを記憶トランジスタの制御ゲ
ートに強制する。
【００４７】異なるワード線及びビット線に接続される
セルグループのセルに対しては、ＧＮＤ（又は高インピ
ーダンス状態）を選択トランジスタのドレインに強制
し、ＧＮＤを選択トランジスタの制御ゲートに強制し、
そして、ＶＲＥＡＤを記憶トランジスタの制御ゲートに
強制する。
セルグループのセルに対しては、ＧＮＤ（又は高インピ
ーダンス状態）を選択トランジスタのドレインに強制
し、ＧＮＤを選択トランジスタの制御ゲートに強制し、
そして、ＶＲＥＡＤを記憶トランジスタの制御ゲートに
強制する。
【００４８】２．消去モード 或るセルグループＣＧＲ中のセルを消去すること、即
ち、当該セルの記憶トランジスタのドレインからフロー
ティングゲートに電子を注入することが望まれる場合、
各スイッチング回路は次のように作動される：共通ソー
ス線には電位ＧＮＤが与えられ、共通ウェル線には電位
ＶＰＰが与えられ、当該セルグループが接続されるワー
ド線ＷＬには、電位ＶＣＣが与えられ、メモリの全ての
ビット線には電位ＧＮＤが与えられ（これらの線をフロ
ーティング状態にしておくこともできる）、従って、消
去されるセルに関連する選択トランジスタがオンし、制
御線ＣＬには電位ＶＰＰが与えられ、消去されるべきセ
ルグループの第１の選択線には、電位ＶＰＰより低い電
位、例えば、電位ＧＮＤが与えられ、それ故、第１のグ
ループ選択トランジスタがオンして、セルグループＣＧ
Ｒの記憶トランジスタの制御ゲートに電位ＶＰＰが与え
られ、それによって、およそ＋15〔Ｖ〕の吸引性電界が
消去されるべきトランジスタのフローティングゲートと
ドレインとの間に創成され、そして、第２の選択線に
は、電位ＶＲＥＡＤより高い電位、例えば、電位ＶＰＰ
が与えられて、第２のグループ選択トランジスタがオフ
するようにする。
ち、当該セルの記憶トランジスタのドレインからフロー
ティングゲートに電子を注入することが望まれる場合、
各スイッチング回路は次のように作動される：共通ソー
ス線には電位ＧＮＤが与えられ、共通ウェル線には電位
ＶＰＰが与えられ、当該セルグループが接続されるワー
ド線ＷＬには、電位ＶＣＣが与えられ、メモリの全ての
ビット線には電位ＧＮＤが与えられ（これらの線をフロ
ーティング状態にしておくこともできる）、従って、消
去されるセルに関連する選択トランジスタがオンし、制
御線ＣＬには電位ＶＰＰが与えられ、消去されるべきセ
ルグループの第１の選択線には、電位ＶＰＰより低い電
位、例えば、電位ＧＮＤが与えられ、それ故、第１のグ
ループ選択トランジスタがオンして、セルグループＣＧ
Ｒの記憶トランジスタの制御ゲートに電位ＶＰＰが与え
られ、それによって、およそ＋15〔Ｖ〕の吸引性電界が
消去されるべきトランジスタのフローティングゲートと
ドレインとの間に創成され、そして、第２の選択線に
は、電位ＶＲＥＡＤより高い電位、例えば、電位ＶＰＰ
が与えられて、第２のグループ選択トランジスタがオフ
するようにする。
【００４９】消去されるべきセルが接続されるビット線
とは別のＫ本のビット線に接続されるセルグループに対
しては、次のように電位が与えられる：第１の選択線に
は、電位ＶＰＰが与えられ、そして、第２の選択線に
は、電位ＶＲＥＡＤより低い電位、例えば、電位ＧＮＤ
が与えられて、第２のグループ選択トランジスタがオン
する（従って、フローティングゲートトランジスタの制
御ゲートが電位ＶＲＥＡＤを受ける）ようにする。
とは別のＫ本のビット線に接続されるセルグループに対
しては、次のように電位が与えられる：第１の選択線に
は、電位ＶＰＰが与えられ、そして、第２の選択線に
は、電位ＶＲＥＡＤより低い電位、例えば、電位ＧＮＤ
が与えられて、第２のグループ選択トランジスタがオン
する（従って、フローティングゲートトランジスタの制
御ゲートが電位ＶＲＥＡＤを受ける）ようにする。
【００５０】消去されるべきセルが接続されるワード線
とは別のワード線に接続されるセルグループに対して
は、次のように電位が与えられる：対応する制御線に
は、電位ＶＲＥＡＤが与えられ、そして、対応するワー
ド線には、電位ＧＮＤが与えられる。
とは別のワード線に接続されるセルグループに対して
は、次のように電位が与えられる：対応する制御線に
は、電位ＶＲＥＡＤが与えられ、そして、対応するワー
ド線には、電位ＧＮＤが与えられる。
【００５１】このようにして、消去されるべきセルグル
ープのセルに対しては、ＧＮＤを選択トランジスタのド
レインに強制し、（選択トランジスタをオンするため
に）ＶＣＣを選択トランジスタの制御ゲートに強制し、
そして、ＶＰＰを記憶トランジスタの制御ゲートに強制
して、吸引性電界を生成するようにする。
ープのセルに対しては、ＧＮＤを選択トランジスタのド
レインに強制し、（選択トランジスタをオンするため
に）ＶＣＣを選択トランジスタの制御ゲートに強制し、
そして、ＶＰＰを記憶トランジスタの制御ゲートに強制
して、吸引性電界を生成するようにする。
【００５２】同一のワード線に接続される異なるセルグ
ループのセルに対しては、ＧＮＤを選択トランジスタの
ドレインに強制し、ＶＣＣを選択トランジスタの制御ゲ
ートに強制し、そして、ＶＲＥＡＤを記憶トランジスタ
の制御ゲートに強制して、フローティングゲートとドレ
インとの間の電位差が記憶トランジスタの内容を消去す
るには不十分なものとする。
ループのセルに対しては、ＧＮＤを選択トランジスタの
ドレインに強制し、ＶＣＣを選択トランジスタの制御ゲ
ートに強制し、そして、ＶＲＥＡＤを記憶トランジスタ
の制御ゲートに強制して、フローティングゲートとドレ
インとの間の電位差が記憶トランジスタの内容を消去す
るには不十分なものとする。
【００５３】同一のビット線に接続される異なるセルグ
ループのセルに対しては、ＧＮＤを選択トランジスタの
ドレインに強制し、ＧＮＤを選択トランジスタの制御ゲ
ートに強制し、そして、ＶＲＥＡＤを記憶トランジスタ
の制御ゲートに強制する。
ループのセルに対しては、ＧＮＤを選択トランジスタの
ドレインに強制し、ＧＮＤを選択トランジスタの制御ゲ
ートに強制し、そして、ＶＲＥＡＤを記憶トランジスタ
の制御ゲートに強制する。
【００５４】異なるワード線及びビット線に接続される
セルグループのセルに対しては、ＧＮＤを選択トランジ
スタのドレインに強制し、ＧＮＤを選択トランジスタの
制御ゲートに強制し、そして、ＶＲＥＡＤを記憶トラン
ジスタの制御ゲートに強制する。
セルグループのセルに対しては、ＧＮＤを選択トランジ
スタのドレインに強制し、ＧＮＤを選択トランジスタの
制御ゲートに強制し、そして、ＶＲＥＡＤを記憶トラン
ジスタの制御ゲートに強制する。
【００５５】３．読出モード 或るセルグループＣＧＲ中のセルを読出すことが望まれ
る場合、各スイッチング回路は次のように作動される：
共通ソース線には電位ＧＮＤが与えられ、共通ウェル線
には電位ＶＣＣが与えられ、全ての制御線ＣＬには電位
ＶＲＥＡＤが与えられ、読出されるべきセルが接続され
るワード線ＷＬには、電位ＶＳより高い電位、例えば、
電位ＶＣＣが与えられて、読出されるセルの選択トラン
ジスタがオンするようにし、当該セルが接続されるビッ
ト線には電位ＶＳが与えられ、他のビット線は高インピ
ーダンス状態にしておき、第１の選択線には、電位ＶＲ
ＥＡＤより低い電位、例えば、電位ＧＮＤが与えられ
て、読出されるべきセルグループの第１のグループ選択
トランジスタがオンするようにし、そして、第２の選択
線には、電位ＶＲＥＡＤより高い電位、例えば、電位Ｖ
ＣＣが与えられて、読出されるべきセルグループの第２
のグループ選択トランジスタがオフし、それによって、
対応する制御線の切離しができるようにする。
る場合、各スイッチング回路は次のように作動される：
共通ソース線には電位ＧＮＤが与えられ、共通ウェル線
には電位ＶＣＣが与えられ、全ての制御線ＣＬには電位
ＶＲＥＡＤが与えられ、読出されるべきセルが接続され
るワード線ＷＬには、電位ＶＳより高い電位、例えば、
電位ＶＣＣが与えられて、読出されるセルの選択トラン
ジスタがオンするようにし、当該セルが接続されるビッ
ト線には電位ＶＳが与えられ、他のビット線は高インピ
ーダンス状態にしておき、第１の選択線には、電位ＶＲ
ＥＡＤより低い電位、例えば、電位ＧＮＤが与えられ
て、読出されるべきセルグループの第１のグループ選択
トランジスタがオンするようにし、そして、第２の選択
線には、電位ＶＲＥＡＤより高い電位、例えば、電位Ｖ
ＣＣが与えられて、読出されるべきセルグループの第２
のグループ選択トランジスタがオフし、それによって、
対応する制御線の切離しができるようにする。
【００５６】読出されるべきセルが接続されるビット線
及びワード線に対して、前者とは別のＫ本のビット線、
及び、後者と同一のワード線に接続されるセルグループ
に対しては、次のように電位が与えられる：第１の選択
線には、電位ＶＲＥＡＤより高い電位、例えば、電位Ｖ
ＣＣが与えられて、第１のグループ選択トランジスタが
オフするようにし、そして、第２の選択線には、電位Ｖ
ＲＥＡＤより低い電位、例えば、電位ＧＮＤが与えられ
て、第２のグループ選択トランジスタがオンする（従っ
て、このセルグループのフローティングゲートトランジ
スタの制御ゲートが電位ＶＲＥＡＤを受ける）ようにす
る。読出されるべきセルが接続されるワード線とは別の
ワード線に接続されるセルグループに対しては、対応す
るワード線に電位ＧＮＤが与えられる。
及びワード線に対して、前者とは別のＫ本のビット線、
及び、後者と同一のワード線に接続されるセルグループ
に対しては、次のように電位が与えられる：第１の選択
線には、電位ＶＲＥＡＤより高い電位、例えば、電位Ｖ
ＣＣが与えられて、第１のグループ選択トランジスタが
オフするようにし、そして、第２の選択線には、電位Ｖ
ＲＥＡＤより低い電位、例えば、電位ＧＮＤが与えられ
て、第２のグループ選択トランジスタがオンする（従っ
て、このセルグループのフローティングゲートトランジ
スタの制御ゲートが電位ＶＲＥＡＤを受ける）ようにす
る。読出されるべきセルが接続されるワード線とは別の
ワード線に接続されるセルグループに対しては、対応す
るワード線に電位ＧＮＤが与えられる。
【００５７】このようにして、読出されるべきセルに対
しては、ＶＳを選択トランジスタのドレインに強制し、
（選択トランジスタをオンするように）ＶＣＣを選択ト
ランジスタの制御ゲートにに強制し、そして、（記憶ト
ランジスタもオンするように）ＶＲＥＡＤを記憶トラン
ジスタの制御ゲートに強制する。
しては、ＶＳを選択トランジスタのドレインに強制し、
（選択トランジスタをオンするように）ＶＣＣを選択ト
ランジスタの制御ゲートにに強制し、そして、（記憶ト
ランジスタもオンするように）ＶＲＥＡＤを記憶トラン
ジスタの制御ゲートに強制する。
【００５８】同一のワード線に接続された別のセルに対
しては、高インピーダンス状態を選択トランジスタのド
レインに強制し、ＶＣＣを選択トランジスタの制御ゲー
トに強制し、そして、ＶＲＥＡＤを記憶トランジスタの
制御ゲートに強制する。
しては、高インピーダンス状態を選択トランジスタのド
レインに強制し、ＶＣＣを選択トランジスタの制御ゲー
トに強制し、そして、ＶＲＥＡＤを記憶トランジスタの
制御ゲートに強制する。
【００５９】同一のビット線に接続された異なるセルグ
ループのセルに対しては、ＶＳを選択トランジスタのド
レインに強制し、（選択トランジスタをオフするよう
に）ＧＮＤを選択トランジスタの制御ゲートに強制し、
そして、ＶＲＥＡＤを記憶トランジスタの制御ゲートに
強制する。
ループのセルに対しては、ＶＳを選択トランジスタのド
レインに強制し、（選択トランジスタをオフするよう
に）ＧＮＤを選択トランジスタの制御ゲートに強制し、
そして、ＶＲＥＡＤを記憶トランジスタの制御ゲートに
強制する。
【００６０】異なるワード線及びビット線に接続される
異なるセルグループのセルに対しては、高インピーダン
ス状態を選択トランジスタのドレインに強制し、ＧＮＤ
を選択トランジスタの制御ゲートに強制し、そして、Ｖ
ＲＥＡＤを記憶トランジスタの制御ゲートに強制する。
異なるセルグループのセルに対しては、高インピーダン
ス状態を選択トランジスタのドレインに強制し、ＧＮＤ
を選択トランジスタの制御ゲートに強制し、そして、Ｖ
ＲＥＡＤを記憶トランジスタの制御ゲートに強制する。
【００６１】簡潔化のために、各スイッチング回路の制
御回路について詳細に説明していない。典型的には、こ
れらの制御回路は、選ばれたモード、選択されるワード
線及び選択されるビット線に応じて制御信号を生成する
慣用形の論理回路である。メモリの動作（更に詳細に
は、選ばれたモードに応じたスイッチング回路のスイッ
チング位置）について説明してきたので、当業者には、
このような制御回路を実現するのに格別の困難性がな
い。
御回路について詳細に説明していない。典型的には、こ
れらの制御回路は、選ばれたモード、選択されるワード
線及び選択されるビット線に応じて制御信号を生成する
慣用形の論理回路である。メモリの動作（更に詳細に
は、選ばれたモードに応じたスイッチング回路のスイッ
チング位置）について説明してきたので、当業者には、
このような制御回路を実現するのに格別の困難性がな
い。
【００６２】第２の選択線及び基準線に言及して説明し
てきたけれども、これらの線の存在は、厳密には、記憶
セルのプログラム、消去及び読出に必要がないことが分
かる。既述したように、これらの線の機能は、単に、い
かなる状況においても、記憶トランジスタの制御ゲート
に規定の電位が確実に現れるようにすることだけにあ
る。これらの制御ゲートをフローティング状態のままに
しておく場合には、選択回路に１つのトランジスタのみ
を設け、第２の選択線及び基準線を除去することができ
る。このような例は、メモリに要求される寸法を減少す
ることができるものであり、図２に示される。
てきたけれども、これらの線の存在は、厳密には、記憶
セルのプログラム、消去及び読出に必要がないことが分
かる。既述したように、これらの線の機能は、単に、い
かなる状況においても、記憶トランジスタの制御ゲート
に規定の電位が確実に現れるようにすることだけにあ
る。これらの制御ゲートをフローティング状態のままに
しておく場合には、選択回路に１つのトランジスタのみ
を設け、第２の選択線及び基準線を除去することができ
る。このような例は、メモリに要求される寸法を減少す
ることができるものであり、図２に示される。
【図１】本発明による第１の実施例の概略的線図を示す
図。
図。
【図２】第２の選択線及び基準線を除去した本発明によ
る第２の実施例の概略的線図を示す図。
る第２の実施例の概略的線図を示す図。
【図３】ワード線を２組ずつグループ分けした本発明に
よる第３の実施例の概略的線図を示す図。
よる第３の実施例の概略的線図を示す図。
【図４】ビット線を２組ずつグループ分けした本発明に
よる第４の実施例の概略的線図を示す図。
よる第４の実施例の概略的線図を示す図。
ＣＧＲ Ｋ個の記憶セルから成るセルグループ、 ＴＳ１〜ＴＳＫ 選択トランジスタ、 ＴＧＦ１〜ＴＧＦＫ フローティングゲート記憶トラン
ジスタ、 ＷＬ，ＷＬ1 ，ＷＬ2 ワード線（全部で、Ｎ本）、 ＳＷ−ＷＬ，ＳＷ−ＷＬ1 ，ＳＷ−ＷＬ2 ワード線の
電位を制御するワード線スイッチング回路、 ＢＬ１〜ＢＬＫ Ｋ本のビット線、 ＳＷ−ＢＬ１〜ＳＷ−ＢＬＫ ビット線（ＢＬ；全部
で、Ｍ本）の電位を制御するビット線スイッチング回
路、 ＣＳ，ＣＳ1 ，ＣＳ2 グループ選択回路、 ＴＳＧ１，ＴＳＧ２ 第１及び第２のグループ選択トラ
ンジスタ、 ＣＬ，ＣＬ1 ，ＣＬ2 制御線、 ＳＷ−ＣＬ，ＳＷ−ＣＬ1 ，ＳＷ−ＣＬ2 制御線の電
位を制御する制御線スイッチング回路、 ＬＲＥＦ 基準線、 ＳＷ−Ｓ 共通ソース線ＳＲＥＦの電位を制御するソー
ススイッチング回路、 ＳＬ１，ＳＬ１1 ，ＳＬ１2 第１の選択線、 ＳＷ−ＳＬ１，ＳＷ−ＳＬ１1 ，ＳＷ−ＳＬ１2 第１
の選択線の電位を制御する第１の選択線スイッチング回
路、 ＳＬ２，ＳＬ２1 ，ＳＬ２2 第２の選択線、 ＳＷ−ＳＬ２，ＳＷ−ＳＬ２1 ，ＳＷ−ＳＬ２2 第２
の選択線の電位を制御する第２の選択線スイッチング回
路、 ＳＷ−Ｓ 共通ウェル線ＢＵＬの電位を制御するウェル
スイッチング回路、 ＶＰＰ 消去電位（例えば、＋15〔Ｖ〕）、 ＶＰ プログラミングモード時のワード線選択電位（例
えば、＋７〔Ｖ〕）、 ＶＣＣ 電源電位（例えば、＋５〔Ｖ〕）、 ＶＲＥＡＤ 読出制御電位（例えば、＋2.3 〔Ｖ〕）、 ＶＳ 読出モード時のビット線選択電位（例えば、＋２
〔Ｖ〕）、 ＧＮＤ アース電位（０〔Ｖ〕）、 ＨＶＮ プログラミング電位（例えば、−８〔Ｖ〕）、 ＨＶＨ プログラミング制御電位（例えば、−10
〔Ｖ〕）、 ＨｉＺ 高インピーダンス状態。
ジスタ、 ＷＬ，ＷＬ1 ，ＷＬ2 ワード線（全部で、Ｎ本）、 ＳＷ−ＷＬ，ＳＷ−ＷＬ1 ，ＳＷ−ＷＬ2 ワード線の
電位を制御するワード線スイッチング回路、 ＢＬ１〜ＢＬＫ Ｋ本のビット線、 ＳＷ−ＢＬ１〜ＳＷ−ＢＬＫ ビット線（ＢＬ；全部
で、Ｍ本）の電位を制御するビット線スイッチング回
路、 ＣＳ，ＣＳ1 ，ＣＳ2 グループ選択回路、 ＴＳＧ１，ＴＳＧ２ 第１及び第２のグループ選択トラ
ンジスタ、 ＣＬ，ＣＬ1 ，ＣＬ2 制御線、 ＳＷ−ＣＬ，ＳＷ−ＣＬ1 ，ＳＷ−ＣＬ2 制御線の電
位を制御する制御線スイッチング回路、 ＬＲＥＦ 基準線、 ＳＷ−Ｓ 共通ソース線ＳＲＥＦの電位を制御するソー
ススイッチング回路、 ＳＬ１，ＳＬ１1 ，ＳＬ１2 第１の選択線、 ＳＷ−ＳＬ１，ＳＷ−ＳＬ１1 ，ＳＷ−ＳＬ１2 第１
の選択線の電位を制御する第１の選択線スイッチング回
路、 ＳＬ２，ＳＬ２1 ，ＳＬ２2 第２の選択線、 ＳＷ−ＳＬ２，ＳＷ−ＳＬ２1 ，ＳＷ−ＳＬ２2 第２
の選択線の電位を制御する第２の選択線スイッチング回
路、 ＳＷ−Ｓ 共通ウェル線ＢＵＬの電位を制御するウェル
スイッチング回路、 ＶＰＰ 消去電位（例えば、＋15〔Ｖ〕）、 ＶＰ プログラミングモード時のワード線選択電位（例
えば、＋７〔Ｖ〕）、 ＶＣＣ 電源電位（例えば、＋５〔Ｖ〕）、 ＶＲＥＡＤ 読出制御電位（例えば、＋2.3 〔Ｖ〕）、 ＶＳ 読出モード時のビット線選択電位（例えば、＋２
〔Ｖ〕）、 ＧＮＤ アース電位（０〔Ｖ〕）、 ＨＶＮ プログラミング電位（例えば、−８〔Ｖ〕）、 ＨＶＨ プログラミング制御電位（例えば、−10
〔Ｖ〕）、 ＨｉＺ 高インピーダンス状態。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マクサンス オラ フランス国 42370 サン アオン ル ヴューピック シャルマン （番地なし) (72)発明者 ニコラ ドゥマンジュ フランス国 57160 レズィ リュ シャ テル サン−ジェルマン 23 (72)発明者 マール ゲド フランス国 30130 ポン−サン−テスプ リ リュ ペ． テラン 14
Claims (13)
- 【請求項１】 Ｎ及びＭを整数として、Ｎ本のワード線
（ＷＬ）及びＭ本のビット線（ＢＬ）でマトリクス状に
構成されるファウラ−ノルトハイム効果によってプログ
ラム及び消去可能なＥＥＰＲＯＭメモリにおいて、 前記ワード線（ＷＬ）及びビット線（ＢＬ）の交点に位
置する記憶セルであって、電気的状態を記憶するための
Ｎ形のフローティングゲート記憶トランジスタ（ＴＧＦ
１〜ＴＧＦＫ）をそれぞれ備え、Ｋを整数として、Ｋ個
のセルから成るセルグループにグループ分けされてお
り、そして、同一セルグループ（ＣＧＲ）のセルが同一
のワード線及びＫ本の別々のビット線に接続されている
記憶セル、 選択電位（ＶＰＰ，ＶＣＣ，ＮＶＨ，ＧＮＤ）、及び、
プログラムと消去と読出の制御電位（ＶＰＰ，ＨＶＮ，
ＶＲＥＡＤ）を搬送するために、前記セルグループに関
係付けられた第１の選択線（ＳＬ１）及び制御線（Ｃ
Ｌ）、並びに、 自身のチャネルを介して同一セルグループの記憶トラン
ジスタのフローティングゲートを前記制御線の１つに接
続するために、セルグループ毎に設けられたＰ形の第１
のグループ選択トランジスタ（ＴＳＧ１）であって、こ
のトランジスタに関係付けられたセルグループのセルの
内容についてプログラム、消去或いは読出を行うことが
要求されるとき、制御ゲートが前記第１の選択線の１つ
に接続されている第１のグループ選択トランジスタ（Ｔ
ＳＧ１）から成ることを特徴とするメモリ。 - 【請求項２】 Ｎ本の制御線を具備しており、同一のワ
ード線に接続された全てのセルグループでは、前記第１
のグループ選択トランジスタが同一の制御線に接続され
るようになされていることを特徴とする請求項１に記載
のメモリ。 - 【請求項３】 前記第１の選択線及び制御線に前記選択
電位及び制御電位を搬送させるためのスイッチング手段
（ＳＷ−ＣＬ，ＳＷ−ＣＬ１）を具備しており、同一の
ワード線に接続された１つのセルグループのみがこのワ
ード線に関係付けられた制御線に同時に接続されるよう
になされていることを特徴とする請求項２に記載のメモ
リ。 - 【請求項４】 各セルがＫ本の同一のビット線に接続さ
れたセルグループでは、前記第１のグループ選択トラン
ジスタが同一の第１の選択線に接続されることを特徴と
する請求項２又は３に記載のメモリ。 - 【請求項５】 前記選択電位（ＶＰＰ，ＶＣＣ，ＧＮ
Ｄ）及び基準電位（ＶＲＥＡＤ）を搬送するために、前
記セルグループに関係付けられ、少なくとも１本の基準
線（ＬＲＥＦ）を備えた第２の選択線（ＳＬ２）、及
び、 自身のチャネルを介して同一のセルグループの記憶トラ
ンジスタ（ＴＧＦ１〜ＴＧＦＫ）のフローティングゲー
トを前記基準線（ＬＲＥＦ）に接続を行うために、セル
グループ毎に設けられたＰ形の第２のグループ選択トラ
ンジスタ（ＴＳＧ２）であって、関連するセルグループ
のセルの記憶トランジスタの制御ゲートが、このセルグ
ループに関係付けられた制御線（ＣＬ）から切離される
とき、この制御ゲートの電位を非フローティング状態に
するように動作する第２のグループ選択トランジスタ
（ＴＳＧ２）を具備することを特徴とする請求項１〜４
の何れか１項に記載のメモリ。 - 【請求項６】 各セルがＫ本の同一のビット線に接続さ
れたセルグループでは、前記第２のグループ選択トラン
ジスタが同一の基準線に接続されることを特徴とする請
求項５に記載のメモリ。 - 【請求項７】 前記ビット線は、Ｋ本のビット線から成
るセットにグループ分けされ、これらＫビット線のセッ
トが２組ずつにグループ化されており、互いにグループ
化された２組のＫビット線のセットの内の１組に各セル
が接続される関係にあるセルグループでは、前記第２の
グループ選択トランジスタが同一の基準線に接続されて
いることを特徴とする請求項６に記載のメモリ。 - 【請求項８】 各セルがＫ本の同一のビット線に接続さ
れたセルグループでは、前記第２のグループ選択トラン
ジスタが同一の第２の選択線に接続されることを特徴と
する請求項５〜７の何れか１項に記載のメモリ。 - 【請求項９】 同一のワード線に接続されたセルグルー
プでは、前記第２のグループ選択トランジスタが同一の
基準線に接続されることを特徴とする請求項５に記載の
メモリ。 - 【請求項１０】 前記ワード線は２本ずつにグループ分
けされ、互いにグループ化された２本のワード線の何れ
かに各セルが接続される関係にあるセルグループでは、
前記第２のグループ選択トランジスタが同一の基準線に
接続されることを特徴とする請求項９に記載のメモリ。 - 【請求項１１】 前記ビット線及び選択線は同一の第１
の金属化層で作られ、前記制御線は第２の金属化層で作
られることを特徴とする請求項１〜１０の何れか１項に
記載のメモリ。 - 【請求項１２】 前記ビット線、選択線及び基準線は同
一の第１の金属化層で作られ、前記制御線は第２の金属
化層で作られることを特徴とする請求項５〜１０の何れ
か１項に記載のメモリ。 - 【請求項１３】 前記ワード線は前記第２の金属化層で
作られることを特徴とする請求項１１又は１２に記載の
メモリ。ル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9507622 | 1995-06-21 | ||
| FR9507622A FR2735896B1 (fr) | 1995-06-21 | 1995-06-21 | Memoire eeprom programmable et effacable par effet de fowler-nordheim |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH097379A true JPH097379A (ja) | 1997-01-10 |
Family
ID=9480373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17594296A Withdrawn JPH097379A (ja) | 1995-06-21 | 1996-06-14 | ファウラ−ノルトハイム効果によってプログラム及び消去可能なｅｅｐｒｏｍメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6011717A (ja) |
| EP (1) | EP0750313B1 (ja) |
| JP (1) | JPH097379A (ja) |
| DE (1) | DE69600711T2 (ja) |
| FR (1) | FR2735896B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2321735A (en) * | 1997-01-30 | 1998-08-05 | Motorola Inc | Circuit and method for sharing a latch between a bit line and an erase line in a non-volatile memory |
| DE19730116C2 (de) | 1997-07-14 | 2001-12-06 | Infineon Technologies Ag | Halbleiterspeicher mit nicht-flüchtigen Zwei-Transistor-Speicherzellen |
| FR2776820B1 (fr) * | 1998-03-24 | 2000-05-26 | Sgs Thomson Microelectronics | Memoire a grille flottante electriquement effacable organisee en mots |
| DE69832609D1 (de) * | 1998-09-30 | 2006-01-05 | St Microelectronics Srl | Emulierte EEPROM Speicheranordnung und entsprechendes Verfahren |
| US6215701B1 (en) * | 1998-12-22 | 2001-04-10 | Oki Semiconductor | Nonvolatile memory cell structure for integration with semiconductor logic devices and method of using same |
| US6650563B2 (en) * | 2002-04-23 | 2003-11-18 | Broadcom Corporation | Compact and highly efficient DRAM cell |
| EP1814121A1 (en) * | 2006-01-31 | 2007-08-01 | STMicroelectronics S.r.l. | Non-volatile EEPROM type memory architecture |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| EP2302635B1 (en) * | 2009-09-18 | 2016-01-13 | STMicroelectronics Srl | Method for biasing an EEPROM non-volatile memory array and corresponding EEPROM non-volatile memory device |
| WO2012168954A1 (en) * | 2011-06-10 | 2012-12-13 | Micron Technology Inc. | Apparatus and methods to perform read-while write (rww) operations |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0332274B1 (en) * | 1988-03-09 | 1994-06-22 | Koninklijke Philips Electronics N.V. | EEPROM having a data controlled erasing and writing mode |
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| JP2835215B2 (ja) * | 1991-07-25 | 1998-12-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| DE69305986T2 (de) * | 1993-07-29 | 1997-03-06 | Sgs Thomson Microelectronics | Schaltungsstruktur für Speichermatrix und entsprechende Herstellungsverfahren |
| US5477499A (en) * | 1993-10-13 | 1995-12-19 | Advanced Micro Devices, Inc. | Memory architecture for a three volt flash EEPROM |
| CA2184724A1 (en) * | 1994-03-03 | 1995-09-08 | Shang-De Chang | Low voltage one transistor flash eeprom cell using fowler-nordheim programming and erase |
| GB9417266D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Testing a non-volatile memory |
| GB9423032D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | Bit line sensing in a memory array |
-
1995
- 1995-06-21 FR FR9507622A patent/FR2735896B1/fr not_active Expired - Fee Related
-
1996
- 1996-06-14 JP JP17594296A patent/JPH097379A/ja not_active Withdrawn
- 1996-06-17 EP EP96470012A patent/EP0750313B1/fr not_active Expired - Lifetime
- 1996-06-17 DE DE69600711T patent/DE69600711T2/de not_active Expired - Fee Related
- 1996-06-19 US US08/666,849 patent/US6011717A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0750313B1 (fr) | 1998-09-30 |
| DE69600711D1 (de) | 1998-11-05 |
| FR2735896A1 (fr) | 1996-12-27 |
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