JPS6016039B2 - 不揮発性セル回路 - Google Patents

不揮発性セル回路

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JPS6016039B2
JPS6016039B2 JP56071507A JP7150781A JPS6016039B2 JP S6016039 B2 JPS6016039 B2 JP S6016039B2 JP 56071507 A JP56071507 A JP 56071507A JP 7150781 A JP7150781 A JP 7150781A JP S6016039 B2 JPS6016039 B2 JP S6016039B2
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7882—Programmable transistors with only two possible levels of programmation charging by injection of carriers through a conductive insulator, e.g. Poole-Frankel conduction
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Description

【発明の詳細な説明】 技術分野 本発明は半導体集積回路、特に電気的に消去できるＰＲ
ＯＭ（ＥＥＰＲＯＭ）、不揮発性ＲＡＭ、電気的に変更
できるＰＬＡなどに適する不揮発性セル回路に関する。
先行技術近年、半導体集積回路特にＲＯＭなどの不揮発
性メモリの開発・研究が進められている。
例えば、米国特許第３９１４８５５号明細書に開示され
ているＲＯＭは、ゲート絶縁膜が薄く、第１の２進状態
に対応する低関値電圧を有するトランジスタと、ゲート
絶縁膜が厚く、第２の２進状態に対応する高関値電圧を
有するトランジスタとから成っている。
また、イオン注入を選択的に行なうことによって、各ト
ランジスタを第１の２進状態又は第２の２進状態にする
技術も開示されている。米国特許第４１６１０３叫号明
細書には、浮遊ゲートに情報が記憶され且つ二重拡散を
利用して形成された短いチャネル領域を有するＦＥＴメ
モリが開示されている。
これは単なるＲＯＭではなく、紫外線による記憶情報の
消去が可能である。米国特許第３９７２１５計旨明細書
には、議出し専用モードでの動作に適する電荷蓄積型の
ＦＥＴメモリが開示されている。
このメモリの各ＦＥＴは、浮遊ゲートと、第１絶縁層に
よって浮遊ゲートから分離された書込みゲートと、第２
絶縁層によって浮遊ゲートから分離された消去ゲートと
を含んでいる。第１絶縁層は書込みゲートのところで狭
いバンド・ギャップを有し、第２絶縁層は浮遊ゲートの
ところで狭いバンド・ギャップを有する。米国特許第４
１０４６７５明細書には、単一の後斜バンド・ギャップ
構造を有し且つ各セルが抵電圧によって駆動され得る非
破壊型の不揮発性メモリが開示されている。１斑位玉１
月１５日付の紅国特許出願第１２４００３号の明細書に
は、二重電荷インジェクタ乃至は二重煩斜バンド・ギャ
ップ構造を有し且つ各セルが低電圧で駆動され得る非破
壊型の不揮発性メモリが開示されている。
１班位牢５月２７日付の米国特許出願第１５３３５叫号
の明細書には、単一極性の低電圧によって制御される電
荷ィンジェクタで導電プレートの充電（書込み）及び放
電（消去）を行なうメモリ・システムが開示されている
。
このメモリ・システムは、導電プレートとして働く浮遊
ゲート及び２つの制御ゲートを有するＦＥＴから成る。
浮遊ゲートと第１制御ゲートとの間には、シリコン含有
量の多い二酸化シリコンを含む１つ又は２つの煩斜バン
ド・ギャップ層が設けられ、所与の容量値を有する第１
キャパシタを形成している。懐斜バンド・ギャップ層は
、浮遊ゲートに対する電荷ィンジェク夕として働く。浮
遊ゲートと第２制御ゲートとの間には通常の二酸化シリ
コン層が設けられ、より大きな第２キャパシタを形成し
ている。このメモリ・システムでは、各ＦＥＴの外部端
子が４つ（ソース、ドレィン及び２つの制御ゲート）必
要である。本発明の要約 本発明の目的は、電気的な書込み及び消去が可能であり
且つ外部端子が３個ですむ不揮発性セル回路を提供する
ことにある。
本発明の他の目的は、ＰＬＡなどの論理回路及びメモリ
の両方に応用され得るＥＥＰＲＯＭ（電気的に消去し得
るプログラマフル・リード・オンリ・メモリ）乃至は不
揮発性ＲＡＭを提供することにある。
本発明の他の目的は、セル面積が小さい不揮発性セル回
路を提供することにある。
本発明においては、各セルは端子を３つしか有しておら
ず、その充放電は、単一極性の低電圧によって制御され
る電荷ィジェクタが行なう。
各セルは第１及び第２の通電電極並びに浮遊ゲート及び
制御ゲートを有するトランジスタ（ＦＥＴ）を含む。一
方の通電電極と制御ゲートとの間には、第１キャパシタ
及びこれよりも大きな容量を有する第２キャパシタが直
列に接続されており、第１キヤパシタは電荷インジェク
タを含んでいる。軍備インジェクタは、第１キャバシタ
の一方のプレート付近に配贋された単一の煩斜（又は段
階的）成分領域又は第１キャパシタの両方のプレート付
近に各々配置された２つのこのような領域を含む。具体
的には、第１キヤパシタの一方又は両方のプレート付近
にシリコン含有量の多い領域が形成される。このように
しておくと、浮遊ゲートの充放電を低電圧で行なえる。
あとで説明する実施例においては、トランジスタはソー
ス及びドレイン並びにそれらの間のチャネル領域の一部
を覆い且つそれから絶縁された制御ゲートを含む。
浮遊ゲートは、チャネル領域の残りの部分の上に絶縁さ
れて設けられる。浮遊ゲートは、制御ゲート及びドレィ
ンの一部の上にも延在している。電荷ィンジェク外ま、
制御ゲートと浮遊ゲートの間に配置される。第２の実施
例においては、ビット線がドレインに接続される。ビッ
ト線は浮遊ゲートの上にそこから絶縁されて設けられ、
大きな容量値を持ったキヤパシタを形成する。第３の実
施例においては、浮遊ゲートは制御ゲートとチャネル領
域の間に設けられ、電荷ィンジェクタはトランジスタの
一方の通電電極と浮遊ゲートの間に設けられる。実施例
の説明 本発明に従うセルの回路を第１図に示す。
図示のセルは、第１通蟹電極１２、第２通電電極１４及
び浮遊ゲート１６を有するＦＥＴＩＯを含んでいる。第
２通電電極１４は、直列接続されたキャパシタ２０及び
２２を介して制御端子１８に接続され、浮遊ゲート１６
はキヤパシタ２０及び２２の間の節点２４に接続される
。第２のキャパシタ２２は、第１キャパシタ２０の数倍
の容量を有する。第１キャパシ夕２０内には、前記米国
特許願の明細書に開示されているような電荷（電子）ィ
ンジェクタ２６が設けられる。ィンジェクタ２６は、セ
ルの応用形態に応じて単一又は二重にすることができる
。例えば二重インジェクタが所望であれば、第１キャパ
シタ２０の誘電体として働く通常の二酸化シリコン層と
第１キャパシタ２０の各プレートとの間にシリコン含有
量の多い二酸化シリコン層を形成すればよい。単一イン
ジェクタの場合は、第１キャパシタ２０の一方のプレー
トとの間にだけこのような二酸化シリコン層が形成され
る。第１図のセルに２進１を書込むときには、制御端子
１８をアースし且つ第１通電電極１２を浮かした（開放
した）状態で、第２通電電極１４に約１５ボルトの電圧
が印加される。
第２キャパシタ２２の容量の方が第１キヤパシタ２０の
容量よりもかなり大きいので、印加電圧の大部分は第１
キャバシタ２０１こかかる。このため、第１キャパシタ
２０内の電荷インジェクタ２６は、浮遊ゲート１６上に
電荷（電子）を生成する。周知のようにＦＥＴＩＯがＮ
チャネルであれば、浮遊ゲート１６上に電子がたまると
、ＦＥＴＩＯの閥値電圧は大きくなる。この状態で、例
えば５ボルトの電圧を制御端子１８に印加し且つ第２通
電電極１４を５ボルトに予備充電しておいてもＦＥＴＩ
Ｏは導通せず、従って第２通電電極１４は５ボルトのま
まである。セルに書込まれた２進１を消去する、即ち浮
遊ゲート１６から電荷を除く場合には、第２通電電極１
４をアースした状態で、制御端子１８に、約１７．５ボ
ルトの電圧が印加される。
書込み時に通電電極１２及び１４並びに制御端子１８を
アースしておくと、２進０が書込まれる。その場合、浮
遊ゲート１６上には負電荷即ち電子がたまっていないか
ら、ＦＥＴＩＯの閥値電圧は小さい。従って、前と同様
に、第２通電電極１４を５ボルトに予備充電した状態で
制御端子１８に５ボルトの電圧を印加すると、今度はＦ
ＥＴＩＯが導通して、第２通電電極１４を放電する。感
知増幅回路としては、議出し中は浮いた状態にある第２
通電電極１４の電圧変化又はＦＥＴ１０を流れる電流の
有無を検出できるものでよい。第１図のセルは外部端子
を３つ（１２，１４及び１８）しか有していないので、
４つの外部端子を必要とした前述のセルに比べて、集積
密度を高めることができる。
第１キャパシタ２０及び第２キャパシタ２２の位置は逆
であってもよい。
その場合、２進１の書込みは、第２通電電極１４をアー
スした状態で制御端子１８に約１５ボルトの電圧を印加
することにより行なわれ、その消去は、制御端子１８を
ア−スした状態で第２通電電極１４に約１７．５ボルト
の電圧を印加することにより行なわれる。萱込み動作中
は、第１通電電極１２を開放状態にしておくのが望まし
い。
第１図のセルは種々の形態で集積化され得るが、その第
１実施例を第２図に示す。
図示のセルはＰ−基板２８に形成され、第１通電電極及
び第２通電電極として各々劇〈Ｎ十領域３０及び３２を
含む。Ｎ＋領域３２は延長領域３２′を有する。基板２
８の表面には、例えば二酸化シリコンから成る薄い第１
絶縁層３４が形成される。制御電極３６は例えばドープ
された多結晶シリコンから成り、第１絶縁層３４上でＮ
＋領域３０及び３２′の間に配置される。制御電極３６
の上には電荷ィンジェクタ３８が形成される。最上部に
は、例えばドープされた多結晶シリコンから成る浮遊ゲ
ート４０が形成される。浮遊ゲート４０は、第１絶縁層
３４及び電荷ィンジェクタ３８の上でＮ＋領域３０及び
３２の間に延在し、Ｎ＋領域３２′即ち第２通電電極の
一部を覆っている。Ｎ＋領域３０は第１端子４２に、Ｎ
＋領域３２，３２′は第２端子４４に、そして制御ゲー
ト３６は第３端子４６に各々接続される。第２通電電極
として働くＮ＋領域３２，３２′は１回の拡散で形成し
てもよいが、本例では、制御ゲート３６及び浮遊ゲート
４０‘こ関するアラィンメント技法を用いることにより
２回の拡散で形成されている。第２図の集積構造におい
て、第１キャパシタ２０は制御ゲート３６及び浮遊ゲー
ト４川こより形成され、第２キャパシタ２２はＮ＋領域
３２′及び浮遊ゲート４０により形成される。Ｎ＋領域
３０及び３２，３２′は、実質的にはＦＥＴＩＯのソー
ス及びドレインである。第３図は、第２図に示した集積
構造を有するセルを４個アレイ状に接続したメモリ・シ
ステムを示している。
セル４８Ａ，４８８，４８Ｃ及び４８Ｄの各々に付され
ている参照番号は第２図と同じである。セル４８Ａ及び
４８Ｃの制御ゲート３６は第１ワード線ＷＬＩに接続さ
れ、セル４８Ｂ及び４８０の制御ゲート３６は第２ワー
ド線ＷＬ２に接続される。これらのワード線は、解読回
路及び駆動回路から成るワード線用の周辺回路５０によ
って選択的に付勢される。セル４８Ａ及び４８Ｂの第２
通電電極３２は第１ビット線ＢＬＩに接続され、セル４
８Ｃ及び４８Ｄの第２通電電極３２は第２ビット線ＢＬ
２に接続される。これらのビット線には、解読回路、駆
動回路及び感知増幅回路から成るビット線用の周辺回路
５２が接続されている。セル４８Ａ及び４８Ｂの第１通
電電極３川ま、アース用の第ＩＦＥＴ５４を介してア−
スされ、セル４８Ｃ及び４８０の第１通電電極３０はア
ース用の第がＥＴ５６を介してアースされる。ＦＥＴ５
４及び５６のゲートはアース制御端子ＧＬＣに接続され
る。次に第４図を参照しながら、第３図のメモリ・シス
テムの動作について説明する。
例えばセル４８Ａに２進１を書込む場合には、時刻比０
からｔｌにわたって、約１５ボルトのビット線選択パル
スＢＬｓが第１ビット線ＢＬＩに印加され、且つ０ボル
トのワード線選択パルスＷＬが第１ワード線ＷＬＩに印
加される。この間、第２ビット線ＢＬ２には０ボルトの
ビット線非選択パルスＢＬｕｓが印加され、第２ワード
線ＷＬ２には約７ボルトのワード線非選択パルスＷＬ岬
が印加され、アース制御端子ＧＬＣは０ボルトになって
いる。第１図のところで説明したように、これらの印加
電圧のもとでは、セル４８Ａの浮遊ゲート４０上に電子
が蓄えられる。これは２進１の書込みに相当する。セル
４８Ａから２進１を読出す場合には、第４図の時刻ｔｌ
からｔ２までの間に示されているパルスが印加される。
即ち、第１ワード線ＷＬＩ及び第１ビット線ＢＬＩには
各々５ボルトのワード線選択パルスＷＬｓ及びビット線
選択パルスＢＬｓが印加され、第２ワード線ＷＬ２には
０ボルトのワード線非選択パルスＷＬ瓜が印加され、第
２ビット線ＢＬ２には５ボルトのビット線非選択パルス
ＢＬｕｓが印加され、アース制御端子ＧレＣは５ボルト
にされる。これにより、セル４８Ａ情報は、他のセルの
状態を乱すことなく読出される。セル４８に書込まれて
いる情報を消去する場合には、時刻ｔ２からｔ３までの
間に示されているように、約１７．５ボルトのワード線
選択パルスＷＬｓが第１ワード線ＷＬＩに印加され、０
ボルトのワード線非選択パルスＷＬｕｓが第２ワード線
ＷＬ２に印加され、０ボルトのビット線選択パルスＢＬ
ｓが第１ビット線ＢＬＩに印加され、約７．５ボルトの
ビット線非選択パルスＢＬｓが第２ビット線ＢＬ２に印
加され、アース制御端子ＧＬＣは０ボルトにされる。
第４図中の時刻ｔ３からｔ４まではスタンバイ状態を示
しており、すべてのパルスは０ボルトに保たれている。
この状慈では、２進１を表わす浮遊ゲート上の電子はそ
のままに保たれる。消去後にセル４８Ａに２進０を書込
むときには、第１ビット線ＢＬＩに印加されるビット線
選択パルスＢＬを０ボルトにすればよい。
他のパルスは２進１の書込みのときと同じである、２進
０を謙出すときの各パルスは２進１の講出しのときと全
く同じであるが、今度はセル４８Ａが低関値状態にある
ので、その通電電極間が導適する。２進０を消去する場
合には、時刻ｔ６からｔ７までの間に示されているよう
に、特別の電圧パルスは不要である。
なお第４図中の点線は、特定のワード線に接続されたす
べてのセルの記憶内容を同時に消去する場合を示してお
り、選択されたワード線の電圧（約１７．５ボルト）以
外はすべて０ボルトになっている。
第５図の実施例は第２図に似ているが、第２キャパシタ
２２の構造が少し異なっている。
第２図と対応する部分には、プライム記号「′」付きの
同じ参照番号が付されている。第２図では、Ｎ＋領域３
２′、浮遊ゲート４０及びこれらの間の絶縁層３４が第
２キャパシタ２２を形成していたが、第５図では、ドー
プされた多結晶シリコン又金属から成るビット線５８、
浮遊ゲート４０′及びこれらの間の第２絶縁層６２が第
２キャパシタ２２を形成している。図から明らかなよう
に、ビット線５８が浮遊ゲート４０′の上方に延在して
いるので、大きな容量値を有するキャパシタが得られ、
またセルの面積も小さくなる。第５図のセルの動作は第
２図のものと同じである。第６図の実施例においては、
制御ゲート３６′及び浮遊ゲート４０′の位置が第２図
とは逆になっており、更に浮遊ゲート４０′と基板２８
′との間には、Ｎ十領域３０′及びＮ＋領域３２′によ
ってはさまれた部分を覆う電荷ィンジェクタ３８′が形
成されている。
これは、第１図に示した第１キヤパシタ２０及び第２キ
ャパシタ２２の位置を逆にしたものである。第６図のセ
ルに２進１を書込むには、第１端子４２′を開放した状
態で第２端子４４′を０ボルトにし且つ第３端子４６′
を約１５ボルトにすればよい。
第３端子４６′を０ボルトにすれば、２進０の書込みに
なる。消去は、第２端子４４′を約１７．５ボルトにし
且つ第３端子４６′を０ボルトにすることによって行な
われる。第６図の実施例においても、第２のキャパシタ
の方が容量値が大きい。
従って、第３端子に電圧を印加すると、制御ゲート３６
′及び浮遊ゲート４０′をプレートとする第２キャパシ
タの方に大きな電圧がかかる。その場合、Ｎ＋領域３０
′及び３２′，３２″はどちらがソース又はドレインで
もよい。電荷ィンジェクタ３８，２６は単一型及び二重
型の何れでもよいが、単一インジヱクタを使用すると、
紫外線の照射による同時消去が可能になる。
【図面の簡単な説明】
第１図は本発明に従うセルの回路図、第２図はセルの集
積構造の断面図、第３図は第２図のセルを４個含むメモ
リ・アレイの回路図、第４図は第３図のメモリ・アレイ
の動作を説明するための種種の電圧パルスの波形図、第
５図及び第６図は他の実施例の断面図である。 ＦＩＧ．ｌ ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．５ ＦＩＧ．６ ＦＩＧ．４

Claims (1)

    【特許請求の範囲】
  1. １ 通電電極、浮遊ゲート及び制御ゲートを有するＦＥ
    Ｔと、 上記浮遊ゲートと上記制御ゲートの間に接続さ
    れた第１キヤパシタと、 上記通電電極と上記浮遊ゲー
    トの間に接続された第２キヤパシタとから成り、 上記
    第１キヤパシタ及び上記第２キヤパシタの一方は電荷イ
    ンジエクタを有し且つ他方のキヤパシタよりも容量値が
    小さく、 上記通電電極及び上記制御ゲートに上記浮遊
    ゲート上の電荷を制御する電圧を印加するようにしたこ
    とを特徴とする不揮発性セル回路。
JP56071507A 1980-06-18 1981-05-14 不揮発性セル回路 Expired JPS6016039B2 (ja)

Applications Claiming Priority (2)

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US06/160,530 US4336603A (en) 1980-06-18 1980-06-18 Three terminal electrically erasable programmable read only memory
US160530 1980-06-18

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JPS5712488A JPS5712488A (en) 1982-01-22
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JP56071507A Expired JPS6016039B2 (ja) 1980-06-18 1981-05-14 不揮発性セル回路

Country Status (4)

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US (1) US4336603A (ja)
EP (1) EP0042964B1 (ja)
JP (1) JPS6016039B2 (ja)
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