JPH0963282A

JPH0963282A - 強誘電体型半導体記憶素子並びに、記憶装置及びそのアクセス方法

Info

Publication number: JPH0963282A
Application number: JP7215039A
Authority: JP
Inventors: Hiroo Miyamoto; 裕夫宮本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-08-23
Filing date: 1995-08-23
Publication date: 1997-03-07
Also published as: US5932903A

Abstract

(57)【要約】【課題】データの書き込み時、書き込みの対象となっ
ていないメモリセルについては、強誘電体トランジスタ
２１１の半導体層２１１ｂの他端に第３の電位（１／２
Ｖｃｃ）を印加することにより、該メモリセルの保持デ
ータが破壊されるのを回避することができるようにす
る。【解決手段】強誘電体メモリセル１００のおける半導
体層２１１ｂの他端側に、該２値情報に対応する、電位
レベルが異なる第１及び第２の電圧（Ｖｃｃ及び０ｖ）
を印加するとともに、導体層２１１ｃと短絡されている
半導体層２１１ｂの一端側に、電位レベルが第１及び第
２の電圧間にある第３の電圧（１／２Ｖｃｃ）を印加し
て、情報の書き込みを行うようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体型半導
体記憶素子並びに、記憶装置及びそのアクセス方法に関
し、特に、強誘電体型半導体記憶素子に対して情報のア
クセスを行うための構成、該記憶素子を用いた不揮発性
ランダムアクセスメモリー及びそのアクセス方法に関す
る。

【０００２】

【従来の技術】従来、不揮発性ランダムアクセスメモリ
ーとして、メモリトランジスタのフローティングゲート
中にシリコン基板からの電子を注入することによって、
情報の書き込みを行うＥＰＲＯＭ（紫外線消去型不揮発
性メモリー）やＥＥＰＲＯＭ（電気書き換え可能型不揮
発性メモリー）が実用化されている。しかし、これらの
不揮発性メモリーは、書き込み電圧が非常に高く、ま
た、書き込み時間が非常に長い等の欠点を持つ。

【０００３】そこで、最近、低電圧で書き込み可能で、
書き込み時間が速いＦＲＡＭ（強誘電体メモリー）が注
目を集めている。

【０００４】図５はＦＲＡＭの代表的なメモリセルを示
しており、図において、２００はＦＲＡＭを構成するメ
モリセル（以下、強誘電体メモリセルという。）で、一
端がドライブ線ＤＬに接続された強誘電体素子（キャパ
シヤンス）２０１と、該強誘電体素子２０１とビット線
ＢＬとの間に接続された選択トランジスタ２０２とから
構成されており、該トランジスタ２０２のゲートにはワ
ード線ＷＬが接続されている。

【０００５】図６は該強誘電体メモリセルへの書き込み
の簡単な原理、図７は該強誘電体メモリセルからの読み
だしの簡単な原理を示している。

【０００６】上記のようにＦＲＡＭのメモリセルは、Ｄ
ＲＡＭと同様１トランジスター及び１キャパシヤンスに
より構成されており、“Ｈ”データを書き込む時は、図
６（ａ）に示すようにビット線ＢＬをＶＣＣに設定し、
ドライブ線ＤＬにパルスを与える。

【０００７】図８は、本強誘電体素子２０１に電圧を与
えたときの、強誘電体の分極についてのヒステリシスカ
ーブを２次元の座標上で示している。ここでは、横軸に
強誘電体にかかる電圧Ｅ、縦軸に該電圧に対する強誘電
体の分極の程度，つまり分極によって発生する電荷量Ｑ
を示しており、この座標上の各点ｅ，ｆ，ｇ，ｈは、分
極の状態を、分極による電荷量Ｑと印加電圧Ｅにより示
している。

【０００８】図８のヒステリシスカーブで説明すると、
分極の初期状態がどのような状況にあっても、ビット線
ＢＬをＶＣＣレベル、ドライブ線ＤＬを０Ｖにすると、
分極の状態は、点ｅで示す状態となる。ドライブ線ＤＬ
をＶＣＣレベルにすると、分極の状態は、ｆで示す状態
になり、ドライブ線を０Ｖにもどすと、ｅの状態にな
る。時間とともに分極による電荷は抜けていき、最終的
に、分極の状態、つまり強誘電体の印加電圧Ｅと電荷量
Ｑは、ｆで示す状態になる。

【０００９】“Ｌ”データを書き込む時は、図６（ｂ）
に示すようにビット線ＢＬを０Ｖにし、ドライブ線ＤＬ
にパルスを与える。これらの動作によって、強誘電体キ
ャパシター２０１内に図６（ｂ）に示す向きの分極が発
生する。図８のヒステリシスカーブで説明すると分極の
初期状態がどのような状況にあっても、ビット線を０
Ｖ、ドライブ線ＤＬをＶＣＣレベルにすると、強誘電体
の分極状態は、点ｇで示す状態になり、ドライブ線ＤＬ
を０Ｖにもどすと、分極状態は、点ｈで示す状態にな
る。この分極状態は、電源を切っても保持される。

【００１０】読み出し時は、ビット線ＢＬを０Ｖにプリ
チャージし、ドライブ線ＤＬにパルスを与える。図８の
ヒステリシスカーブで説明すると、“Ｈ”データを保持
しているメモリセルでは、強誘電体素子の分極状態は、
初期状態ｆから中間状態ｇを経て状態ｈへと変化する。
“Ｌ”データを保持しているメモリセルは、初期状態ｈ
から中間状態ｇを経てもとの状態ｈへもどる。

【００１１】このとき、“Ｈ”データを保持しているメ
モリセルでは、読み出し前と後で強誘電体の分極が反転
し、“Ｌ”データを保持しているメモリセルでは、強誘
電体の分極の状態は変化しない。この場合、メモリセル
の保持情報によって、メモリセルから読み出される電荷
量に差がある。つまり、“Ｈ”データの読みだしの際に
は、メモリセルからビット線に分極状態ｈと分極状態ｆ
の違いによる電荷量の差Ｑｓｗが出てくるが、“Ｌ”デ
ータを読み出した時は、メモリセルから電荷は出てこな
い。その電荷量の差を読み取ることによって、メモリセ
ルの保持データが“Ｈ”データか“Ｌ”データかの判定
を行っている。

【００１２】ところが、このような方式のＦＲＡＭで
は、“Ｈ”データ読み出しの際、必ず、分極の反転が起
こることとなり、言い換えると、“Ｈ”データ読み出し
の際、必ず強誘電体薄膜の疲労が伴う。

【００１３】そこで、データの読み出しの際に、強誘電
体の分極の反転が生じない非破壊読みだし可能な強誘電
体メモリがすでに開発されており、特表平５−５０５６
９９号公報には、メモリセルとして、上記強誘電体キャ
パシヤンスに代えて強誘電体トランジスターを用いたも
のが開示されている。

【００１４】図９はこの公報に開示されたメモリセルを
説明するための図であり、図９（ａ）は該メモリセルの
構成を模式的に示す図、図９（ｂ）は該メモリセルの具
体的な構造を示す断面図である。図において、２１０は
強誘電体メモリセルであり、ビット線ＢＬからの情報を
記憶する強誘電体トランジスタ２１１と、該ビット線Ｂ
Ｌと該トランジスタ２１１との接続を制御するＭＯＳト
ランジスター（トランスファーゲート）２１２との２素
子で構成されている。

【００１５】上記強誘電体トランジスタ２１１は、強誘
電体層２１１ａと、該強誘電体層２１１ａの一方の面上
に、該強誘電体層２１１ａの分極の状態に応じて導電率
が変化するよう配置された半導体層２１１ｂと、該強誘
電体層２１１ａの他方の面上に配置された導体層２１１
ｃとを備え、該強誘電体層２１１ａの分極状態を変化さ
せて２値情報を記憶するよう構成されている。ここで、
上記半導体層２１１ｂの一端Ａは上記ＭＯＳトランジス
タ２１２を介してビット線ＢＬに接続されており、該半
導体層２１１ｂの他端Ｂは接地されている。

【００１６】さらに、図９（ｂ）を用いて強誘電体メモ
リセルの構造の説明をする。

【００１７】上記ＭＯＳトランジスタ２１２のソース，
ドレイン拡散領域２１２ａ，２１２ｂは、半導体基板１
の表面領域に形成されており、該基板１の、両拡散領域
間の領域上方にはゲート電極２１２ｃが配置されてい
る。また、上記強誘電体トランジスタ２１１は、上記半
導体基板１上に上記ＭＯＳトランジスタ２１２に隣接し
て設けられており、下部電極としての導体層２１１ｃ上
には強誘電体層２１１ａ及び半導体層２１１ｂが積層さ
れ、該半導体層２１１ｂの両端部上にはこれに接するよ
う上部電極２１１ｄ₁，２１１ｄ₂が設けられている。そ
して、上記半導体層２１１ｂの一端側の上部電極２１１
ｄ₁はメタル配線２１３を介して上記ＭＯＳトランジス
タ２１２の一方の拡散領域２１２ｂに接続され、該ＭＯ
Ｓトランジスタ２１２の他方の拡散領域２１２ａは、ビ
ット線を構成するメタル配線２１４に接続されている。

【００１８】なお、強誘電体トランジスタでは、下部電
極としての導体層はメタルで良いが、強誘電体層の、下
部電極の配置面とは反対側の面に設けられる層は、半導
体とする必要ある。これは、強誘電体層と半導体層との
界面の状態により、強誘電体層の分極が決まるためであ
り、上記下部電極と強誘電体層を介して対向する層とし
ては単なる抵抗体を用いることはできない。

【００１９】このような構成の強誘電体メモリセル２１
０では、データの書込みは、図５に示すメモリセル２０
０と同様、ビット線ＢＬをＶＣＣレベル、あるいは０Ｖ
に設定し、ドライブ線ＤＬにパルスを与えて、強誘電体
層２１１ａ内に分極をつくることにより行う。

【００２０】図１０は上記データの書込みにより形成さ
れる分極の向きを示し、図１１はヒステリシスカーブに
より表される、上記強誘電体層２１１ａにかかる電圧と
半導体層２１１ｂの導電率との対応関係を示している。

【００２１】“Ｌ”データを書き込むときは、図１２
（ａ）に示すようにビット線ＢＬをＶＣＣレベルに設定
し、ドライブ線ＤＬにパルスを与える。一方、“Ｈ”デ
ータを書き込むときは、図１２（ｂ）に示すようにビッ
ト線ＢＬを０Ｖに設定し、ドライブ線ＤＬにパルスを与
える。図１２（ａ）及び（ｂ）には、“Ｌ”データ及び
“Ｈ”データを書き込むときのビット線、ワード線、ド
ライブ線の電位レベルの状況が示されており、図１２
（ｄ）及び（ｅ）には、“Ｌ”データ及び“Ｈ”データ
の書き込み時に強誘電体にかかる電圧を示している。な
お、図１２（ｄ），（ｅ）では、縦軸に強誘電体層２１
１ａにかかる電圧をとり、横軸に強誘電体層２１１ｂの
各部の、一端Ａからの距離をとり、強誘電体層２１１ａ
の各部での印加電圧を示している。

【００２２】すなわち、“Ｈ”データを書込む時は、図
１２（ｅ）に示すように強誘電体層２１１ａの全体に均
等に電圧がかかるため、図１０（ｂ）に示すように強誘
電体膜２１１ａの全体に渡って均一に分極が表れる。

【００２３】“Ｌ”データを書込むときは、強誘電体層
にかかる電圧は図１２（ｄ）に示すように、その一端Ａ
では大きく他端Ｂに近くなるほど小さくなる。強誘電体
層と接している半導体層は１０ｋΩ〜１ＭΩの抵抗を持
っているため、該強誘電体層の両端Ａ及びＢ間では十分
な電圧の差を得ることができる。そのため強誘電体内の
分極の程度は強誘電体層の一端Ａの近くで大きく、他端
Ｂの近くでは分極は発生しない（図１０（ａ）参照）。
この強誘電体層一端Ａでの分極状態の差を記憶すること
によって、データを記憶することができる。

【００２４】上記データの書き込みについて、図１１の
ヒステリシスカーブを用いて説明するする。図１１は、
横軸に、強誘電体層２１１ｂにかかる電圧Ｅをとり、縦
軸に半導体層２１１ｃの導電率Ｉをとった座標上で、上
記強誘電体メモリセルにおける該電圧Ｅと導電率Ｉとの
関係を示している。この座標上の各点ａ，ｂ，ｃ，ｄ
は、書き込み状態における電圧Ｅと導電率Ｉの状態を示
している。

【００２５】強誘電体層に電圧のかかっていない状態で
は、半導体層の導電率は、点ｂまたは点ｄで示す状態に
ある。“Ｌ”データの書き込みは、ビット線がＶＣＣレ
ベル、ドライブ線が０Ｖである時に行われる。このと
き、強誘電体層にかかる電圧、及び半導体の導電率はｃ
の状態になる。ドライブ線、ビット線ともに、ドライブ
線の書き込み終了状態にもどると、半導体層の導電率は
ｄの状態になり、抵抗率は低くなる。

【００２６】“Ｈ”データを書き込は、ビット線が０
Ｖ、ドライブ線がＶＣＣレベルの時に行われる。このと
き、強誘電体層にかかる電圧、及び半導体の導電率はａ
の状態になる。ドライブ線、ビット線ともにドライブ線
の書き込み終了状態にもどると、半導体層の導電率はｂ
の状態になり、抵抗率は高くなる。各々の状態は、電源
を切っても保持される。即ち、“Ｈ”データ記憶時は、
半導体層中に空乏層が広がり、半導体層の抵抗率は高く
なる。また、“Ｌ”データ記憶時は、半導体層中に蓄積
層が広がり、半導体層の抵抗率は低くなる。

【００２７】読み出しは、ビット線を強誘電体層の分極
に影響が出ない電圧（０．４Ｖ程度）にプリチャージ
し、ワード線によりトランスファーゲートを開けビット
線の電位をＧＮＤへ引き抜く。“Ｈ”データと“Ｌ”デ
ータとではその保持状態での強誘電体トランジスターの
抵抗率に差があるため、ビット線の電位に差がついてく
る。

【００２８】具体的には、データの読み出しは、読み出
しの対象となっているメモリセルからの読み出し電位
を、リファレンス電位と比較して行う。ここで、リファ
レンス電位としては、“Ｈ”データと“Ｌ”データの中
間の抵抗率をもったリファレンスセルから読み出された
電位を用いることができる。また“Ｈ”データが出てい
るビット線と“Ｌ”データが出ているビット線の２本を
リファレンスビット線として備え、その２本のリファレ
ンスビット線を短絡させて“Ｈ”データと“Ｌ”データ
の中間電位をつくり、この中間電位を、メモリセルから
ビット線に読み出された電位と比較することによってデ
ータの読み出しを行うことができる。

【００２９】なお、図１４は、このようなリファレンス
方式を用いたときの読み出し電位のレベルとリファレン
スレベルとを示している。

【００３０】このように、メモリセルに強誘電体トラン
ジスタを用いた強誘電体メモリセルでは、読みだし時は
分極の破壊は起こらず、強誘電体薄膜の膜疲労を低減す
ることができる。

【００３１】また、図１３は、この方式の強誘電体型記
憶素子（強誘電体メモリセル）の半導体記憶装置への適
応例として、該メモリセルをマトリックス状に並べてな
るメモリセルアレイ２２０を示している。図１３に示す
メモリーアレイを作成した場合、メモリセル１１にデー
タを書き込む時は、ビット線１を“Ｈ”又は“Ｌ”レベ
ルに設定し、ワード線１によりトランスファーゲートを
開け、ドライブ線１にパルスを与える。

【００３２】ここで、書込みは、ドライブ線にパルスが
入った時に行われる。このとき、ドライブ線に印加され
るパルスは、ＧＮＤレベルから一定期間のみＶｃｃレベ
ルになるパルスでもよいし、逆に、Ｖｃｃレベルから一
定期間のみＧＮＤレベルになるパルスでもよく、要する
に強誘電体層の分極を反転させることができるものであ
ればよい。

【００３３】なお、読み出し時にビット線にプリチャー
ジする、強誘電体の分極に影響が出ない電圧（０．４Ｖ
程度）については、この電圧をビット線に与えた時、図
１２（ｃ）で示される様に、その電圧がそのまま強誘電
体層の一端Ａに加わる。また、この電圧はワード線Ｔｒ
のＶｔｈよりも小さい。これに対して、書込みの時に
は、例えば図１２（ａ）のように、強誘電体層の一端Ａ
の電位は、その他端Ｂの電位を基準として、Ｖｃｃ−Ｖ
ｔｈとなる。この時はワード線Ｔｒ（トランスファーゲ
ート）のＶｔｈより大きい電圧を扱っているためであ
る。

【００３４】この様に読み出しが行えて、かつ強誘電体
層の分極が変化しない様なビット線の電圧については、
種々検討は行っており、シミュレーション等の確認では
上記約０．４Ｖ程度で充分である。

【００３５】さらに、読み出し時のリファレンス方式に
ついては、具体的には色々な方法があるが、要するに図
１４に示すような特性の電位が得られるリファレンスレ
ベル発生回路を備え、この回路で発生された電位と、ビ
ット線に読み出されたビット線電位とを比較して、読み
出されたデータが“Ｈ”か“Ｌ”かを判定できるもので
あればよい。上記説明では、リファレンスレベルの発生
方法として、“Ｈ”データが出ているリファレンス線と
“Ｌ”データがでているリファレンス線の両電位をショ
ートさせる方法を示しているが、これに限られる訳では
ない。例えば、単に“Ｌ”レベルより何割か高くなるレ
ベル、又は“Ｈ”レベルより何割か低くなるレベルを発
生させる回路を設け、その出力電圧をリファレンスレベ
ルとして用いてもよい。

【００３６】

【発明が解決しようとする課題】ところが、図１３に示
すメモリセルアレイを有する半導体記憶装置では、強誘
電体トランジスタを構成する半導体層の他端ＢがＧＮＤ
に接地されているため、以下に示すような問題があっ
た。

【００３７】すなわち、上記メモリセルアレイ２２０で
は、メモリセル１１にデータを書き込もうとする場合、
ワード線１によりトランスファーゲートを開け、ドライ
ブ線１にパルスを与えるが、このとき、ビット線２〜ｎ
がメモリセル１２〜１ｎとつながった状態で、ドライブ
線にパルスが入力されることとなる。ところがビット線
はＶＣＣ、ＧＮＤ又はその中間レベルにあるため、メモ
リセル１２〜１ｎの総てのメモリーセル内の強誘電体層
になんらの電圧がかかりデータが破壊されてしまう恐れ
がある。

【００３８】通常、半導体記憶装置に１アクセスで入力
されるデータ数は４〜１６ビットであり、それ以外のメ
モリセルに関しては、書き込み前のデータを保持してお
く必要がある。そのためには、メモリセルアレイをサブ
アレイに分割し、ワード線、ドライブ線を各サブアレイ
毎に分割し、書き込みが行われるメモリセル以外のメモ
リセル（強誘電体トランジスタ）の強誘電体層に電圧が
かからないようにする必要がある。

【００３９】図１５は、２ビット毎にデータの書き込み
を行えるよう、メモリーアレイを分割した構成例を示し
ている。図において、２３０は４行２列のメモリセルア
レイで、２行２列の第１，第２のサブアレイ２３０ａ，
２３０ｂに分割されている。ここで、２３１〜２３４
は、上記メモリセルアレイ２３０の第１列の第１〜第４
行のメモリセル（１）〜（４）、２３５〜２３８は、上
記メモリセルアレイ２３０の第２列の第１〜第４行のメ
モリセル（５）〜（８）である。

【００４０】そして、上記第１のサブアレイ２３０ａ
は、上記メモリセル（１），（２），（５），（６）を
含み、メモリセル（１），（２）に対応して第１のサブ
デコーダ２３１ａが、メモリセル（５），（６）に対応
して第２のサブデコーダ２３２ａが設けられている。ま
た、上記第２のサブアレイ２３０ｂは、上記メモリセル
（３），（４），（７），（８）を含み、メモリセル
（３），（４）に対応して第３のサブデコーダ２３１ｂ
が、メモリセル（７），（８）に対応して第２のサブデ
コーダ２３２ａが設けられている。

【００４１】このような構成のメモリセルアレイでは、
ワード線１１，１２，２１，２２、及びドライブ線１
１，１２，２１，２２ともにサブアレイ毎に分割されて
いるため、書き込みを行うメモリセルのみビット線と接
続されるようにすることができ、各サブアレイ毎に２つ
のメモリセルを１組として書き込みが行える。例えば、
メモリセル（１）に“Ｈ”データを、メモリーセル
（２）に“Ｌ”データを書き込む時は、ビット線１を０
Ｖに、ビット線２をＶＣＣに設定し、ワード線１１によ
りゲートを開け、ドライブ線１１にパルスをあたえる。
これら一連の動作によってメモリーセル（１）、（２）
に各々“Ｈ”，“Ｌ”のデータが書き込まれることとな
る。

【００４２】また、このときメモリーセル（３）〜
（８）については、トランスファーゲートが開かず、ド
ライブ線にもパルスが入らないためメモリセル内の強誘
電体層には電圧はかからず、保持データは書きかわるこ
とはない。

【００４３】しかし、図１５に示すようなメモリセルア
レイ２３０では、各サブアレイ毎にデコーダーを持つ必
要があり、チップ面積の増大につながる。また、各サブ
アレイのサブデコーダを駆動するためのローデコーダ信
号が必要となり、ロウ側の信号制御回路が複雑になって
しまうという問題がある。

【００４４】なお、上記強誘電体メモリセルの構成例と
して、図９に示すものの他に、図１６に示すものがあ
る。

【００４５】図１６示す強誘電体メモリセル２１０ａ
は、図９（ａ）に示す強誘電体メモリセル２１０におけ
る半導体層２１１ｂの他端Ｂと導電体層２１１ｃとを所
定のラインにより短絡させたものである。このような構
成の強誘電体メモリセル２１０ａにおいても、データの
書き込みは、上記強誘電体メモリセル２１０と同様に行
うことができる。

【００４６】すなわち、“Ｌ”データを書き込むとき
は、図１７（ａ）に示すようにビット線ＢＬをＶＣＣレ
ベルに設定し、ドライブ線ＤＬにパルスを与える。一
方、“Ｈ”データを書き込むときは、図１７（ｂ）に示
すようにビット線ＢＬを０Ｖに設定し、ドライブ線ＤＬ
にパルスを与える。図１７（ａ）及び（ｂ）には、
“Ｌ”データ及び“Ｈ”データを書き込むときのビット
線、ワード線、ドライブ線の電位レベルの状況が示され
ており、図１７（ｄ）及び（ｅ）には、“Ｌ”データ及
び“Ｈ”データの書き込み時に強誘電体にかかる電圧を
示している。なお、図１７（ｄ），（ｅ）では、縦軸に
強誘電体層２１１ｂにかかる電圧をとり、横軸に強誘電
体層２１１ｂの各部の、一端Ａからの距離をとり、強誘
電体層２１１ｂの各部での印加電圧を示している。

【００４７】図１８は、この方式の強誘電体型記憶素子
（メモリセル）の半導体記憶装置への適応例として、上
記強誘電体メモリセル２１０ａをマトリックス状に並べ
てなるメモリセルアレイ２２０ａを示している。

【００４８】このメモリセルアレイ２２０ａにおいて
も、メモリセル１１にデータを書き込もうとすると、ワ
ード線１によりトランスファーゲートが開くこととな
り、ドライブ線１にパルスが入るため、メモリセル１２
〜メモリセル１ｎのデータが破壊されてしまう。即ち、
上記強誘電体メモリセル２１０ａを用いたメモリセルア
レイ２２０ａでも、図１５のようにサブアレイに分割し
てやる必要がある。

【００４９】このように、１セルの構造が図９（ｂ）に
示す強誘電体トランジスタを用いた構造となっているメ
モリ素子では、従来どおりの書き込み、読み出し方法
（ビット線やドライブ線を０ｖ又はＶｃｃとする方法）
を採用する限りは、例えば、図１５に示すように、メモ
リセルアレイを複数のブロックに分割し、そのそれぞれ
にサブデコーダを設けるなどの対応が必要となる。

【００５０】ところが、サブデコーダは基板上でかなり
の面積を占める。具体的にはサブデコーダの占有面積は
メモリセル１個と同程度もしくはそれに近いものであ
り、サブデコーダを設けることによりメモリチップ全体
も大きくなってしまう。

【００５１】その上、図１５のようにサブデコーダを各
サブアレイ毎に複数設けている場合、デコーダやビット
線の駆動用信号が大変複雑となり、メモリ装置が使いに
くいものとなる。

【００５２】この発明は上記のような問題点を解決する
ためになされたもので、メモリセルの保持データを破壊
することなくデータの読出しを行うことができ、しかも
メモリセルアレイを複数に分割した構成としなくても、
データの書き込み時に、データの書き込みの対象となる
メモリセル以外のメモリセルでの保持データの破壊を回
避することができる強誘電体型半導体記憶素子、並びに
メモリセルとして該素子を用いた記憶装置及びそのアク
セス方法を得ることを目的とする。

【００５３】

【課題を解決するための手段】この発明（請求項１）に
係る強誘電体型半導体記憶素子は、強誘電体層と、該強
誘電体層の一方の面上に、該強誘電体層の分極の状態に
応じて導電率が変化するよう配置された半導体層と、該
強誘電体層の他方の面上に配置され、該半導体層の一端
側に電気的に接続された導体層とを備え、該強誘電体層
の分極状態を変化させて２値情報を記憶する強誘電体型
半導体記憶素子である。そして、本強誘電体型半導体記
憶素子は、該半導体層の他端側に、該２値情報に対応す
る、電位レベルが異なる第１及び第２の電圧を印加する
とともに、該半導体層の一端側に、電位レベルが第１及
び第２の電圧間にある第３の電圧を印加して、情報の書
き込みを行うよう構成されている。そのことにより上記
目的が達成される。

【００５４】この発明（請求項２）は、請求項１記載の
強誘電体型半導体記憶素子において、前記第１の電圧が
ＶＣＣレベルであり、前記第２の電圧がＧＮＤレベルで
あり、前記第３の電圧がＶＣＣ／２レベルであるもので
ある。

【００５５】この発明（請求項３）に係る記憶装置は、
請求項１記載の強誘電体型半導体記憶素子をマトリクス
状に配列してなるメモリセルアレイを有するとともに、
該メモリセルアレイにおける記憶素子の列毎に設けら
れ、対応する列の記憶素子の前記半導体層の他端側に所
定の電位を印加するビット線を有し、所要のビット線に
前記第３の電位を供給する電源装置を備えたものであ
る。そのことにより上記目的が達成される。

【００５６】この発明（請求項４）に係る記憶装置のア
クセス方法は、請求項１記載の強誘電体型半導体記憶素
子を用いてメモリセルを構成した記憶装置のアクセス方
法である。このアクセス方法では、前記記憶すべき２値
情報の一方は、該強誘電体型半導体記憶素子の半導体層
の他端側に前記第１の電圧を印加するとともに、該半導
体層の一端側に前記第３の電圧を印加して該メモリセル
に書き込み、前記記憶すべき２値情報の他方は、該強誘
電体型半導体記憶素子の半導体層の他端側に前記第２の
電圧を印加するとともに、該半導体層の一端側に前記第
３の電圧を印加して該メモリセルに書き込むようにして
いる。そのことにより上記目的が達成される。

【００５７】この発明（請求項５）に係る記憶装置のア
クセス方法は、請求項１記載の強誘電体型半導体記憶素
子を用いてメモリセルを構成した記憶装置のアクセス方
法である。このアクセス方法では、該メモリセルに保持
されている２値情報を読み出す際、該強誘電体型半導体
記憶素子の半導体層の一端側に前記第１あるいは第２の
電圧を印加するとともに、該半導体層の他端側に、該第
１あるいは第２の電圧との電位差により該強誘電体型半
導体記憶素子における強誘電体層の分極状態を変化させ
ない第４の電圧を印加するようにしている。そのことに
より上記目的が達成される。

【００５８】この発明（請求項６）は、請求項５記載の
記憶装置のアクセス方法において、前記メモリセルから
の情報の読出しを、該メモリセルから読み出される記憶
情報に対応する読出し電位と、前記２値情報のそれぞれ
に対応する読出し電位の中間電位とを比較して行うよう
にしたものである。

【００５９】この発明（請求項７）は、請求項６記載の
記憶装置のアクセス方法において、前記中間電位とし
て、前記強誘電体型半導体記憶素子の強誘電体層におけ
る分極状態が、前記２値情報の一方を保持する強誘電体
型半導体記憶素子の強誘電体層における分極状態と、前
記２値情報の他方を保持する強誘電体型半導体記憶素子
の強誘電体層における分極状態との中間の状態であるリ
ファレンスセルから読み出された電位を用いるものであ
る。

【００６０】この発明（請求項８）は、請求項６記載の
記憶装置のアクセス方法において、前記中間電位を、読
出し電位が前記２値情報の一方に対応する電位である第
１のリファレンスビット線と、読出し電位が前記２値情
報の他方に対応する電位である第２のリファレンスビッ
ト線とを短絡させて発生させるようにしたものである。

【００６１】以下、本発明の作用について説明する。

【００６２】この発明においては、メモリセルを、情報
を記憶する、半導体層の一端を導電層と短絡した強誘電
体トランジスタと、該半導体層の他端に接続されたトラ
ンスファーゲートとから構成しているため、読み出し時
にビット線を強誘電体トランジスタの強誘電体層におけ
る分極状態を変化させない電圧にプリチャージし、ビッ
ト線の電位を上記半導体層の一端側から引き抜くように
することにより、該半導体層の抵抗率に応じた電位がビ
ットに現れることとなり、これによりメモリセルの保持
データを破壊することなくデータの読出しを行うことが
できる。

【００６３】また、該半導体層の他端側に、該２値情報
に対応する、電位レベルが異なる第１及び第２の電圧を
印加するとともに、該半導体層の一端側に、電位レベル
が第１及び第２の電圧間にある第３の電圧を印加して、
情報の書き込みを行うようにしているので、データの書
き込み時、書き込みの対象となっていないメモリセルに
ついては、強誘電体トランジスタの半導体層の他端に第
３の電位を印加することにより、該メモリセルの保持デ
ータが破壊されるのを回避することができる。このた
め、メモリセルアレイを複数のサブアレイに分割した構
成とする必要がなく、非破壊型強誘電体メモリにおける
メモリセルアレイの構成の単純化、アレイサイズの縮小
とともに、データのアクセスを制御する制御回路の簡素
化を実現できる。

【００６４】この結果、メモリセルアレイ及びその周辺
回路ともに回路構成の簡単なものとでき、チップ面積の
縮小によるデバイスの低コスト化を図ることができる。

【００６５】この発明においては、メモリセルからの情
報の読出しを、該メモリセルから読み出される記憶情報
に対応する読出し電位を、２値情報のそれぞれに対応す
る読出し電位の中間電位と比較して行うので、メモリセ
ルからの情報の読みだしをより確実に行うことができ
る。

【００６６】また、上記中間電位として、前記強誘電体
型半導体記憶素子の強誘電体層における分極状態が、前
記２値情報の一方を保持する強誘電体型半導体記憶素子
の強誘電体層における分極状態と、前記２値情報の他方
を保持する強誘電体型半導体記憶素子の強誘電体層にお
ける分極状態との中間の状態であるリファレンスセルか
ら読み出された電位を用いることにより、上記メモリセ
ルアレイ上で中間電位を発生することができ、上記中間
電位を発生するための電源部を別に設ける必要がなく、
装置の構成を簡略化できる。

【００６７】また、上記中間電位を、読出し電位が前記
２値情報の一方に対応する電位である第１のリファレン
スビット線と、読出し電位が前記２値情報の他方に対応
する電位である第２のリファレンスビット線とを短絡さ
せて発生させるようにすることにより、上記と同様、メ
モリセルアレイ上で中間電位を発生することができ、構
成の簡略化を図ることができる。

【００６８】

【発明の実施の形態】

（実施の形態１）図１は本発明の実施の形態１による強
誘電体半導体記憶素子（強誘電体メモリセル）を説明す
るための図であり、図１（ａ）は、該強誘電体メモリセ
ルの構成を模式的に示す図、図１（ｂ）は、該強誘電体
メモリセルの具体的な断面構造を示す図である。

【００６９】図において、図９と同一符号は従来の強誘
電体メモリセル２１０と同一のものを示す。１００は本
実施の形態の強誘電体メモリセルで、トランスファーゲ
ートとしてのＭＯＳトランジスタ２１２と、情報を保持
する強誘電体トランジスタ２１１とから構成されてお
り、該強誘電体トランジスタ２１１は、強誘電体層２１
１ａを半導体層２１１ｂと導体層２１１ｃとで挟持して
なる構造となっている。上記導体層２１１ｂの一端Ａは
トランスファーゲート２１２を介してビット線ＢＬに接
続されている。

【００７０】そして、本実施の形態では、該強誘電体メ
モリセル１００にデータを書き込む際には、上記導体層
２１１ｃと接続された半導体層２１１ｂの他端Ｂに１／
２Ｖｃｃレベルの電位を供給するように構成している。

【００７１】ここで、トランスファーゲートを構成する
選択用ＭＯＳトランジスタ２１２は、通常のＣＭＯＳプ
ロセスにてウェハー表面に作成されたものでよく、その
隣に、強誘電体を電極（下部電極）と半導体層とで挟持
した構造の強誘電体トランジスタが作製され、強誘電体
トランジスタの半導体層の両端に電極（上部電極）が作
製されている。該ＭＯＳトランジスタのソース，ドレイ
ン２１２ａ，２１２ｂのうちの片方がビット線２１４と
接続され、もう一方は強誘電体トランジスタの上部電極
のうちの片方２１１ｄ₁とメタル層２１３にて接続され
ている。残りのもう一つの上部電極２１１ｄ₂と下部電
極２１１ｃは、書き込み時１／２ＶＣＣに固定されるよ
うになっている。本素子の製造方法の詳細は、特表平５
−５０５６９９号公報に開示されており、ここでは省略
する。

【００７２】次に動作について説明する。

【００７３】本実施の形態の強誘電体メモリセル１００
では、ドライブ線にパルスを与えなくても書き込み動作
を行うことができ、ワード線（トランスファーゲート）
が開いている書き込みの対象となっていないメモリセル
では、ビット線の電位をドライブ線と同電位に固定する
ことによって、メモリアレイをサブアレイに分割すると
いう構成を採用することなく、前回書かれたデータを保
持することができる。以下詳述すると、書き込み時、ビ
ット線をＶＣＣ又は０Ｖに設定し、ワード線によりトラ
ンスファーゲートを開ける。このときドライブ線は１／
２ＶＣＣレベルに設定しておく。

【００７４】すなわち、上記強誘電体メモリセル１００
に“Ｌ”データの書き込みを行う場合、図２（ａ）に示
すように、ビット線をＶＣＣレベルに設定した後、ワー
ド線を立ち上げることにより、ビット線のレベルからし
きい値分減少したレベルが強誘電体トランジスタ２１１
の半導体層２１１ｂの一端Ａに印加される。このとき、
強誘電体層２１１ａ上の半導体層２１１ｂと下部電極２
１１ｃとの間にかかる電圧の相対的なレベルは、半導体
層２１１ｂの一端Ａ点での（１／２ＶＣＣ−Ｖｔｈ）レ
ベルからその他端Ｂ点での基準レベルまで減少するよう
な特性を示す（図２（ｅ）参照）。

【００７５】また、上記強誘電体メモリセル１００に
“Ｈ”データの書き込みを行う場合、図２（ｂ）に示す
ように、ビット線を０ｖに設定した後、ワード線を立ち
上げることにより、強誘電体層２１１ａ上の半導体層２
１１ｂとその下側の下部電極２１１ｃとの間に電圧が印
加される。

【００７６】この時、半導体層２１１ｂとその下側の下
部電極２１１ｃとの間に印加される電圧の相対的なレベ
ルは、半導体層の一端Ａ点での−１／２ＶＣＣからその
他端Ｂ点での基準レベルまで増加するような特性を示す
（図２（ｆ）参照）。

【００７７】ここで、ビット線をＶＣＣまたは０Ｖにし
ても半導体層２１１ｂが抵抗をもっているためドライブ
線は１／２ＶＣＣのレベルを維持し変化することはな
い。また、それだけの電流供給能力を持ったレギュレー
タを用いるのが望ましい。

【００７８】本強誘電体トランジスタ２１１において、
“Ｌ”データ書き込み時および“Ｈ”データ書き込み時
に上記のような電位が生じることにより、図３に示すよ
うに強誘電体層２１１ａ内での分極状態は、半導体層の
一端Ａの近くで大きく、他端Ｂの近くでは分極反転は起
こらない。なお、上記半導体層の一端Ａ側で生じている
分極状態の変化を示すヒステリシスカーブは従来例と同
一であるため、ここでは省略する。

【００７９】書き込み時にアクセスしたくないメモリー
セルにつながるビット線は、１／２ＶＣＣに設定してお
くことで（図２（ｃ）参照）、ワード線からの信号によ
りトランスファーゲート２１２が開いても強誘電体トラ
ンジスタ２１１の強誘電体層２１１ａの両端に電圧がか
からなくなり、強誘電体層２１１ａに保持されている分
極状態が破壊されることはない（図２（ｇ）参照）。

【００８０】ここで、基準レベルはデータ書き込み時に
ドライブ線に設定される１／２ＶＣＣレベルである。な
お、データの書き込み時にドライブ線および非選択のメ
モリセルのビット線に印加される電圧は、１／２ＶＣＣ
に限定されず、ＶＣＣレベル及び０ｖレベル以外の電位
であって、そのレベルがＶＣＣ，０ｖレベル間にある電
圧でもよい。

【００８１】また、読み出しは従来例と同様、ドライブ
線を０Ｖにプリチャージし、ビット線を強誘電体の分極
に影響が出ない電圧にプリチャージ（０．４Ｖ）し、ワ
ード線によりトランスファーゲートを開け、ビット線の
電位をＧＮＤへ引き抜くことにより行う（図２（ｄ）参
照）。

【００８２】このような構成の実施の形態１では、メモ
リセルを、情報を記憶する、半導体層２１１ｂの一端を
導電層２１１ｃと短絡した強誘電体トランジスタ２１１
と、該半導体層２１１ｂの他端に接続されたトランスフ
ァーゲート２１２とから構成しているため、読み出し時
にビット線を強誘電体トランジスタ２１１の強誘電体層
２１１ａにおける分極状態を変化させない第４の電圧
（０．４Ｖ）にプリチャージし、ビット線の電位を上記
半導体層２１１ｂの一端側から引き抜くようにすること
により、該半導体層２１１ｂの抵抗率に応じた電位がビ
ット線に現れることとなり、これによりメモリセルの保
持データを破壊することなくデータの読出しを行うこと
ができる。

【００８３】また、該半導体層２１１ｂの他端側に、該
２値情報に対応する、電位レベルが異なる第１及び第２
の電圧（Ｖｃｃ及び０ｖ）を印加するとともに、導体層
２１１ｃと短絡されている半導体層２１１ｂの一端側
に、電位レベルが第１及び第２の電圧間にある第３の電
圧（１／２Ｖｃｃ）を印加して、情報の書き込みを行う
ようにしているので、データの書き込み時、書き込みの
対象となっていないメモリセルについては、強誘電体ト
ランジスタ２１１の半導体層２１１ｂの他端に第３の電
位（１／２Ｖｃｃ）を印加することにより、該メモリセ
ルの保持データが破壊されるのを回避することができ
る。

【００８４】このため、この強誘電体メモリセルを用い
たメモリセルアレイでは、書き込み時のデータの破壊を
防止するために、メモリセルアレイを複数のサブアレイ
に分割した構成を採用する必要がなく、非破壊型強誘電
体メモリのメモリセルアレイの構成の単純化、アレイサ
イズの縮小とともに、データのアクセスを制御する制御
回路の簡素化を実現できる。

【００８５】（実施の形態２）以下、上記強誘電体メモ
リセル１００を用いてメモリセルアレイを構成した記憶
装置を、本発明の実施の形態２として説明する。

【００８６】図４は、該実施の形態２による記憶装置を
説明するための図である。この記憶装置は、図１に示す
強誘電体メモリセル１００をマトリクス状に配列してな
るメモリセルアレイ１１０を有している。該メモリセル
アレイ１１０には、メモリセルの列毎に、対応する列の
メモリセル１００の半導体層２１１ｂの他端側に所定の
電位を印加するビット線１〜ｎが設けられており、ま
た、メモリセルの行毎に、対応する行のメモリセルのト
ランスファゲート２１２を制御するワード線１，２，・
・・が設けられている。さらに、上記メモリセルアレイ
１１０には、各メモリセルの導体層２１１ｃに共通に接
続されたドライブ線が設けられている。

【００８７】また、上記記憶装置は、上記ビット線及び
ドライブ線に供給される１／２Ｖｃｃレベルの電位を発
生する電源装置１１１が設けられている。

【００８８】このような構成の記憶装置では、例えば、
メモリセル１１に“Ｈ”データを書き込むとき、ビット
線１をＶＣＣに、ドライブ線及びビット線２〜ビット線
ｎを１／２ＶＣＣに設定して、ワード線１によりトラン
スファーゲート２１２を開ける。これによってメモリセ
ル１１に“Ｈ”データが書き込まれる。この時、ワード
線１が開いているため、メモリセル１２〜メモリセル１
ｎはビット線をつながっているが、ビット線２〜ｎが１
／２ＶＣＣに設定されているため、メモリセル１２〜１
ｎの強誘電体層には電圧はかからず分極は反転しない。

【００８９】また、メモリセル２２〜２ｎについてはト
ランスファーゲートが開いておらず、強誘電体層２１１
ａ両側の半導体層２１１ｂと導体層２１１ｃの電圧は共
に１／２ＶＣＣで分極の反転は起こらない。

【００９０】また、読み出しは従来例と同様、ドライブ
線を０Ｖにプリチャージし、ビット線を強誘電体層２１
１ａの分極に影響が出ない電圧にプリチャージ（０．４
Ｖ）し、ワード線によりトランスファーゲート２１２を
開け、ビット線の電位をＧＮＤへ引き抜くことにより行
う（図２（ｄ）参照）。

【００９１】例えば、メモリーセル１１からデータを読
み出す場合は、ドライブ線を０Ｖに設定し、ビット線１
を０．４Ｖ程度にプリチャージし、ワード線１によりト
ランスファーゲート２１２を開け、ビット線１の電位を
ドライブ線（ＧＮＤ）側へ引き抜く。

【００９２】そして、該メモリセルから読み出された電
位を、２値情報のそれぞれに対応する読出し電位の中間
電位（リファレンスレベル）と比較して、メモリセルの
保持情報の判定を行う。

【００９３】この際、上記中間電位として、該強誘電体
メモリセル２１１の強誘電体層２１１ａにおける分極状
態が、上記２値情報の一方を保持する強誘電体メモリセ
ルの強誘電体層における分極状態と、該２値情報の他方
を保持する強誘電体メモリセルの強誘電体層における分
極状態との中間の状態であるリファレンスセルから読み
出された電位を用いることができる。

【００９４】また、上記中間電位を、読出し電位が上記
２値情報の一方に対応する電位である第１のリファレン
スビット線と、読出し電位が該２値情報の他方に対応す
る電位である第２のリファレンスビット線とを短絡させ
て発生させるようにしてもよい。

【００９５】また、リファレンスレベルの発生方法は、
上記方法に限られるものではなく、例えば、単に“Ｌ”
レベルより何割か高いレベル、又は“Ｈ”レベルより何
割か低いレベルを発生させる電圧発生回路を設け、その
出力電圧をリファレンスレベルとして用いてもよい。

【００９６】このような構成の実施の形態２の記憶装置
では、メモリーアレイをサブアレイに分割しなくても、
データの書き込み時に、書き込みの対象となっているメ
モリセル以外のメモリセルにおける強誘電体層の分極状
態が変化することはなく、書き込みを行いたいメモリセ
ルにのみデータの書き込みを行うことができる。

【００９７】このため、メモリセルアレイを複数のサブ
アレイに分割した構成とする必要がなく、非破壊型強誘
電体メモリにおけるメモリセルアレイの構成の単純化、
アレイサイズの縮小とともに、データのアクセスを制御
する制御回路の簡素化を実現できる。

【００９８】この結果、メモリセルアレイ及びその周辺
回路ともに回路構成の簡単なものとでき、チップ面積の
縮小によるデバイスの低コスト化を図ることができる。

【００９９】また、メモリセルからの情報の読出しを、
該メモリセルから読み出される記憶情報に対応する読出
し電位を、２値情報のそれぞれに対応する読出し電位の
中間電位と比較して行うので、メモリセルからの情報の
読みだしをより確実に行うことができる。

【０１００】また、上記中間電位として、上記強誘電体
メモリセル１００の強誘電体層２１１ａにおける分極状
態が、上記２値情報の一方を保持する強誘電体メモリセ
ルの強誘電体層における分極状態と、該２値情報の他方
を保持する強誘電体メモリセルの強誘電体層における分
極状態との中間の状態であるリファレンスセルから読み
出された電位を用いることにより、上記メモリセルアレ
イ１１０上で中間電位を発生することができ、上記中間
電位を発生するための電源部を別に設ける必要がなく、
装置の構成を簡略化できる。

【０１０１】また、上記中間電位を、読出し電位が前記
２値情報の一方に対応する電位である第１のリファレン
スビット線と、読出し電位が前記２値情報の他方に対応
する電位である第２のリファレンスビット線とを短絡さ
せて発生させるようにすることにより、上記と同様、メ
モリセルアレイ１１０上で中間電位を発生することがで
き、構成の簡略化を図ることができる。

【０１０２】

【発明の効果】以上のように本発明によれば、非破壊型
強誘電体メモリにおけるメモリセルアレイの構成の単純
化、アレイサイズの縮小とともに、データのアクセスを
制御する制御回路の簡素化を実現でき、これによりメモ
リセルアレイ及びその周辺回路ともに回路構成を簡単な
ものとでき、チップ面積の縮小によるデバイスの低コス
ト化を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による強誘電体半導体記
憶素子（強誘電体メモリセル）を説明するための図であ
り、図１（ａ）は、該強誘電体メモリセルの構成を模式
的に示す図、図１（ｂ）は、該強誘電体メモリセルの具
体的な断面構造を示す図である。

【図２】上記強誘電体メモリセルに対する情報のアクセ
ス動作を説明するための図であり、図２（ａ），（ｅ）
は“Ｌ”データの書き込み動作、図２（ｂ），（ｆ）は
“Ｈ”データの書き込み動作、図２（ｃ），（ｇ）は書
き込み時アクセスされないメモリセルの状態を示し、図
２（ｄ）は読み出し動作を示している。

【図３】図３（ａ），図３（ｂ）は、それぞれ上記強誘
電体メモリセルに“Ｌ”データ，“Ｈ”データの書き込
みを行ったときの強誘電体膜内での分極の状態を示す図
である。

【図４】本発明の実施の形態２による記憶装置として、
メモリセルアレイを上記強誘電体メモリセルを用いて構
成した記憶装置を説明するための図である。

【図５】従来の破壊読み出し型強誘電体記憶素子（メモ
リセル）の構成を示す図である。

【図６】図６（ａ），図６（ｂ）は従来の破壊読み出し
型強誘電体記憶素子の“Ｈ”データ，“Ｌ”データの書
き込み動作を説明するための図である。

【図７】図７（ａ），図７（ｂ）は従来の破壊読み出し
型強誘電体記憶素子の“Ｈ”データ，“Ｌ”データの読
み出し動作を説明するための図である。

【図８】従来の破壊読み出し型強誘電体記憶素子（メモ
リセル）を構成する強誘電体素子に電圧を与えた時の、
強誘電体の分極状態の特性であるヒステリシスカーブを
示す図である。

【図９】従来の非破壊読み出し型強誘電体記憶素子を説
明するための図であり、図９（ａ）は、該強誘電体メモ
リセルの構成を模式的に示す図、図９（ｂ）は、該強誘
電体メモリセルの具体的な断面構造を示す図である。

【図１０】図１０（ａ），図１０（ｂ）は、それぞれ上
記非破壊読み出し型強誘電体記憶素子に“Ｌ”データ，
“Ｈ”データの書き込みを行ったときの強誘電体膜内で
の分極の状態を示す図である。

【図１１】従来の非破壊読み出し型強誘電体記憶素子
（メモリセル）を構成する強誘電体層への印加電圧に対
する半導体層の導電率の特性であるヒステリシスカーブ
を示す図である。

【図１２】上記非破壊読み出し型強誘電体記憶素子（メ
モリセル）に対する情報のアクセス動作を説明するため
の図であり、図１２（ａ），（ｄ）は“Ｌ”データの書
き込み動作、図１２（ｂ），（ｅ）は“Ｈ”データの書
き込み動作、図１２（ｃ）読み出し動作を示している。

【図１３】上記非破壊読み出し型強誘電体記憶素子を用
いて構成したメモリアレイを示す図である。

【図１４】非破壊読み出し型強誘電体記憶素子の読み出
し時のビット線電位をリファレンスレベルと比較して示
す図である。

【図１５】複数のサブアレイに分割したメモリセルアレ
イを示す図である。

【図１６】従来の非破壊読み出し型強誘電体記憶素子の
他の構成を示す図である。

【図１７】図１６に示す非破壊読み出し型強誘電体記憶
素子に対する情報のアクセス動作を説明するための図で
あり、図１７（ａ），（ｄ）は“Ｌ”データの書き込み
動作、図１７（ｂ），（ｅ）は“Ｈ”データの書き込み
動作、図１７（ｃ）読み出し動作を示している。

【図１８】図１６に示す非破壊読み出し型強誘電体記憶
素子を用いて構成したメモリアレイを示す図である。

【符号の説明】

１半導体基板１００強誘電体メモリセル１１０メモリセルアレイ２１１強誘電体トランジスタ２１１ａ強誘電体層２１１ｂ半導体層２１１ｃ導体層（下部電極）２１１ｄ₁，２１１ｄ₂ 上部電極２１２ＭＯＳトランジスタ（トランスファーゲート）２１２ａ，２１２ｂソース・ドレイン拡散領域２１２ｃゲート電極（ワード線）２１３，２１４メタル配線ＢＬビット線ＤＬドライブ線ＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8247 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】強誘電体層と、該強誘電体層の一方の面
上に、該強誘電体層の分極の状態に応じて導電率が変化
するよう配置された半導体層と、該強誘電体層の他方の
面上に配置され、該半導体層の一端側に電気的に接続さ
れた導体層とを備え、該強誘電体層の分極状態を変化さ
せて２値情報を記憶する強誘電体型半導体記憶素子であ
って、該半導体層の他端側に、該２値情報に対応する、電位レ
ベルが異なる第１及び第２の電圧を印加するとともに、
該半導体層の一端側に、電位レベルが第１及び第２の電
圧間にある第３の電圧を印加して、情報の書き込みを行
うよう構成した強誘電体型半導体記憶素子。
【請求項２】請求項１記載の強誘電体型半導体記憶素
子において、前記第１の電圧はＶＣＣレベルであり、前記第２の電圧
はＧＮＤレベルであり、前記第３の電圧はＶＣＣ／２レ
ベルである強誘電体型半導体記憶素子。
【請求項３】請求項１記載の強誘電体型半導体記憶素
子をマトリクス状に配列してなるメモリセルアレイを有
するとともに、該メモリセルアレイにおける記憶素子の列毎に設けら
れ、対応する列の記憶素子の前記半導体層の他端側に所
定の電位を印加するビット線を有し、所要のビット線に前記第３の電位を供給する電源装置を
備えた記憶装置。
【請求項４】請求項１記載の強誘電体型半導体記憶素
子を用いてメモリセルを構成した記憶装置のアクセス方
法であって、前記記憶すべき２値情報の一方は、該強誘電体型半導体
記憶素子の半導体層の他端側に前記第１の電圧を印加す
るとともに、該半導体層の一端側に前記第３の電圧を印
加して該メモリセルに書き込み、前記記憶すべき２値情報の他方は、該強誘電体型半導体
記憶素子の半導体層の他端側に前記第２の電圧を印加す
るとともに、該半導体層の一端側に前記第３の電圧を印
加して該メモリセルに書き込む記憶装置のアクセス方
法。
【請求項５】請求項１記載の強誘電体型半導体記憶素
子を用いてメモリセルを構成した記憶装置のアクセス方
法であって、該メモリセルに保持されている２値情報を読み出す際、該強誘電体型半導体記憶素子の半導体層の一端側に前記
第１あるいは第２の電圧を印加するとともに、該半導体
層の他端側に、該第１あるいは第２の電圧との電位差に
より該強誘電体型半導体記憶素子における強誘電体層の
分極状態を変化させない第４の電圧を印加する記憶装置
のアクセス方法。
【請求項６】請求項５記載の記憶装置のアクセス方法
において、前記メモリセルからの情報の読出しは、該メモリセルか
ら読み出される記憶情報に対応する読出し電位を、前記
２値情報のそれぞれに対応する読出し電位の中間電位と
比較して行う記憶装置のアクセス方法。
【請求項７】請求項６記載の記憶装置のアクセス方法
において、前記中間電位は、前記強誘電体型半導体記憶素子の強誘
電体層における分極状態が、前記２値情報の一方を保持
する強誘電体型半導体記憶素子の強誘電体層における分
極状態と、前記２値情報の他方を保持する強誘電体型半
導体記憶素子の強誘電体層における分極状態との中間の
状態であるリファレンスセルから読み出されたものであ
る記憶装置のアクセス方法。
【請求項８】請求項６記載の記憶装置のアクセス方法
において、前記中間電位は、読出し電位が前記２値情報の一方に対
応する電位である第１のリファレンスビット線と、読出
し電位が前記２値情報の他方に対応する電位である第２
のリファレンスビット線とを短絡させて発生させたもの
である記憶装置のアクセス方法。