JPH01273296A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気的に書き込み消去可能な不揮発性半導体
記憶装置に関し１例えばメモリセルがフローティングゲ
ート電極とコントロールゲート電極を有するＭＯＳＦＥ
Ｔによって構成される１素子１メモリセル型のＥＥＰＲ
ＯＭ　（エレクトリカリ・イレーザブル・アンド・プロ
グラマブル・リード・オンリ・メモリ）に適用して有効
な技術に関する。

〔従来技術〕

フローティングゲート電極とコントロールゲート電極を
有するＭＯＳＦＥＴで構成されたＥＥＰＲＯＭのメモリ
セルであるＦＬＯＴＯＸ　（フローティング・ゲート・
トンネル・オキサイド）構造のメモリセルは、フローテ
ィングゲート電極の下の部分的に薄い酸化膜を通してフ
ローティングゲート電極に基板から電子をトンネル注入
し、あるいはフローティングゲート電極から基板に電子
をトンネル放出するため、薄い酸化膜には比較的大きな
電界を形成してやる必要がある。また、そのメモリセル
にはメモリトランジスタの外に選択トランジスタも必要
とされ、１つのメモリセルは少なくとも２素子で構成さ
れる。

このようなメモリセル構造は、ＥＰＲＯＭのＦＡＭＯ８
（フローティング・ゲート・アバランシェ・インジェク
ション・ＭＯＳ）に比べて大きくなり、高集積大容量化
の要請を満足することができない。

そこで、メモリセルサイズを小さくするため、フローテ
ィングゲート電極とコントロールゲート電極を有し、フ
ローティングゲート電極への電子、の注入（書き込み）
を、ドレイン領域の端部で発生するホットエレクトロン
で行い、フローティングゲート電極からの電子の放出（
消去）をソース領域のトンネルで行うようにした、１素
子型のメモリセル構造が提案されている。尚、このよう
な１素子型メモリセルを含むＥＥＰＲＯＭについて記載
された文献の例としては特願昭６１−１１７２３１号が
ある。

〔発明が解決しようとする課題〕

ところで、上記した１素子型メモリセルに対する消去動
作はトンネル現象を利用しているため消去電流が極めて
小さく、これによって、電気的に全ビットもしくはブロ
ック単位で一括消去可能なフラッシュ型Ｅ　Ｅ　Ｐ　Ｒ
ＯＭが実現可能とされる。

本発明者らは斯るフラッシュ型Ｅ　Ｅ　Ｐ　ＲＯＭの一
括消去について検討したところ、−括消去されるメモリ
セルの中には書き込みされているメモリセルとそうでな
いメモリセルとが混在し、これらが−括消去されると、
書き込みされていないメモリセルは相対的に過消去とな
り、消去後における個々のメモリセルの特性、特にその
しきい値電圧が不揃いになり、その後の書き込み不良な
どを生じて、選択トランジスタを持たない１素子型メモ
リセルを実質的に実現することができない事態を引き起
こすことが明らかにされた。そのため、消去前に予め対
象メモリセルに軽く書き込みを施すというプレライトの
必要性を見出した。

しかしながら、上述のメモリセル構造において書き込み
を行うには、ドレイン電流を流しながらそのドレイン領
域端部でホットエレクトロンを発生させなければならな
いため、比較的大きな電流を必要とし、これによって、
書き込み動作はＥＥＰＲＯＭ自体の電流容量などとの関
係でバイト単位又はワード単位でしか行うことができな
いようにされている。このため、トンネル現象を利用し
て一括消去可能であっても、それ以前に消去特性を揃え
るために必要なプレライトを一括して行うことができな
いため、消去効率が著しく低下し、さらには電力消費量
も増大するという問題点が明らかにされた。

本発明の目的は、フローティングゲート電極とコントロ
ールゲート電極を有する不揮発性メモリセルの一括消去
前に消去特性を揃えるために行う書き込み動作時間の短
縮と低消費電力化とを達成することができる半導体記憶
装置を提供することにある。また１本発明の別の目的は
、そのようなメモリセルに対する一括書き込みを可能と
する半導体記憶装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、フローティングゲート電極への電子の注入を
ドレイン領域端部で発生するホットエレクトロンで行う
と共に、フローティングゲート電極からの電子の放出を
ソース領域のトンネルで行うメモリセルに対し、それら
メモリセルのコントロールゲート電極を高電圧にすると
共に、それらのソース、ドレイン領域を回路の接地電位
に制御するような電圧条件を与えてチャネル領域から電
子をフローティングゲート電極にトンネルさせて書き込
みを行う動作モードを備えるようにするものである。

〔作　用〕

上記した手段によれば、メモリセルのコントロールゲー
ト電極を高電圧にすると共に、それらのソース、ドレイ
ン領域を回路の接地電位に制御すると、容量結合により
フローティングゲート電極とチャネル領域との間に電位
差を生じ、これによって形成される電界がゲート絶縁膜
とフローティングゲート電極との電位障壁を超えること
により。

ゲート絶縁膜をはさんでチャネル領域からフローティン
グゲート電極に電子が注入される。このような書き込み
動作で消費されるトンネル電流はホットエレクトロンを
発生させて行う書き込み電流に比べて桁違いに小さいた
め、−括消去と同様−括で実行可能とされる。これによ
り、消去特性を揃えるために一括消去前に行うような書
き込み動作時間の短縮と低消費電力化とを達成するもの
である。

〔実　施　例〕

第１図には本発明の一実施例であるＥＥＰＲＯＭの全体
的回路ブロックが示される。同図に示されるＥＥＰＲＯ
Ｍは、特に制限されないが、公知のＭＯ３集積回路製造
技術によって１個のシリコン基板のような半導体基板に
形成される。

本実施例のＥＥＰＲＯＭのメモリセル１は、トンネルさ
せ得る膜厚を有するゲート絶縁膜の上にフローティング
ゲート電極とコントロールゲート電極を備えたＭＯＳＦ
ＥＴ　（もしくはＭＩＳＦＥＴ）によって構成される。

先ず、上記メモリセル１の構造の一例を第２図に基づい
て説明する。

１つのトランジスタによって１個のメモリセル１を構成
するＭＯＳＦＥＴは、特に制限されないが、ｐ−型半導
体基板２の上に、第１ゲート絶縁膜３、フローティング
ゲート電極４．第２ゲート絶縁膜５、及びコントロール
ゲート電極６を積層し、更に、ｎ＋型半導体領域７とｎ
−型半導体領域８とによってソース領域を構成すると共
に、ｎ＋型半導体領域７とｐ型半導体領域９とによって
ドレイン領域を構成して成る。

上記第１ゲート絶縁膜３は酸化シリコン膜から成り、１
００人程度のトンネルし得る膜厚を有する。フローティ
ングゲート電極４は多結晶シリコン膜から成り、第２ゲ
ート絶縁膜５は２５０〜３５０人程度の膜厚を有する酸
化シリコン膜から成る。上記コントロールゲート電極６
は第２層目の多結晶シリコン膜から成る。ソース、ドレ
イン領域のチャネル領域側の端部を構成するｎ＋型半導
体領域７は例えば０．１μｍ程度の浅い接合を有する。

ｎ−型半導体領域８は比較的深い接合を有し、チャネル
領域における半導体基板２の表面にまで達することによ
り、ソース領域の一部を成すｎ＋型半導体領域７と半導
体基板２との接合耐圧を高める。ｐ型半導体領域９は比
較的深い接合を有し、チャネル領域における半導体基板
２とドレイン領域の一部を成すｎ＋型半導体領域７との
間に介在して、ドレイン領域と半導体基板２の間に生ず
る電界を強化してホットキャリアの発生効率　−を高め
る。

斯る構造のメモリセル１に対する書き込みは、特に制限
されないが、ソース領域に回路の接地電位Ｖｓｓを、ド
レイン領域に回路の電源電圧ＶｃＣを、そしてコントロ
ールゲート電極６に高電圧ＶＰＰを印加することにより
、ドレイン領域の一部であるｎ＋型半導体領域７の端部
でホットエレクトロンを発生させて、その電子をフロー
ティングゲート電極４に注入することによって行われる
。

書き込みされたメモリセルのしきい値電圧は比較的高く
され、例えば消去状態のしきい値電圧に対して２ｖ以上
高められる。特に本実施例のメモリセル構造においては
、比較的深い接合を有するｐ型半導体領域９がチャネル
領域における半導体基板２とドレイン領域の一部を成す
ｎ＋型半導体領域７との間に介在することにより、ドレ
イン領域と半導体基板２の間に生ずる電界を強化してホ
ットキャリアの発生効率を高めることができる構造にな
っているから、ドレイン電圧を比較的低くしてドレイン
電流を抑えながら書き込みを行うことが可能になる。

消去は、特に制限きれないが、ソース領域に高電圧ＶＰ
Ｐを、ドレイン領域及びコントロールゲート電極６に回
路の接地電位Ｖｓｓを印加することにより、フローティ
ングゲート電極４に保持されている電子を第１ゲート絶
縁膜３を通してソース領域にトンネルさせてｎ＋型半導
体領域７に放出することによって行われる。このように
して消去されたメモリセルのしきい値電圧は比較的低く
される。特に本実施例のメモリセル構造においては、比
較的深い接合を有するｎ′″型半導体領域８がチャネル
領域における半導体基板２の表面にまで達することによ
り、ソース領域の一部を成すｎ１型半導体領域７と半導
体基板２との接合耐圧即ちアバランシェブレークダウン
電圧を高める構造になっている。これにより、ソース領
域に印加する消去電圧を高めて消去時間を短縮すること
ができる。

本実施例においては、−括消去に先立ってその消去特性
を各メモリセル間で揃えるための軽い書き込み即ちプレ
ライトが行われる。このプレライトは、特に制限されな
いが、ソース領域及びドレイン領域に回路の接地電位Ｖ
ｓｓを、そしてコントロールゲート電極６に高電圧ＶＰ
Ｐを印加すると、容量結合によりフローティングゲート
電［！４とチャネル領域との間に電位差を生じ、これに
よって形成される電界が第１ゲート絶９１３とフローテ
ィングゲート電極４との電位障壁を超えることにより、
第１ゲート絶縁膜３をはさんでチャネル領域からフロー
ティングゲート電極４に電子がトンネル注入されること
によって行われる。このプレライトによって消費される
トンネル電流はホットエレクトロンを発生させて行う書
き込み電流に比べて桁違いに小さいため、トンネルを利
用する消去動作と同様全ビットもしくはブロック単位で
一括プレライトが可能になり、これによって、消去特性
を揃えるために一括消去前に行うプレライトの動作時間
短縮と低消費電力とを達成する。

メモリセル１に対するデータの読み出しは、特に制限さ
れないが、ドレイン領域に回路の電源電圧ｖｃｃを、ソ
ース領域に回路の接地電位Ｖｓｓを、そして選択される
べきメモリセルのコントロールゲート電極６に電源電圧
Ｖｃ　ｃ、非選択とされるべきメモリセルのコントロー
ルゲート電極６に回路の接地電位Ｖｓｓを印加すること
によって行われる。これにより、書き込み状態の選択メ
モリセルが導通に制御され、それ以外のメモリセルは非
導通に制御される。

尚、上記書き込み、消去、プレライト、及び読み出しの
各動作において、基板２は回路の接地電位Ｖｓｓにバイ
アスされている。

以下電子のトンネル注入による一括プレライトモードを
備えたＥ　Ｅ　Ｐ　ＲＯＭの全体を第１図に基づいて説
明する。

第１図において１０は上記メモリセル１を複数個マトリ
クス配置して成るメモリセルアレイである。このメモリ
セルアレイ１０において、同一行に配置されたメモリセ
ル１の選択端子即ちコントロールゲート電極６は行毎に
ワード線ＷＬ、〜ＷＬｉに結合され、同一列に配置され
たメモリセル１のドレイン領域は列毎にビット線ＢＬ□
〜ＢＬｊに結合される。また、各メモリセル１のソース
領域は、特に制限されないが、ソース線ＳＬに共通接続
される。上記ビット線ＢＬ□〜ＢＬｊは、夫々カラム選
択スイッチＱｃｓ１〜Ｑｃｓｊを介して共通データ線Ｃ
Ｄに共通接続される。

上記ワード線ＷＬ□〜ＷＬｉは、ローアドレス信号ＲＡ
ＤＲ８のデコード結果などに基づいてワード線駆動信号
を形成するローアドレスデコーダ及びワードドライバ１
１の出力端子に１対１対応で結合される。

上記ローアドレスデコーダ及びワードドライバ１１に含
まれるワードドライバは、例えばワード線ＷＬ１に対応
する１ビット分の構成が代表的に示される第３図のよう
に、ｐチャネル型負荷ＭＯＳＦＥＴＱＩとｎチャネル型
駆動ＭＯ３ＦＥＴＱ２がコンプリメンタリプッシュプル
形態に設けられ、その結合ノードがワード線ＷＬ１の駆
動端子とされる。この駆動端子はｐチャネル型ＭＯ８Ｆ
ＥＴＱ３のゲート電極に帰還接続され、このＭ○５ＦＥ
ＴＱ３のドレイン電極が上記負荷ＭＯ３ＦＥＴＩのゲー
ト電極に結合される。負荷ＭＯ８ＦＥＴＱＩのゲート電
極にはワード線ＷＬ、に対応するローアドレスデコーダ
の出力選択信号がｎチャネル型トランスファＭＯ８ＦＥ
ＴＱ４を介して供給され、また、上記駆動ＭＯ８ＦＥＴ
Ｑ２のゲート電極にはその選択信号が直接供給されるよ
うになっている。

上記ＭＯ８ＦＥＴＱＩ及びＱ３のソース電極には、ＥＥ
ＰＲＯＭの動作モードに従って電源切り換え回路１２か
ら電源電圧ｖｃｃ又は高電圧Ｖｐｐが供給される。

ここで、電源電圧Ｖｃｃは、特に制限されないが、５ｖ
程度の電圧とされ、高電圧Ｖｐｐは、特に制限されない
が、１２〜１５Ｖ程度の電圧とされる。この高電圧ＶＰ
Ｐは、特に制限されないが。

電源電圧Ｖｃｃを外部から受けてこれを内部昇圧形成す
る昇圧回路１７から供給される。

上記ソース線ＳＬにはＥＥＰＲＯＭの動作モードに従っ
て電源切り換え回路１３から接地電位Ｖｓｓ又は高電圧
ＶＰＰが供給される。

上記カラム選択スイッチＱｃｓ１〜Ｑｃｓｊは、カラム
アドレス信号ＣＡＤＲ８をデコードしたりするカラムア
ドレスデコーダ１４の出力選択信号に基づいて所定のも
のがオン状態に制御される。

上記共通データ線ＣＤは、動作切り換えスイッチＳＷｒ
を介してセンスアンプ及びバイアス回路１５に結合され
る。このセンスアンプ及びバイアス回路１５は、データ
の読み出し動作において、メモリセルのドレイン領域に
電源電圧Ｖｃｃに呼応するバイアス電圧を与えると共に
１選択されるべきメモリセルの導通又は非導通状態に応
じて決定される共通データ線ＣＤの電位を増幅して出力
する。

また、上記共通データ線ＣＤには、動作切り換えスイッ
チＳＷｗを介して書き込み回路１６が結合される。この
書き込み回路１６は、特に制限されないが、外部から供
給されるデータレベルに従って共通データ線ＣＤを電源
電圧Ｖｃｃレベルに駆動する。

さらに、上記共通データ線には、消去動作及びプレライ
ト動作時に、動作切り換えスイッチＳＷｅを介して接地
電位Ｖｓｓが与えられるようになっている。

Ｅ　Ｅ　Ｐ　ＲＯＭの内部制御はコントローラ１８が行
う。このコントローラ１８は、特に制限されないが、外
部制御信号としてチップ選択状態を指示するためのチッ
プイネーブル信号ＣＥ、読み出し動作を指示するための
アウトプットイネーブル信号○Ｅ、書き込み動作を指示
するためのプログラム信号ＰＧＭ、及び−括プレライト
と共に一括消去動作を指示するためのイレーズイネーブ
ル信号ＥＥが供給され、これら外部制御信号の指示に従
って内部動作モードを決定する。

即ち、読み出し動作が指示されると、電源切り換え回路
１２は切り換え制御信号φ１によってローアドレスデコ
ーダ及びワードドライバ１１に電源電圧Ｖｃｃを供給す
る状態に制御されると共に、他方の電源切り換え回路１
３は切り換え制御信号φ２によってソース線ＳＬに回路
の接地電位ｖｓＳを供給する状態に制御され、更に、選
択制御信号φ、によって動作切り換えスイッチＳ　Ｗ　
ｒがオン状態に制御される。これによって、メモリセル
１には上記した読み出し動作のための電圧条件が与えら
れ、ローアドレス信号ＲＡＤＲ８及びカラムアドレス信
号ＣＡＤＲ８によって選択されるメモリセル１の導通又
は非導通状態に応じたデータがセンスアンプ及びバイア
ス回路１５から外部に読み出される。

書き込み動作が指示されると、電源切り換え回路１２は
切り換え制御信号φ□によってローアドレスデコーダ及
びワードドライバ１１に高電圧Ｖｐｐを供給する状態に
制御されると共に、他方の電源切り換え回路１３は切り
換え制御信号φ２によってソース線ＳＬに回路の接地電
位Ｖｓｓを供給する状態に制御され、更に、選択制御信
号φ。

によって動作切り換えスイッチＳＷｗがオン状態に制御
される。これによって、メモリセル１には上記した書き
込み動作のための電圧条件が与えられ、ローアドレス信
号ＲＡＤＲ８及びカラムアドレス信号ＣＡＤＲ３によっ
て選択されるメモリセル１のドレイン領域に書き込み回
路１６から電源電圧Ｖｃｃが与えられることによって、
当該メモリセルに書き込みが行われる。

一括プレライトと共に一括消去動作が指示されると、先
ず一括プレライトのために、電源切り換え回路１２は、
切り換え制御信号φ１によってローアドレスデコーダ及
びワードドライバ１１に高電圧ＶＰｐを供給する状態に
制御されると共に、他方の電源切り換え回路１３は切り
換え制御信号φ２によってソース線ＳＬに回路の接地電
位ＶｓＳを供給する状態に制御され、更に、選択制御信
号φ５によって動作切り換えスイッチＳ　Ｗ　ｅがオン
状態に制御される。このとき、ローアドレスデコーダ及
びワードドライバ１１はローアドレス信号ＲＡＤＲ８と
は無関係に切り換え制御信号φ６によって全てのワード
線ＷＬ工〜ＷＬｉを一括して選択し得る状態即ち全てを
高電圧ＶＰＰに駆動し得る状態に制御される。さらに５
カラムアドレスデコーダ１４はカラムアドレス信号ＣＡ
ＤＲＳとは無関係に切り換え制御信号φ７によって全て
のカラム選択スイッチＱｃｓ１〜Ｑｃｓｊを一括してオ
ン状態にし得る状態に制御される。これによって、メモ
リセルアレイ１０に含まれる全てのメモリセル１には上
記したプレライトのための電圧条件が与えられて一括で
プレライトされる。

−括プレライトが終了されるタイミングの後には、引き
続いて一括消去動作のために、カラムアドレスデコーダ
１４による全てのカラム選択スイッチＱｃｓ工〜Ｑｃｓ
ｊの一括オン状態と、切り換えスイッチＳＷｅのオン状
態とが維持される。

そして、電源切り換え回路１３は切り換え制御信号φ２
によってソース線ＳＬに高電圧ＶＰＰを供給する状態に
制御される。さらに、ローアドレスデコーダ及びワード
ドライバ１１はローアドレス信号ＲＡＤＲ３とは無関係
に切り換え制御信号φ８によって全てのワード線ＷＬ工
〜ＷＬｉを一括して非選択とし得る状態即ち全てを回路
の接地電位Ｖｓｓに強制し得る状態に制御されるにれに
より、メモリセルアレイ１０に含まれる全てのメモリセ
ル１には上記した消去動作のための電圧条件が与えられ
て、−括消去される。

上記実施例によれば以下の作用効果を得るものである。

（１）−括消去に先立ってその消去特性を揃えるための
軽い書き込み即ちプレライトは、第１ゲート絶縁膜３を
はさんでチャネル領域からフローティングゲート電極４
に電子がトンネル注入されることによって行われる。こ
のプレライトによって消費されるトンネル電流はホット
エレクトロンを発生させて行う書き込み電流に比べて桁
違いに小さいため、トンネルを利用する消去動作と同様
に全ビットもしくはブロック単位で一括プレライトが可
能にされる。これによって、−括消去前に消去特性を揃
えるために行うプレライトの動作時間短縮と低消費電力
とを達成することができる。

（２）しかも、本実施例のように、ソース領域に含まれ
る比較的深い接合を有するｎ−型半導体領域８がチャネ
ル領域における半導体基板２の表面にまで達するような
メモリセル構造を持つ場合、言い換えるなら、ソース領
域がドレイン領域よりも相対的に低濃度となる不純物層
によって形成される場合には、ソース領域の一部を成す
ｎ＋型半導体領域７と半導体基板２との接合耐圧即ちア
バランシェブレークダウン電圧が高められ、ソース領域
に印加する消去電圧を高めて消去時間を短縮することが
できるようになるから、−括プレライトと共に行われる
全体的な消去動作の時間を一層短縮することができる。

（３）上記作用効果より、昇圧回路１７により電源電圧
Ｖｃｃを内部昇圧して高電圧ＶＰＰを発生させる形式の
Ｅ　Ｅ　Ｐ　ＲＯＭのようにその高電圧Ｖｐｐの電流容
量が比較的小さくても、−括プレライトと共に行われる
全体的な一括消去動作に要する電力消費量を比較的小さ
く抑えることができるから、−括プレライト並びに−括
消去の信頼性を良好に保つことができる。

（４）メモリセルを選択することなく全てのメモリセル
を書き込み状態にしてデバイステストを行うような場合
に、電子のトンネル注入によるプレライトモードを単独
に利用して一括書き込みを行うことにより、当該テスト
時間を大幅に短縮することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
ることは言うまでもない。

例えばＥ　Ｅ　Ｐ　ＲＯＭを構成するメモリ素子におい
て、そのソース領域と半導体基板の接合耐圧を高めたり
、さらにはドレイン領域端部の電界を強化するための構
造は上記実施例の構造に限定されずその他種々の手段を
講することができ、さらにはそのような特別な構造を持
たないメモリ素子に対しても本発明は適用可能である。

また、上記実施例ではｎチャネル型のメモリ素子を一例
として説明したが、ｐチャネル型によっても構成可能で
ある。

プレライトや一括消去は全ビット−括で行う場合に限定
されず、その記憶容量などとの関係でブロック単位で行
うこともできる。また、上記実施例ではプレライトに引
き続いて自動的に一括消去動作が行われる場合について
説明したが、プレライトと一括消去を外部から個別的に
モード設定するようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である１素子１メモリセル
型のＥ　Ｅ　Ｐ　ＲＯＭに適用した場合について説明し
たが、本発明はその他種々の電気的に書き換え可能な半
導体記憶装置に広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、フローティングゲート電極へ電子を注入する
第１書き込み動作をドレイン領域端部で発生するホット
エレクトロンで行うと共に、フローティングゲート電極
から電子を放出する消去動作をソース領域のトンネルで
行うメモリセルに対し、これら全てのメモリセル又は所
定一群のメモリセルのチャネル領域から電子をフローテ
ィングゲート電極にトンネルさせる第２書き込み動作モ
ードを備えることにより、斯る第２書き込み動作で消費
されるトンネル電流はホットエレクトロンを発生させて
行う書き込み電流に比べて桁違いに小さくされるため、
−括消去と同様に一括書き込みが可能になり、さらには
、消去特性を揃えるために一括消去前に行うような書き
込み動作の時間短縮と低消費電力化を達成することがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるＥ　Ｅ　Ｐ　ＲＯＭの
全体を示す回路ブロック図、 第２図はメモリセル構造の一例を示す断面図、第３図は
ワードドライバの一例を示す回路図である。 １・・・メモリセル、２・・・ｐ−型半導体基板、３・
・・第１ゲート絶縁膜、４・・・フローティングゲート
電極、５・・・第２ゲート絶縁膜、６・・・コントロー
ルゲート電極、７・・・ｎ＋型半導体領域、８・・・ｎ
−型半導体領域、９・・・ｐ型半導体領域、１０・・・
メモリセルアレイ、ＷＬ１〜ＷＫｉ・・・ワード線、Ｂ
Ｌ□〜ＢＬｊ・・・ビット線、ＳＬ・・・ソース線、１
７・・・昇圧回路、１８・・・コントローラ、ＣＥ・・
・チップイネーブル信号、ＯＥ・・・アウトプットイネ
ーブル信号、ＰＧＭ・・・プログラム信号、ＥＥ・・・
イレーズイネーブル信号、φ１．φ２・・・切り換え制
御信号、φ３．φ４゜φ５・・・選択制御信号、φ６．
φ７．φ８・・・切り換え制御信号、Ｖｄｄ・・・電源
電圧、Ｖｓｓ・・・接地電位、ＶＰＰ・・・高電圧。 第　　２　図 １メモリこル 第３図

Claims (1)

1. 【特許請求の範囲】 １、トンネルさせ得る膜厚を有するゲート絶縁膜の上に
   フローティングゲート電極とコントロールゲート電極を
   備え、そのフローティングゲート電極へ電子を注入する
   第１書き込み動作をドレイン領域端部で発生するホット
   エレクトロンで行うと共に、フローティングゲート電極
   から電子を放出する消去動作をソース領域のトンネルで
   行うメモリセルを含んで成る半導体記憶装置において、
   全てのメモリセル又は所定一群のメモリセルのチャネル
   領域から電子をフローティングゲート電極にトンネルさ
   せる第２書き込み動作モードを備えて成るものであるこ
   とを特徴とする半導体記憶装置。 ２、上記第２書き込み動作モードは、消去特性を揃える
   ために消去動作の前に予め行われるものであることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。 ３、上記第２書き込み動作モードは、コントロールゲー
   ト電極に高電圧を与えると共に、それらのソース、ドレ
   イン領域に回路の接地電位を与える電圧条件を形成する
   ものであることを特徴とする特許請求の範囲第１項又は
   第２項記載の半導体記憶装置。 ４、上記メモリセルは、少なくとも、チャネル領域の端
   部において、ソース領域がドレイン領域よりも相対的に
   低濃度となる不純物層によって形成されて成るものであ
   ることを特徴とする特許請求の範囲第３項記載の半導体
   記憶装置。 ５、電源電圧を内部昇圧して高電圧を発生させる回路を
   備えて成るものであることを特徴とする特許請求の範囲
   第１項乃至第４項の何れか１項記載の半導体記憶装置。