JPH0793012B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH0793012B2 JPH0793012B2 JP10005487A JP10005487A JPH0793012B2 JP H0793012 B2 JPH0793012 B2 JP H0793012B2 JP 10005487 A JP10005487 A JP 10005487A JP 10005487 A JP10005487 A JP 10005487A JP H0793012 B2 JPH0793012 B2 JP H0793012B2
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- gate electrode
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルとして不揮発性トランジスタが使
用され、データの書込みは電気的に、消去は紫外線を照
射することによりそれぞれ行なわれる不揮発性半導体メ
モリに関する。
用され、データの書込みは電気的に、消去は紫外線を照
射することによりそれぞれ行なわれる不揮発性半導体メ
モリに関する。
（従来の技術） データの消去が可能な不揮発性半導体メモリはEPROM（E
rasable and Programable Read Only Memory）として知
られており、その中でデータの消去が紫外線の照射によ
り行なわれるものを特にUV−EPROMと称している。このU
V−EPROMではメモリセルとしては、ソース，ドレイン領
域間のチャネル領域上にフローティングゲート電極（浮
遊ゲート電極）とコントロールゲート電極（制御ゲート
電極）とを積層した２重ゲート型の不揮発性トランジス
タが使用されている。
rasable and Programable Read Only Memory）として知
られており、その中でデータの消去が紫外線の照射によ
り行なわれるものを特にUV−EPROMと称している。このU
V−EPROMではメモリセルとしては、ソース，ドレイン領
域間のチャネル領域上にフローティングゲート電極（浮
遊ゲート電極）とコントロールゲート電極（制御ゲート
電極）とを積層した２重ゲート型の不揮発性トランジス
タが使用されている。
第６図はこのような構造のメモリセルを使用した従来の
UV−EPROMのメモリセルアレイ部分の等価回路図であ
る。図中、50はそれぞれ上記のような不揮発性トランジ
スタからなるメモリセルであり、これらメモリセル50は
行列状に配置されている。そして、図中の横方向である
行方向の同一行に配置されている各メモリセル50のドレ
インは複数のビット線51のいずれかにそれぞれ共通接続
されており、かつ同一行に配置されている各メモリセル
50のソースは複数の接地線52のいずれかにそれぞれ共通
接続されている。また、図中の縦方向である列方向の同
一列に配置されている各メモリセル50のコントロールゲ
ート電極は複数の行線53のいずれかにそれぞれ共通接続
されている。
UV−EPROMのメモリセルアレイ部分の等価回路図であ
る。図中、50はそれぞれ上記のような不揮発性トランジ
スタからなるメモリセルであり、これらメモリセル50は
行列状に配置されている。そして、図中の横方向である
行方向の同一行に配置されている各メモリセル50のドレ
インは複数のビット線51のいずれかにそれぞれ共通接続
されており、かつ同一行に配置されている各メモリセル
50のソースは複数の接地線52のいずれかにそれぞれ共通
接続されている。また、図中の縦方向である列方向の同
一列に配置されている各メモリセル50のコントロールゲ
ート電極は複数の行線53のいずれかにそれぞれ共通接続
されている。
このように従来のEPROMでは１ビットのメモリセル50を
１個の不揮発性トランジスタで構成し、各メモリセル50
を対応するビット線51、接地線52及び行線53に接続する
ようにしている。
１個の不揮発性トランジスタで構成し、各メモリセル50
を対応するビット線51、接地線52及び行線53に接続する
ようにしている。
すなわち、従来のUV−EPROMでは各ビット毎にビット
線、接地線及び行線からなる３本の配線が必要である。
しかも、各セルのドレインは拡散領域で構成され、ビッ
ト線は例えばアルミニウム等の金属配線で構成されてい
るので、各セルを対応するビット線と接続する場合には
コンタクトを形成する必要があり、このコンタクトの形
成位置では通常、配線幅よりも広い面積を必要とする。
このために従来では高密度UV−EPROMを実現することが
困難であるという問題がある。また、コンタクトの数が
多くなる程、製造歩留りは低下する。
線、接地線及び行線からなる３本の配線が必要である。
しかも、各セルのドレインは拡散領域で構成され、ビッ
ト線は例えばアルミニウム等の金属配線で構成されてい
るので、各セルを対応するビット線と接続する場合には
コンタクトを形成する必要があり、このコンタクトの形
成位置では通常、配線幅よりも広い面積を必要とする。
このために従来では高密度UV−EPROMを実現することが
困難であるという問題がある。また、コンタクトの数が
多くなる程、製造歩留りは低下する。
（発明が解決しようとする問題点） このように従来では各ビット毎に３本の配線が必要であ
り、かつ多くのコンタクトホールを形成する必要があ
り、このことが高密度化の実現を阻害している。そこで
この発明は配線の本数とコンタクトの数を削減すること
により高密度化が実現できる不揮発性半導体メモリを提
供することを目的としている。
り、かつ多くのコンタクトホールを形成する必要があ
り、このことが高密度化の実現を阻害している。そこで
この発明は配線の本数とコンタクトの数を削減すること
により高密度化が実現できる不揮発性半導体メモリを提
供することを目的としている。
［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体メモリは、フローティングゲ
ート電極及びコントロールゲート電極とを有し、フロー
ティングゲート電極の幅とコントロールゲート電極の幅
が同じにされかつ互いに重なり合うようにされた不揮発
性トランジスタからなるメモリセルが２個以上直列接続
されかつ行列状に配置された複数個の直列回路と、上記
複数個の直列回路のうち同一列に配置された各直列回路
それぞれの一端が共通に接続されたビット線と、上記複
数個の直列回路のうち同一行に配置された各直列回路に
対して共通に設けられ、これら各直列回路を構成するメ
モリセルにそれぞれ接続された複数の行線と、外部から
の供給電圧を昇圧する昇圧回路と、上記複数個の直列回
路の１個の直列回路内の１個のメモリセルを選択するた
めに上記ビット線及び行線に対して選択的に電圧を供給
するものであって、選択されるメモリセルが接続された
行線に第１の電圧を供給し、選択されるメモリセルを含
む１個の直列回路内の他のメモリセルが接続された残り
の行線にはそれぞれ上記昇圧回路により昇圧された第２
の電圧を供給し、それ以外の各行線にはこれらに接続さ
れたメモリセルが動作しないような第３の電圧を供給す
る手段とを具備したことを特徴とする。
ート電極及びコントロールゲート電極とを有し、フロー
ティングゲート電極の幅とコントロールゲート電極の幅
が同じにされかつ互いに重なり合うようにされた不揮発
性トランジスタからなるメモリセルが２個以上直列接続
されかつ行列状に配置された複数個の直列回路と、上記
複数個の直列回路のうち同一列に配置された各直列回路
それぞれの一端が共通に接続されたビット線と、上記複
数個の直列回路のうち同一行に配置された各直列回路に
対して共通に設けられ、これら各直列回路を構成するメ
モリセルにそれぞれ接続された複数の行線と、外部から
の供給電圧を昇圧する昇圧回路と、上記複数個の直列回
路の１個の直列回路内の１個のメモリセルを選択するた
めに上記ビット線及び行線に対して選択的に電圧を供給
するものであって、選択されるメモリセルが接続された
行線に第１の電圧を供給し、選択されるメモリセルを含
む１個の直列回路内の他のメモリセルが接続された残り
の行線にはそれぞれ上記昇圧回路により昇圧された第２
の電圧を供給し、それ以外の各行線にはこれらに接続さ
れたメモリセルが動作しないような第３の電圧を供給す
る手段とを具備したことを特徴とする。
（作用） この発明の不揮発性半導体メモリでは、データの書込み
時及び読出し時には非選択セルのコントロールゲート電
極が接続された行線に高電圧が印加され、選択セルのコ
ントロールゲート電極が接続された行線のみにはこれよ
りも低い電圧が印加される。そして、データ読出し時に
はビット線に読出し電圧が印加され、データ書込み時に
は書込みデータに応じた電圧がビット線に印加される。
時及び読出し時には非選択セルのコントロールゲート電
極が接続された行線に高電圧が印加され、選択セルのコ
ントロールゲート電極が接続された行線のみにはこれよ
りも低い電圧が印加される。そして、データ読出し時に
はビット線に読出し電圧が印加され、データ書込み時に
は書込みデータに応じた電圧がビット線に印加される。
（実施例） 以下、図面の参照してこの発明の一実施例を説明する。
第１図はこの発明をUV−EPROMに実施した場合の等価回
路図である。図において、10はそれぞれメモリセル11が
４個直列接続されて構成された直列回路である。これら
各直列回路10内の各メモリセル11は、それぞれソース，
ドレイン領域、このソース，ドレイン領域間のチャネル
領域上に設けられたフローティングゲート電極及びこの
フローティングゲート電極上に設けられたコントロール
ゲート電極とからなる２重ゲート型の不揮発性トランジ
スタで構成されている。またこれら直列回路10は行列状
に複数個配置されており、各直列回路10の一端は複数の
ビット線121,122,…12Nのいずれかに接続されており、
他端はそれぞれ0Vの電圧が印加される複数の接地線131,
…13Mのいずれかに接続されている。さらに、直列回路1
0内の各４個のメモリセル11のコントロールゲート電極
は各４本の行線1411,1421,…1441〜141M,142M,…144Mの
それぞれに接続されており、これら各４本の行線141,14
2,…144は図中の横方向である行方向に配置された複数
の直列回路10に対して共通に配線されている。
路図である。図において、10はそれぞれメモリセル11が
４個直列接続されて構成された直列回路である。これら
各直列回路10内の各メモリセル11は、それぞれソース，
ドレイン領域、このソース，ドレイン領域間のチャネル
領域上に設けられたフローティングゲート電極及びこの
フローティングゲート電極上に設けられたコントロール
ゲート電極とからなる２重ゲート型の不揮発性トランジ
スタで構成されている。またこれら直列回路10は行列状
に複数個配置されており、各直列回路10の一端は複数の
ビット線121,122,…12Nのいずれかに接続されており、
他端はそれぞれ0Vの電圧が印加される複数の接地線131,
…13Mのいずれかに接続されている。さらに、直列回路1
0内の各４個のメモリセル11のコントロールゲート電極
は各４本の行線1411,1421,…1441〜141M,142M,…144Mの
それぞれに接続されており、これら各４本の行線141,14
2,…144は図中の横方向である行方向に配置された複数
の直列回路10に対して共通に配線されている。
また、上記ビット線12はアドレスと電源電圧Vccが供給
される列デコーダ15に接続されており、各４本の行線14
1,142,…144はそれぞれ複数の行デコーダ161〜16Mのう
ち対応するものに接続されている。これら各行デコーダ
161〜16Mにはアドレスと、外部から供給される通常の電
源電圧Vcc及び高電圧Vppそれぞれを昇圧する昇圧回路17
からの昇圧電圧が供給される。ここで例えば通常の電源
電圧Vccは5Vに、高電圧Vppは12.5Vにされており、昇圧
回路17からの昇圧電圧は5V〜10Vの範囲と20Vにされてい
る。また、図示しないが各行デコーダ161〜16Mには5Vの
通常の電源電圧Vccよりも低い電圧、例えば2V〜5Vの範
囲の電圧も供給されている。
される列デコーダ15に接続されており、各４本の行線14
1,142,…144はそれぞれ複数の行デコーダ161〜16Mのう
ち対応するものに接続されている。これら各行デコーダ
161〜16Mにはアドレスと、外部から供給される通常の電
源電圧Vcc及び高電圧Vppそれぞれを昇圧する昇圧回路17
からの昇圧電圧が供給される。ここで例えば通常の電源
電圧Vccは5Vに、高電圧Vppは12.5Vにされており、昇圧
回路17からの昇圧電圧は5V〜10Vの範囲と20Vにされてい
る。また、図示しないが各行デコーダ161〜16Mには5Vの
通常の電源電圧Vccよりも低い電圧、例えば2V〜5Vの範
囲の電圧も供給されている。
このような回路構成のUV−EPROMを実際に半導体チップ
上に実現した場合のメモリセルアレイ部分の素子構造を
第２図のパターン平面図に、第２図中のＩ−Ｉ′線に沿
った断面構造を第３図の断面図にそれぞれ示す。このUV
−EPROMは基板20として例えばＰ型シリコン半導体基板
が使用される。この基板20の表面領域には上記各直列回
路10を構成する４個のメモリセル11のソース，ドレイン
領域となるN+型領域21がそれぞれ分離して形成されてい
る。そして第２図中、最上部及び最下部にそれぞれ位置
するN+型領域21A,21Bはそれぞれ互いに隣合う直列回路1
0で共通にされており、これらN+型領域21A,21Bは前記接
地線13として使用される。さらに上記N+型領域21Aと21B
との中間に位置する各N+型領域21Cには、それぞれコン
タクトホール22を介して例えばアルミニウムで構成され
た各金属配線23が接続されている。これらの金属配線23
はそれぞれ前記ビット線12として使用される。また、各
N+型領域21相互間には、絶縁膜を介して第１層目の多結
晶シリコン層で構成され、電気的に浮遊状態にされた電
極24が形成されている。これらの電極24は各メモリセル
11のフローティングゲート電極を構成している。さらに
第２図中、横方向に配置された複数の電極24上に渡って
第２層目の多結晶シリコン層で構成された電極25が絶縁
膜を介して形成されている。これらの電極25は各メモリ
セル11のコントロールゲート電極と行線14を構成してい
る。
上に実現した場合のメモリセルアレイ部分の素子構造を
第２図のパターン平面図に、第２図中のＩ−Ｉ′線に沿
った断面構造を第３図の断面図にそれぞれ示す。このUV
−EPROMは基板20として例えばＰ型シリコン半導体基板
が使用される。この基板20の表面領域には上記各直列回
路10を構成する４個のメモリセル11のソース，ドレイン
領域となるN+型領域21がそれぞれ分離して形成されてい
る。そして第２図中、最上部及び最下部にそれぞれ位置
するN+型領域21A,21Bはそれぞれ互いに隣合う直列回路1
0で共通にされており、これらN+型領域21A,21Bは前記接
地線13として使用される。さらに上記N+型領域21Aと21B
との中間に位置する各N+型領域21Cには、それぞれコン
タクトホール22を介して例えばアルミニウムで構成され
た各金属配線23が接続されている。これらの金属配線23
はそれぞれ前記ビット線12として使用される。また、各
N+型領域21相互間には、絶縁膜を介して第１層目の多結
晶シリコン層で構成され、電気的に浮遊状態にされた電
極24が形成されている。これらの電極24は各メモリセル
11のフローティングゲート電極を構成している。さらに
第２図中、横方向に配置された複数の電極24上に渡って
第２層目の多結晶シリコン層で構成された電極25が絶縁
膜を介して形成されている。これらの電極25は各メモリ
セル11のコントロールゲート電極と行線14を構成してい
る。
すなわち、このメモリは直列接続されたそれぞれ４個の
メモリセル11で各直列回路10を構成し、各直列回路10の
一端を金属配線23からなるビット線12に接続し、他端を
N+型領域21Aもしくは21Bからなる接地線13に接続すると
共に、各メモリセル11のコントロールゲート電極を電極
25で構成された行線14に接続するようにしたものであ
る。
メモリセル11で各直列回路10を構成し、各直列回路10の
一端を金属配線23からなるビット線12に接続し、他端を
N+型領域21Aもしくは21Bからなる接地線13に接続すると
共に、各メモリセル11のコントロールゲート電極を電極
25で構成された行線14に接続するようにしたものであ
る。
ここで、第２図及び第３図に示すように、フローティン
グゲート電極を構成する電極24とコントロールゲート電
極を構成する電極25との幅、すなわち電極25の延長方向
と直交する方向における電極24、25の寸法は同じにされ
かつ両電極24、25は互いに重なり合うようにされてお
り、両電極24、25はいわゆる自己整合的に形成されてい
る。
グゲート電極を構成する電極24とコントロールゲート電
極を構成する電極25との幅、すなわち電極25の延長方向
と直交する方向における電極24、25の寸法は同じにされ
かつ両電極24、25は互いに重なり合うようにされてお
り、両電極24、25はいわゆる自己整合的に形成されてい
る。
次に上記構成でなるメモリの動作について説明する。
一般にUV−EPROMの動作モードにはデータ読出し、書込
み及び消去の各モードがあり、まず、データ読出しモー
ド時の動作を第４図のタイミングチャートを用いて説明
する。このモードのときには選択すべきセルを含む直列
回路10に接続されている４本の行線14がそのときのアド
レスに対応した一つの行デコーダ16の出力により、選択
セルのコントロールゲート電極が接続されている行線の
みに2V〜5Vの範囲の電圧が印加され、残り３本の行線に
は昇圧回路17からの5V〜10Vの範囲の電圧が印加され
る。なお、他の行デコーダ16の出力は全て0Vにされてい
る。ここで例えば、選択すべきセルを含む直列回路10が
ビット線121と４本の行線1411〜1441に接続されたもの
であり、かつ選択すべきセルが行線1421に接続されたも
のであるとき、行デコーダ161の出力により４本の行線1
411〜1441うち行線1421のみに2V〜5Vの範囲の電圧が印
加され、残り３本の行線には5V〜10Vの範囲の電圧が印
加される。ここで、各メモリセル11は予めデータの書込
みモード動作時の書込み状態に応じてそれぞれ闘値電圧
が設定されており、上記2V〜5Vの範囲の電圧は例えば消
去状態のままのセルの低い闘値電圧よりも高くかつ例え
ば“1"が書込まれた後の高い闘値電圧よりも低い電圧で
あり、上記5V〜10Vの範囲の電圧は“1"が書込まれた後
の高い闘値電圧よりも充分に高い電圧である。従って、
このような電圧が４本の行線1411〜1441に印加されるこ
とにより、行線1421を除く３本の行線1411,1431,1441に
コントロールゲート電極が接続されている３個のメモリ
セル11は充分にオン状態になる。他方、行線1421にコン
トロールゲート電極が接続されている選択セルはその闘
値電圧に応じてオン，オフ状態が決定される。
み及び消去の各モードがあり、まず、データ読出しモー
ド時の動作を第４図のタイミングチャートを用いて説明
する。このモードのときには選択すべきセルを含む直列
回路10に接続されている４本の行線14がそのときのアド
レスに対応した一つの行デコーダ16の出力により、選択
セルのコントロールゲート電極が接続されている行線の
みに2V〜5Vの範囲の電圧が印加され、残り３本の行線に
は昇圧回路17からの5V〜10Vの範囲の電圧が印加され
る。なお、他の行デコーダ16の出力は全て0Vにされてい
る。ここで例えば、選択すべきセルを含む直列回路10が
ビット線121と４本の行線1411〜1441に接続されたもの
であり、かつ選択すべきセルが行線1421に接続されたも
のであるとき、行デコーダ161の出力により４本の行線1
411〜1441うち行線1421のみに2V〜5Vの範囲の電圧が印
加され、残り３本の行線には5V〜10Vの範囲の電圧が印
加される。ここで、各メモリセル11は予めデータの書込
みモード動作時の書込み状態に応じてそれぞれ闘値電圧
が設定されており、上記2V〜5Vの範囲の電圧は例えば消
去状態のままのセルの低い闘値電圧よりも高くかつ例え
ば“1"が書込まれた後の高い闘値電圧よりも低い電圧で
あり、上記5V〜10Vの範囲の電圧は“1"が書込まれた後
の高い闘値電圧よりも充分に高い電圧である。従って、
このような電圧が４本の行線1411〜1441に印加されるこ
とにより、行線1421を除く３本の行線1411,1431,1441に
コントロールゲート電極が接続されている３個のメモリ
セル11は充分にオン状態になる。他方、行線1421にコン
トロールゲート電極が接続されている選択セルはその闘
値電圧に応じてオン，オフ状態が決定される。
また、このデータ読出しモード時には、列デコーダ15の
出力により対応するビット線121に2Vの読み出し電圧が
印加される。ここで上記選択セルの闘値電圧が低くされ
ており、前記行線1421の電圧でオン状態にされるなら
ば、ビット線121に印加された2Vの読み出し電圧は上記
直列回路10を介して0Vの接地線131に放電される。他
方、上記選択セルの闘値電圧が高くされており、前記行
線1421の電圧が印加されてもオフ状態のままであるなら
ば、ビット線121に印加された2Vの読み出し電圧はその
まま維持される。このようにビット線12の電圧は選択セ
ルの闘値電圧の高低に応じて異なり、その電位差をビッ
ト線12に接続されている図示しないセンスアンプ回路で
増幅することにより、論理的な“1",“0"の判定を行な
う。なお、このデータ読出しモード時に非選択セルが接
続された行線14に印加される電圧、すなわち昇圧回路17
の昇圧電圧は通常、8V程度に設定することが特性上及び
信頼性上から望ましい。
出力により対応するビット線121に2Vの読み出し電圧が
印加される。ここで上記選択セルの闘値電圧が低くされ
ており、前記行線1421の電圧でオン状態にされるなら
ば、ビット線121に印加された2Vの読み出し電圧は上記
直列回路10を介して0Vの接地線131に放電される。他
方、上記選択セルの闘値電圧が高くされており、前記行
線1421の電圧が印加されてもオフ状態のままであるなら
ば、ビット線121に印加された2Vの読み出し電圧はその
まま維持される。このようにビット線12の電圧は選択セ
ルの闘値電圧の高低に応じて異なり、その電位差をビッ
ト線12に接続されている図示しないセンスアンプ回路で
増幅することにより、論理的な“1",“0"の判定を行な
う。なお、このデータ読出しモード時に非選択セルが接
続された行線14に印加される電圧、すなわち昇圧回路17
の昇圧電圧は通常、8V程度に設定することが特性上及び
信頼性上から望ましい。
次にデータ書込みモード時の動作を第５図のタイミング
チャートを用いて説明する。このモードのときには、そ
のときのアドレスに対応した一つの行デコーダ16の出力
により、選択すべきセルを含む直列回路10に接続されて
いる４本の行線14のうち、選択セルのコントロールゲー
ト電極が接続されている行線のみに上記昇圧回路17から
の10Vの昇圧電圧が印加され、残り３本の行線には20Vの
昇圧電圧が印加される。なお、他の各行デコーダ16の出
力は全て0Vにされている。ここで例えば上記読出しモー
ドの時と同様に、選択すべきセルを含む直列回路10がビ
ット線121と４本の行線1411〜1441に接続されたもので
あり、かつ選択すべきセルが行線1421に接続されたもの
であるとすると、４本の行線1411〜1441のうち行線1421
のみに行デコーダ161からの10Vの電圧が印加され、残り
３本の行線には20Vの電圧が印加される。また、このデ
ータ書込みモード時では対応するビット線121には列デ
コーダ15から出力され、そのときの書込みデータに基づ
いて異なる２種類の電圧が印加される。例えば“1"のデ
ータを書込む場合には10Vの電圧が、他方、“0"のデー
タを書込む場合には0Vの電圧がビット線121に印加され
る。
チャートを用いて説明する。このモードのときには、そ
のときのアドレスに対応した一つの行デコーダ16の出力
により、選択すべきセルを含む直列回路10に接続されて
いる４本の行線14のうち、選択セルのコントロールゲー
ト電極が接続されている行線のみに上記昇圧回路17から
の10Vの昇圧電圧が印加され、残り３本の行線には20Vの
昇圧電圧が印加される。なお、他の各行デコーダ16の出
力は全て0Vにされている。ここで例えば上記読出しモー
ドの時と同様に、選択すべきセルを含む直列回路10がビ
ット線121と４本の行線1411〜1441に接続されたもので
あり、かつ選択すべきセルが行線1421に接続されたもの
であるとすると、４本の行線1411〜1441のうち行線1421
のみに行デコーダ161からの10Vの電圧が印加され、残り
３本の行線には20Vの電圧が印加される。また、このデ
ータ書込みモード時では対応するビット線121には列デ
コーダ15から出力され、そのときの書込みデータに基づ
いて異なる２種類の電圧が印加される。例えば“1"のデ
ータを書込む場合には10Vの電圧が、他方、“0"のデー
タを書込む場合には0Vの電圧がビット線121に印加され
る。
ここで行線1421を除く３本の行線1411,1431,1441に印加
された20Vの電圧がコントロールゲート電極に供給され
る３個のメモリセル11はそれぞれ３極管動作するため、
選択セルのソース，ドレイン領域にはビット線121と接
地線131それぞれの電圧がほぼそのまま印加される。こ
のとき、ビット線121に10Vの電圧が印加されているなら
ば、上記選択セルのソース領域からドレイン領域に向か
って電子が走行する。そして、特にドレイン領域の近傍
に生じる空乏層に電界が集中し、これにより電子が加速
されて前記第３図中の基板20の表面から絶縁膜のエネル
ギー障壁を越えるに十分なエネルギーが与えられる。こ
のような電子はホット・エレクトロンと呼ばれ、この電
子は10Vの高電圧に設定されている選択セルのコントロ
ールゲート電極に引かれてフローティングゲート電極に
飛び込み、ここに捕獲される。この結果、選択セルのフ
ローティングゲート電極が負に帯電し、その闘値電圧が
上昇して高くなる。他方、ビット線121に0Vの電圧が印
加されているならば、上記のような電子の走行は発生せ
ず、闘値電圧は元の低い状態のままである。
された20Vの電圧がコントロールゲート電極に供給され
る３個のメモリセル11はそれぞれ３極管動作するため、
選択セルのソース，ドレイン領域にはビット線121と接
地線131それぞれの電圧がほぼそのまま印加される。こ
のとき、ビット線121に10Vの電圧が印加されているなら
ば、上記選択セルのソース領域からドレイン領域に向か
って電子が走行する。そして、特にドレイン領域の近傍
に生じる空乏層に電界が集中し、これにより電子が加速
されて前記第３図中の基板20の表面から絶縁膜のエネル
ギー障壁を越えるに十分なエネルギーが与えられる。こ
のような電子はホット・エレクトロンと呼ばれ、この電
子は10Vの高電圧に設定されている選択セルのコントロ
ールゲート電極に引かれてフローティングゲート電極に
飛び込み、ここに捕獲される。この結果、選択セルのフ
ローティングゲート電極が負に帯電し、その闘値電圧が
上昇して高くなる。他方、ビット線121に0Vの電圧が印
加されているならば、上記のような電子の走行は発生せ
ず、闘値電圧は元の低い状態のままである。
データ消去モードは電子放出モードと呼ばれ、全てのセ
ル11に紫外線を照射することにより行なわれる。上記デ
ータ書込みモードでフローティングゲート電極に注入さ
れた電子は紫外線により励起され、絶縁膜の障壁を越え
てコントロールゲート電極または基板に放出される。こ
れにより各セルの闘値電圧は低下する。
ル11に紫外線を照射することにより行なわれる。上記デ
ータ書込みモードでフローティングゲート電極に注入さ
れた電子は紫外線により励起され、絶縁膜の障壁を越え
てコントロールゲート電極または基板に放出される。こ
れにより各セルの闘値電圧は低下する。
このように上記実施例のメモリでは１ビット毎にデータ
の読出し及び書込みを行なうことができる。しかもメモ
リセルアレイを構成するに当り、従来では１ビット毎に
１本のビット線を必要としていたが、上記実施例の場合
には４個のメモリセルを直列接続して使用することによ
り４個のセルに対し１本のビット線で済む。このため、
配線本数を従来よりも大幅に削減することができる。し
かも、セルをビット線と接続するためのコンタクトは４
個のセルに対して１個のみ設ければよい。このため、こ
の実施例では高密度のUV−EPROMを容易に実現すること
ができる。また、コンタクトの数が削減されることによ
り、製造歩留りの大幅な向上も期待できる。
の読出し及び書込みを行なうことができる。しかもメモ
リセルアレイを構成するに当り、従来では１ビット毎に
１本のビット線を必要としていたが、上記実施例の場合
には４個のメモリセルを直列接続して使用することによ
り４個のセルに対し１本のビット線で済む。このため、
配線本数を従来よりも大幅に削減することができる。し
かも、セルをビット線と接続するためのコンタクトは４
個のセルに対して１個のみ設ければよい。このため、こ
の実施例では高密度のUV−EPROMを容易に実現すること
ができる。また、コンタクトの数が削減されることによ
り、製造歩留りの大幅な向上も期待できる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、データ読出しモード時に４本の行
線14のうち選択セルが接続された行線のみに2V〜5Vの範
囲の電圧を印加し、残り３本の行線には5V〜10Vの範囲
の電圧を印加する場合について説明したが、これはメモ
リセル11の“1",“0"に対応した闘値電圧に応じて設定
されるべきである。また、ビット線12に印加される2Vの
読出し電圧も必要に応じて変えることができる。なお、
この読出し電圧は、いわゆるソフトライト現象（読出し
モード時における弱い書込み）を抑制するためにはでき
るだけ低く設定することが好ましい。
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、データ読出しモード時に４本の行
線14のうち選択セルが接続された行線のみに2V〜5Vの範
囲の電圧を印加し、残り３本の行線には5V〜10Vの範囲
の電圧を印加する場合について説明したが、これはメモ
リセル11の“1",“0"に対応した闘値電圧に応じて設定
されるべきである。また、ビット線12に印加される2Vの
読出し電圧も必要に応じて変えることができる。なお、
この読出し電圧は、いわゆるソフトライト現象（読出し
モード時における弱い書込み）を抑制するためにはでき
るだけ低く設定することが好ましい。
さらに上記実施例において、データ書込みモード時に４
本の行線14のうち選択セルが接続された行線のみに10V
の電圧を印加し、残り３本の行線には20Vの電圧を印加
する場合について説明したが、これは選択セルのフロー
ティングゲート電極に十分な量の電子が注入され、かつ
非選択セルが３極管動作するような高い電圧であればよ
い。
本の行線14のうち選択セルが接続された行線のみに10V
の電圧を印加し、残り３本の行線には20Vの電圧を印加
する場合について説明したが、これは選択セルのフロー
ティングゲート電極に十分な量の電子が注入され、かつ
非選択セルが３極管動作するような高い電圧であればよ
い。
また上記実施例のメモリでは４個のメモリセルを直列接
続して直列回路10を構成する場合について説明したが、
これは２個以上であればよく、４個の他に８個もしくは
16個、32個等の数のメモリセルを直列接続して使用する
ようにすればより配線本数の削減が実現できる。例え
ば、８個のメモリセルを直列接続して直列回路10を構成
すると集積度は従来メモリの２倍以上向上する。また、
集積度の向上に伴い、価格の大幅な低減が実現される。
続して直列回路10を構成する場合について説明したが、
これは２個以上であればよく、４個の他に８個もしくは
16個、32個等の数のメモリセルを直列接続して使用する
ようにすればより配線本数の削減が実現できる。例え
ば、８個のメモリセルを直列接続して直列回路10を構成
すると集積度は従来メモリの２倍以上向上する。また、
集積度の向上に伴い、価格の大幅な低減が実現される。
またさらに、上記実施例では行線14を多結晶シリコンで
構成する場合について説明したが、これは高融点金属シ
リサイド、例えばモリブデン・シリサイド、チタン・シ
リサイドや高融点金属のみで構成するようにしてもよ
い。
構成する場合について説明したが、これは高融点金属シ
リサイド、例えばモリブデン・シリサイド、チタン・シ
リサイドや高融点金属のみで構成するようにしてもよ
い。
［発明の効果］ 以上説明したようにこの発明によれば、配線の本数とコ
ンタクトの数を削減することにより高密度化が実現でき
る不揮発性半導体メモリを提供することができる。
ンタクトの数を削減することにより高密度化が実現でき
る不揮発性半導体メモリを提供することができる。
第１図はこの発明の一実施例のメモリの等価回路図、第
２図は上記第１図回路を半導体チップ上に実現した場合
のメモリセルアレイ部分の素子構造を示すパターン平面
図、第３図は上記第２図素子の一部の断面図、第４図及
び第５図はそれぞれ上記実施例メモリのタイミングチャ
ート、第６図は従来メモリのメモリセルアレイ部分の等
価回路図である。 10……直列回路、11……メモリセル、12……ビット線、
13……接地線、14……行線、15……列デコーダ、16……
行デコーダ、17……昇圧回路、20……基板、21,21A,21
B,21C……N+型領域、22……コンタクトホール、23……
金属配線、24,25……電極。
２図は上記第１図回路を半導体チップ上に実現した場合
のメモリセルアレイ部分の素子構造を示すパターン平面
図、第３図は上記第２図素子の一部の断面図、第４図及
び第５図はそれぞれ上記実施例メモリのタイミングチャ
ート、第６図は従来メモリのメモリセルアレイ部分の等
価回路図である。 10……直列回路、11……メモリセル、12……ビット線、
13……接地線、14……行線、15……列デコーダ、16……
行デコーダ、17……昇圧回路、20……基板、21,21A,21
B,21C……N+型領域、22……コンタクトホール、23……
金属配線、24,25……電極。
Claims (2)
- 【請求項１】フローティングゲート電極及びコントロー
ルゲート電極とを有し、フローティングゲート電極の幅
とコントロールゲート電極の幅が同じにされかつ互いに
重なり合うようにされた不揮発性トランジスタからなる
メモリセルが２個以上直列接続されかつ行列状に配置さ
れた複数個の直列回路と、 上記複数個の直列回路のうち同一列に配置された各直列
回路それぞれの一端が共通に接続されたビット線と、 上記複数個の直列回路のうち同一行に配置された各直列
回路に対して共通に設けられ、これら各直列回路を構成
するメモリセルにそれぞれ接続された複数の行線と、 外部からの供給電圧を昇圧する昇圧回路と、 上記複数個の直列回路の１個の直列回路内の１個のメモ
リセルを選択するために上記ビット線及び行線に対して
選択的に電圧を供給するものであって、選択されるメモ
リセルが接続された行線に第１の電圧を供給し、選択さ
れるメモリセルを含む１個の直列回路内の他のメモリセ
ルが接続された残りの行線にはそれぞれ上記昇圧回路に
より昇圧された第２の電圧を供給し、それ以外の各行線
にはこれらに接続されたメモリセルが動作しないような
第３の電圧を供給する手段と を具備したことを特徴とする不揮発性半導体メモリ。 - 【請求項２】前記第１の電圧に比べて前記第２の電圧が
大きくされ、かつ前記第３の電圧が0Vにされている特許
請求の範囲第１項に記載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005487A JPH0793012B2 (ja) | 1987-04-24 | 1987-04-24 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005487A JPH0793012B2 (ja) | 1987-04-24 | 1987-04-24 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63268195A JPS63268195A (ja) | 1988-11-04 |
| JPH0793012B2 true JPH0793012B2 (ja) | 1995-10-09 |
Family
ID=14263772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10005487A Expired - Lifetime JPH0793012B2 (ja) | 1987-04-24 | 1987-04-24 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793012B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2798941B2 (ja) * | 1988-11-10 | 1998-09-17 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JP2885413B2 (ja) * | 1989-03-08 | 1999-04-26 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| DE19941664A1 (de) * | 1999-09-01 | 2001-04-12 | Infineon Technologies Ag | Floating-Gate-Speicherzelle |
| JP3640179B2 (ja) | 2001-07-23 | 2005-04-20 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3594001B2 (ja) | 2001-07-23 | 2004-11-24 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3622697B2 (ja) | 2001-07-23 | 2005-02-23 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5154788A (ja) * | 1974-11-08 | 1976-05-14 | Nippon Electric Co |
-
1987
- 1987-04-24 JP JP10005487A patent/JPH0793012B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63268195A (ja) | 1988-11-04 |
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Legal Events
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|---|---|---|---|
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