JP2798941B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- cell
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する不揮発性
半導体メモリ装置に関する。
半導体メモリ装置に関する。
（従来の技術） E2PROMの分野で、浮遊ゲートをもつMOSFET構造のメモ
リセルを用いたものが広く知られている。このE2PROMの
メモリアレイは、互いに交差する行線と列線の各交点に
メモリセルを配置して構成される。実際のパターン上で
は、二つのメモリセルのドレインを共通にして、ここに
列線がコンタクトするようにしてセル占有面積をできる
だけ小さくしている。しかしこれでも、二つのメモリセ
ルの共通ドレイン毎に列線とのコンタクト部を必要と
し、このコンタクト部がセル占有面積の大きい部分を占
めている。
リセルを用いたものが広く知られている。このE2PROMの
メモリアレイは、互いに交差する行線と列線の各交点に
メモリセルを配置して構成される。実際のパターン上で
は、二つのメモリセルのドレインを共通にして、ここに
列線がコンタクトするようにしてセル占有面積をできる
だけ小さくしている。しかしこれでも、二つのメモリセ
ルの共通ドレイン毎に列線とのコンタクト部を必要と
し、このコンタクト部がセル占有面積の大きい部分を占
めている。
これに対して最近、我々はメモリセルを直列接続して
NANDセルを構成し、コンタクト部を大幅に減らすことを
可能としたE2PROMを提案している。このNANDセルでは、
各メモリセルがしきい値により“1"または“0"の１ビッ
トの記憶を行なう。“1"は例えば、浮遊ゲートの電子を
放出してしきい値電圧を負方向に変化させた状態（例え
ばしきい値−2V）であり、“0"は浮遊ゲートに電子を注
入してしきい値を正方向に変化させた状態（例えばしき
い値＋3V）である。
NANDセルを構成し、コンタクト部を大幅に減らすことを
可能としたE2PROMを提案している。このNANDセルでは、
各メモリセルがしきい値により“1"または“0"の１ビッ
トの記憶を行なう。“1"は例えば、浮遊ゲートの電子を
放出してしきい値電圧を負方向に変化させた状態（例え
ばしきい値−2V）であり、“0"は浮遊ゲートに電子を注
入してしきい値を正方向に変化させた状態（例えばしき
い値＋3V）である。
NANDセル方式のE2PROMでの読出しサイクル時は、選択
ワード線を“L"レベル（例えば0V）とし、残りの非選択
ワード線に“H"レベル（例えば電源電圧VCC）を与えて
導通状態として、NANDセルに電流が流れるか否かにより
判定を行なう。
ワード線を“L"レベル（例えば0V）とし、残りの非選択
ワード線に“H"レベル（例えば電源電圧VCC）を与えて
導通状態として、NANDセルに電流が流れるか否かにより
判定を行なう。
ところがNANDセルでは、その構成上必然的に一つのメ
モリセルの読出しに際して残りの非選択メモリセルが全
て直列接続された状態でこれらに電流を流すことにな
る。例えば、8NANDセルでは７個が非選択であり、これ
が一つの選択メモリセルに直列に接続されている。そう
すると、７個の非選択状態のメモリセルの情報が全て
“0"である場合と、全て“1"である場合とでは、NANDセ
ルを流れる電流には大きい差が生じる。これは最も極端
な例であるが、その様な場合でなくても例えば非選択メ
モリセルの“1",“0"のしきい値電圧にバラツキが生じ
ると、読出し電流に差が生じることになる。
モリセルの読出しに際して残りの非選択メモリセルが全
て直列接続された状態でこれらに電流を流すことにな
る。例えば、8NANDセルでは７個が非選択であり、これ
が一つの選択メモリセルに直列に接続されている。そう
すると、７個の非選択状態のメモリセルの情報が全て
“0"である場合と、全て“1"である場合とでは、NANDセ
ルを流れる電流には大きい差が生じる。これは最も極端
な例であるが、その様な場合でなくても例えば非選択メ
モリセルの“1",“0"のしきい値電圧にバラツキが生じ
ると、読出し電流に差が生じることになる。
この様な電流読出し型のメモリセルの情報を検出する
方法として通常、セル電流のほぼ1/2の参照電流が得ら
れるダミーセルを用意し、この参照電流と読出し電流の
大小関係を差動増幅器により検出する方法が用いられ
る。しかし前述のように読出し電流が大きくばらつくNA
NDセル方式においては、誤読出しが多くなり、また参照
電流の値設定そのものが難しくなるという問題があっ
た。
方法として通常、セル電流のほぼ1/2の参照電流が得ら
れるダミーセルを用意し、この参照電流と読出し電流の
大小関係を差動増幅器により検出する方法が用いられ
る。しかし前述のように読出し電流が大きくばらつくNA
NDセル方式においては、誤読出しが多くなり、また参照
電流の値設定そのものが難しくなるという問題があっ
た。
（発明が解決しようとする課題） 以上のように従来のNANDセルを用いたE2PROMは、その
特有の構成に起因して誤読出しが生じ、信頼性が十分で
ない、という問題があった。
特有の構成に起因して誤読出しが生じ、信頼性が十分で
ない、という問題があった。
本発明は、この様な問題を解決したE2PROMを提供する
ことを目的とする。
ことを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明にかかるE2PROMは、浮遊ゲートと制御ゲートを
有するメモリセルが複数個マトリクス配列されてメモリ
アレイを構成する。メモリセルは、浮遊ゲートと基板と
の間で電子のトンネリングによりデータの書込みおよび
消去を行なう。この様な動作原理を有するE2PROMにおい
て本発明では、データ読出しの方式として、従来の電流
読出し型に代わり、電荷読出し型を採用する。すなわ
ち、ビット線にはこれを所定電位にプリチャージする手
段を設け、かつプリチャージされたビット線が電源から
切離された状態でメモリセルが選択された時にその電位
変化を検出するセンスアンプを設ける。
有するメモリセルが複数個マトリクス配列されてメモリ
アレイを構成する。メモリセルは、浮遊ゲートと基板と
の間で電子のトンネリングによりデータの書込みおよび
消去を行なう。この様な動作原理を有するE2PROMにおい
て本発明では、データ読出しの方式として、従来の電流
読出し型に代わり、電荷読出し型を採用する。すなわ
ち、ビット線にはこれを所定電位にプリチャージする手
段を設け、かつプリチャージされたビット線が電源から
切離された状態でメモリセルが選択された時にその電位
変化を検出するセンスアンプを設ける。
（作用） 本発明によれば、読出し時選択されたメモリセルがオ
フとなる場合には、プリチャージされたビット線の電位
は変化せず、選択されたメモリセルがオンとなる場合は
プリチャージされたビット線の電荷が選択メモリセルを
通して放電して電位が下がるから、その電位変化によっ
て情報“1",“0"を判別できる。メモリセルを複数個直
列接続したNANDセルのように非選択メモリセルが多数直
列接続されている場合、前述のようにそれらの情報内容
によって流れるセル電流は大きく異なることがある。し
かし本発明は電荷読出し型であるため、一定の時間をお
けば、“0",“1"のビット線電位差は大きくなり、従っ
て情報判別は確実に行われる。
フとなる場合には、プリチャージされたビット線の電位
は変化せず、選択されたメモリセルがオンとなる場合は
プリチャージされたビット線の電荷が選択メモリセルを
通して放電して電位が下がるから、その電位変化によっ
て情報“1",“0"を判別できる。メモリセルを複数個直
列接続したNANDセルのように非選択メモリセルが多数直
列接続されている場合、前述のようにそれらの情報内容
によって流れるセル電流は大きく異なることがある。し
かし本発明は電荷読出し型であるため、一定の時間をお
けば、“0",“1"のビット線電位差は大きくなり、従っ
て情報判別は確実に行われる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例の要部構成を示し、第２図はその動
作タイミング図であるが、この説明に先だってまず、E2
PROMの全体構成を説明する。
作タイミング図であるが、この説明に先だってまず、E2
PROMの全体構成を説明する。
第３図が、一実施例のE2PROMのメモリアレイである。
この実施例では、４つのメモリセルM1〜M4が直列接続さ
れてNANDセルを構成して、この様なNANDセルがマトリク
ス配列される。NANDセルのドレインは第１の選択MOSト
ランジスタS1を介してビット線BLに接続され、ソースは
第２の選択MOSトランジスタS2を介して接地される。各
メモリセルの制御ゲートはビット線BLと交差して配設さ
れたワード線WLに接続される。
この実施例では、４つのメモリセルM1〜M4が直列接続さ
れてNANDセルを構成して、この様なNANDセルがマトリク
ス配列される。NANDセルのドレインは第１の選択MOSト
ランジスタS1を介してビット線BLに接続され、ソースは
第２の選択MOSトランジスタS2を介して接地される。各
メモリセルの制御ゲートはビット線BLと交差して配設さ
れたワード線WLに接続される。
第４図はこのE2PROMにおける一つのNANDセルを示す平
面図であり、第５図（ａ）（ｂ）はそのＡ−Ａ′,B−
Ｂ′断面図である。シリコン基板１の素子分離絶縁膜２
で囲まれた一つの領域にこの実施例では４個のメモリセ
ルが形成されている。各メモリセルは、基板１上に熱酸
化膜からなる第１ゲート絶縁膜３を介して第１層多結晶
シリコン膜により浮遊ゲート４が形成され、この上に熱
酸化膜からなる第２ゲート絶縁膜５を介して第２層多結
晶シリコン膜からなる制御ゲート６が形成されている。
各メモリセルの制御ゲート６は一方向に連続的に配設さ
れてワード線WLとなる。各メモリセルのソース，ドレイ
ンとなるn+型層９は隣接するもの同志で共用する形で、
４個のメモリセルが直列接続されている。NANDセルの一
端のドレインは、ゲート電極65により構成される第１の
選択MOSトランジスタS1を介してビット線８に接続さ
れ、他端のソースはゲート電極66により構成される第２
の選択MOSトランジスタS2を介して接地線（図示せず）
に接続されている。
面図であり、第５図（ａ）（ｂ）はそのＡ−Ａ′,B−
Ｂ′断面図である。シリコン基板１の素子分離絶縁膜２
で囲まれた一つの領域にこの実施例では４個のメモリセ
ルが形成されている。各メモリセルは、基板１上に熱酸
化膜からなる第１ゲート絶縁膜３を介して第１層多結晶
シリコン膜により浮遊ゲート４が形成され、この上に熱
酸化膜からなる第２ゲート絶縁膜５を介して第２層多結
晶シリコン膜からなる制御ゲート６が形成されている。
各メモリセルの制御ゲート６は一方向に連続的に配設さ
れてワード線WLとなる。各メモリセルのソース，ドレイ
ンとなるn+型層９は隣接するもの同志で共用する形で、
４個のメモリセルが直列接続されている。NANDセルの一
端のドレインは、ゲート電極65により構成される第１の
選択MOSトランジスタS1を介してビット線８に接続さ
れ、他端のソースはゲート電極66により構成される第２
の選択MOSトランジスタS2を介して接地線（図示せず）
に接続されている。
この様な構成において、各メモリセルでの浮遊ゲート
４と基板１間の結合容量C1は、浮遊ゲート４と制御ゲー
ト６間の結合容量C2に比べて小さく設定されている。こ
れを具体的なセル・パラメータを挙げて説明すれば、パ
ターン寸法は例えば１μｍルールに従って浮遊ゲート４
および制御ゲート６共に幅１μm,チャネル幅１μｍであ
り、浮遊ゲート４はフィールド領域上に両側１μｍ延在
させている。第１ゲート絶縁膜３は例えば200Åの熱酸
化膜、第２ゲート絶縁膜５は350Åの熱酸化膜である。
熱酸化膜の誘電率をεとすると、 C1＝ε/0.02 であり、 C2＝３ε/0.035 である。即ち、C1＜C2となっている。
４と基板１間の結合容量C1は、浮遊ゲート４と制御ゲー
ト６間の結合容量C2に比べて小さく設定されている。こ
れを具体的なセル・パラメータを挙げて説明すれば、パ
ターン寸法は例えば１μｍルールに従って浮遊ゲート４
および制御ゲート６共に幅１μm,チャネル幅１μｍであ
り、浮遊ゲート４はフィールド領域上に両側１μｍ延在
させている。第１ゲート絶縁膜３は例えば200Åの熱酸
化膜、第２ゲート絶縁膜５は350Åの熱酸化膜である。
熱酸化膜の誘電率をεとすると、 C1＝ε/0.02 であり、 C2＝３ε/0.035 である。即ち、C1＜C2となっている。
第６図は、この実施例のNANDセルでの書込みおよび消
去の動作を説明するための波形図である。第３図のメモ
リセルM1〜M4からなるNANDセルに着目して説明すると、
まず、NANDセルを構成するメモリセルM1〜M4を一括して
消去する。そのためこの実施例では、選択MOSトランジ
スタS1,S2のゲート電極SG1,SG2を“H"レベルとする。具
体的には、SG1には昇圧電位Vpp＝20V,SG2には電源VCCV
CC＝5Vを与える。またワード線WL〜WL4には“H"レベル
として昇圧電位Vpp＝20Vを与える。即ち全メモリセルM1
〜M4の制御ゲートに“H"レベルを与える。これにより、
メモリセルの制御ゲートと基板間に電界がかかり、基板
表面に形成される反転層からトンネル効果によって電子
が浮遊ゲートに注入される。メモリセルM1〜M4はこれに
よりしきい値が正方向に移動し、“0"状態となる。こう
してワード線WL1〜WL4に沿う全てのNANDセルの一括消去
が行われる。
去の動作を説明するための波形図である。第３図のメモ
リセルM1〜M4からなるNANDセルに着目して説明すると、
まず、NANDセルを構成するメモリセルM1〜M4を一括して
消去する。そのためこの実施例では、選択MOSトランジ
スタS1,S2のゲート電極SG1,SG2を“H"レベルとする。具
体的には、SG1には昇圧電位Vpp＝20V,SG2には電源VCCV
CC＝5Vを与える。またワード線WL〜WL4には“H"レベル
として昇圧電位Vpp＝20Vを与える。即ち全メモリセルM1
〜M4の制御ゲートに“H"レベルを与える。これにより、
メモリセルの制御ゲートと基板間に電界がかかり、基板
表面に形成される反転層からトンネル効果によって電子
が浮遊ゲートに注入される。メモリセルM1〜M4はこれに
よりしきい値が正方向に移動し、“0"状態となる。こう
してワード線WL1〜WL4に沿う全てのNANDセルの一括消去
が行われる。
次にNANDセルへのデータ書込みは、次のように行われ
る。データ書込みはビット線BLから遠い方のメモリセル
M4から順に行なう。これは次の説明から明らかなよう
に、書込み動作時に選択メモリセルよりビット線側のメ
モリセルが消去モードになるからである。まず、メモリ
セルM4への書込みは、第６図に示すように、選択MOSト
ランジスタS1のゲートSG1とワード線WL1〜WL3に昇圧電
位Vpp＋Vth（Vthは、メモリセルの消去時のしきい値）
以上の“H"レベル，例えば23Vを与える。選択MOSトラン
ジスタS2のゲートSG2には“L"レベル（0V）を印加す
る。選択メモリセルM4の制御ゲートにつながるワード線
４は“L"レベル（例えば0V）とする。このときビット線
BLに“H"レベルを与えるとこれは選択MOSトランジスタS
1およびメモリセルM1〜M3のチャネルを通ってメモリセ
ルM4のドレインまで伝達され、メモリセルM4では制御ゲ
ートと基板間に高電界がかかる。この結果浮遊ゲートの
電子はトンネル効果により基板に放出され、しきい値が
２方向に移動して、例えばしきい値−2Vの状態“1"にな
る。このときメモリセルM1〜M3では制御ゲートと基板間
に電界がかからず、消去状態を保つ。“0"書込みの場合
は、ビット線BLに“L"レベルを与える。このときメモリ
セルM4よりビット線BL側にあるメモリセルM1〜M3では消
去モードになるが、これは未だデータ書込みがなされて
いないので問題ない。次に第６図に示すようにメモリセ
ルM3の書込みに移る。即ち選択MOSトランジスタのゲー
トSG1,SG2の“H"レベルに保ったまま、ワード線WL3を
“L"レベルに落とす。このときビット線BLに“H"レベル
が与えられると、メモリセルM3で“1"書込みがなされ
る。以下同様に、メモリセルM1,M1に順次書込みを行な
う。
る。データ書込みはビット線BLから遠い方のメモリセル
M4から順に行なう。これは次の説明から明らかなよう
に、書込み動作時に選択メモリセルよりビット線側のメ
モリセルが消去モードになるからである。まず、メモリ
セルM4への書込みは、第６図に示すように、選択MOSト
ランジスタS1のゲートSG1とワード線WL1〜WL3に昇圧電
位Vpp＋Vth（Vthは、メモリセルの消去時のしきい値）
以上の“H"レベル，例えば23Vを与える。選択MOSトラン
ジスタS2のゲートSG2には“L"レベル（0V）を印加す
る。選択メモリセルM4の制御ゲートにつながるワード線
４は“L"レベル（例えば0V）とする。このときビット線
BLに“H"レベルを与えるとこれは選択MOSトランジスタS
1およびメモリセルM1〜M3のチャネルを通ってメモリセ
ルM4のドレインまで伝達され、メモリセルM4では制御ゲ
ートと基板間に高電界がかかる。この結果浮遊ゲートの
電子はトンネル効果により基板に放出され、しきい値が
２方向に移動して、例えばしきい値−2Vの状態“1"にな
る。このときメモリセルM1〜M3では制御ゲートと基板間
に電界がかからず、消去状態を保つ。“0"書込みの場合
は、ビット線BLに“L"レベルを与える。このときメモリ
セルM4よりビット線BL側にあるメモリセルM1〜M3では消
去モードになるが、これは未だデータ書込みがなされて
いないので問題ない。次に第６図に示すようにメモリセ
ルM3の書込みに移る。即ち選択MOSトランジスタのゲー
トSG1,SG2の“H"レベルに保ったまま、ワード線WL3を
“L"レベルに落とす。このときビット線BLに“H"レベル
が与えられると、メモリセルM3で“1"書込みがなされ
る。以下同様に、メモリセルM1,M1に順次書込みを行な
う。
次に、本発明の特徴とする電荷読出し型に係わる要部
構成と読み出し動作を説明する。
構成と読み出し動作を説明する。
第１図がその要部構成である。ビット線BLには、プリ
チャージ用MOSトランジスタQPが設けられている。この
実施例ではこのプリチャージ用MOSトランジスタはｐチ
ャネルであって、プリチャージ信号PBを“L"レベルとす
ることによってビット線BLを電源電位VCCに充電するよ
うになっている。ビット線BLにはまた、微小電位変化を
検出するためのセンスアンプSAが設けられている。セン
スアンプSAはここでは、差動動作するｎチャネルMOSト
ランジスタQ1,Q2と電流源となるｐチャネルMOSトランジ
スタQ3,Q4とからなるカレントミラー型差動増幅器によ
り構成されている。差動動作する二つのMOSトランジス
タQ1,Q2は一方のゲートに参照電位VREFが入力され、他
方のゲートはビット線BLに接続される。電源側には活性
化用ｐチャネルMOSトランジスタQ5が設けられている。
チャージ用MOSトランジスタQPが設けられている。この
実施例ではこのプリチャージ用MOSトランジスタはｐチ
ャネルであって、プリチャージ信号PBを“L"レベルとす
ることによってビット線BLを電源電位VCCに充電するよ
うになっている。ビット線BLにはまた、微小電位変化を
検出するためのセンスアンプSAが設けられている。セン
スアンプSAはここでは、差動動作するｎチャネルMOSト
ランジスタQ1,Q2と電流源となるｐチャネルMOSトランジ
スタQ3,Q4とからなるカレントミラー型差動増幅器によ
り構成されている。差動動作する二つのMOSトランジス
タQ1,Q2は一方のゲートに参照電位VREFが入力され、他
方のゲートはビット線BLに接続される。電源側には活性
化用ｐチャネルMOSトランジスタQ5が設けられている。
第２図を用いて読出し動作を説明する。読出しモード
に入るとまず、プリチャージ信号PBを“H"レベル（VCC
＝5V）から“L"レベル（＝0V）とすることにより、ビッ
ト線BLをVCCまでプリチャージする。このとき選択MOSト
ランジスタS1はそのゲートSG1が“L"レベルであり、オ
フ状態に保たれる。そして例えば、メモリセルM3のデー
タを読み出す場合には、この後選択MOSトランジスタS1,
S2をオンとし、選択ワード線WL3を“L"レベル（例えば0
V）とし、非選択メモリセルにつながる他のワード線W
L1,WL2およびWL4には“H"レベル（例えばVCC）を与え
る。このときビット線BLは全ての電源から切離されたフ
ローティング状態に保たれている。消去状態のメモリセ
ルのしきい値を例えば＋2Vとすると、“H"レベル＝5Vが
印加された非選択メモリセルはそのデータ内容に係わら
ずオンとなる。選択メモリセルM3はその情報に応じてオ
ンまたはオフとなる。従って選択メモリセルM3の情報に
応じて、このNANDセルを通してプリチャージされたビッ
ト線BLの電荷が放電してその電位が低下するか、または
ビット線BLの電位がそのまま保たれるか、どちらかの状
態が得られる。そこで所定のタイミングでセンスアンプ
SAを活性化すると、ビット線BLの電位が低下していって
参照電位VREF（例えば3V）を切ると、データ出力Doutは
“H"レベルになる。ビット線BLの電位がVCCのまま保た
れるとデータ出力Doutは“L"レベルとなる。
に入るとまず、プリチャージ信号PBを“H"レベル（VCC
＝5V）から“L"レベル（＝0V）とすることにより、ビッ
ト線BLをVCCまでプリチャージする。このとき選択MOSト
ランジスタS1はそのゲートSG1が“L"レベルであり、オ
フ状態に保たれる。そして例えば、メモリセルM3のデー
タを読み出す場合には、この後選択MOSトランジスタS1,
S2をオンとし、選択ワード線WL3を“L"レベル（例えば0
V）とし、非選択メモリセルにつながる他のワード線W
L1,WL2およびWL4には“H"レベル（例えばVCC）を与え
る。このときビット線BLは全ての電源から切離されたフ
ローティング状態に保たれている。消去状態のメモリセ
ルのしきい値を例えば＋2Vとすると、“H"レベル＝5Vが
印加された非選択メモリセルはそのデータ内容に係わら
ずオンとなる。選択メモリセルM3はその情報に応じてオ
ンまたはオフとなる。従って選択メモリセルM3の情報に
応じて、このNANDセルを通してプリチャージされたビッ
ト線BLの電荷が放電してその電位が低下するか、または
ビット線BLの電位がそのまま保たれるか、どちらかの状
態が得られる。そこで所定のタイミングでセンスアンプ
SAを活性化すると、ビット線BLの電位が低下していって
参照電位VREF（例えば3V）を切ると、データ出力Doutは
“H"レベルになる。ビット線BLの電位がVCCのまま保た
れるとデータ出力Doutは“L"レベルとなる。
こうしてこの実施例によれば、読出し時、非選択メモ
リセルの情報によりNANDセル全体としてのインピーダン
スに大きいバラツキがある場合であっても、電流読出し
の場合と異なり、一定の時間さえおけば確実に“0",
“1"の判別はできる。従って、読出しの誤動作がない信
頼性の高いE2PROMが得られる。
リセルの情報によりNANDセル全体としてのインピーダン
スに大きいバラツキがある場合であっても、電流読出し
の場合と異なり、一定の時間さえおけば確実に“0",
“1"の判別はできる。従って、読出しの誤動作がない信
頼性の高いE2PROMが得られる。
本発明は上記実施例に限られるものではない。例えば
実施例では、４個のメモリセルでNANDセルを構成する場
合を説明したが、このメモリセル数は任意である。例え
ば、８個のメモリセルでNANDセルを構成することがで
き、このように１個のNANDセルに多数のメモリセルを用
いた場合に本発明は特に大きい効果が得られる。また、
ビット線のプリチャージ電位は電源電位VCCに限られ
ず、例えば（1/2）VCC等を用いることもできる。更にセ
ンスアンプとして、通常のインバータなど他の回路を利
用することが可能である。
実施例では、４個のメモリセルでNANDセルを構成する場
合を説明したが、このメモリセル数は任意である。例え
ば、８個のメモリセルでNANDセルを構成することがで
き、このように１個のNANDセルに多数のメモリセルを用
いた場合に本発明は特に大きい効果が得られる。また、
ビット線のプリチャージ電位は電源電位VCCに限られ
ず、例えば（1/2）VCC等を用いることもできる。更にセ
ンスアンプとして、通常のインバータなど他の回路を利
用することが可能である。
［発明の効果］ 以上述べたように本発明によれば、電荷読出し型とす
ることによってE2PROMに特有の原因に基づく誤読出しを
防止し、信頼性の高いE2PROMを得ることができる。
ることによってE2PROMに特有の原因に基づく誤読出しを
防止し、信頼性の高いE2PROMを得ることができる。
第１図は本発明の一実施例のE2PROMにおける要部構成を
示す図、第２図はその読出し動作を説明するための波形
図、第３図はそのE2PROMのメモリアレイ構成を示す図、
第４図は同じく一つのNANDセルの平面図、第５図（ａ）
（ｂ）は第４図のＡ−Ａ′,B−Ｂ′断面図、第６図はデ
ータ消去および書込み動作を説明するための動作波形図
である。 M1〜M4……メモリセル、S1,S2……選択MOSトランジス
タ、QP……プリチャージ用MOSトランジスタ、BL……ビ
ット線、SA……センスアンプ。
示す図、第２図はその読出し動作を説明するための波形
図、第３図はそのE2PROMのメモリアレイ構成を示す図、
第４図は同じく一つのNANDセルの平面図、第５図（ａ）
（ｂ）は第４図のＡ−Ａ′,B−Ｂ′断面図、第６図はデ
ータ消去および書込み動作を説明するための動作波形図
である。 M1〜M4……メモリセル、S1,S2……選択MOSトランジス
タ、QP……プリチャージ用MOSトランジスタ、BL……ビ
ット線、SA……センスアンプ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭63−268195（ＪＰ，Ａ) 特開 昭60−70596（ＪＰ，Ａ) 特開 昭62−8398（ＪＰ，Ａ) 特開 昭60−175298（ＪＰ，Ａ) 特開 昭61−126684（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06
Claims (4)
- 【請求項１】半導体基板上に浮遊ゲートと制御ゲートが
積層され、浮遊ゲートと基板の間でトンネル電流により
電荷のやりとりをして書込みおよび消去を行なう書替え
可能なメモリセルが複数個マトリクス状に配列され、各
メモリセルがビット線に接続され、各メモリセルのゲー
トがワード線に接続されて構成される不揮発性半導体メ
モリ装置において、ビット線を所定電位にプリチャージ
する手段と、ビット線に接続され、このビット線の電位
変化を検出する電荷読出し型のセンスアンプとを備え、 データ読出しモード時に、前記メモリセルを前記ビット
線から切り離した状態で前記ビット線を前記プリチャー
ジ手段により所定電位にプリチャージし、 プリチャージ終了後、前記ビット線をフローティング状
態にし、 選択したメモリセルを前記ビット線に接続するとともに
前記ワード線を選択することにより、前記ビット線の電
荷を前記選択したメモリセルの記憶データに応じて放電
または保持し、 その後、前記電荷読出し型のセンスアンプを活性化させ
て、前記ビット線の電位を検出することにより前記メモ
リセルの記憶データを読出すこと を特徴とする不揮発性半導体メモリ装置。 - 【請求項２】センスアンプはカレントミラー型差動増幅
器である請求項１記載の不揮発性半導体メモリ装置。 - 【請求項３】センスアンプはインバータである請求項１
記載の不揮発性半導体メモリ装置。 - 【請求項４】メモリセルは複数個ずつ直列に接続されて
NANDセルを構成したことを特徴とする請求項１記載の不
揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28476488A JP2798941B2 (ja) | 1988-11-10 | 1988-11-10 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28476488A JP2798941B2 (ja) | 1988-11-10 | 1988-11-10 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02130797A JPH02130797A (ja) | 1990-05-18 |
| JP2798941B2 true JP2798941B2 (ja) | 1998-09-17 |
Family
ID=17682708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28476488A Expired - Lifetime JP2798941B2 (ja) | 1988-11-10 | 1988-11-10 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798941B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5331031B2 (ja) * | 2010-02-25 | 2013-10-30 | ラピスセミコンダクタ株式会社 | 電流検出回路 |
| JP2019168519A (ja) | 2018-03-22 | 2019-10-03 | 株式会社ジャパンディスプレイ | 表示装置及び電子棚札 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666116B2 (ja) * | 1983-09-28 | 1994-08-24 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS60175298A (ja) * | 1984-02-21 | 1985-09-09 | Toshiba Corp | センス回路 |
| JPH0736273B2 (ja) * | 1984-11-26 | 1995-04-19 | 株式会社日立製作所 | 半導体集積回路 |
| JPS628398A (ja) * | 1985-07-03 | 1987-01-16 | Toshiba Corp | 半導体メモリ |
| JPH0793012B2 (ja) * | 1987-04-24 | 1995-10-09 | 株式会社東芝 | 不揮発性半導体メモリ |
-
1988
- 1988-11-10 JP JP28476488A patent/JP2798941B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02130797A (ja) | 1990-05-18 |
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